CN103151264B - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构；在所述半导体衬底的源/漏区中形成碗状凹槽；对所述碗状凹槽进行纵向蚀刻，以在所述碗状凹槽的底部区域形成一平底沟槽；蚀刻所述碗状凹槽，以形成∑状凹槽；在所述∑状凹槽和所述平底沟槽中形成嵌入式锗硅层。根据本发明，可以形成底部区域较宽的∑状凹槽，以扩大后续外延生长锗硅的工艺窗口。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种形成∑状锗硅层的制作方法。
背景技术
对于深亚微米半导体技术而言，∑状锗硅层可以显著提高PMOS的性能。
在形成∑状锗硅层的工艺过程中，首先需要联合采用干法蚀刻和湿法蚀刻在PMOS的源/漏区形成∑状凹槽。所述干法蚀刻过程结束之后，在半导体衬底100中形成碗状凹槽101，如图1A所示；接着，利用湿法蚀刻在所述半导体衬底100的不同晶向上的蚀刻速率的不同，即相对于所述半导体衬底100的水平及垂直方向的蚀刻速率快，其它方向蚀刻速率慢的特点，在所述半导体衬底100中形成∑状凹槽102，如图1B所示。由于受到器件特征尺寸（CD）的限制，所形成的∑状凹槽102的底部区域的宽度很小，导致后续外延生长锗硅的工艺窗口变小。
因此，需要提出一种方法，以便形成底部区域较宽的∑状锗硅层。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构；在所述半导体衬底的源/漏区中形成碗状凹槽；对所述碗状凹槽进行纵向蚀刻，以在所述碗状凹槽的底部区域形成一平底沟槽；蚀刻所述碗状凹槽，以形成∑状凹槽；在所述∑状凹槽和所述平底沟槽中形成嵌入式锗硅层。
进一步，所述形成碗状凹槽的过程包括：先对所述半导体衬底的源/漏区进行第一蚀刻以形成凹槽，然后对所述凹槽进行第二蚀刻。
进一步，所述第一蚀刻为采用干法蚀刻工艺的纵向蚀刻。
进一步，所述第二蚀刻为采用干法蚀刻工艺的各向同性蚀刻。
进一步，所述纵向蚀刻为干法蚀刻。
进一步，所述平底沟槽的深度为50-150埃。
进一步，所述形成∑状凹槽的蚀刻为湿法蚀刻。
进一步，在所述湿法蚀刻后，所述沟槽的深度大于600埃。
进一步，在所述湿法蚀刻后，所述沟槽的底部宽度大于150埃。
进一步，采用外延生长工艺形成所述嵌入式锗硅层。
进一步，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
根据本发明，可以形成底部区域较宽的∑状凹槽，以扩大后续外延生长锗硅的工艺窗口。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A为形成∑状锗硅层的过程中所形成的碗状凹槽的示意性剖面图；
图1B为形成∑状锗硅层的过程中所形成的∑状凹槽的示意性剖面图；
图2A-图2E为本发明提出的形成∑状锗硅层的制作方法的各步骤的示意性剖面图；
图3为本发明提出的形成∑状锗硅层的制作方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成∑状锗硅层的制作方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
下面，以PMOS为例，参照图2A-图2E和图3来描述本发明提出的形成∑状锗硅层的制作方法的详细步骤。
参照图2A-图2E，其中示出了本发明提出的形成∑状锗硅层的制作方法的各步骤的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，半导体衬底200选用单晶硅材料构成。在所述半导体衬底200中还可以形成有隔离槽、埋层（图中未示出）等。此外，对于PMOS而言，所述半导体衬底200中还可以形成有N阱（图中未示出），并且在形成栅极结构之前，可以对整个N阱进行一次小剂量硼注入，用于调整PMOS的阈值电压Vth。
在所述半导体衬底200上形成有栅极结构，作为一个示例，所述栅极结构可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层可包括氧化物，如，二氧化硅（SiO2）层。栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层可包括氮化钛（TiN）层；导电性金属氧化物层可包括氧化铱（IrO2）层；金属硅化物层可包括硅化钛（TiSi）层。栅极硬掩蔽层可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层可包括硼磷硅玻璃（BPSG）、磷硅玻璃（PSG）、正硅酸乙酯（TEOS）、未掺杂硅玻璃（USG）、旋涂玻璃（SOG）、高密度等离子体（HDP）或旋涂电介质（SOD）；氮化物层可包括氮化硅（Si3N4）层；氮氧化物层可包括氮氧化硅（SiON）层。作为另一示例，所述栅极结构可以是半导体-氧化物-氮化物-氧化物-半导体（SONOS）层叠栅结构。
此外，作为示例，在所述半导体衬底200上还形成有位于栅极结构两侧且紧靠栅极结构的侧壁结构。其中，所述侧壁结构可以包括至少一层氧化物层和/或至少一层氮化物层。
接着，如图2B所示，在所述半导体衬底200的源/漏区中形成碗状凹槽201。形成所述碗状凹槽201的工艺步骤包括：先采用干法蚀刻工艺对所述半导体衬底200进行纵向蚀刻，以在所述半导体衬底200的源/漏区中形成凹槽，所述凹槽的深度为100-150埃，所采用的蚀刻气体主要为HBr气体，功率300-500W，偏压50-200V，温度40-60℃，时间根据蚀刻深度而定；接下来，采用各向同性的干法蚀刻工艺继续蚀刻所述凹槽，是所述凹槽转变为所述碗状凹槽201，其中，所述碗状凹槽201最深处的深度为350-450埃，其侧壁向所述半导体衬底200的沟道区凹进的深度为100-200埃，采用Cl2和NF3作为主蚀刻气体，功率100-500W，偏压0-10V，温度40-60℃，时间5-50s。
接着，如图2C所示，采用干法蚀刻工艺对所述碗状凹槽201进行纵向蚀刻，以在所述碗状凹槽201的底部区域形成一平底沟槽202。所述平底沟槽202的深度为50-150埃。此步骤所采用的干法蚀刻工艺的工艺条件与前述纵向蚀刻所采用的干法蚀刻工艺的工艺条件相同。
接着，如图2D所示，采用湿法蚀刻工艺蚀刻所述碗状凹槽201，以形成∑状凹槽203。利用所述湿法蚀刻的蚀刻剂在所述半导体衬底200的材料的不同晶向上的蚀刻速率不同的特性（100和110晶向的蚀刻速率高于111晶向的蚀刻速率），扩展蚀刻所述碗状凹槽201以形成所述∑状凹槽203。所述湿法蚀刻的温度为30-60℃，时间依据所述∑状凹槽203的期望尺寸而定，一般为100-300s。在所述湿法蚀刻过程结束后，所述沟槽202的深度大于600埃，所述沟槽202的底部宽度大于150埃，由此可以为后续采用外延生长工艺形成嵌入式锗硅层预留足够大的工艺窗口。
接着，如图2E所示，采用外延生长工艺在所述∑状凹槽203和所述沟槽202中形成嵌入式锗硅层204。所述外延生长工艺可以采用低压化学气相沉积（LPCVD）、等离子体增强化学气相沉积（PECVD）、超高真空化学气相沉积（UHVCVD）、快速热化学气相沉积（RTCVD）和分子束外延（MBE）中的一种。
至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。本发明提出的工艺方法操作简便，具有很高的可重复性，与现有的半导体制造工艺的流程相兼容。根据本发明，可以形成底部区域较宽的∑状凹槽，以扩大后续外延生长锗硅的工艺窗口。
参照图3，其中示出了本发明提出的的流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底，在所述半导体衬底上形成有栅极结构；
在步骤302中，在所述半导体衬底的源/漏区中形成碗状凹槽；
在步骤303中，对所述碗状凹槽进行纵向蚀刻，以在所述碗状凹槽的底部区域形成一平底沟槽；
在步骤304中，蚀刻所述碗状凹槽，以形成∑状凹槽；
在步骤305中，在所述∑状凹槽和所述平底沟槽中形成嵌入式锗硅层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上形成有栅极结构；
在所述半导体衬底的源/漏区中形成碗状凹槽；
实施干法蚀刻对所述碗状凹槽进行纵向蚀刻，以在所述碗状凹槽的底部区域形成一平底沟槽；
蚀刻所述碗状凹槽，以形成∑状凹槽；
在所述∑状凹槽和所述平底沟槽中形成嵌入式锗硅层。
2.根据权利要求1所述的方法，其特征在于，所述形成碗状凹槽的过程包括：先对所述半导体衬底的源/漏区进行第一蚀刻以形成凹槽，然后对所述凹槽进行第二蚀刻。
3.根据权利要求2所述的方法，其特征在于，所述第一蚀刻为采用干法蚀刻工艺的纵向蚀刻。
4.根据权利要求2所述的方法，其特征在于，所述第二蚀刻为采用干法蚀刻工艺的各向同性蚀刻。
5.根据权利要求1所述的方法，其特征在于，所述平底沟槽的深度为50-150埃。
6.根据权利要求1所述的方法，其特征在于，所述形成∑状凹槽的蚀刻为湿法蚀刻。
7.根据权利要求6所述的方法，其特征在于，在所述湿法蚀刻后，所述沟槽的深度大于600埃。
8.根据权利要求6所述的方法，其特征在于，在所述湿法蚀刻后，所述沟槽的底部宽度大于150埃。
9.根据权利要求1所述的方法，其特征在于，采用外延生长工艺形成所述嵌入式锗硅层。
10.根据权利要求1所述的方法，其特征在于，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
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Families Citing this family (4)
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|---|---|---|---|---|
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7303999B1 (en) * | 2005-12-13 | 2007-12-04 | Lam Research Corporation | Multi-step method for etching strain gate recesses |
| CN101743627A (zh) * | 2007-03-30 | 2010-06-16 | 英特尔公司 | 在窄隔离有界的源极/漏极区上形成改善的epi填充的方法及由此形成的结构 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7045407B2 (en) * | 2003-12-30 | 2006-05-16 | Intel Corporation | Amorphous etch stop for the anisotropic etching of substrates |
| US7358551B2 (en) * | 2005-07-21 | 2008-04-15 | International Business Machines Corporation | Structure and method for improved stress and yield in pFETs with embedded SiGe source/drain regions |
| CN100394583C (zh) * | 2005-08-25 | 2008-06-11 | 中芯国际集成电路制造(上海)有限公司 | 应变cmos的集成制作方法 |
| US7554110B2 (en) * | 2006-09-15 | 2009-06-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS devices with partial stressor channel |
| US7964910B2 (en) * | 2007-10-17 | 2011-06-21 | International Business Machines Corporation | Planar field effect transistor structure having an angled crystallographic etch-defined source/drain recess and a method of forming the transistor structure |
| US20090184341A1 (en) * | 2008-01-17 | 2009-07-23 | Chartered Semiconductor Manufacturing, Ltd. | Elimination of STI recess and facet growth in embedded silicon-germanium (eSiGe) module |
| US20090302348A1 (en) * | 2008-06-10 | 2009-12-10 | International Business Machines Corporation | Stress enhanced transistor devices and methods of making |
| US7951657B2 (en) * | 2009-05-21 | 2011-05-31 | International Business Machines Corporation | Method of forming a planar field effect transistor with embedded and faceted source/drain stressors on a silicon-on-insulator (S0I) wafer, a planar field effect transistor structure and a design structure for the planar field effect transistor |
| US9054130B2 (en) * | 2009-08-27 | 2015-06-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bottle-neck recess in a semiconductor device |
-
2011
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7303999B1 (en) * | 2005-12-13 | 2007-12-04 | Lam Research Corporation | Multi-step method for etching strain gate recesses |
| CN101743627A (zh) * | 2007-03-30 | 2010-06-16 | 英特尔公司 | 在窄隔离有界的源极/漏极区上形成改善的epi填充的方法及由此形成的结构 |
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