CN102856199A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，包括：提供一个半导体衬底，在所述半导体衬底上形成有栅极结构；在所述半导体衬底中将要形成源/漏区的部分形成凹槽；在所述半导体衬底上形成一有机材料层，覆盖所述凹槽以及所述半导体衬底上的栅极结构；对所述有机材料层进行回蚀刻，以在所述凹槽的底部残留部分有机材料层；对所述凹槽进行各向同性的干法蚀刻；对所述凹槽进行湿法蚀刻，去除残留的所述有机材料层以形成∑状凹槽；在所述∑状凹槽中外延生长锗硅层。根据本发明，可以在相对于半导体衬底的水平方向上获得最大限度的硅蚀刻量，同时实现较小的凹槽深度。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种形成∑状锗硅层的制作方法。
背景技术
对于深亚微米半导体技术而言，∑状锗硅层可以显著提高PMOS的性能。
在形成∑状锗硅层的工艺过程中，采用干法蚀刻于PMOS的源/漏区形成凹槽之后，采用各向异性的湿法蚀刻使所述凹槽变为∑状。在各向异性的湿法蚀刻过程中，由于相对于半导体衬底垂直方向的蚀刻速率远大于水平方向的蚀刻速率，从而导致蚀刻结束后所述凹槽的底部呈尖峰状；若采用各向同性的蚀刻工艺，在扩大相对于半导体衬底水平方向的硅蚀刻量的同时，垂直方向的硅蚀刻量也相应增加，提高了所述凹槽的深度。
因此，需要开发一种∑状锗硅层的形成方法，在扩大相对于半导体衬底水平方向的硅蚀刻量的同时，不改变所述凹槽的深度。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，
包括：提供一个半导体衬底，在所述半导体衬底上形成有栅极结构；在所述半导体衬底中将要形成源/漏区的部分形成凹槽；在所述半导体衬底上形成一有机材料层，覆盖所述凹槽以及所述半导体衬底上的栅极结构；对所述有机材料层进行回蚀刻，以在所述凹槽的底部残留部分有机材料层；对所述凹槽进行各向同性的蚀刻；对所述凹槽进行蚀刻，去除残留的所述有机材料层以形成∑状凹槽；在所述∑状凹槽中外延生长锗硅层。
优选地，采用干法蚀刻形成所述凹槽。
优选地，采用旋涂工艺形成所述有机材料层。
优选地，所述回蚀刻为干法蚀刻。
优选地，所述回蚀刻直到仅在所述凹槽的底部残留有所述有机材料层为止。
优选地，所述凹槽的底部残留的所述有机材料层的厚度为50-500埃。
优选地，所述各向同性的蚀刻直到所述凹槽的相对于所述半导体衬底水平方向上的宽度达到实际工艺设计确定的数值为止。
优选地，所述各向同性的蚀刻为干法蚀刻。
优选地，去除残留的所述有机材料层的蚀刻为湿法蚀刻。
优选地，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
根据本发明，可以在相对于半导体衬底的水平方向上获得最大限度的硅蚀刻量，同时实现较小的凹槽深度。 
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1G为本发明提出的形成∑状锗硅层的制作方法的各步骤的示意性剖面图；
图2为本发明提出的形成∑状锗硅层的制作方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明如何形成∑状锗硅层。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
下面，以PMOS为例，参照图1A-图1G和图2来描述本发明提出的形成∑状锗硅层的制作方法的详细步骤。
参照图1A-图1G，其中示出了本发明提出的形成∑状锗硅层的制作方法的各步骤的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在所述半导体衬底100中还可以形成有隔离槽、埋层（图中未示出）等。此外，对于PMOS而言，所述半导体衬底100中还可以形成有N阱（图中未示出），并且在形成栅极结构之前，可以对整个N阱进行一次小剂量硼注入，用于调整PMOS的阈值电压Vth。
在所述半导体衬底100上形成有栅极结构，作为一个示例，所述栅极结构可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层可包括氧化物，如，二氧化硅（SiO2）层。栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层可包括氮化钛（TiN）层；导电性金属氧化物层可包括氧化铱（IrO2）层；金属硅化物层可包括硅化钛（TiSi）层。栅极硬掩蔽层可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层可包括硼磷硅玻璃（BPSG）、磷硅玻璃（PSG）、正硅酸乙酯（TEOS）、未掺杂硅玻璃（USG）、旋涂玻璃（SOG）、高密度等离子体（HDP）或旋涂电介质（SOD）；氮化物层可包括氮化硅（Si3N4）层；氮氧化物层可包括氮氧化硅（SiON）层。作为另一示例，所述栅极结构可以是半导体-氧化物-氮化物-氧化物-半导体（SONOS）层叠栅结构。
此外，作为示例，在所述半导体衬底100上还形成有位于栅极结构两侧且紧靠栅极结构的间隙壁结构。其中，间隙壁结构可以包括至少一层氧化物层和/或至少一层氮化物层。
接着，如图1B所示，采用干法蚀刻在所述半导体衬底100中将要形成源/漏区的部分蚀刻形成凹槽101。其中，凹槽101的深度可以根据实际工艺设计时的需要选取适合的数值。
所述干法蚀刻的具体工艺条件如下：气压20-50mTorr，功率300-600W，偏压100-160V，He的流量为200-1000sccm，O2的流量为2-10sccm，HBr的流量为200-1000sccm，持续时间20-100s。
接着，如图1C所示，在所述半导体衬底100上形成一有机材料层102，覆盖所述凹槽101以及所述半导体衬底100上的栅极结构。形成所述有机材料层102采用旋涂工艺。
接着，如图1D所示，对所述有机材料层102进行回蚀刻，直到仅在所述凹槽101的底部残留有所述有机材料层102为止。所述凹槽101的底部残留的所述有机材料层102的厚度为50-500埃。
所述回蚀刻的具体工艺条件如下：气压20-50mTorr，功率300-600W，He的流量为200-1000sccm，O2的流量为10-100sccm，持续时间10-100s。
接着，如图1E所示，利用所述凹槽101的底部残留的所述有机材料层102为蚀刻阻挡层，采用各向同性的干法蚀刻来蚀刻所述凹槽101的侧壁，使所述凹槽101的相对于所述半导体衬底100水平方向上的宽度达到实际工艺设计确定的数值。
所述各向同性的干法蚀刻的具体工艺条件如下：气压10-40mTorr，功率200-600W，NF3的流量为10-50sccm，Cl2的流量为20-80sccm，N2的流量为10-100sccm，He的流量为100-200sccm，持续时间10-50s。
接着，如图1F所示，采用湿法蚀刻去除所述凹槽101底部的有机材料层，最终形成∑状凹槽103。首先，采用1:100-1:300（HF:H2O）的DHF（稀释的氢氟酸）蚀刻所述凹槽101，使所述凹槽101的侧壁平滑，持续时间20-300s；然后，采用浓度为1-10％的TMAH（四甲基氢氧化铵溶液），蚀刻掉所述凹槽101的底部残留的所述有机材料层102，持续时间20-200s。
接着，如图1G所示，采用外延生长工艺在所述∑状凹槽中形成锗硅层104。所述外延生长工艺可以采用低压化学气相沉积（LPCVD）、等离子体增强化学气相沉积（PECVD）、超高真空化学气相沉积（UHVCVD）、快速热化学气相沉积（RTCVD）和分子束外延（MBE）中的一种。
接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。根据本发明，可以在相对于半导体衬底的水平方向上获得最大限度的硅蚀刻量，同时实现较小的凹槽深度。
参照图2，其中示出了本发明提出的形成∑状锗硅层的制作方法的流程图，用于简要示出整个制造工艺的流程。
在步骤201中，提供一个半导体衬底，在所述半导体衬底上形成
有栅极结构；
在步骤202中，在所述半导体衬底中将要形成源/漏区的部分形成凹槽；
在步骤203中，在所述半导体衬底上形成一有机材料层，覆盖所述凹槽以及所述半导体衬底上的栅极结构；
在步骤204中，对所述有机材料层进行回蚀刻，以在所述凹槽的底部残留部分有机材料层；
在步骤205中，对所述凹槽进行各向同性的干法蚀刻；
在步骤206中，对所述凹槽进行湿法蚀刻，去除残留的所述有机材料层以形成∑状凹槽；
在步骤207中，在所述∑状凹槽中外延生长锗硅层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，包括：
提供一个半导体衬底，在所述半导体衬底上形成有栅极结构；
在所述半导体衬底中将要形成源/漏区的部分形成凹槽；
在所述半导体衬底上形成一有机材料层，覆盖所述凹槽以及所述半导体衬底上的栅极结构；
对所述有机材料层进行回蚀刻，以在所述凹槽的底部残留部分有机材料层；
对所述凹槽进行各向同性的蚀刻；
对所述凹槽进行蚀刻，去除残留的所述有机材料层以形成∑状凹槽；
在所述∑状凹槽中外延生长锗硅层。
2.根据权利要求1所述的方法，其特征在于，采用干法蚀刻形成所述凹槽。
3.根据权利要求1所述的方法，其特征在于，采用旋涂工艺形成所述有机材料层。
4.根据权利要求1所述的方法，其特征在于，所述回蚀刻为干法蚀刻。
5.根据权利要求1所述的方法，其特征在于，所述回蚀刻直到仅在所述凹槽的底部残留有所述有机材料层为止。
6.根据权利要求5所述的方法，其特征在于，所述凹槽的底部残留的所述有机材料层的厚度为50-500埃。
7.根据权利要求1所述的方法，其特征在于，所述各向同性的蚀刻直到所述凹槽的相对于所述半导体衬底水平方向上的宽度达到实际工艺设计确定的数值为止。
8.根据权利要求1所述的方法，其特征在于，所述各向同性的蚀刻为干法蚀刻。
9.根据权利要求1所述的方法，其特征在于，去除残留的所述有机材料层的蚀刻为湿法蚀刻。
10.根据权利要求1所述的方法，其特征在于，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103943501A (zh) * 2013-01-22 2014-07-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104701261A (zh) * 2013-12-04 2015-06-10 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN106558551A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN110459477A (zh) * 2019-08-05 2019-11-15 上海华力集成电路制造有限公司 半导体器件的制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7303999B1 (en) * 2005-12-13 2007-12-04 Lam Research Corporation Multi-step method for etching strain gate recesses
US20080237741A1 (en) * 2007-03-30 2008-10-02 Pushkar Ranade Methods of forming improved epi fill on narrow isolation bounded source/drain regions and structures formed thereby
US20080258180A1 (en) * 2006-01-09 2008-10-23 International Business Machines Corporation Cross-section hourglass shaped channel region for charge carrier mobility modification
WO2009017997A1 (en) * 2007-07-30 2009-02-05 Intel Corporation Method for forming a semiconductor device having abrupt ultra shallow epi-tip regions
US20090302348A1 (en) * 2008-06-10 2009-12-10 International Business Machines Corporation Stress enhanced transistor devices and methods of making
US7679147B2 (en) * 2006-01-31 2010-03-16 Fujitsu Microelectronics Limited Semiconductor device fabricated by selective epitaxial growth method
US20100295127A1 (en) * 2009-05-21 2010-11-25 International Business Machines Corporation Method of forming a planar field effect transistor with embedded and faceted source/drain stressors on a silicon-on-insulator (soi) wafer, a planar field effect transistor structure and a design structure for the planar field effect transistor
US20110049567A1 (en) * 2009-08-27 2011-03-03 Taiwan Semiconductor Manufacturing Company, Ltd Bottle-neck recess in a semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7303999B1 (en) * 2005-12-13 2007-12-04 Lam Research Corporation Multi-step method for etching strain gate recesses
US20080258180A1 (en) * 2006-01-09 2008-10-23 International Business Machines Corporation Cross-section hourglass shaped channel region for charge carrier mobility modification
US7679147B2 (en) * 2006-01-31 2010-03-16 Fujitsu Microelectronics Limited Semiconductor device fabricated by selective epitaxial growth method
US20080237741A1 (en) * 2007-03-30 2008-10-02 Pushkar Ranade Methods of forming improved epi fill on narrow isolation bounded source/drain regions and structures formed thereby
WO2009017997A1 (en) * 2007-07-30 2009-02-05 Intel Corporation Method for forming a semiconductor device having abrupt ultra shallow epi-tip regions
US20090302348A1 (en) * 2008-06-10 2009-12-10 International Business Machines Corporation Stress enhanced transistor devices and methods of making
US20100295127A1 (en) * 2009-05-21 2010-11-25 International Business Machines Corporation Method of forming a planar field effect transistor with embedded and faceted source/drain stressors on a silicon-on-insulator (soi) wafer, a planar field effect transistor structure and a design structure for the planar field effect transistor
US20110049567A1 (en) * 2009-08-27 2011-03-03 Taiwan Semiconductor Manufacturing Company, Ltd Bottle-neck recess in a semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103943501A (zh) * 2013-01-22 2014-07-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104701261A (zh) * 2013-12-04 2015-06-10 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN106558551A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN106558551B (zh) * 2015-09-25 2019-09-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN110459477A (zh) * 2019-08-05 2019-11-15 上海华力集成电路制造有限公司 半导体器件的制造方法

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