CN103151258B

CN103151258B - 一种半导体器件的制造方法

Info

Publication number: CN103151258B
Application number: CN201110400652.0A
Authority: CN
Inventors: 隋运奇; 韩秋华
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-12-06
Filing date: 2011-12-06
Publication date: 2015-12-02
Anticipated expiration: 2031-12-06
Also published as: CN103151258A

Abstract

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构两侧形成有侧壁结构；形成一牺牲层，以覆盖所述栅极结构和侧壁结构；蚀刻所述牺牲层，以露出所述栅极结构的顶部；实施一碳离子注入，以在所述栅极结构的顶部氮化硅中掺杂碳元素；去除所述牺牲层，在所述半导体衬底的源/漏区部分形成∑状凹槽,并在所述∑状凹槽中通过外延生长形成嵌入式锗硅层。其中，掺杂碳元素的所述栅极结构的顶部包括所述栅极结构的栅极硬掩蔽层和所述侧壁结构的上部。根据本发明，在蚀刻用于形成锗硅层的∑状凹槽时可以对栅极结构两侧的侧壁结构进行保护，避免暴露所述栅极结构的栅极材料层顶部的拐角部分。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种在蚀刻用于形成锗硅层的∑状凹槽时对栅极两侧的侧壁结构进行保护的方法。

背景技术

对于深亚微米半导体技术而言，∑状锗硅层可以显著提高PMOS的性能。

在形成∑状锗硅层的工艺过程中，需要联合采用干法蚀刻和湿法蚀刻在PMOS的源/漏区形成∑状凹槽，同时需要使用湿法清洗工艺以去除蚀刻过程所产生的残留物质。在上述蚀刻以及清洗的过程中，栅极两侧的侧壁结构101（其构成材料通常为SiN）也会被部分去除，从而暴露出栅极顶部的拐角部分102（如图1A所示），在后续形成源/漏区上方的自对准硅化物时，在所述栅极顶部的拐角部分也会相应形成硅化物103（如图1B所示）。

为了避免在所述栅极顶部的拐角部分形成硅化物，需要提出一种方法，以在蚀刻用于形成锗硅层的∑状凹槽时对栅极两侧的侧壁结构进行保护，避免暴露所述栅极顶部的拐角部分。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构两侧形成有侧壁结构；形成一牺牲层，以完全覆盖所述栅极结构和侧壁结构；蚀刻所述牺牲层，以露出所述栅极结构的顶部；实施一碳离子注入，以在所述栅极结构的顶部掺杂碳元素；去除所述牺牲层，在所述半导体衬底的源/漏区部分形成∑状凹槽,并在所述∑状凹槽中形成嵌入式锗硅层。

进一步，采用旋涂工艺形成所述牺牲层。

进一步，在形成所述牺牲层之后还包括实施一烘焙工艺以固化所述牺牲层。

进一步，其特征在于，所述牺牲层的材料为ODL。

进一步，所述牺牲层的厚度为1000-1500埃。

进一步，所述烘焙的温度为200-300℃。

进一步，所述烘焙的时间为90s。

进一步，采用高选择比反向蚀刻工艺蚀刻所述牺牲层。

进一步，采用离子注入工艺实施所述碳离子注入。

进一步，所述碳离子注入的注入离子浓度大于10¹⁴/cm²。

进一步，掺杂碳元素的所述栅极结构的顶部包括所述栅极结构的栅极硬掩蔽层和所述侧壁结构的上部。

进一步，采用灰化工艺去除所述牺牲层。

进一步，所述灰化的反应温度为200-300℃。

进一步，采用先干法蚀刻再湿法蚀刻的工艺形成所述∑状凹槽。

进一步，采用外延生长工艺形成所述嵌入式锗硅层。

进一步，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。

根据本发明，由于栅极顶部区域的SiN材料中含有碳，因而在蚀刻用于形成锗硅层的∑状凹槽时，栅极两侧的侧壁结构的上部的被蚀刻速率小于其下部的被蚀刻速率，在蚀刻过程结束后，栅极两侧的侧壁结构是完整的，没有暴露出其所保护的栅极。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A为在蚀刻用于形成锗硅层的∑状凹槽之后所暴露出来的栅极顶部的拐角部分的示意性剖面图；

图1B为在形成源/漏区上方的自对准硅化物时，在所述栅极顶部的拐角部分所形成的硅化物的示意性剖面图；

图2A-图2G为本发明提出的在蚀刻用于形成锗硅层的∑状凹槽时对栅极两侧的侧壁结构进行保护的方法的各步骤的示意性剖面图；

图3为本发明提出的在蚀刻用于形成锗硅层的∑状凹槽时对栅极两侧的侧壁结构进行保护的方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的在蚀刻用于形成锗硅层的∑状凹槽时对栅极两侧的侧壁结构进行保护的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

下面，以PMOS为例，参照图2A-图2G和图3来描述本发明提出的在蚀刻用于形成锗硅层的∑状凹槽时对栅极两侧的侧壁结构进行保护的方法的详细步骤。

参照图2A-图2G，其中示出了本发明提出的在蚀刻用于形成锗硅层的∑状凹槽时对栅极两侧的侧壁结构进行保护的方法的各步骤的示意性剖面图。

首先，如图2A所示，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，半导体衬底200选用单晶硅材料构成。在所述半导体衬底200中还可以形成有隔离槽、埋层（图中未示出）等。此外，对于PMOS而言，所述半导体衬底200中还可以形成有N阱（图中未示出），并且在形成栅极结构之前，可以对整个N阱进行一次小剂量硼注入，用于调整PMOS的阈值电压V_th。

在所述半导体衬底200上形成有栅极结构，作为一个示例，所述栅极结构可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层可包括氧化物，如，二氧化硅（SiO₂）层。栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层可包括氮化钛（TiN）层；导电性金属氧化物层可包括氧化铱（IrO₂）层；金属硅化物层可包括硅化钛（TiSi）层。栅极硬掩蔽层可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层可包括硼磷硅玻璃（BPSG）、磷硅玻璃（PSG）、正硅酸乙酯（TEOS）、未掺杂硅玻璃（USG）、旋涂玻璃（SOG）、高密度等离子体（HDP）或旋涂电介质（SOD）；氮化物层可包括氮化硅（Si₃N₄）层；氮氧化物层可包括氮氧化硅（SiON）层；在本实施例中，栅极硬掩蔽层的材料为氮化硅。

此外，作为示例，在所述半导体衬底200上还形成有位于栅极结构两侧且紧靠栅极结构的侧壁结构201。其中，所述侧壁结构201可以包括至少一层氧化物层和/或至少一层氮化物层。本实施例中，所述侧壁结构201的构成材料为氮化硅。

接着，如图2B所示，采用旋涂工艺在所述半导体衬底200上形成一牺牲层202，以完全覆盖所述半导体衬底200上的栅极结构和所述侧壁结构201。所述牺牲层202的材料为ODL（一种有机物质），其厚度为1000-1500埃。然后实施一烘焙工艺以加热所述牺牲层202，使其交联变硬。所述烘焙的温度为200-300℃，所述烘焙的时间为90s。

接着，如图2C所示，通过高选择比反向蚀刻去除部分牺牲层202，以露出所述栅极结构的顶部，剩余的所述牺牲层202的厚度为500-600埃。所述蚀刻采用等离子体干法蚀刻，蚀刻气体为O₂，功率400-700W，偏压150-250V，温度40-60℃，反应时间根据蚀刻期望可选为20-120s。

接着，如图2D所示，采用离子注入工艺对所述侧壁结构201以及所述栅极结构的栅极硬掩蔽层实施碳离子注入203。所述碳离子注入203的注入能量为20-60keV，注入离子浓度大于10¹⁴/cm²，碳源采用二氧化碳气体，最终的原子浓度不严格控制。

接着，如图2E所示，采用灰化工艺去除所述牺牲层202。由于在前述离子注入的过程中，所述牺牲层202起到阻挡层的作用，因而在图中虚线所示的部分掺杂有碳元素，即所述侧壁结构201的上部和所述栅极结构的栅极硬掩蔽层中掺杂有碳元素。所述灰化工艺采用N₂和O₂的混合气体，其比例为1:40-1:30，反应能量为1000-3000W，反应温度为200-300℃，反应时间为20-40s。

接着，如图2F所示，在所述半导体衬底200的源/漏区部分形成用于外延生长锗硅层的∑状凹槽204。通常采用先干法蚀刻再湿法蚀刻的工艺形成所述∑状凹槽204。由于所述侧壁结构201的上部和所述栅极结构的栅极硬掩蔽层中掺杂有碳元素，因此，在形成所述∑状凹槽204中所采用的蚀刻工艺对二者的蚀刻速率小于对所述侧壁结构201的其余部分的蚀刻速率，从而确保所述栅极结构的栅极材料层不被暴露出来。

接着，如图2G所示，采用外延生长工艺在所述∑状凹槽204中形成嵌入式锗硅层205。所述外延生长工艺可以采用低压化学气相沉积（LPCVD）、等离子体增强化学气相沉积（PECVD）、超高真空化学气相沉积（UHVCVD）、快速热化学气相沉积（RTCVD）和分子束外延（MBE）中的一种。

至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。根据本发明，在蚀刻用于形成锗硅层的∑状凹槽时可以对栅极结构两侧的侧壁结构进行保护，避免暴露所述栅极结构的栅极材料层顶部的拐角部分。

参照图3，其中示出了本发明提出的在蚀刻用于形成锗硅层的∑状凹槽时对栅极两侧的侧壁结构进行保护的方法的流程图，用于简要示出整个制造工艺的流程。

在步骤301中，提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构两侧形成有侧壁结构；

在步骤302中，形成一牺牲层，以完全覆盖所述栅极结构和侧壁结构，并烘焙所述牺牲层；

在步骤303中，蚀刻所述牺牲层，以露出所述栅极结构的顶部；

在步骤304中，实施一碳离子注入，以在所述栅极结构的顶部掺杂碳元素；

在步骤305中，去除所述牺牲层，在所述半导体衬底的源/漏区部分形成∑状凹槽，并在所述∑状凹槽中形成嵌入式锗硅层。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构两侧形成有侧壁结构；

形成一牺牲层，以完全覆盖所述栅极结构和侧壁结构；

蚀刻所述牺牲层，以露出所述栅极结构的顶部；

实施一碳离子注入，以在所述栅极结构的顶部掺杂碳元素；

去除所述牺牲层，在所述半导体衬底的源/漏区部分形成∑状凹槽,并在所述∑状凹槽中形成嵌入式锗硅层。

2.根据权利要求1所述的方法，其特征在于，采用旋涂工艺形成所述牺牲层。

3.根据权利要求1或2所述的方法，其特征在于，在形成所述牺牲层之后还包括实施一烘焙工艺以固化所述牺牲层。

4.根据权利要求1所述的方法，其特征在于，所述牺牲层的厚度为1000-1500埃。

5.根据权利要求3所述的方法，其特征在于，所述烘焙的温度为200-300℃。

6.根据权利要求3所述的方法，其特征在于，所述烘焙的时间为90s。

7.根据权利要求1所述的方法，其特征在于，采用高选择比反向蚀刻工艺蚀刻所述牺牲层。

8.根据权利要求1所述的方法，其特征在于，采用离子注入工艺实施所述碳离子注入。

9.根据权利要求1或8所述的方法，其特征在于，所述碳离子注入的注入离子浓度大于10¹⁴/cm²。

10.根据权利要求1所述的方法，其特征在于，掺杂碳元素的所述栅极结构的顶部包括所述栅极结构的栅极硬掩蔽层和所述侧壁结构的上部。

11.根据权利要求1所述的方法，其特征在于，采用灰化工艺去除所述牺牲层。

12.根据权利要求11所述的方法，其特征在于，所述灰化的反应温度为200-300℃。

13.根据权利要求1所述的方法，其特征在于，采用先干法蚀刻再湿法蚀刻的工艺形成所述∑状凹槽。

14.根据权利要求1所述的方法，其特征在于，采用外延生长工艺形成所述嵌入式锗硅层。

15.根据权利要求1所述的方法，其特征在于，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。