CN112201624A - 半导体器件的用于形成嵌入式外延层的凹槽的形成方法 - Google Patents

半导体器件的用于形成嵌入式外延层的凹槽的形成方法 Download PDF

Info

Publication number
CN112201624A
CN112201624A CN202010992719.3A CN202010992719A CN112201624A CN 112201624 A CN112201624 A CN 112201624A CN 202010992719 A CN202010992719 A CN 202010992719A CN 112201624 A CN112201624 A CN 112201624A
Authority
CN
China
Prior art keywords
forming
semiconductor substrate
epitaxial layer
gate structure
ion implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010992719.3A
Other languages
English (en)
Inventor
叶炅翰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN202010992719.3A priority Critical patent/CN112201624A/zh
Publication of CN112201624A publication Critical patent/CN112201624A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及半导体器件的用于形成嵌入式外延层的凹槽的形成方法，涉及半导体集成电路技术，在形成伪栅极结构的第一侧墙后，增加一道离子注入工艺，使得被伪栅极结构遮挡的半导体衬底区域与不被伪栅极结构遮挡的半导体衬底区域具有不同的刻蚀速率，且通过控制离子注入工艺的参数，如浓度、时间等参数来控制被伪栅极结构遮挡的半导体衬底区域与不被伪栅极结构遮挡的半导体衬底区域的刻蚀速率的差异量，进而可控制后续的用于形成嵌入式外延层的凹槽的刻蚀工艺的横向和竖向的刻蚀量，而精确控制凹槽的深度以及向沟道区方向延伸的距离，而精确控制沟道载流子的迁移率。

Description

半导体器件的用于形成嵌入式外延层的凹槽的形成方法
技术领域
本发明涉及半导体集成电路技术，尤其涉及一种半导体器件的用于形成嵌入式外延层的凹槽。
背景技术
随着技术的发展，器件的关键尺寸(CD)越来越小，往往需要在源漏区采用嵌入式外延层来改变沟道区的应力，从而提高载流子的迁移率并从而提高器件的性能。一般应力越大，沟道载流子的迁移率提升越高。对于PMOS器件，嵌入式外延层通常采用锗硅外延层(SiGe)，用以提高PMOS的性能，嵌入式SiGe外延层通过在PMOS的源区或漏区嵌入SiGe外延层材料形成，能够向沟道区施加压应力，使得PMOS的性能得到显著的提升。同样方法地，对于NMOS器件，嵌入式外延层通常采用磷硅外延层(SiP)，来提高沟道载流子的迁移率。
请参阅图1，图1为现有的FinFet器件中用于形成嵌入式外延层的凹槽结构示意图，如图1所示，用于形成嵌入式外延层的凹槽120通常形成在半导体衬底100上，并自对准形成于伪栅极结构110的两侧，伪栅极结构110通常为栅介质层和多晶硅栅111的叠加结构，在多晶硅栅111的顶部通常还形成有包括氮化层和氧化层叠加的硬质掩模层112，栅介质层、多晶硅栅111、硬质掩模层112共同形成伪栅极110，在伪栅极结构110的两侧还通常形成有第一侧墙114，在第一侧墙114上还叠加有第二侧墙115，多晶硅栅111覆盖的半导体衬底100区域用于形成沟道区。在形成伪栅极结构110及其两侧的第一侧墙114和第二侧墙115后，在伪栅极结构110两侧打开用于形成嵌入式外延层的凹槽120的区域，并通过刻蚀半导体衬底100而形成用于形成嵌入式外延层的凹槽120，凹槽120通常为∑型结构或U型结构，其向半导体衬底100延伸而具有深度a，并向沟道区方向延伸，之后在凹槽120填充嵌入式外延层130，可参阅图2的现有的FinFet器件中嵌入式外延层的结构示意图。若凹槽120向沟道区方向延伸的距离过多，则嵌入式外延层130太靠近沟道区，易导致半导体器件的源极与漏极短路，而导致漏电。若凹槽120向沟道区方向延伸的距离过小，会导致嵌入式外延层无法形成足够的应力而影响半导体器件的性能，因此凹槽120尺寸的精确控制非常重要。现有技术中只能通过控制凹槽刻蚀工艺如刻蚀时间来控制凹槽120向沟道区方向延伸的距离，也即控制图1中的凹槽与沟道区的距离b，这在高阶制程中无法达到精确的控制，而使形成的多个嵌入式外延层130的尺寸不一致，如图2中的距离f、c和d1的值不同，而影响电流均匀性。
发明内容
本发明在于提供一种半导体器件的用于形成嵌入式外延层的凹槽的形成方法，包括：S1：提供半导体衬底，在半导体衬底上形成伪栅极结构，伪栅极结构包括形成于半导体衬底上的多晶硅栅；S2：形成伪栅极结构的第一侧墙，第一侧墙覆盖伪栅极结构的顶部和两侧，并覆盖伪栅极结构之间的半导体衬底；S3：进行离子注入工艺；S4：形成伪栅极结构的第二侧墙，所述第二侧墙覆盖所述第一侧墙，位于伪栅极结构两侧的第二侧墙之间的区域为用于形成源极或漏极的区域；S5：将源极或漏极的形成区域打开，然后进行衬底刻蚀工艺以形成用于形成嵌入式外延层的凹槽；以及S6：在凹槽中填充嵌入式外延层，并在嵌入式外延层上形成半导体器件的源极和漏极。
更进一步的，所述离子注入工艺使被伪栅极结构遮挡的半导体衬底不受离子注入工艺的影响，而不被伪栅极结构遮挡的半导体衬底受离子注入工艺的影响而使得被伪栅极结构遮挡的半导体衬底区域与不被伪栅极结构遮挡的半导体衬底区域具有不同的刻蚀速率。
更进一步的，通过控制离子注入工艺的参数，来控制被伪栅极结构遮挡的半导体衬底区域与不被伪栅极结构遮挡的半导体衬底区域的刻蚀速率的差异量。
更进一步的，所述离子注入工艺为全面离子注入工艺。
更进一步的，所述离子注入工艺为垂直离子注入。
更进一步的，离子注入工艺与半导体衬底有一定的夹角。
更进一步的，在步骤S1中首先在半导体衬底上形成有多条鳍体，多条鳍体并行排列，再形成多条多晶硅栅行，多条多晶硅栅行并行排列，并多条多晶硅栅行与多条鳍体交叉，多条鳍体与多条多晶硅栅行之间相交叠的区域形成所述伪栅极结构，步骤S5中形成的所述凹槽位于多条鳍体上。
更进一步的，所述凹槽为∑型结构或U型结构。
更进一步的，所述半导体器件为PMOS器件，所述嵌入式外延层为锗硅外延层。
更进一步的，所述半导体器件为NMOS器件，所述嵌入式外延层为磷硅外延层。
附图说明
图1为现有的FinFet器件中用于形成嵌入式外延层的凹槽结构示意图。
图2为现有的FinFet器件中嵌入式外延层的结构示意图。
图3a至图3d为本发明一实施例的半导体器件的用于形成嵌入式外延层的凹槽的形成过程示意图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
应当理解，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本发明一实施例提供的半导体器件的用于形成嵌入式外延层的凹槽的形成方法，包括：S1：提供半导体衬底，在半导体衬底上形成伪栅极结构，伪栅极结构包括形成于半导体衬底上的多晶硅栅；S2：形成伪栅极结构的第一侧墙，第一侧墙覆盖伪栅极结构的顶部和两侧，并覆盖伪栅极结构之间的半导体衬底；S3：进行离子注入工艺；S4：形成伪栅极结构的第二侧墙，所述第二侧墙覆盖所述第一侧墙，位于伪栅极结构两侧的第二侧墙之间的区域为用于形成源极或漏极的区域；S5：将源极或漏极的形成区域打开，然后进行衬底刻蚀工艺以形成用于形成嵌入式外延层的凹槽；以及S6：在凹槽中填充嵌入式外延层，并在嵌入式外延层上形成半导体器件的源极和漏极。
本发明一实施例中，在于提供一种半导体器件的用于形成嵌入式外延层的凹槽的形成方法。具体的，请参阅图3a至图3d，图3a至图3d为本发明一实施例的半导体器件的用于形成嵌入式外延层的凹槽的形成过程示意图。本发明一实施例的半导体器件的用于形成嵌入式外延层的凹槽的形成方法，包括：
S1：如图3a所示，提供半导体衬底100，在半导体衬底100上形成伪栅极结构110，伪栅极结构110包括形成于半导体衬底100上的多晶硅栅111；
在一实施例中，所述半导体衬底100为硅衬底。
在一实施例中，伪栅极结构110还包括在多晶硅栅111的顶部形成的硬质掩模层112，如包括氮化层和氧化层叠加的硬质掩模层；
在一实施例中，首先在半导体衬底100上形成有多条鳍体，多条鳍体并行排列，再形成多条多晶硅栅行，多条多晶硅栅行并行排列，并多条多晶硅栅行与多条鳍体交叉，多条鳍体与多条多晶硅栅行之间相交叠的区域形成伪栅极结构110。也即所述半导体器件为鳍式半导体器件。
多晶硅栅111覆盖的半导体衬底100区域用于形成沟道区。
S2：如图3a所示，形成伪栅极结构110的第一侧墙114，第一侧墙114覆盖伪栅极结构110的顶部和两侧，并覆盖伪栅极结构110之间的半导体衬底；
在一实施例中，所述第一侧墙的材料为Low-k材料层。
S3：如图3b所示，进行离子注入工艺；
在一实施例中，所述离子注入工艺使被伪栅极结构110遮挡的半导体衬底100不受离子注入工艺的影响，而不被伪栅极结构110遮挡的半导体衬底100受离子注入工艺的影响而使得被伪栅极结构110遮挡的半导体衬底100区域与不被伪栅极结构110遮挡的半导体衬底100区域具有不同的刻蚀速率。
在一实施例中，通过控制离子注入工艺的参数，如浓度、时间等参数来控制被伪栅极结构110遮挡的半导体衬底100区域与不被伪栅极结构110遮挡的半导体衬底100区域的刻蚀速率的差异量，也即控制其刻蚀选择比。
在一实施例中，所述离子注入工艺为全面离子注入工艺。在一实施例中，所述离子注入工艺为垂直离子注入。在一实施例中，离子注入工艺与半导体衬底100有一定的夹角。
S4：如图3c所示，形成伪栅极结构110的第二侧墙115，所述第二侧墙115覆盖所述第一侧墙114，位于伪栅极结构110两侧的第二侧墙115之间的区域为用于形成源极或漏极的区域；
在一实施例中，所述第二侧墙的材料为氮化物，如氮化硅SIN。
S5：如图3d所示，将源极或漏极的形成区域打开，然后进行衬底刻蚀工艺以形成用于形成嵌入式外延层的凹槽120；
在一实施例中，所述凹槽120为∑型结构或U型结构。
S6：在凹槽120中填充嵌入式外延层，并在嵌入式外延层上形成半导体器件的源极和漏极。
在一实施例中，所述半导体器件为PMOS器件，所述嵌入式外延层采用锗硅外延层(SiGe)。在一实施例中，所述半导体器件为NMOS器件，所述嵌入式外延层采用磷硅外延层(SiP)。
在一实施例中，所述半导体器件为鳍式半导体器件，所述凹槽120形成在多条鳍体上，则所述源极和漏极形成在多条鳍体上。
如此，在形成伪栅极结构110的第一侧墙后，增加一道离子注入工艺，使得被伪栅极结构110遮挡的半导体衬底100区域与不被伪栅极结构110遮挡的半导体衬底100区域具有不同的刻蚀速率，且通过控制离子注入工艺的参数，如浓度、时间等参数来控制被伪栅极结构110遮挡的半导体衬底100区域与不被伪栅极结构110遮挡的半导体衬底100区域的刻蚀速率的差异量，进而可控制后续的用于形成嵌入式外延层的凹槽120的刻蚀工艺的横向和竖向的刻蚀量，而精确控制凹槽的深度a以及向沟道区方向延伸的距离(也即凹槽与沟道区的距离b)，而精确控制沟道载流子的迁移率。
在一实施例中，根据工艺需求，控制S2中形成的第一侧墙和S4中形成的第二侧墙的厚度，而控制凹槽开口的宽度，并结合在形成第一侧墙之后的S3的离子注入工艺，而控制受离子注入工艺而影响刻蚀速率的半导体衬底区域的范围，而进一步控制凹槽的深度以及向沟道区方向延伸的距离。
现有技术中为了控制凹槽120的尺寸，如凹槽120向沟道区方向延伸的距离以及凹槽120的深度，均致力于凹槽120刻蚀工艺的研究，业界花费大量的研发资源研究凹槽120刻蚀工艺，取得了一定的成果，但仍不能精确控制凹槽120的尺寸，尤其是关键尺寸(CD)越来越小，工艺精度要求越来越高。而本申请另辟蹊径，通过在第一侧墙形成后加入离子注入工艺，而使得被伪栅极结构110遮挡的半导体衬底100区域与不被伪栅极结构110遮挡的半导体衬底100区域具有不同的刻蚀速率，而直接控制凹槽刻蚀工艺横向与纵向的刻蚀选择比，且工艺简单，易于实现和控制，为提高沟道载流子的迁移率及半导体器件之间的均匀性提供有效方案。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种半导体器件的用于形成嵌入式外延层的凹槽的形成方法，其特征在于，包括：
S1：提供半导体衬底，在半导体衬底上形成伪栅极结构，伪栅极结构包括形成于半导体衬底上的多晶硅栅；
S2：形成伪栅极结构的第一侧墙，第一侧墙覆盖伪栅极结构的顶部和两侧，并覆盖伪栅极结构之间的半导体衬底；
S3：进行离子注入工艺；
S4：形成伪栅极结构的第二侧墙，所述第二侧墙覆盖所述第一侧墙，位于伪栅极结构两侧的第二侧墙之间的区域为用于形成源极或漏极的区域；
S5：将源极或漏极的形成区域打开，然后进行衬底刻蚀工艺以形成用于形成嵌入式外延层的凹槽；以及
S6：在凹槽中填充嵌入式外延层，并在嵌入式外延层上形成半导体器件的源极和漏极。
2.根据权利要求1所述的半导体器件的用于形成嵌入式外延层的凹槽的形成方法，其特征在于，所述离子注入工艺使被伪栅极结构遮挡的半导体衬底不受离子注入工艺的影响，而不被伪栅极结构遮挡的半导体衬底受离子注入工艺的影响而使得被伪栅极结构遮挡的半导体衬底区域与不被伪栅极结构遮挡的半导体衬底区域具有不同的刻蚀速率。
3.根据权利要求1所述的半导体器件的用于形成嵌入式外延层的凹槽的形成方法，其特征在于，通过控制离子注入工艺的参数，来控制被伪栅极结构遮挡的半导体衬底区域与不被伪栅极结构遮挡的半导体衬底区域的刻蚀速率的差异量。
4.根据权利要求1所述的半导体器件的用于形成嵌入式外延层的凹槽的形成方法，其特征在于，所述离子注入工艺为全面离子注入工艺。
5.根据权利要求1所述的半导体器件的用于形成嵌入式外延层的凹槽的形成方法，其特征在于，所述离子注入工艺为垂直离子注入。
6.根据权利要求1所述的半导体器件的用于形成嵌入式外延层的凹槽的形成方法，其特征在于，离子注入工艺与半导体衬底有一定的夹角。
7.根据权利要求1所述的半导体器件的用于形成嵌入式外延层的凹槽的形成方法，其特征在于，在步骤S1中首先在半导体衬底上形成有多条鳍体，多条鳍体并行排列，再形成多条多晶硅栅行，多条多晶硅栅行并行排列，并多条多晶硅栅行与多条鳍体交叉，多条鳍体与多条多晶硅栅行之间相交叠的区域形成所述伪栅极结构，步骤S5中形成的所述凹槽位于多条鳍体上。
8.根据权利要求1所述的半导体器件的用于形成嵌入式外延层的凹槽的形成方法，其特征在于，所述凹槽为∑型结构或U型结构。
9.根据权利要求1所述的半导体器件的用于形成嵌入式外延层的凹槽的形成方法，其特征在于，所述半导体器件为PMOS器件，所述嵌入式外延层为锗硅外延层。
10.根据权利要求1所述的半导体器件的用于形成嵌入式外延层的凹槽的形成方法，其特征在于，所述半导体器件为NMOS器件，所述嵌入式外延层为磷硅外延层。
CN202010992719.3A 2020-09-21 2020-09-21 半导体器件的用于形成嵌入式外延层的凹槽的形成方法 Pending CN112201624A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010992719.3A CN112201624A (zh) 2020-09-21 2020-09-21 半导体器件的用于形成嵌入式外延层的凹槽的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010992719.3A CN112201624A (zh) 2020-09-21 2020-09-21 半导体器件的用于形成嵌入式外延层的凹槽的形成方法

Publications (1)

Publication Number Publication Date
CN112201624A true CN112201624A (zh) 2021-01-08

Family

ID=74015714

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010992719.3A Pending CN112201624A (zh) 2020-09-21 2020-09-21 半导体器件的用于形成嵌入式外延层的凹槽的形成方法

Country Status (1)

Country Link
CN (1) CN112201624A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090246922A1 (en) * 2008-03-27 2009-10-01 Meng-Yi Wu Method of forming cmos transistor
CN102456628A (zh) * 2010-10-27 2012-05-16 台湾积体电路制造股份有限公司 制造应变源/漏极结构的方法
US20120241868A1 (en) * 2011-03-24 2012-09-27 Shih-Hung Tsai Metal-gate cmos device
CN103151258A (zh) * 2011-12-06 2013-06-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103367151A (zh) * 2012-03-30 2013-10-23 中国科学院微电子研究所 使源/漏区更接近沟道区的mos器件及其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090246922A1 (en) * 2008-03-27 2009-10-01 Meng-Yi Wu Method of forming cmos transistor
CN102456628A (zh) * 2010-10-27 2012-05-16 台湾积体电路制造股份有限公司 制造应变源/漏极结构的方法
US20120241868A1 (en) * 2011-03-24 2012-09-27 Shih-Hung Tsai Metal-gate cmos device
CN103151258A (zh) * 2011-12-06 2013-06-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103367151A (zh) * 2012-03-30 2013-10-23 中国科学院微电子研究所 使源/漏区更接近沟道区的mos器件及其制作方法

Similar Documents

Publication Publication Date Title
US9082698B1 (en) Methods to improve FinFet semiconductor device behavior using co-implantation under the channel region
US10164099B2 (en) Device with diffusion blocking layer in source/drain region
US9508604B1 (en) Methods of forming punch through stop regions on FinFET devices on CMOS-based IC products using doped spacers
US10217672B2 (en) Vertical transistor devices with different effective gate lengths
US10056300B2 (en) Methods of forming NMOS and PMOS finFET devices and the resulting product
US10170544B2 (en) Integrated circuit products that include FinFET devices and a protection layer formed on an isolation region
US8791028B2 (en) Semiconductor device and manufacturing method of semiconductor device
US9508853B2 (en) Channel cladding last process flow for forming a channel region on a FinFET device having a reduced size fin in the channel region
US9711417B2 (en) Fin field effect transistor including a strained epitaxial semiconductor shell
US9716177B2 (en) Semiconductor device comprising a multi-layer channel region
US9263587B1 (en) Fin device with blocking layer in channel region
US9564367B2 (en) Methods of forming different FinFET devices with different threshold voltages and integrated circuit products containing such devices
US8735237B2 (en) Method for increasing penetration depth of drain and source implantation species for a given gate height
US9337101B1 (en) Methods for selectively removing a fin when forming FinFET devices
US20120025315A1 (en) Transistor with Embedded Strain-Inducing Material and Dummy Gate Electrodes Positioned Adjacent to the Active Region
US20170352595A1 (en) Method for reducing n-type finfet source and drain resistance
US20130302954A1 (en) Methods of forming fins for a finfet device without performing a cmp process
US10062612B2 (en) Method and system for constructing FINFET devices having a super steep retrograde well
CN112201624A (zh) 半导体器件的用于形成嵌入式外延层的凹槽的形成方法
US11264499B2 (en) Transistor devices with source/drain regions comprising an interface layer that comprises a non-semiconductor material
CN104103688B (zh) 具有穿通势垒和泄漏保护区的fin-fet晶体管
US9502561B1 (en) Semiconductor devices and methods of forming the same
US10566328B2 (en) Integrated circuit products with gate structures positioned above elevated isolation structures
CN105632929A (zh) 一种FinFET器件及其制造方法
CN107731689A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination