KR102290155B1 - 반도체 디바이스 제조 방법 및 반도체 디바이스 - Google Patents

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웬-싱 시에
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송-보 리
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Abstract

반도체 디바이스를 제조하는 방법에 있어서, 복수의 핀 구조가 반도체 기판 위에 형성된다. 핀 구조는 제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향으로 배열된다. 상기 제2 방향으로 연장되는 복수의 희생성 게이트 구조가 상기 핀 구조 위에 형성된다. 인접한 희생성 게이트 구조들 사이에서 상기 복수의 핀 구조 위에 층간 유전체층이 형성된다. 상기 제2 방향을 따라 게이트 단부 스페이스를 형성함으로써 상기 희생성 게이트 구조가 복수 피스의 희생성 게이트 구조로 커팅된다. 상기 게이트 단부 스페이스를 2개 이상의 유전체 재료로 충전으로써 게이트 분리 플러그가 형성된다. 2개 이상의 유전체 재료는 제1 층과, 상기 제1 층 상에 형성된 제2 층을 포함하고, 상기 제2 층의 유전율이 상기 제1 층의 유전율보다 작다.

Description

반도체 디바이스 제조 방법 및 반도체 디바이스{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICES AND SEMICONDUCTOR DEVICES}
<관련 출원>
본 출원은 2018년 10월 31일에 출원한 미국 가출원번호 제62/753,888호에 대해 우선권을 주장하며, 이 우선권 출원의 전체 내용은 참조에 의해 본 명세서에 포함된다.
<배경>
현재 기술에 있어서, 게이트 단부 커팅을 행하고 커팅된 스페이스를 실리콘 질화물로 재충전하는 것은 Si3N4이 큰 유전율을 갖기 때문에 외부 커패시턴스의 증가를 초래한다. 또한, 더미 게이트를 제거하기 전에 단부 커팅 공정을 행하면 더미 폴리/산화물 제거 및 계면층(IL), 하이-k 유전체(HK), 금속 게이트(MG) 재충전 윈도우가 제한된다.
본 개시내용은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처들이 비율에 따라 도시되지 않으며, 예시적인 목적으로만 사용됨을 강조한다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a와 도 1b는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 1a는 등각도이고, 도 1b는 단면도이다.
도 2a, 도 2b, 및 도 2c는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 2a는 등각도이고, 도 2b 및 도 2c는 단면도이다.
도 3a와 도 3b는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 3a는 등각도이고, 도 3b는 단면도이다.
도 4a와 도 4b는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 4a는 등각도이고, 도 4b는 단면도이다.
도 5a, 도 5b, 도 5c, 및 도 5d는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 5a는 등각도이고, 도 5b는 단면도이다. 도 5c와 도 5d는 상세 단면도이다.
도 6a, 도 6b, 및 도 6c는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 6a는 등각도이고, 도 6b는 단면도이다. 도 6c는 상세 단면도이다.
도 7a, 도 7b, 도 7c, 도 7d, 및 도 7e는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 7a는 등각도이고, 도 7b는 단면도이다. 도 7c 내지 도 7e는 상세 단면도이다.
도 7f, 도 7g, 및 도 7h는 본 개시내용의 일 실시형태에 따른 반도체 디바이스의 상세 단면도이다.
도 8a와 도 8b는 본 개시내용의 다른 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 8a는 등각도이고, 도 8b는 단면도이다.
도 9a와 도 9b는 본 개시내용의 다른 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 9a는 등각도이고, 도 9b는 단면도이다.
도 10a와 도 10b는 본 개시내용의 다른 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 10a는 등각도이고, 도 10b는 단면도이다.
도 11a와 도 11b는 본 개시내용의 다른 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 11a는 등각도이고, 도 11b는 단면도이다.
도 12a와 도 12b는 본 개시내용의 다른 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 12a는 등각도이고, 도 12b는 단면도이다.
도 13a와 도 13b는 본 개시내용의 다른 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 13a는 등각도이고, 도 13b는 단면도이다.
도 14a, 도 14b, 도 14c, 도 14d, 도 14e, 도 14f, 및 도 14g는 본 개시내용의 다른 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 14a는 등각도이고, 도 14b, 도 14c, 및 도 14e는 단면도이다. 도 14d는 상세 단면도이다. 도 14f와 도 14g는 다른 실시형태의 단면도이다.
도 15, 도 16, 도 17, 및 도 18은 본 개시내용의 다른 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 사용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다. 또한, "~로 제조되는(being made of)"이란 기재는 "포함하는(comprising)" 또는 "~로 구성되는(consisting of)" 중 하나를 의미할 수 있다. 본 개시내용에 있어서, "A, B, 및 C 중 하나"라는 기재는 "A, B, 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A, B 및 C)를 의미하고, 달리 기재하는 않는다면, A로부터의 하나의 엘리먼트, B로부터의 하나의 엘리먼트 및 C로부터의 하나의 엘리먼트를 의미하지는 않는다.
개시하는 실시형태들은 반도체 디바이스, 구체적으로는 CMOS FET(complementary metal-oxide-semiconductor field effect transistor), 예를 들면 핀 전계효과 트랜지스터(FinFET) 및 그 제조 방법에 관한 것이다. 본 명세서에 개시하는 것과 같은 실시형태는 일반적으로 FinFET뿐만 아니라, 평면형 FET, 더블 게이트(double-gate) FET, 서라운드-게이트(surround-gate) FET, 오메가-게이트(omega-gate) FET 또는 게이트-올-어라운드(gate-all-around) FET, 및/또는 나노와이어 트랜지스터, 또는 3차원 채널 구조를 가진 임의의 적절한 디바이스에도 적용 가능하다. 본 개시내용의 일부 실시형태에서, 금속 게이트는 게이트 분리 플러그에 의해 그 연장 방향을 따라 분리된다.
본 개시내용의 실시형태에서, 게이트 분리 플러그(단부 커팅 격리 층/재료이라고도 함)는 SiO2, 탄소 도핑된 Si3N4(c-Si3N4), 다공성 로우-k 재료, SiCN, SiOC, SiOCN 또는 유기 재료와 같은, Si3N4보다 유전율이 낮은 하나 이상의 재료층을 포함한다. 본 개시내용의 일부 실시형태에서, 게이트 분리 플러그는 SiO2, SiOCN, SiOC 또는 다공성 로우-k 재료로 제조된 단일층이다. 다른 실시형태에서, 게이트 분리 플러그는 SiO2와 그 위에 있는 SiOCN, 다공성 로우-k 재료와 그 위 또는 아래에 있는 SiOCN와 같은 2층이다. 다른 실시형태에서, 게이트 분리 플러그는 SiO2와 그 위의 SiOCN와 그 위의 SiO2, SiO2와 그 위의 다공성 로우-k 재료와 그 위의 SiO2, SiO2와 그 위의 SiOCN와 그 위의 다공성 로우-k 재료, 또는 SiO2와 그 위의 다공성 로우-k 재료와 그 위의 SiOCN와 같은 3층이다. 로우-k 재료는 일반적으로 실리콘 이산화물의 유전율(3.9)보다 작은 유전율을 갖는다. 다공성 로우-k 재료는 일반적으로 2.0보다 작은 유전율을 갖는다.
본 개시내용의 실시형태는 단부 커팅 격리로부터 감소된 셀 외부 커패시턴스를 제공한다. 시뮬레이션은 Si3N4으로 재충전된 게이트 분리 플러그와 비교하여 1.3-1.5%의 외부 커패시턴스 감소를 보여준다. 이에, 회로/칩 성능 향상이 기대된다.
더미 게이트를 제거하기 전의 단부 커팅에서, 일부 실시형태에서는 제1 실리콘 이산화물 삽입층이 더미 폴리/산화물 제거 단계의 공정 윈도우의 확장을 돕는다.
도 1a 내지 도 7e는 본 개시내용의 일 실시형태에 따른 반도체 디바이스의 순차적 제조 작업의 다양한 단계를 보여준다. 도 1a 내지 도 7e의 작업의 이전, 동안, 이후에 추가 작업이 제공될 수 있으며, 후술하는 작업의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제될 수 있는 것은 물론이다. 작업/공정의 순서는 교체될 수도 있다.
도 1a와 도 1b는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 1a는 등각도이고, 도 1b는 단면도이다.
도 1a와 도 1b는 기판(10) 위에 배치된 핀 구조(20) 위에, 게이트 측벽 스페이서(45)를 가진 더미 게이트 구조(40)가 형성된 후의 구조를 보여준다. 핀 구조(20)의 제조를 위해, 기판(10)(예컨대, 반도체 웨이퍼) 위에, 예컨대 열산화 공정 및/또는 화학적 기상 퇴적(CVD) 공정을 통해 마스크층이 형성된다. 기판은 예컨대 약 1 × 1015 cm-3 내지 약 5 × 1015 cm-3의 범위의 불순물 농도를 가진 p타입 실리콘 기판이다. 다른 실시형태에 있어서, 기판은 예컨대 약 1 × 1015 cm-3 내지 약 5 × 1015 cm-3의 범위의 불순물 농도를 가진 n타입 실리콘 기판이다. 한편, 기판(10)은 게르마늄 등의 다른 원소 반도체와, SiC 및 SiGe 등의 IV-IV족 화합물 반도체와, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP 등의 III-V족 화합물 반도체를 포함하는 화합물 반도체, 또는 이들의 조합을 포함할 수도 있다. 일 실시형태에 있어서, 기판(10)은 SOI(실리콘 온 절연체, silicon-on insulator) 기판의 실리콘층이다. 일부 실시형태에서, 기판의 일부는 기판(10)과는 상이한 격자 상수를 갖는 에피택셜 반도체층을 포함한다. 일부 실시형태에서, 기판(10)은 Si로 제조되고, 에피택셜 반도체층은 SiGe로 제조된다. 에피택셜 반도체층은 기판(10) 내에 형성된 트렌치 또는 리세스에 형성되고, 일부 실시형태에서는 에피택셜 반도체층의 상부면과 Si 기판의 상부면이 동일 평면 내에 있다.
하나 이상의 리소그래피 및 에칭 작업을 사용함으로써, 에피택셜층을 가진 기판(10)이 핀 구조에 패터닝된다. 본 개시내용의 일부 실시형태에서, 핀 구조(20)는 이중 패터닝 또는 다중 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접 포토리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 본 개시내용의 일부 실시형태에서, 포토리소그래피 방법은 자외선(UV) 포토리소그래피, 심자외선(DUV) 포토리소그래피, 및 극자외선(EUV) 포토리소그래피를 포함한다.
일부 실시형태에서, 핀 구조(20)는 n타입 FET을 위한 n타입 핀 구조(20N)과 p타입 FET을 위한 p타입 핀 구조(20P)를 포함한다. 일부 실시형태에서, n타입 핀 구조(20N)는 기판(10)과 동일한 재료(예컨대, Si)로 제조되고, p타입 FET을 위한 p타입 핀 구조(20P)는 기판(10)과 상이한 재료(예컨대, 일부 실시형태에서는 Si1-xGex, 여기서 0.2 < x < 0.6)로 제조된다. 일부 실시형태에서, 패터닝 작업의 패턴 충실도(pattern fidelity)를 높이기 위해 하나 이상의 더미 핀 구조(도시 생략)가 핀 구조(20)의 양측에 형성된다.
핀 구조(20)가 형성된 후에, 핀 구조(20)를 절연 재료층에 완전히 매립시키기 위해 절연 재료의 하나 이상의 층을 포함하는 절연 재료층을 기판(10) 위에 형성한다. 격리 절연층(30)의 절연 재료는 예컨대 LPCVD(low pressure chemical vapor deposition), 플라즈마-CVD 또는 유동(flowable) CVD에 의해 형성된 실리콘 이산화물로 제조된다. 유동성 CVD에서는, 실리콘 산화물 대신에 유동성 유전체 재료가 퇴적된다. 유동성 유전체 재료는, 그 이름 그대로, 고 종횡비를 갖는 갭이나 스페이스를 충전하는 퇴적 중에 "흐를" 수 있다. 보통, 다양한 화학물이 실리콘 함유 전구체에 추가되어 퇴적된 막이 흐르게 할 수 있다. 일부 실시형태에 있어서, 질소 수소화물 본드가 첨가된다. 유동성 유전체 전구체, 구체적으로 유동성 실리콘 산화물 전구체는, 실리케이트(silicate), 실록산(siloxane), 메틸 실세스퀴옥산(methyl silsesquioxane, MSQ), 수소 실세스퀴옥산(hydrogen silsesquioxane, HSQ), MSQ/HSQ, TCPS(perhydrosilazane), PSZ(perhydro-polysilazane), TEOS(tetraethyl orthosilicate), 또는 트리실릴아민(trisilylamine) 등의 실릴-아민(silyl-amine)을 포함한다. 이들 유동성 실리콘 산화물 재료는 다단계 공정(multiple-operation process)으로 형성된다. 유동성 막이 퇴적된 후에, 그 막은 경화된 다음, 실리콘 산화물을 형성하는데 바람직하지 못한 요소(들)를 제거하기 위해 어닐링된다. 바람직하지 못한 요소(들)가 제거될 때에, 유동성 막은 치밀화되고 수축된다. 일부 실시형태에 있어서, 다중 어닐 공정이 수행된다. 유동성 막은 복수회 경화되고 어닐링된다. 격리 절연층(30)은 SOG, SiO, SiON, SiOCN 또는 불소 도핑 실리케이트 글래스(fluoride-doped silicate glass, FSG)일 수 있다. 격리 절연층(30)은 붕소 및/또는 인으로 도핑될 수 있다. 그런 다음, 화학적 기계 연마(CMP, chemical mechanical polishing) 방법 및/또는 에치백 방법 등의 평탄화 작업이 수행되어, 핀 구조(20)의 상부면이 절연 재료층으로부터 노출되게 된다. 일부 실시형태에서는, 절연 재료층을 형성하기 전에 핀 구조(20) 위에 핀 라이너층(15)이 형성된다. 핀 라이너층(15)은 실리콘 질화물, 실리콘 산화물, SiON, SiOCN, 알루미늄 산화물, AlOC, 또는 임의의 다른 적절한 절연 재료로 된 하나 이상의 층을 포함한다. 그런 다음, 핀 구조(20)의 상부면을 노출시키기 위해 절연 재료층을 리세싱하여 격리 절연층(STI(hallow trench isolation)라고도 함)을 형성한다. 핀 구조(20)의 상부면 상에 형성된 핀 라이너층(15)은 절연 재료층을 리세싱하는 동안에 또는 리세싱한 후에 제거된다.
격리 절연층(30)이 형성된 후에, 핀 구조의 상측부(채널 영역(20N 및 20P) 및 격리 절연층(30)의 상부면 상에 희생 게이트 유전체층(42)이 형성된다. 희생 게이트 유전체층(42)은 절연 재료로 된 하나 이상의 층을 포함한다. 일 실시형태에서는, SiO2가 사용된다. 일 실시형태에서는, 실리콘 산화물이 LPCVD(low pressure CVD)과 PECVD(plasma enhanced CVD)을 포함한 화학적 기상 퇴적(CVD), PVD(physical vapor deposition), ALD(atomic layer deposition), 또는 기타 적절한 공정에 의해 형성된다. 희생성 게이트 유전체층(42)의 두께는 본 개시내용의 일부 실시형태에서 약 1 nm 내지 약 5 nm의 범위이다. 또한, 희생성 게이트 전극층(44)이 희생성 게이트 유전체층(42) 위에 형성되고, 이어서 제1 및 제2 하드 마스크층(46 및 48)이 희생성 게이트 전극층(44) 위에 형성된다. 일부 실시형태에 있어서, 희생성 게이트 전극층(44)은 폴리실리콘 또는 비정질 실리콘으로 제조된다.
그런 다음, 도 1a와 도 1b에 도시하는 바와 같은 희생 게이트 구조(40)를 얻기 위해 하나 이상의 리소그래피 및 에칭 작업을 사용하여, 희생성 게이트 전극층(폴리실리콘층)이 패터닝된다. 폴리실리콘을 패터닝한 후에는, 도 1a와 도 1b에 도시하는 바와 같이, 희생성 게이트 구조(40)의 양 측면에 게이트 측벽 스페이서(45)가 형성된다. 게이트 측벽 스페이서(45)는 실리콘 산화물, SiN, SiCN, SiON 또는 SiOCN와 같은 실리콘 산화물 또는 실리콘 질화물계 재료, 또는 알루미늄계 절연 재료로 된 하나 이상의 층으로 제조된다. 일 실시형태에서는, 다층이 사용된다. 일부 실시형태에서는, 게이트 측벽 스페이서(45)가 약 2 nm 내지 약 8 nm의 두께를 갖는다.
도 2a 내지 도 2c는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 2a는 등각도이고, 도 2b는 희생성 게이트 구조(40)를 커팅한 단면도이며, 도 2c는 소스/드레인 영역을 커팅한 단면도이다.
게이트 측벽 스페이서(45)를 가진 희생성 게이트 구조(40)가 형성된 후에, 하나 이상의 소스/드레인 에피택셜층(35N 및 35P)이 핀 구조의 소스/드레인 영역 위에 형성된다. 일부 실시형태에서, 소스/드레인 에피택셜층(35N, 35P)은 인접한 소스/드레인 에피택셜층과의 병합 없이, 각각 핀 구조(20N, 20P) 위에 개별적으로 형성된다. 다른 실시형태에서는, 인접한 소스/드레인 에피택셜층(35N 및/또는 35P)는 병합되어 병합형 에피택셜층을 형성한다.
소스/드레인 에피택셜층에 사용되는 재료는, 채널 영역에 인장 응력을 발휘하도록 어느 한 타입의 재료가 n타입 FinFET에 사용되며, 압축 응력을 발휘하도록 다른 타입의 재료가 p타입 FinFET에 사용되는 것처럼, n타입 및 p타입 FinFET에 따라 다를 수 있다. 예를 들어, SiP 또는 SiC는 에피택셜층(35N)을 형성하는데 사용될 수 있고, SiGe 또는 Ge는 에피택셜층(35P)을 형성하는데 사용될 수 있다. 일부 실시형태에서는, p타입 FinFET을 위해 소스/드레인 에피택셜층(35P)에 붕소(B)가 도핑된다. 다른 재료가 사용될 수도 있다. 일부 실시형태에 있어서, 소스/드레인 에피택셜층은 상이한 조성 및/또는 상이한 도펀트 농도를 가진 2 이상의 에피택셜층을 포함한다. 소스/드레인 에피택셜층은 CVD, ALD, MBE(molecular beam epitaxy), 또는 기타 적절한 방법에 의해 형성될 수 있다.
일부 실시형태에서, 핀 구조(20)의 소스/드레인 영역은 격리 절연층(30)의 상부면 아래로 리세싱되고, 그런 다음 리세싱된 핀 구조 상에 에피택셜층이 형성된다.
소스/드레인 에피택셜층(35N, 35P)이 형성된 후에, 제1 층간 유전체(ILD)층(50)이 형성된다. 일부 실시형태에서, 제1 ILD층(50)을 형성하기 전에, 소스/드레인 에피택셜층 및 게이트 측벽 스페이서(45) 위에 에칭 정지층(ESL, etch stop layer)이 형성된다. ESL은 실리콘 질화물 또는 실리콘 질화물계 재료(예컨대, SiON, SiCN 또는 SiOCN)로 제조된다. 제1 ILD층(50)의 재료는 Si, O, C 및/또는 H를 포함하는 화합물, 예컨대 실리콘 산화물, SiCOH 및 SiOC를 포함한다. 폴리머와 같은 유기 재료가 제1 ILD층(50)에 사용될 수도 있다. 일부 실시형태에서, 제1 ILD층(50)이 형성된 후에, 에치백 공정 및/또는 화학적 기계 연마(CMP) 공정과 같은 평탄화 작업이 행해져셔 도 2a와 도 2b에 도시하는 바와 같이, 희생성 게이트 전극층(44)의 상부면을 노출시킨다.
도 3a와 도 3b는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 3a는 등각도이고, 도 3b는 희생성 게이트 전극층(44)을 커팅한 단면도이다.
도 3a와 도 3b에 도시하는 바와 같이, 희생성 게이트 전극층(44) 및 제1 ILD층(50) 위에 하나 이상의 하드 마스크층이 형성된다. 일부 실시형태에 있어서, 하드 마스크층은 서로 상이한 재료로 제조된 제1 하드 마스크층(52)과 제2 하드 마스크층(54)을 포함한다. 일부 실시형태에서, 제1 하드 마스크층(52)은 실리콘 산화물로 제조되고, 제2 하드 마스크층(54)은 실리콘 질화물 또는 SiON로 제조된다.
도 4a와 도 4b는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 4a는 등각도이고, 도 4b는 희생성 게이트 전극층(44)을 커팅한 단면도이다.
X 방향으로 연장되는 희생성 게이트 구조는 단부 커팅 공정에 의해 복수 개의 희생성 게이트 구조로 커팅된다. 단부 커팅 공정은 하나 이상의 리소그래피 및 에칭 작업을 포함한다. 단부 커팅 공정에 의해, 도 4a와 도 4b에 도시하는 바와 같이 하나 이상의 게이트 단부 스페이스(49)가 형성된다. 일부 실시형태에서는, 희생성 게이트 유전체층(42)이 게이트 단부 스페이스(49)의 바닥부에 잔류한다. 다른 실시형태에서, 희생성 게이트 유전체층(42)은 게이트 단부 스페이스(49)에서는 완전히 제거되고, 희생성 게이트 전극층(44)과 게이트 측벽 스페이서(45) 아래에 잔류한다.
일부 실시형태에서, 개구부를 구비한 포토 레지스트층이 하드 마스크층 위에 형성된다. 일부 실시형태에서, 적어도 하나의 개구부가 2개 이상의 희생성 게이트 전극층(44) 위에 위치한다. 포토 레지스트층을 에칭 마스크로서 사용하여, 하드 마스크층이 패터닝된 다음, 하나 이상의 패터닝된 하드 마스크층을 사용하여 희생성 게이트 전극층(44)이 패터닝된다.
도 5a 내지 도 5d는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 5a는 등각도이고, 도 5b는 희생성 게이트 전극층(44)을 커팅한 단면도이다. 도 5c와 도 5d는 상세 단면도이다. 도 5c는 X 방향으로 희생성 게이트 전극층(44)을 커팅한 단면도이고, 도 5d는 Y 방향으로 분리 플러그(60)을 커팅한 단면도이다.
단부 커팅 공정에 의해 게이트 단부 스페이스(49)가 형성된 후에, 게이트 단부 스페이스(49)는 하나 이상의 유전체 재료로 충전된 다음, CMP 작업이 행해져 도 5a와 도 5b에 도시하는 바와 같은 게이트 분리 플러그(60)를 형성한다.
게이트 분리 플러그가 실리콘 질화물보다 더 낮은 유전율을 가진 유전제 재료로 제조됨에 따라, 더 낮은 외부 커패시턴스를 얻게 된다.
일부 실시형태에서, 게이트 분리 플러그는 낮은 유전율을 가진 재료, 예컨대 SiO2, 다공성 로우-k 재료, SiCN, SiOC, SiOCN 또는 유기 재료로 된 하나 이상의 층을 포함한다. 일부 실시형태에서, 게이트 분리 플러그(60)는 SiO2, SiOCN, SiOC 또는 다공성 로우-k 재료로 제조된 단일층이다. 다른 실시형태에 있어서, 게이트 분리 플러그(60)는 제1 층(62)과 제2 층(64)을 포함한다. 일부 실시형태에 있어서, 제1 층(62)은 제2 층(64)보다 더 높은 유전율을 가진 유전 재료로 제조된다. 일부 실시형태에 있어서, 제1 층(62)의 두께는 제2 층(64)의 두께보다 작다. 일부 실시형태에 있어서, 제1 층(62)의 두께는 게이트 단부 스페이스(49)의 치수에 의존하여 약 0.5 nm 내지 약 2 nm의 범위이다. 일부 실시형태에 있어서, 제2 층(64)의 두께는 게이트 단부 스페이스(49)의 치수에 의존하여 약 1 nm 내지 약 5 nm의 범위이다. 일부 실시형태에서, 제1 층(62)은 SiO2로 제조되고, 제2 층(64)은 SiOC, SiCN, SiOCN 또는 다공성 로우-k 재료로 제조된다. 다른 실시형태에서, 제1 층(62)은 SiOCN로 제조되고, 제2 층(64)은 SiOC, SiCN 또는 다공성 로우-k 재료로 제조된다. 다른 실시형태에 있어서, 게이트 분리 플러그(60)는 3층을 포함한다. 일부 실시형태에서, 게이트 분리 플러그(60)는 SiO2와 그 위의 SiOCN와 그 위의 SiO2, SiO2와 그 위의 다공성 로우-k 재료와 그 위의 SiO2, SiO2와 그 위의 SiOCN와 그 위의 다공성 로우-k 재료, 또는 SiO2와 그 위의 다공성 로우-k 재료와 그 위의 SiOCN와 같은 3층이다. 일부 실시형태에 있어서, 3층의 각 층의 두께는 게이트 단부 스페이스(49)의 치수에 의존하여 약 0.5 nm 내지 약 3 nm의 범위이다.
일부 실시형태에서, 도 5c에 도시하는 바와 같이, 제1 층(62)은 게이트 단부 스페이스(40)에서 희생성 게이트 유전체층(42) 상에 형성되고, 제2 층(64)은 제1 층(62) 상에 형성된다. 일부 실시형태에서, 도 5d에 도시하는 바와 같이, 제1 층(62)은 게이트 측벽 스페이서(45)의 바닥부로 연장되는 희생성 게이트 유전체층(42) 상에 형성된다. 다시 말해, 하나의 유전체층(42)이 게이트 측벽(45)과 격리 절연층(30) 사이에 배치되고, 2개의 유전체층(42 및 62)이 제2 층(64)과 격리 절연층(30) 사이에 배치된다(유전체층의 수가 상이하다).
도 6a 내지 도 6c는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 6a는 등각도이고, 도 6b는 단면도이며, 도 6c는 상세 단면도이다.
후속하여 하나 이상의 적절한 에칭 작업에 의해 희생성 게이트 구조(40)가 제거되어 게이트 스페이스(65)를 형성한다. 희생성 게이트 전극(40)이 폴리실리콘인 경우, 희생성 게이트 전극(44)을 선택적으로 제거하기 위해 테트라메틸암모늄 하이드록사이드(TMAH) 용액 등의 습식 에칭제를 사용할 수 있다. 또한, 이후에 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 희생성 게이트 유전체층(42)을 제거하여, 도 6a와 도 6b에 도시하는 바와 같이, 핀 구조(20N, 20P)의 상측부를 노출시킨다.
게이트 분리 플러그(60)의 제1 층(62)이 희생성 게이트 유전체층(42)과 동일하거나 유사한 재료로 제조되는 경우, 제1 층(62)도 희생성 게이트 유전체층 제거 시에 제거된다. 게이트 분리 플러그(60)의 제1 층(62)이 희생성 게이트 유전체층(42)과는 상이한 재료로 제조되는 경우, 제1 층(62)을 제거하기 위해 추가 에칭 작업이 행해진다. 제1 층(62)을 제거함으로써, 게이트 스페이스(65)를 제1 층(62)의 두께만큼 X 방향으로 확장시키는 것이 가능하다. 게이트 스페이스(65)가 더 커지면, 게이트 대체 공정에서 게이트 스페이스에 게이트 전극을 위해 게이트 유전체층 및 하나 이상의 전도층을 충전하는 것이 더 용이하다.
일부 실시형태에서, 도 6c에 도시하는 바와 같이, 게이트 분리 플러그(60)의 제2 층(64) 아래에 배치된 제1 층(62)과 희생성 게이트 유전체층(42)은 일부가 제거되어 횡방향으로 리세싱된다. 일부 실시형태에 있어서, 제2 층(64)의 바닥부 가장자리로부터의 횡방향 에칭(리세싱)량(E1)은 약 0.5 nm 내지 약 2 nm의 범위이다. 일부 실시형태에서, 제1 층(62)의 리세싱량(E1)은 희생성 게이트 유전체층(42)의 리세싱량(E1)보다 많거나 적다(상이하다).
도 7a 내지 도 7e는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 7a는 등각도이고, 도 7b는 단면도이다. 도 7c 내지 도 7e는 상세 단면도이다.
핀 구조(20)의 상측부가 노출된 후에, n타입 FET에 대한 금속 게이트 구조(80N)과 p타입 FET에 대한 금속 게이트 구조(80P)가 형성된다. 게이트 스페이스(65)에서, 도 7a 내지 도 7c에 도시하는 바와 같이, 계면층(81)과 하이-k 게이트 유전체층(82)를 포함하는 게이트 유전체층이 노출된 핀 구조(채널층)(20N, 20P) 상에 형성된다. 계면층(81)은 일부 실시형태의 경우 화학적으로 형성된 실리콘 산화물이다. 화학적 실리콘 산화물은 탈이온수 + 오존(DIO3), NH4OH+H2O2+H2O (APM), 또는 다른 방법을 사용하여 형성될 수도 있다. 하이-k 게이트 유전체층(82)은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티탄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 기타 적절한 하이-k 유전체 재료로 된 하나 이상의 층을 포함한다. 하이-k 게이트 유전체층(82)은 CVD, ALD 또는 임의의 적절한 방법으로 형성될 수 있다. 일 실시형태에 있어서, 하이-k 게이트 유전체층(82)은, 각각의 채널층 주위에 균일한 두께를 갖는 게이트 유전체층의 형성을 확실하게 하기 위해 ALD 등의 고등각(highly-conformal) 퇴적 공정을 사용하여 형성된다. 하이-k 게이트 유전체층(82)의 두께는 일부 실시형태의 경우 약 1 nm 내지 약 10 nm의 범위이다. 도 7c에 도시하는 바와 같이, 일부 실시형태에 있어서, 하이-k 게이트 유전체층(82)은 격리 절연층(30)의 상측부 및 게이트 분리 플러그(60)의 제2 층(64)의 측벽 상에 형성된다. 일부 실시형태에서, 하이-k 게이트 유전체층(82)은 제2 층(64)의 바닥 코너부 밑에서 또는 바닥 코너부에서 제1 층(62) 및 희생성 게이트 유전체층(42)과 접촉한다.
또한, 하나 이상의 전도성 재료층이 하이-k 게이트 유전체층(82) 위에 형성된다. 일부 실시형태에서, 하나 이상의 일함수 조정층(84N, 84P)이 게이트 유전체층(82) 위에 형성되고, 메인 금속층(86N, 86P)이 일함수 조정층 위에 형성된다. 일부 실시형태에서, n타입 FET에 대한 n타입 일함수 조정층(84N)은 TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상을 포함한다. 일부 실시형태에서, p타입 FET에 대한 p타입 일함수 조정층(84P)은 TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상을 포함한다. 일부 실시형태에서, n타입 일함수 조정층(84N)의 1 이상의 층은 p타입 채널 영역(20P) 위에도 형성되나, n타입 채널 영역(20N) 위에는 p타입 일함수 조정층이 형성되지 않는다. 다른 실시형태에서, p타입 일함수 조정층(84P)의 1 이상의 층이 n타입 채널 영역(20N) 위에도 형성되나, p타입 채널 영역(20P) 위에는 n타입 일함수 조정층이 형성되지 않는다.
일부 실시형태에 있어서, 메인 금속층(86N, 86P)은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt, 및 Zr으로 이루어진 그룹에서 선택된 금속성 재료를 포함할 수 있다. 일부 실시형태에 있어서, 메인 금속층은 TiN, WN, TaN, 및 Ru로 이루어진 그룹에서 선택된 금속을 포함한다. Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni 및 Ni-Ta 등의 금속 합금이 사용될 수도 있고/있거나 WNx, TiNx, MoNx, TaNx, 및 TaSixNy 등의 금속 질화물이 사용될 수도 있다. 일부 실시형태에서, n타입 FET의 메인 금속층(86N)과 p타입 FET의 메인 금속층(86P)은 동일한 재료로 제조된다. 일함수 조정층과 메인 금속층은 원자층 퇴적(ALD), 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 도금, 또는 이들의 조합 등의 적절한 공정을 사용하여 형성될 수 있다.
도 5d와 마찬가지로 Y 방향으로 게이트 분리 플러그(60)를 커팅한 도 7d에 도시하는 바와 같이, 제1 층(62)은 게이트 측벽 스페이서(45)의 바닥부로 연장되는 희생성 게이트 유전체층(42) 상에 형성된다. 다시 말해, 하나의 희생성 게이트 유전체층(42)이 게이트 측벽(45)과 격리 절연층(30) 사이에 배치되고, 2개의 희생성 게이트 유전체층(42 및 62)이 제2 층(64)과 격리 절연층(30) 사이에 배치된다(유전체층의 수가 상이하다). 일부 실시형태에서, Y 방향으로 게이트 전극을 커팅한 도 7e에 도시하는 바와 같이, 희생성 게이트 유전체층(42)은 게이트 측벽 스페이서(45) 아래에 배치되고, 하이-k 게이트 유전체층(82)은 희생성 게이트 유전체층(42) 및 게이트 측벽 스페이서(45)와 접촉한다.
도 7e 내지 도 7h는 게이트 분리 플러그의 다양한 구조를 보여준다. 도 7f에서는, 단일 유전체층이 게이트 분리 플러그(60)로서 사용된다. 도 7g에서는, 게이트 분리 플러그(60)가 2개 층(62 및 64)으로 구성된다. 도 7h에서는, 게이트 분리 플러그(60)가 3개 층(62, 64 및 66)으로 구성된다.
게이트 전극을 형성한 후에, 추가 층간 유전체층, 컨택/비아, 인터커넥트 금속층, 및 패시베이션층 등의 다양한 피처를 형성하기 위해 추가 CMOS 공정이 수행된다.
도 8a 내지 도 14e는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스의 순차적 제조 작업의 다양한 단계를 보여준다. 도 8a 내지 도 14e의 작업의 이전, 동안, 이후에 추가 작업이 제공될 수 있으며, 후술하는 작업의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제될 수 있는 것은 물론이다. 단계/공정의 순서는 교체될 수도 있다. 도 1a 내지 도 7e와 관련하여 설명한 재료, 구성, 치수, 공정, 방법 및/또는 작업이 이하의 실시형태에서 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다.
도 8a 및 도 8b는 실질적으로 도 1a 및 도 1b와 실질적으로 동일하고, 도 9a 및 도 9b는 실질적으로 도 2a 및 도 2b와 실질적으로 동일하다.
도 10a와 도 10b는 본 개시내용의 다른 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 10a는 등각도이고, 도 10b는 단면도이다.
도 6a 및 도 6b와 관련하여 설명한 작업과 마찬가지로, 후속하여 하나 이상의 적절한 에칭 작업에 의해 희생성 게이트 구조(40)가 제거되어 게이트 스페이스(65)를 형성한다. 도 10a와 도 10b에 도시하는 바와 같이, 게이트 스페이스(65)에서 게이트 핀 구조(20N, 20P)의 상측부가 노출된다.
도 11a와 도 11b는 본 개시내용의 다른 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 11a는 등각도이고, 도 11b는 단면도이다.
도 7a 및 도 7b와 관련하여 설명한 작업과 마찬가지로, 게이트 스페이스(65)에서 핀 구조(20)의 상측부가 노출된 후에, 계면층(81)과 하이-k 게이트 유전체층(82)를 포함하는 게이트 유전체층이 노출된 핀 구조(채널층)(20N, 20P) 상에 형성된다. 또한, 하나 이상의 일함수 조정층(84N, 84P)이 게이트 유전체층(82) 위에 형성되고, 메인 금속층(86N, 86P)이 일함수 조정층 위에 형성된다.
도 12a와 도 12b는 본 개시내용의 다른 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 12a는 등각도이고, 도 12b는 단면도이다.
도 3a 및 도 3b와 관련하여 설명한 작업과 마찬가지로, 게이트 전극(80N, 80P) 및 제1 ILD층(50) 위에 하나 이상의 하드 마스크층이 형성된다. 일부 실시형태에 있어서, 하드 마스크층은 서로 상이한 재료로 제조된 제1 하드 마스크층(90)과 제2 하드 마스크층(95)을 포함한다. 일부 실시형태에서, 제1 하드 마스크층(90)은 실리콘 산화물로 제조되고, 제2 하드 마스크층(95)은 실리콘 질화물 또는 SiON로 제조된다.
도 13a와 도 13b는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 13a는 등각도이고, 도 13b는 게이트 전극을 커팅한 단면도이다.
X 방향으로 연장되는 금속 게이트 구조는 단부 커팅 공정에 의해 복수 피스의 금속 게이트 구조로 커팅된다. 단부 커팅 공정은 하나 이상의 리소그래피 및 에칭 작업을 포함한다. 단부 커팅 공정에 의해, 도 13a와 도 13b에 도시하는 바와 같이 하나 이상의 게이트 단부 스페이스(98)가 형성된다. 일부 실시형태에서, 게이트 단부 스페이스(98)는 격리 절연층(30)으로 연장된다. 일부 실시형태에서, 게이트 단부 스페이스(98)는 핀 라이너층(15)에 닿는다. 일부 실시형태에서는, 핀 라이너층(15)이 게이트 단부 스페이스(98)의 바닥부에 잔류한다. 다른 실시형태에서는, 핀 라이너층(15)이 게이트 단부 스페이스(98)에서 완전히 제거된다. 일부 실시형태에서는, 격리 절연층(30)의 일부가 게이트 단부 스페이스(98)의 바닥부에 잔류한다.
일부 실시형태에서, 개구부를 구비한 포토 레지스트층이 하드 마스크층 위에 형성된다. 일부 실시형태에서, 적어도 하나의 개구부가 2개 이상의 금속 게이트 전극층 위에 위치한다. 포토 레지스트층을 에칭 마스크로서 사용하여, 제2 하드 마스크층(95)이 패터닝된 다음에 제1 하드 마스크층(90)이 패터닝된다. 제2 하드 마스크층(95)이 제거된 후에, 패터닝된 제1 하드 마스크층(90)을 사용하여 금속 게이트 전극층이 패터닝된다.
또한, 도 13a와 도 13b에 도시하는 바와 같이, 게이트 분리 플러그(100)(도 14a 및 도 14b 참조)의 제1 층(102)이 게이트 스페이스(98)에 그리고 제1 하드 마스크(90)의 상부에 등각으로 형성된다.
도 14a 내지 도 14e는 본 개시내용의 일 실시형태에 따라 반도체 디바이스를 제조하는 순차적 단계의 개략도이다. 도 14a는 등각도이고, 도 14b와 도 14c는 금속 게이트 전극을 커팅한 단면도이다. 도 14e는 제1 ILD층(50)을 커팅한 단면도이다.
제1 층(102)이 형성된 후에, 제2 층(104)의 하나 이상의 유전체층이 제1 층(102) 위에 형성된 다음, CMP 작업이 행해져서 도 14a 내지 도 14e에 도시하는 바와 같이 게이트 분리 플러그(100)를 형성한다. 도 14a 내지 도 14e에 도시하는 바와 같이, 게이트 분리 플러그(100)는 금속 게이트의 상부로부터 기판(10)까지 연장된다. 일부 실시형태에서, 게이트 분리 플러그(100)는 핀 라이너층(15)과 접촉한다. 일부 실시형태에서, 게이트 분리 플러그(100)는 기판(10)과 접촉한다. 다른 실시형태에서, 게이트 분리 플러그(100)의 바닥부는 격리 절연층(30)의 일부에 의해 핀 라이너층(15)과 분리된다.
도 14d에 도시하는 바와 같이, 일부 실시형태에서, 메인 금속층(86N)(89P)은 게이트 분리 플러그(100)의 제1 층(102)과 직접 접촉한다. 일부 실시형태에 있어서, 제1 층(102)은 제2 층(104) 및 핀 라이너층(15)과 접촉하고, 그 사이에 배치된다. 제1 층(102)은 제2 층(104)을 금속 게이트와 분리시킨다. 도 14e에 도시하는 바와 같이, 제1 층(102)은 제1 ILD층(50)과 접촉한다. 게이트 분리 플러그(100)(102, 104)의 구성(예컨대, 재료)은 게이트 분리 플러그(60)(62, 64)와 동일하거나 유사하다.
도 14f와 도 14g는 게이트 분리 플러그(100)의 다른 구성을 보여준다. 일부 실시형태에서, 게이트 분리 플러그(100)의 바닥부(제1층(102))는 도 14f에 도시하는 바와 같이 핀 라이너층(15)을 관통하고 기판(10)에 닿는다(기판과 접촉한다). 일부 실시형태에서는, 도 14g에 도시하는 바와 같이 격리 절연층(30)의 일부가 게이트 스페이스(98)의 바닥부에 잔류하도록 게이트 스페이스(98)가 형성된다. 이에, 게이트 분리 플러그(100)의 바닥부(제1 층(102))는 핀 라이너층(15)에 닿지 않고, 격리 절연층(30)의 일부는 게이트 분리 플러그(100)의 바닥부와 핀 라이너층(15) 사이에 배치된다.
도 15 내지 도 18은 본 개시내용의 다른 실시형태에 따른 반도체 디바이스의 순차적 제조 작업의 다양한 단계를 보여준다. 도 15 내지 도 18의 작업의 이전, 동안, 이후에 추가 작업이 제공될 수 있으며, 후술하는 작업의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제될 수 있는 것은 물론이다. 단계/공정의 순서는 교체될 수도 있다. 도 1a 내지 도 14g와 관련하여 설명한 재료, 구성, 치수, 공정, 방법 및/또는 작업이 이하의 실시형태에서 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다.
이 실시형태에서, 도 1a 내지 도 2b에 도시한 바와 같이 희생성 게이트 구조(40)가 형성된 후에, 도 15에 도시하는 바와 같이 게이트 단부 스페이스(49')가 게이트 단부 스페이스(98)와 마찬가지로 절연 격리층(30)을 관통하도록 형성된다. 일부 실시형태에서, 게이트 단부 스페이스(49')는 기판(10)에 닿는다. 다른 실시형태에서, 게이트 단부 스페이스(49')는 핀 라이너층(15)에 닿지만 기판(10)에는 닿지 않는다. 다른 실시형태에서, 게이트 단부 스페이스(49')는 핀 라이너층(15)에 닿지 않는다. 이어서, 도 16에 도시하는 바와 같이, 도 5a 내지 도 5d와 관련하여 설명한 작업과 마찬가지로, 제1 층(62')과 제2 층(64')을 포함하는 게이트 분리 플러그(60')가 형성된다. 게이트 분리 플러그(60')의 구성은 게이트 분리 플러그(60 및/또는 100)와 동일하거나 유사하다.
또한, 도 17에 도시하는 바와 같이, 도 6a 내지 도 6c와 관련하여 설명한 작업과 마찬가지로, 희생성 게이트 구조(40)가 제거되고, 제1 층(62')이 제거된다. 후속해서, 도 18에 도시하는 바와 같이, 도 7a 내지 도 7h와 관련하여 설명한 작업과 마찬가지로, 금속 게이트 구조가 형성된다. 도 14a 내지 도 14g와 관련하여 설명한 바와 같이 분리 플러그(100)의 바닥 구조의 일부가 분리 플러그(62')에 적용될 수 있다.
본 개시내용에서, 게이트 분리 플러그가 실리콘 산화물보다 더 낮은 유전율을 갖는 유전체 재료를 포함하기 때문에, 기생 커패시턴스를 억제하는 것이 가능하다. 또한, 분리 플러그의 일부(제1 층)를 제거함으로써, 게이트 스페이스의 크기를 늘릴 수 있어, 게이트 스페이스에서 금속 게이트 구조를 형성하는 것이 더 용이해진다.
본 명세서에서 전체 효과에 대해 반드시 논의하지 않고, 특정 효과가 모든 실시형태 또는 실시예에서 필요하지 않으며, 다른 실시형태 또는 실시예는 상이한 효과를 제공할 수 있는 것은 물론이다.
본 개시내용의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 복수의 핀 구조가 반도체 기판 위에 형성된다. 상기 복수의 핀 구조는 제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향으로 배열된다. 상기 제2 방향으로 연장되는 복수의 희생성 게이트 구조가 상기 핀 구조 위에 형성된다. 인접한 희생성 게이트 구조들 사이에서 상기 복수의 핀 구조 위에 층간 유전체층이 형성된다. 상기 제2 방향을 따라 게이트 단부 스페이스를 형성함으로써 상기 희생성 게이트 구조가 복수 피스의 희생성 게이트 구조로 커팅된다. 상기 게이트 단부 스페이스를 2개 이상의 유전체 재료로 충전함으로써 게이트 분리 플러그가 형성된다. 2개 이상의 유전체 재료는 제1 층과, 상기 제1 층 상에 형성된 제2 층을 포함하고, 상기 제2 층의 유전율이 상기 제1 층의 유전율보다 작다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 게이트 분리 플러그가 형성된 후에, 상기 복수 피스의 희생성 게이트 구조가 제거되어 게이트 스페이스를 형성하고, 상기 제1 층은 상기 게이트 스페이스로부터 제거되며, 상기 제1 층이 제거된 후에, 금속 게이트 구조가 상기 게이트 스페이스에 형성된다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 상기 제1 층은 실리콘 산화물로 제조된다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 상기 제2 층은 SiOC, SiOCN, SiCN 또는 다공성 재료 중 하나이다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 금속 게이트 구조는 상기 제2 층과 접촉한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 2개 이상의 유전체 재료는 상기 제2 층과는 상이한 유전율을 갖는 제3 층을 더 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제1 층, 제2 층 및 제3 층은 이 순서로, 실리콘 산화물, SiOCN 및 실리콘 산화물; 실리콘 산화물, 다공성 재료 및 실리콘 산화물; 실리콘 산화물, SiOCN 및 다공성 재료; 또는 실리콘 산화물, 다공성 재료 및 SiOCN이다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 복수의 희생성 게이트 구조의 각각은 희생성 게이트 유전체층과 희생성 게이트 전극층을 포함하고, 상기 게이트 단부 스페이스가 형성된 후에, 상기 희생성 게이트 유전체층은 상기 게이트 단부 스페이스의 바닥부에 잔류하고, 상기 제1 층은 잔류한 상기 희생성 게이트 유전체층 상에 형성된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 복수의 핀 구조의 상측부가 노출되도록 상기 복수의 핀 구조와 격리 절연층 위에 핀 라이너층이 형성된다. 상기 게이트 단부 스페이스가 상기 격리 절연층을 관통하고, 상기 게이트 분리 플러그가 상기 격리 절연층을 관통한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 게이트 분리 플러그는 상기 핀 라이너층에 닿는다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 게이트 분리 플러그는 상기 핀 라이너층을 관통하고 상기 기판에 닿는다.
본 개시내용의 또 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, n타입 FET의 제1 핀 구조 및 p타입 FET의 제2 핀 구조가 반도체 기판 위에 형성된다. 상기 제1 및 제2 핀 구조는 제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향으로 배열된다. 상기 제1 방향으로 연장되는 희생성 게이트 구조가 상기 제1 및 제2 핀 구조 위에 있다. 게이트 측벽 스페이서가 희생성 게이트 구조의 양 측면 상에 형성된다. 제1 에피택셜층이 상기 제1 핀 구조의 소스/드레인 영역 위에 형성되고, 제2 에피택셜층이 상기 제2 핀 구조의 소스/드레인 영역 위에 형성된다. 층간 유전체층이 상기 제1 및 제2 에피택셜층 위에 형성된다. 상기 희생성 게이트 구조를, 상기 제1 핀 구조 위에서 제1 희생성 게이트 구조로 그리고 상기 제2 핀 구조 위에서 제2 희생성 구조로 커팅함으로써 게이트 단부 스페이스가 형성된다. 상기 게이트 단부 스페이스를 2개 이상의 유전체 재료로 충전함으로써 게이트 분리 플러그가 형성된다. 상기 2개 이상의 유전체 재료는 제1 층과, 상기 제1 층 상에 형성된 제2 층을 포함한다. 상기 제1 및 제2 희생성 게이트 구조가 제거되어 상기 게이트 분리 플러그에 의해 분리된 제1 및 제2 게이트 스페이스를 형성한다. 상기 제1 층은 상기 제1 및 제2 게이트 스페이스에서 제거된다. 제1 층이 제거된 후에, 상기 제1 게이트 스페이스에 제1 금속 게이트 구조가 형성되고, 상기 제2 게이트 스페이스에 제2 금속 게이트 구조가 형성된다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 상기 제1 층은 실리콘 산화물로 제조되고, 상기 제2 층은 SiOC, SiOCN, SiCN 또는 다공성 재료의 하나 이상의 층을 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 희생성 게이트 구조는 희생성 게이트 유전체층과 희생성 게이트 전극층을 포함하고, 상기 게이트 단부 스페이스가 형성된 후에, 상기 희생성 게이트 유전체층은 상기 게이트 단부 스페이스의 바닥부에 잔류하고, 상기 제1 층은 잔류한 상기 희생성 게이트 유전체층 상에 형성된다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 상기 제1 층은 상기 희생성 게이트 유전체층과 동일한 재료로 제조된다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 상기 제1 및 제2 희생성 게이트 구조를 제거함에 있어서, 상기 희생성 게이트 유전체층이 제거될 때에 상기 제1 층이 제거된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제1 층이 제거될 때에, 상기 제2 층 아래에 배치된 희생성 게이트 유전체층의 일부 및 제1 층의 일부가 횡방향으로 리세싱된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제1 및 제2 핀 구조의 상측부들이 노출되도록 상기 제1 및 제2 핀 구조와 격리 절연층 위에 핀 라이너층이 형성된다. 상기 게이트 단부 스페이스가 상기 격리 절연층을 관통하고, 상기 게이트 분리 플러그가 상기 격리 절연층을 관통한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 게이트 분리 플러그는 상기 핀 라이너층에 닿는다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 게이트 분리 플러그는 상기 핀 라이너층을 관통하고 상기 기판에 닿는다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 복수의 핀 구조가 반도체 기판 위에 형성된다. 상기 복수의 핀 구조는 제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향으로 배열된다. 상기 제2 방향으로 연장되는 복수의 희생성 게이트 구조가 상기 핀 구조 위에 형성된다. 인접한 희생성 게이트 구조들 사이에서 상기 복수의 핀 구조 위에 층간 유전체층이 형성된다. 상기 복수의 희생성 게이트 구조가 제거되어 게이트 스페이스를 형성한다. 금속 게이트 구조가 게이트 스페이스에 형성된다. 상기 제2 방향을 따라 게이트 단부 스페이스를 형성함으로써 상기 금속 게이트 구조가 복수 피스의 희생성 게이트 구조로 커팅된다. 상기 게이트 단부 스페이스를 2개 이상의 유전체 재료로 충전함으로써 게이트 분리 플러그가 형성된다. 2개 이상의 유전체 재료는 제1 층과, 상기 제1 층 상에 형성된 제2 층을 포함하고, 상기 제2 층의 유전율이 상기 제1 층의 유전율보다 작다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 복수의 핀 구조 위에 핀 라이너층이 형성되고, 상기 복수의 핀 구조의 상측부가 노출되도록 격리 절연층이 형성된다. 상기 게이트 단부 스페이스는 상기 격리 절연층을 관통한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 게이트 단부 스페이스는 상기 핀 라이너층에 닿는다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 게이트 단부 스페이스는 상기 핀 라이너층을 관통하고 상기 기판에 닿는다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 상기 제1 층은 실리콘 산화물로 제조되고, 상기 제2 층은 SiOC, SiOCN, SiCN 또는 다공성 재료의 하나 이상의 층을 포함한다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 상기 제1 층의 두께는 상기 제2 층의 두께보다 작다.
본 개시내용의 일 양태에 따르면, 반도체 디바이스는 제1 핀(Fin) 전계효과 트랜지스터(FET)와 제2 Fin FET을 포함한다. 상기 제1 Fin FET은 제1 방향으로 연장되는 제1 핀 구조와, 제1 게이트 구조를 포함한다. 상기 제1 게이트 구조는 상기 제1 핀 구조 위에 형성된 제1 게이트 유전체층과, 상기 제1 게이트 유전체층 위에 형성되며 상기 제1 방향에 수직인 제2 방향으로 연장되는 제1 게이트 전극층을 포함한다. 상기 제2 Fin FET은 상기 제1 방향으로 연장되는 제2 핀 구조와, 제2 게이트 구조를 포함한다. 상기 제2 게이트 구조는 상기 제2 핀 구조 위에 형성된 제2 유전체층과, 상기 제2 게이트 유전체층 위에 형성되며, 상기 제2 방향으로 연장되는 제2 게이트 전극층을 포함한다. 상기 반도체 디바이스는, 제2 방향으로 연장되며, 제1 및 제2 게이트 구조가 사이에 배치되는 측벽 스페이서를 더 포함한다. 상기 제1 게이트 구조와 제2 게이트 구조는 상기 제2 방향을 따라 정렬되고, 절연 재료로 제조된 분리 플러그에 의해 분리되며, 상기 분리 플러그는 제1 층과, 상기 제1 층 상에 형성된 제2 층을 포함하고, 상기 제2 층의 유전율이 상기 제1 층의 유전율보다 작다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 상기 제1 층은 실리콘 산화물로 제조된다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 상기 제2 층은 SiOC, SiOCN, SiCN 또는 다공성 재료 중 하나이다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제1 및 제2 게이트 구조는 상기 제2 층과 직접 접촉한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 분리 플러그는 상기 제2 층 상에 상기 제2 층과는 상이한 유전율을 갖는 제3 층을 더 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제1 층, 제2 층 및 제3 층은 이 순서로, 실리콘 산화물, SiOCN 및 실리콘 산화물; 실리콘 산화물, 다공성 재료 및 실리콘 산화물; 실리콘 산화물, SiOCN 및 다공성 재료; 또는 실리콘 산화물, 다공성 재료 및 SiOCN이다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 측벽 스페이서 중 하나 아래에 그리고 제1 층 아래에 추가 절연 재료층이 연속으로 배치된다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 상기 추가 절연 재료층은 상기 제1 층과 동일한 재료로 제조된다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 상기 추가 절연 재료층은 상기 제1 층과는 상이한 재료로 제조된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 반도체 디바이스는, 제1 및 제2 핀 구조 위에 형성된 핀 라이너층과, 제1 및 제2 핀 구조의 상측부들이 노출되도록 형성된 격리 절연층을 더 포함한다. 상기 게이트 분리 플러그는 상기 격리 절연층을 관통한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 게이트 분리 플러그는 상기 핀 라이너층에 닿는다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 게이트 분리 플러그는 상기 핀 라이너층을 관통하고 상기 기판에 닿는다.
본 개시내용의 일 양태에 따르면, 반도체 디바이스는 기판 위에 배치된 격리 절연층과, 제1 게이트 구조 및 제2 게이트 구조를 포함한다. 상기 제1 게이트 구조는 돌출하는 하나 이상의 핀 구조 위에 배치되고, 제1 게이트 유전체층과, 상기 제1 게이트 유전체층 위에 형성된 제1 게이트 전극층을 포함하며, 제1 방향으로 연장된다. 상기 제2 게이트 구조는 하나 이상의 핀 구조 위에 배치되고, 제2 게이트 유전체층과, 상기 제2 게이트 유전체층 위에 형성된 제2 게이트 전극층을 포함하며, 제2 방향으로 연장된다. 상기 반도체 디바이스는, 제2 방향으로 연장되며, 제1 및 제2 게이트 구조가 사이에 배치되는 측벽 스페이서를 더 포함한다. 상기 제1 및 제2 게이트 구조의 하나 이상의 핀 구조는 상기 격리 절연층으로부터 돌출하는 상측부와, 상기 격리 절연층 내에 매립된 하측부를 가지며, 상기 제1 게이트 구조와 상기 제2 게이트 구조는 상기 제2 방향을 따라 정렬되고, 절연 재료로 제조된 분리 플러그에 의해 분리되며, 상기 분리 플러그는 상기 격리 절연층을 관통한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 분리 플러그는 상기 기판에 닿는다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 핀 라이너층이 상기 하나 이상의 핀 구조의 하측부 상에 배치되고, 상기 분리 플러그는 상기 핀 라이너층에 닿는다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 제1 핀 라이너층이 상기 하나 이상의 핀 구조의 하측부 상에 배치되고, 상기 격리 절연층의 일부가 상기 분리 플러그의 바닥부와 상기 핀 라이너층 사이에 배치된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 분리 플러그는 제1 층과, 상기 제1 층 상에 형성된 제2 층을 포함하고, 상기 제2 층의 유전율이 상기 제1 층의 유전율보다 작다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제1 게이트 전극층은 상기 제1 층과 접촉한다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 상기 제1 층은 실리콘 산화물로 제조된다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 상기 제2 층은 SiOC, SiOCN, SiCN 또는 다공성 재료 중 하나이다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 게이트 분리 플러그는 상기 격리 절연층을 관통한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 게이트 분리 플러그는 상기 핀 라이너층에 닿는다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 게이트 분리 플러그는 상기 핀 라이너층을 관통하고 상기 기판에 닿는다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는 기판 위에 배치된 격리 절연층과, n타입 FET을 위한 제1 핀 구조 및 p타입 FET을 위한 제2 핀 구조를 포함한다. 상기 제1 및 제2 핀 구조는 제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향으로 배열된다. 상기 반도체 디바이스는 상기 제1 핀 구조 위에서 상기 제2 방향으로 연장되는 제1 금속 게이트 구조와, 상기 제2 핀 구조 위에서 상기 제2 방향으로 연장되며, 상기 제2 방향으로 상기 제1 금속 게이트에 인접하게 배치되는 제2 금속 게이트 구조로서, 상기 제1 및 제2 금속 게이트 구조의 양 측면 상에는 게이트 측벽 스페이서가 연속으로 배치되어 있는, 상기 제2 금속 게이트 구조와, 상기 제1 핀 구조의 소스/드레인 영역 위에 배치된 제1 에피택셜층과, 상기 제2 핀 구조의 소스/드레인 영역 위에 배치된 제2 에피택셜층과, 상기 제1 및 제2 에피택셜층 위의 층간 유전체층과, 상기 제1 및 제2 게이트 구조 사이에 배치된 게이트 분리 플러그를 더 포함한다. 상기 분리 플러그는 제1 층과, 상기 제1 층 상에 형성된 제2 층을 포함하고, 상기 제2 층의 유전율이 상기 제1 층의 유전율보다 작고, 상기 제1 층의 두께는 상기 제2 층의 두께보다 작다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 게이트 분리 플러그의 바닥부는 상기 격리 절연층의 상부면 위에 위치한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 게이트 분리 플러그는 상기 격리 절연층을 관통한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태 또는 실시예의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들 또는 실시예들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 사용할 수 있음을 알 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 기판 위에, 제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 핀 구조를 형성하는 단계와,
상기 핀 구조 위에 상기 제2 방향으로 연장되는 복수의 희생성 게이트 구조를 형성하는 단계와,
인접한 희생성 게이트 구조들 사이에서 상기 복수의 핀 구조 위에 층간 유전체층을 형성하는 단계와,
상기 제2 방향을 따라 게이트 단부 스페이스를 형성함으로써 상기 희생성 게이트 구조를 복수 피스(piece)의 희생성 게이트 구조로 커팅하는 단계와,
상기 게이트 단부 스페이스를 2개 이상의 유전체 재료로 충전함으로써 게이트 분리 플러그를 형성하는 단계를 포함하고,
상기 2개 이상의 유전체 재료는 제1 층과, 상기 제1 층 상에 형성된 제2 층을 포함하고, 상기 제2 층의 유전율이 상기 제1 층의 유전율보다 작은, 반도체 디바이스 제조 방법.
2. 제1항에 있어서, 상기 게이트 분리 플러그가 형성된 후에,
상기 복수 피스의 희생성 게이트 구조를 제거하여 게이트 스페이스를 형성하는 단계와,
상기 게이트 스페이스에서 상기 제1 층을 제거하는 단계와,
상기 제1 층이 제거된 후에, 상기 게이트 스페이스에 금속 게이트 구조를 형성하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
3. 제2항에 있어서, 상기 제1 층은 실리콘 산화물로 제조되는, 반도체 디바이스 제조 방법.
4. 제3항에 있어서, 상기 제2 층은 SiOC, SiOCN, SiCN 또는 다공성 재료 중 하나인, 반도체 디바이스 제조 방법.
5. 제2항에 있어서, 상기 금속 게이트 구조는 상기 제2 층과 접촉하는, 반도체 디바이스 제조 방법.
6. 제1항에 있어서, 상기 2개 이상의 유전체 재료는 상기 제2 층과는 상이한 유전율을 갖는 제3 층을 더 포함하는, 반도체 디바이스 제조 방법.
7. 제6항에 있어서, 상기 제1, 제2 및 제3 층은 이 순서로,
실리콘 산화물, SiOCN 및 실리콘 산화물;
실리콘 산화물, 다공성 재료 및 실리콘 산화물;
실리콘 산화물, SiOCN 및 다공성 재료; 또는
실리콘 산화물, 다공성 재료 및 SiOCN인, 반도체 디바이스 제조 방법.
8. 제1항에 있어서,
상기 복수의 희생성 게이트 구조의 각각은 희생성 게이트 유전체층과 희생성 게이트 전극층을 포함하고,
상기 게이트 단부 스페이스가 형성된 후에, 상기 희생성 게이트 유전체층은 상기 게이트 단부 스페이스의 바닥부에 잔류하며,
상기 제1 층은 잔류한 상기 희생성 게이트 유전체층 상에 형성되는, 반도체 디바이스 제조 방법.
9. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 기판 위에, 제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 핀 구조를 형성하는 단계와,
상기 핀 구조 위에 상기 제2 방향으로 연장되는 복수의 희생성 게이트 구조를 형성하는 단계와,
인접한 희생성 게이트 구조들 사이에서 상기 복수의 핀 구조 위에 층간 유전체층을 형성하는 단계와,
상기 복수의 희생성 게이트 구조를 제거하여 게이트 스페이스를 형성하는 단계와,
상기 게이트 스페이스에 금속 게이트 구조를 형성하는 단계와,
상기 제2 방향을 따라 게이트 단부 스페이스를 형성함으로써 상기 금속 게이트 구조를 복수 피스의 금속 게이트 구조로 커팅하는 단계와,
상기 게이트 단부 스페이스를 2개 이상의 유전체 재료로 충전함으로써 게이트 분리 플러그를 형성하는 단계를 포함하고,
상기 2개 이상의 유전체 재료는 제1 층과, 상기 제1 층 상에 형성된 제2 층을 포함하고, 상기 제2 층의 유전율이 상기 제1 층의 유전율보다 작은, 반도체 디바이스 제조 방법.
10. 제9항에 있어서,
상기 복수의 핀 구조 위에 핀 라이너층을 형성하는 단계와,
상기 핀 구조의 상측부가 노출되도록 격리 절연층을 형성하는 단계를 더 포함하고,
상기 게이트 단부 스페이스는 상기 격리 절연층을 관통하는, 반도체 디바이스 제조 방법.
11. 제10항에 있어서, 상기 게이트 단부 스페이스는 상기 핀 라이너층에 닿는, 반도체 디바이스 제조 방법.
12. 제10항에 있어서, 상기 게이트 단부 스페이스는 상기 핀 라이너층을 관통하고 상기 기판에 닿는, 반도체 디바이스 제조 방법.
13. 제9항에 있어서,
상기 제1 층은 실리콘 산화물로 제조되고,
상기 제2 층은 SiOC, SiOCN, SiCN 또는 다공성 재료의 하나 이상의 층을 포함하는, 반도체 디바이스 제조 방법.
14. 제9항에 있어서, 상기 제1 층의 두께는 상기 제2 층의 두께보다 작은, 반도체 디바이스 제조 방법.
15. 반도체 디바이스에 있어서,
제1 방향으로 연장되는 제1 핀 구조 및 제1 게이트 구조를 포함하는 제1 핀 전계효과 트랜지스터(Fin FET)로서, 상기 제1 게이트 구조는 상기 제1 핀 구조 위에 형성된 제1 게이트 유전체층과, 상기 제1 게이트 유전체층 위에 형성되며 상기 제1 방향에 수직인 제2 방향으로 연장되는 제1 게이트 전극층을 포함하는, 상기 제1 Fin FET과,
상기 제1 방향으로 연장되는 제2 핀 구조 및 제2 게이트 구조를 포함하는 제2 Fin FET으로서, 상기 제2 게이트 구조는 상기 제2 핀 구조 위에 형성된 제2 게이트 유전체층과, 상기 제2 게이트 유전체층 위에 형성되며 상기 제2 방향으로 연장되는 제2 게이트 전극층을 포함하는, 상기 제2 Fin FET과,
상기 제2 방향으로 연장되며, 상기 제1 및 제2 게이트 구조가 사이에 배치되는 측벽 스페이서를 포함하고,
상기 제1 게이트 구조와 상기 제2 게이트 구조는 상기 제2 방향을 따라 정렬되고, 절연 재료로 제조된 분리 플러그에 의해 분리되며,
상기 분리 플러그는 제1 층과, 상기 제1 층 상에 형성된 제2 층을 포함하고,
상기 제2 층의 유전율이 상기 제1 층의 유전율보다 작은, 반도체 디바이스.
16. 제15항에 있어서, 상기 제1 층은 실리콘 산화물로 제조되는, 반도체 디바이스.
17. 제16항에 있어서, 상기 제2 층은 SiOC, SiOCN, SiCN 또는 다공성 재료 중 하나인, 반도체 디바이스.
18. 제16항에 있어서, 상기 제1 및 제2 게이트 구조는 상기 제2 층과 직접 접촉하는, 반도체 디바이스.
19. 제15항에 있어서, 상기 분리 플러그는 상기 제2 층 상에 상기 제2 층과는 상이한 유전율을 갖는 제3 층을 더 포함하는, 반도체 디바이스.
20. 제19항에 있어서, 상기 제1, 제2 및 제3 층은 이 순서로,
실리콘 산화물, SiOCN 및 실리콘 산화물;
실리콘 산화물, 다공성 재료 및 실리콘 산화물;
실리콘 산화물, SiOCN 및 다공성 재료; 또는
실리콘 산화물, 다공성 재료 및 SiOCN인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 위에, 제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 핀 구조를 형성하는 단계와,
    상기 핀 구조 위에 상기 제2 방향으로 연장되는 복수의 희생성 게이트 구조를 형성하는 단계와,
    인접한 희생성 게이트 구조들 사이에서 상기 복수의 핀 구조 위에 층간 유전체층을 형성하는 단계와,
    상기 제2 방향을 따라 게이트 단부 스페이스를 형성함으로써 상기 희생성 게이트 구조를 복수 피스(piece)의 희생성 게이트 구조로 커팅하는 단계와,
    상기 게이트 단부 스페이스를 2개 이상의 유전체 재료로 충전함으로써 게이트 분리 플러그를 형성하는 단계
    를 포함하고,
    상기 2개 이상의 유전체 재료는 제1 층과, 상기 제1 층 상에 형성된 제2 층과, 상기 제2 층과는 상이한 유전율을 갖는 제3 층을 포함하며, 상기 제2 층의 유전율은 상기 제1 층의 유전율보다 작고,
    상기 게이트 분리 플러그가 형성된 후에,
    상기 복수 피스의 희생성 게이트 구조를 제거하여 게이트 스페이스를 형성하는 단계와,
    상기 게이트 스페이스에서 상기 제1 층을 제거하는 단계와,
    상기 제1 층이 제거된 후에, 상기 게이트 스페이스에 금속 게이트 구조를 형성하는 단계를 더 포함하며,
    상기 금속 게이트 구조는 상기 제2 층과 직접 접촉하는 것인, 반도체 디바이스를 제조하는 방법.
  2. 삭제
  3. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 위에, 제1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 핀 구조를 형성하는 단계와,
    상기 핀 구조 위에 상기 제2 방향으로 연장되는 복수의 희생성 게이트 구조를 형성하는 단계와,
    인접한 희생성 게이트 구조들 사이에서 상기 복수의 핀 구조 위에 층간 유전체층을 형성하는 단계와,
    상기 복수의 희생성 게이트 구조를 제거하여 게이트 스페이스를 형성하는 단계와,
    상기 게이트 스페이스에 금속 게이트 구조를 형성하는 단계와,
    상기 제2 방향을 따라 게이트 단부 스페이스를 형성함으로써 상기 금속 게이트 구조를 복수 피스의 금속 게이트 구조로 커팅하는 단계와,
    상기 게이트 단부 스페이스를 2개 이상의 유전체 재료로 충전함으로써 게이트 분리 플러그를 형성하는 단계
    를 포함하고,
    상기 2개 이상의 유전체 재료는 제1 층과, 상기 제1 층 상에 형성된 제2 층과, 상기 제2 층과는 상이한 유전율을 갖는 제3 층을 포함하며, 상기 제2 층의 유전율은 상기 제1 층의 유전율보다 작고,
    상기 금속 게이트 구조는 상기 제2 층과 직접 접촉하는 것인, 반도체 디바이스를 제조하는 방법.
  4. 제3항에 있어서,
    상기 복수의 핀 구조 위에 핀 라이너층을 형성하는 단계와,
    상기 핀 구조의 상측부가 노출되도록 격리 절연층을 형성하는 단계를 더 포함하고,
    상기 게이트 단부 스페이스는 상기 격리 절연층을 관통하는 것인, 반도체 디바이스를 제조하는 방법.
  5. 반도체 디바이스에 있어서,
    제1 방향으로 연장되는 제1 핀 구조 및 제1 게이트 구조를 포함하는 제1 핀 전계효과 트랜지스터(Fin FET)로서, 상기 제1 게이트 구조는 상기 제1 핀 구조 위에 형성된 제1 게이트 유전체층과, 상기 제1 게이트 유전체층 위에 형성되며 상기 제1 방향에 수직인 제2 방향으로 연장되는 제1 게이트 전극층을 포함하는, 상기 제1 Fin FET과,
    상기 제1 방향으로 연장되는 제2 핀 구조 및 제2 게이트 구조를 포함하는 제2 Fin FET으로서, 상기 제2 게이트 구조는 상기 제2 핀 구조 위에 형성된 제2 게이트 유전체층과, 상기 제2 게이트 유전체층 위에 형성되며 상기 제2 방향으로 연장되는 제2 게이트 전극층을 포함하는, 상기 제2 Fin FET과,
    상기 제2 방향으로 연장되며, 상기 제1 및 제2 게이트 구조가 사이에 배치되는 측벽 스페이서
    를 포함하고,
    상기 제1 게이트 구조와 상기 제2 게이트 구조는 상기 제2 방향을 따라 정렬되고, 절연 재료로 제조된 분리 플러그에 의해 분리되며,
    상기 분리 플러그는 제1 층과, 상기 제1 층 상에 형성된 제2 층과, 상기 제2 층 상에 상기 제2 층과는 상이한 유전율을 갖는 제3 층을 포함하고,
    상기 제2 층의 유전율은 상기 제1 층의 유전율보다 작고,
    상기 제1 게이트 구조와 상기 제2 게이트 구조는 상기 제2 층과 직접 접촉하는 것인, 반도체 디바이스.
  6. 제5항에 있어서, 상기 제1 층은 실리콘 산화물로 제조되는 것인, 반도체 디바이스.
  7. 제6항에 있어서, 상기 제2 층은 SiOC, SiOCN, SiCN 또는 다공성 재료 중 하나인 것인, 반도체 디바이스.
  8. 삭제
  9. 삭제
  10. 제5항에 있어서, 상기 제1, 제2 및 제3 층은 이 순서로,
    실리콘 산화물, SiOCN 및 실리콘 산화물;
    실리콘 산화물, 다공성 재료 및 실리콘 산화물;
    실리콘 산화물, SiOCN 및 다공성 재료; 또는
    실리콘 산화물, 다공성 재료 및 SiOCN인 것인, 반도체 디바이스.
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