CN114242590A - 半导体器件及其制造方法 - Google Patents

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陈蕙祺
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Abstract

一种半导体器件，其包括第一场效应晶体管(FET)，第一场效应晶体管(FET)包括第一栅极介电层和栅电极。所述第一栅电极包括第一下金属层和第一上金属层。所述第一下金属层包括与所述第一栅极介电层接触的第一底金属层以及包括第一块状金属层。所述第一上金属层的底部与所述第一底金属层的上表面及所述第一块状金属层的上表面接触。本发明实施例涉及一种用于制造半导体器件的方法，并且具体涉及一种结构和一种金属栅极结构的制造方法。

Description

半导体器件及其制造方法
本申请是于2016年11月29日提交的申请号为201611074777.8的名称为“半导体器件及其制造方法”的发明专利申请的分案申请。
技术领域
本发明实施例涉及一种用于制造半导体器件的方法，并且具体涉及一种结构和一种金属栅极结构的制造方法。
背景技术
随着半导体工业在追求高器件密度、高性能以及低成本中已经发展成纳米技术工艺节点，来自制造和设计问题的挑战已经导致了三维设计的发展，例如，鳍场效应晶体管(FinFET)以及具有高K(介电常数)材料的金属栅极结构的使用。金属栅极结构通常采用栅极替换技术制造。
发明内容
根据本发明的一个实施例，提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成伪栅极结构；形成源极/漏极区；在所述伪栅极结构和所述源极/漏极区上方形成第一绝缘层；去除所述伪栅极结构以形成栅极间隔；利用第一金属层填充所述栅极间隔；凹进填充的所述第一金属层以形成栅极凹槽；在所述栅极凹槽中、在所述第一金属层上方形成第二金属层；以及在所述栅极凹槽中、在所述第二金属层上方形成第二绝缘层。
根据本发明的另一实施例，还提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成第一伪栅极结构和第二伪栅极结构；形成源极/漏极区；在所述第一伪栅极结构和第二伪栅极结构以及所述源极/漏极区上方形成第一绝缘层；除去所述第一伪栅极结构和第二伪栅极结构以形成第一栅极间隔和第二栅极间隔；在所述第一栅极间隔中形成第一金属层；在所述第一栅极间隔和所述第二栅极间隔中形成第二金属层；在形成所述第一金属层和所述第二金属层后，利用第三金属层填充所述第一栅极间隔和所述第二栅极间隔；使在所述第一栅极间隔中形成的所述第一金属层、所述第二金属层和所述第三金属层凹进以形成第一栅极凹槽，并且使在所述第二栅极间隔中形成的所述第一金属层和所述第三金属层凹进以形成第二栅极凹槽；在所述第一栅极凹槽和所述第二栅极凹槽中形成第四金属层以形成第一栅电极和第二栅电极；以及在所述第一栅极凹槽和所述第二栅极凹槽中的所述第四金属层上方形成第二绝缘层。
根据本发明的又一实施例，还提供了一种半导体器件，包括：第一场效应晶体管(FET)，包括第一栅极介电层和第一栅电极，其中：所述第一栅电极包括第一下金属层和第一上金属层，所述第一下金属层包括与所述第一栅极介电层接触的第一底金属层以及包括第一块状金属层，以及所述第一上金属层的底部与所述第一底金属层的上表面及所述第一块状金属层的上表面接触。
附图说明
当结合附图阅读本发明时，最好从以下详细描述中理解。需强调的是，按照本行业的标准惯例，各功能件未按照比例绘制，并且仅用于说明目的。实际上，为论述清楚，各功能件的尺寸可任意放大或缩小。
图1A至图12展示了根据本发明的一个实施例的半导体器件的示例性连续制造工艺。图1B至图12是沿着图1A中的线X1-X1的剖面图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由……制成”可表示“包括”或“由……组成”。
图1A至图12展示了根据本发明的一个实施例的半导体器件的示例性连续制造工艺。图1B至图12是沿着图1A中的线X1-X1的剖面图。应了解，可在图1A至图12所示的工艺之前、期间和之后提供附加操作，并且针对本方法的附加实施例，以下描述的一些操作可被替换或删除。操作/工艺的顺序可相互交换。
图1A展示了伪栅极结构在衬底上方形成后，半导体器件的结构的顶视图(平面图)。在图1A和图1B中，伪栅极结构40、41及42在沟道层(例如，鳍结构20的一部分)上方形成。各伪栅极结构40、41及42的每个与n沟道FET、p沟道FET及n型长沟道FET相对应。
鳍结构20在衬底10上方形成并自隔离绝缘层30延伸。出于解释目的，伪栅极结构40、41及42在相同的鳍结构20上方形成，但是在一些实施例中，伪栅极结构40、41及42在分别在不同鳍结构上方形成。同样地，尽管图1A图示了两个鳍结构20，但是每一个栅极结构的鳍结构数量不限于两个，以及可能为一个或三个或多个。
例如，衬底10为杂质浓度范围为约1×1015cm-3至约1×1018cm-3的P型硅衬底。在其他实施例中，衬底为杂质浓度范围为约1×1015cm-3至约1×1018cm-3的n型硅衬底。或者，衬底可包括诸如锗的另一元素半导体；包括诸如SiC和SiGe的IV-IV族化合物半导体，诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族组化合物半导体；或包括其组合的复合物半导体。在一实施例中，衬底为SOI(绝缘体上硅)衬底的硅层。
可通过沟槽蚀刻衬底形成鳍结构20。在形成鳍结构20之后，隔离绝缘层30在鳍结构20的上方形成。隔离绝缘层30包括一个或多个经由低压化学汽相沉积(LPCVD)、等离子体CVD或流动式CVD形成的诸如氧化硅、氧氮化硅或氮化硅等的一层或多层绝缘材料层。隔离绝缘层可由旋涂式玻璃(SOG)、SiO、SiON、SiOCN和/或掺氟硅玻璃(FSG)层的一层或多层形成。
在鳍结构20的上方形成隔离绝缘层30之后，执行平坦化操作以去除隔离绝缘层30的部分。平坦化操作可包括化学机械抛光(CMP)和/或回蚀刻工艺。接着，还去除(凹进)隔离绝缘层30，从而暴露鳍结构20的上部区。
接着，伪栅极结构40、41及42在暴露的鳍结构20上方形成。伪栅极结构包括由多晶硅制成的伪栅电极层44以及包括伪栅极介电层43。在伪栅电极层的侧壁上也形成包括一个或多个绝缘材料层的侧壁间隔件48。侧壁间隔件48包括基于氮化硅材料(包括诸如SiN、SiON、SiCN和SiOCN)的一个或多个绝缘材料层。在一些实施例中，在侧壁间隔件底部处的侧壁间隔件48的膜的厚度的范围为约3nm至约15nm，而在其他实施例中为约4nm至约8nm。
伪栅极结构还包括掩模绝缘层46，其用于将多晶硅层图案化至伪栅电极层内。掩模绝缘层46的厚度范围在一些实施例中为约10nm至约30nm，而在其他实施例中为约15nm至约20nm。
如图2所示，在形成伪栅极结构后，源极/漏极区60形成。在本发明中，源极和漏极可以互换使用，且术语源极/漏极是指源极和漏极的任何一个。在一些实施例中，使未被伪栅极结构覆盖的鳍结构20凹进以位于隔离绝缘层30的上表面的下方。接着，通过使用外延生长方法，在凹进的鳍结构的上方形成源极区/漏极区60。源极区/漏极区60可包括向沟道区施加应力的应变材料。
接下来，如图3所示，第一蚀刻终止层(ESL)70和第一层间绝缘(ILD)层75在伪栅极结构和源极/漏极区上方形成。第一ESL 70包括一个或多个诸如包括SiN、SiCN和SiOCN的基于氮化硅材料的绝缘材料层。在一些实施例中，第一ESL 70的厚度范围为约3nm至约10nm。第一ILD层75包括一个或多个诸如二氧化硅(SiO2)和SiON等基于氧化硅材料的绝缘材料层。
在第一ILD层75和ESL 70上执行平坦化操作后，伪栅极结构被去除以便制造栅极间隔81、82及83，如图4所示。如图4所示，栅极侧壁48保留在栅极间隔件中。
接下来，如图5所示，形成栅极介电层85。栅极介电层85包括一个或多个诸如高K金属氧化物的介电材料层。用作高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu和/或其混合物。在一些实施例中，在形成栅极介电层85前，在鳍结构(沟道区)上方形成诸如由二氧化硅制成的界面层(未示出)。
此外，p沟道FET的第一功函数调节(WFA)层90在栅极间隔件82中形成。合适的导电材料的毯状层在栅极间隔件和第一ILD层75的上方形成，并且执行包括光刻和蚀刻的图案化操作以在栅极间隔件82(及周围区域中)中形成用于p沟道FET的第一WFA层90。第一WFA层90包括一个或多个导电材料层。p沟道FET的第一WFA层90的实例包括Ti、TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co。在一实施例中，使用了Ti。在一些实施例中，第一WFA层90的厚度范围为约3nm至约10nm。第一WFA层90可通过化学汽相沉积(CVD)、包括溅射的物理汽相沉积(PVD)、原子层沉积(ALD)或其他合适的方法形成。如图5所示，第一WFA层90在栅极间隔件82中共形地形成。
接着，N沟道FET的第二WFA层95在栅极间隔件81和83中形成。合适的导电材料的毯状层在栅极间隔件和第一WFA层90的上方形成，并且执行包括光刻和蚀刻的图案化操作以在栅极间隔件81和83(及周围区域)中形成用于n沟道FET的第二WFA层95。第二WFA层95包括一个或多个导电材料层。n沟道FET的第二WFA层95的实例包括TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC。在一实施例中，使用了TiN。在一些实施例中，第二WFA层95的厚度范围为约3nm至约10nm。第二WFA层95可通过化学汽相沉积(CVD)、包括溅射的物理汽相沉积(PVD)、原子层沉积(ALD)或其他合适的方法形成。如图5所示，第二WFA层95在栅极间隔件81和83中共形地形成。应注意，形成第一WFA层90和第二WFA层95的顺序可以改变。第二WFA层95由不同于第一WFA层90的材料制成。
接下来，如图6所示，第一金属层100的第一金属材料101在图5的结构上方形成。第一金属材料包括一个或多个诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi和其他导电材料的金属材料层。在一实施例中，使用了TiN。第一金属材料通过CVD、PVD、ALD、电镀或者其他合适的方法形成。第一金属层100由不同于至少第一WFA层和第二WFA层之一的材料制成。
接下来，如图7所示，执行平坦化操作以除去沉积的第一金属材料101的上部。执行平坦化操作后，第一金属层100在各栅极间隔件中形成。平坦化操作可包括化学机械抛光(CMP)和/或回蚀刻工艺。
在栅极间隔件的每个均填充有第一金属层100后，使第一金属层100被凹进(回蚀刻)以形成如图8所示的栅极凹槽87、88及89。第一金属层100的上部通过使用干蚀刻和/或湿蚀刻进行蚀刻。在一些实施例中，凹进部分的量(深度)D1的范围为约20nm至约50nm，并且在一些实施例中，剩余第一金属层的自鳍结构20的表面的高度H1范围为约30nm至约60nm。
凹进蚀刻期间，第一WFA层90和第二WFA层95也被蚀刻。
接下来，如图9所示，第二金属层110的第一金属材料111在图8的结构上方形成。第二金属材料包括一个或多个诸如Al、Cu、Co、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi和其他导电材料的金属材料层。在一实施例中，使用了W或Co。第二金属材料通过CVD、PVD、ALD、电镀或者其他合适的方法形成。第二金属材料111由不同于第一金属材料(及第一和第二WFA层)的材料制成，并比第一金属材料101(及第一和第二WFA层)对含Cl和/或F的气体具有更高的耐久性。
随后执行平坦化操作以除去沉积的第二金属材料111的上部。执行平坦化操作后，第二金属层110在栅极间隔件的每个中形成。平坦化操作可包括化学机械抛光(CMP)和/或回蚀刻工艺。
通过使用回蚀刻操作使平坦化的第二金属层110还在栅极间隔件中凹进，如图10所示。在一些实施例中，凹进部分的量(深度)D2的范围为约10nm至约40nm，并且在一些实施例中，第一金属层100的上表面的剩余第二金属层110的厚度T1的范围为约10nm至约30nm。如图10所示，第二金属层110的底部与第一金属层100的上表面及第一和/或第二WFA层90、95的上表面接触。
接下来，如图11所示，覆盖绝缘层120在第二金属层110的上方形成。覆盖绝缘层120包括一个或多个诸如包括SiN、SiCN和SiOCN在内的基于氮化硅材料的绝缘材料层。
为形成覆盖绝缘层120，在图10的结构上方形成具有相对较大厚度的绝缘材料的毯状层，并且执行诸如CMP等平坦化操作。
接着，第二ILD 130在图11的结构上方形成，并且执行图案化操作以形成通孔。通孔填充有一个或多个导电材料以形成通孔插塞140、142、144、146及148，如图12所示。此外，一个或多个金属布线(未示出)分别在通孔插塞的上方形成。双镶嵌方法可用于形成通孔插塞和金属布线。
在上述实施例中，第二金属层通过使用毯状沉积、平坦化操作以及回蚀操作形成。在另一实施例中，第二金属层直接在第一金属层上方形成。例如，在图8的结构形成后，W或Co的选择沉积用于在仅位于栅极间隔件中的第一金属层上方形成第二金属层以获取如图10所示的结构。例如，通过使用ALD方法，Co或W可在金属层90、95及100上选择性生长，而Co或W则不在SiO2、SiN或其他介电材料上形成。
要了解，图12中所示的器件经过还CMOS工艺形成诸如互连金属层、介电层、钝化层等的各种部件。上述实施例对Fin FET的制造操作进行了描述。但是，上述制造工艺可用以诸如平面型FET等其他类型的FET。
本文描述的各种实施例或实例提供多种优于现有技术的优势。例如，在本实施例中，如图12所示，通孔插塞140、144及148与第二金属层110接触。当通孔插塞140、144及148的通孔形成时，即使用包括Cl和/或F的气体进行干蚀刻。如果未使用对Cl或F具有更高耐久性的第二金属层110，则暴露在接触孔的底部中的Ti或TiN层将会被蚀刻气体中的Cl或F成分所损坏(如导致腐蚀)。相反，在本实施例中，由于使用了对Cl或F具有更高耐久性的Ti和TiN的第二金属层110，因此可以避免对Ti或TiN层的损坏。
将要理解的是，本文不一定论述了所有的优势，所有实施例或示例不要求特定优势，并且其它实施例或示例可提供不同的优势。
根据本发明的一方面，在一种用于制造半导体器件的方法中，伪栅极结构形成于衬底的上方。形成一个源极/漏极区。在伪栅极结构和源极/漏极区上方形成第一绝缘层。去除伪栅极结构以形成栅极间隔。用第一金属层填充栅极间隔件。凹进填充的第一金属层以形成栅极凹槽。在栅极凹槽中、第一金属层上方形成第二金属层。在栅极凹槽中、第二金属层上方形成第二绝缘层。
根据本发明的另一方面，在一种用于制造半导体器件的方法中，第一伪栅极结构和第二伪栅极结构在衬底上方形成。形成源极/漏极区。在第一和第二伪栅极结构及源极/漏极区上方形成第一绝缘层。除去第一伪栅极结构和第二伪栅极结构以形成第一栅极间隔和第二栅极间隔。第一金属层在第一栅极间隔中形成，且第二金属层在第一栅极间隔和第二栅极间隔中形成。在形成第一金属层和第二金属层后，使用第三金属层填充第一栅极间隔和第二栅极间隔。使在第一栅极间隔中形成的第一金属层、第二金属层及第三金属层凹进以形成第一栅极凹槽，并且使在第二栅极间隔中形成的第一金属层和第三金属层凹进以形成第二栅极凹槽。第四金属层形成在第一栅极凹槽和第四栅极沟槽中以形成第一栅电极和第二栅电极。第二绝缘层在第一栅极凹槽和第二栅极沟槽中的第四金属层上方形成。
根据本发明的另一方面，一种半导体器件包括第一场效应晶体管(FET)，第一场效应晶体管(FET)包括第一栅极介电层和栅电极。第一栅电极包括第一下金属层和第一上金属层。第一下金属层包括与第一栅极介电层接触的第一底金属层以及包括第一块状(bulk)金属层。第一上金属层的底部与第一底金属层的上表面及第一块状金属层的上表面接触。
根据本发明的一个实施例，提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成伪栅极结构；形成源极/漏极区；在所述伪栅极结构和所述源极/漏极区上方形成第一绝缘层；去除所述伪栅极结构以形成栅极间隔；利用第一金属层填充所述栅极间隔；凹进填充的所述第一金属层以形成栅极凹槽；在所述栅极凹槽中、在所述第一金属层上方形成第二金属层；以及在所述栅极凹槽中、在所述第二金属层上方形成第二绝缘层。
在上述方法中，所述第一金属层的材料不同于所述第二金属层的材料。
在上述方法中，所述第一金属层的材料包括TiN。
在上述方法中，所述第二金属层的材料包括Co、W、Ti、Al及Cu中的至少一种。
在上述方法中，还包括在形成所述第一金属层前在所述栅极间隔中形成第三金属层，其中，所述第二金属层的底部与所述第一金属层的上表面及所述第三金属层的上表面接触。
在上述方法中，还包括在形成所述第三金属层前在所述栅极间隔中形成栅极介电层。
在上述方法中，所述第三金属层的材料包括Ti。
在上述方法中，在所述第一金属层上方形成所述第二金属层包括：
在所述栅极凹槽中以及在所述第一绝缘层上方形成用于所述第二金属层的金属材料的毯状层；以及去除所述金属材料的上部使得所述第二金属层的上表面位于所述第一绝缘层的上表面下方。
在上述方法中，在所述第一金属层上方形成所述第二金属层包括：在所述栅极凹槽中形成用于所述第二金属层的金属材料使得所述金属材料部分地填充所述栅极凹槽，以及所述第二金属层的上表面位于所述第一绝缘层的上表面下方。
在上述方法中，还包括在所述伪栅极结构的侧壁上形成栅极侧壁间隔件，其中，所述第二金属层的上表面位于所述栅极侧壁间隔件的上表面下方。
根据本发明的另一实施例，还提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成第一伪栅极结构和第二伪栅极结构；形成源极/漏极区；在所述第一伪栅极结构和第二伪栅极结构以及所述源极/漏极区上方形成第一绝缘层；除去所述第一伪栅极结构和第二伪栅极结构以形成第一栅极间隔和第二栅极间隔；在所述第一栅极间隔中形成第一金属层；在所述第一栅极间隔和所述第二栅极间隔中形成第二金属层；在形成所述第一金属层和所述第二金属层后，利用第三金属层填充所述第一栅极间隔和所述第二栅极间隔；使在所述第一栅极间隔中形成的所述第一金属层、所述第二金属层和所述第三金属层凹进以形成第一栅极凹槽，并且使在所述第二栅极间隔中形成的所述第一金属层和所述第三金属层凹进以形成第二栅极凹槽；在所述第一栅极凹槽和所述第二栅极凹槽中形成第四金属层以形成第一栅电极和第二栅电极；以及在所述第一栅极凹槽和所述第二栅极凹槽中的所述第四金属层上方形成第二绝缘层。
在上述方法中，其中：所述第一金属层包括TiN，所述第二金属层包括Ti，所述第三金属层包括TiN，以及所述第四金属层包括Co、W、Ti、Al及Cu中的至少一种。
在上述方法中，其中：在所述第一栅电极中，所述第四金属层的底部与所述第一金属层、所述第二金属层和所述第三金属层的上表面接触，以及在所述第二栅电极中，所述第四金属层的底部与所述第一金属层和所述第三金属层的上表面接触。
在上述方法中，形成所述第四金属层包括：在所述第一栅极凹槽和所述第二栅极凹槽中且在所述第一绝缘层上方形成用于所述第四金属层的金属材料的毯状层；以及去除所述金属材料的上部使得所述第四金属层的上表面位于所述第一绝缘层的上表面下方。
在上述方法中，形成所述第四金属层包括在所述第一栅极凹槽和所述第二栅极凹槽中中形成用于所述第四金属层的金属材料使得所述金属材料部分地填充所述第一栅极凹槽和所述第二栅极凹槽。
在上述方法中，还包括在所述伪栅极结构的侧壁上形成栅极侧壁间隔件，其中，所述第二金属层的上表面位于所述栅极侧壁间隔件的上表面的下方。
根据本发明的又一实施例，还提供了一种半导体器件，包括：第一场效应晶体管(FET)，包括第一栅极介电层和第一栅电极，其中：所述第一栅电极包括第一下金属层和第一上金属层，所述第一下金属层包括与所述第一栅极介电层接触的第一底金属层以及包括第一块状金属层，以及所述第一上金属层的底部与所述第一底金属层的上表面及所述第一块状金属层的上表面接触。
在上述半导体器件中，所述第一底金属层包括TiN，所述第一块状金属层包括TiN，以及所述第一上金属层包括Co、W、Ti、Al及Cu中的至少一种。
在上述半导体器件中，还包括：第二场效应晶体管，包括第二栅极介电层和第二栅电极，其中：所述第二栅电极包括第二下金属层和第二上金属层，所述第二下金属层包括与所述第二栅极介电层接触的第二底金属层、第三底金属层和第二块状金属层，以及所述第二上金属层的底部与所述第二底金属层的上表面、所述第三底金属层的上表面和第二块状金属层的上表面接触。
在上述半导体器件中，其中：所述第二底金属层包括TiN，所述第三底金属层包括Ti，所述第二块状金属层包括TiN，以及所述第二上金属层包括Co、W、Ti、Al及Cu中的至少一种。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成伪栅极结构，所述伪栅极结构包括伪栅极介电层、伪栅电极层和侧壁间隔件；
形成源极/漏极区；
在伪栅极结构和源极/漏极区上方形成蚀刻终止层；
在所述蚀刻终止层上方形成第一绝缘层；
去除所述伪栅电极层和所述伪栅极介电层以形成栅极间隔；
在所述栅极间隔中和所述第一绝缘层的上部、所述蚀刻终止层和所述侧壁间隔件上方形成栅极介电层；
在所述栅极介电层上方形成由TiN组成的第一金属层，以填充所述栅极间隔；
凹进填充的所述第一金属层以形成栅极凹槽；
在所述栅极凹槽中、在所述第一金属层上方选择性地生长第二金属层，而不在所述侧壁间隔件、所述蚀刻终止层和所述第一绝缘层上形成所述第二金属层；以及
在所述栅极凹槽中、在所述第二金属层上方形成第二绝缘层，
其中，所述蚀刻终止层和所述侧壁间隔件的一个设置在所述第一绝缘层与所述第一金属层和所述第二金属层之间，
其中，在形成所述第一金属层时，去除形成在所述第一绝缘层的上部上方的所述栅极介电层，
其中，所述第二金属层的材料由Co、W、Ti、Al及Cu中的至少一种组成，并且所述第二金属层的底面全部由TiN组成的金属层限定并且所述第二金属层的侧壁由所述栅极介电层限定，其中，所述由TiN组成的金属层在所述第二金属层的横向范围内延伸。
2.根据权利要求1所述的方法，其中，所述第一金属层的材料不同于所述第二金属层的材料。
3.根据权利要求1所述的方法，其中，所述第二绝缘层的侧壁与所述栅极介电层接触。
4.根据权利要求1所述的方法，其中，所述第二金属层的材料为Co或W。
5.根据权利要求1所述的方法，还包括在形成所述第一金属层前在所述栅极间隔中形成第三金属层，
其中，所述第二金属层的底部与所述第一金属层的上表面及所述第三金属层的上表面接触。
6.根据权利要求5所述的方法，其中，所述蚀刻终止层为SiN、SiCN、SiOCN中的一种并且与所述源极/漏极区接触。
7.根据权利要求5所述的方法，其中，所述第三金属层的材料包括Ti。
8.根据权利要求1所述的方法，其中，在所述第一金属层上方形成所述第二金属层包括：
在所述栅极凹槽中以及在所述第一绝缘层上方形成用于所述第二金属层的金属材料的毯状层；以及
去除所述金属材料的上部使得所述第二金属层的上表面位于所述第一绝缘层的上表面下方。
9.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成第一伪栅极结构和第二伪栅极结构，所述第一伪栅极结构和所述第二伪栅极结构的每个均包括伪栅极介电层、伪栅电极层和侧壁间隔件；
形成源极/漏极区；
在所述第一伪栅极结构和所述第二伪栅极结构以及所述源极/漏极区上方形成蚀刻终止层；
在所述蚀刻终止层上方形成第一绝缘层；
除去所述第一伪栅极结构和第二伪栅极结构的伪栅电极层和伪栅极介电层以形成第一栅极间隔和第二栅极间隔；
在所述第一栅极间隔和所述第二栅极间隔中和所述第一绝缘层的上部、所述蚀刻终止层和所述侧壁间隔件上方形成栅极介电层；
在所述第一栅极间隔中的所述栅极介电层上方形成第一金属层；
在所述第一栅极间隔的所述第一金属层上和所述第二栅极间隔中的所述栅极介电层上形成第二金属层；
在形成所述第一金属层和所述第二金属层后，利用第三金属层填充所述第一栅极间隔和所述第二栅极间隔；
使在所述第一栅极间隔中形成的所述第一金属层、所述第二金属层和所述第三金属层凹进以形成第一栅极凹槽，并且使在所述第二栅极间隔中形成的所述第一金属层和所述第三金属层凹进以形成第二栅极凹槽；
在所述第一栅极凹槽中的所述第一金属层、所述第二金属层和所述第三金属层上方以及所述第二栅极凹槽中的所述第一金属层和所述第三金属层上方选择性地生长第四金属层，而不在所述侧壁间隔件、所述蚀刻终止层和所述第一绝缘层上形成所述第四金属层，以形成第一栅电极和第二栅电极；以及
在所述第一栅极凹槽和所述第二栅极凹槽中的所述第四金属层上方形成第二绝缘层，
其中，所述蚀刻终止层和所述侧壁间隔件的一个设置在所述第一绝缘层和所述第一栅电极之间，
其中，在形成所述第三金属层时，去除形成在所述第一绝缘层的上部上方的所述栅极介电层，
其中，所述第四金属层的材料由Co、W、Ti、Al及Cu中的至少一种组成，并且所述第四金属层的底面的中心部分由TiN组成的所述第二金属层和所述第三金属层限定并且所述第四金属层的侧壁由所述栅极介电层限定，其中，所述由TiN组成的所述第二金属层和所述第三金属层在所述第四金属层的横向范围内连续延伸，并且从所述第四金属层的侧壁凹进。
10.一种半导体器件，包括：
第一场效应晶体管(FET)，包括第一栅极介电层、第一栅电极和源极/漏极区，其中：
所述第一栅电极包括第一下金属层和第一上金属层，
所述第一下金属层包括与所述第一栅极介电层接触的第一底金属层以及完全填充由所述第一底金属层形成的空间的第一块状金属层，以及
所述第一上金属层的底部与所述第一底金属层的上表面及所述第一块状金属层的上表面接触，
第一绝缘层，围绕所述第一栅电极并且设置在所述源极/漏极区上方；
覆盖绝缘层，形成在所述第一栅电极上方；
源极/漏极接触件，穿过所述第一绝缘层并且与所述源极/漏极区接触；以及
栅极接触件，穿过所述覆盖绝缘层并且与所述第一栅电极的第一上金属层接触，
其中，所述蚀刻终止层和所述侧壁间隔件设置在所述第一绝缘层和所述第一栅电极之间，
其中：
所述第一底金属层由TiN组成，
所述第一块状金属层由TiN组成，以及
所述第一上金属层由Co、W、Ti、Al及Cu中的至少一种组成，
其中，所述第一上金属层的底面全部由TiN组成的所述第一底金属层和所述第一块状金属层限定并且所述第一上金属层的侧壁由所述第一栅极介电层限定，其中，所述由TiN组成的所述第一底金属层和所述第一块状金属层在所述第一上金属层的横向范围内延伸。
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