TWI774318B - 製造半導體元件的方法與半導體元件 - Google Patents

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Abstract

本揭露提供一種製造半導體元件的方法，包含：在設置於基材上方的硬遮罩層上方形成複數個犧牲圖案；在這些犧牲圖案的複數個側壁上形成複數個側壁圖案；移除這些犧牲圖案，因此留下這些側壁圖案作為複數個第一硬遮罩圖案；藉由使用這些第一硬遮罩圖案作為蝕刻遮罩來圖案化硬遮罩層，因此形成複數個第二硬遮罩圖案；以及藉由使用這些第二硬遮罩圖案作為蝕刻遮罩來圖案化基材，因此形成複數個鰭片結構，其中每一第一犧牲圖案具有頂端小於底部的錐形。

Description

製造半導體元件的方法與半導體元件
本揭露係關於一種製造半導體元件的方法，以及應用此方法所製造的半導體元件。
隨著半導體工業已進展至奈米技術的製程節點，為了追求更高的元件密度、更高的表現、更低的功率消耗、以及更低的成本，來自製造問題與設計問題二者的挑戰造就了三維設計的發展，諸如鰭式場效電晶體(fin field effect transistor；Fin FET)。在鰭式場效電晶體元件中，使用附加的側壁以及抑制短通道效應(short channel effect)是可能的。
本揭露之一態樣係提供一種製造半導體元件的方法，包含：在設置於基材上方的硬遮罩層上方形成複數個犧牲圖案；在這些犧牲圖案的複數個側壁上形成複數個側壁圖案；移除這些犧牲圖案，因此留下這些側壁圖案作為 複數個第一硬遮罩圖案；藉由使用這些第一硬遮罩圖案作為蝕刻遮罩來圖案化硬遮罩層，因此形成複數個第二硬遮罩圖案；以及藉由使用這些第二硬遮罩圖案作為蝕刻遮罩來圖案化基材，因此形成複數個鰭片結構，其中每一第一犧牲圖案具有頂端小於底部的錐形。
本揭露之另一態樣係提供一種製造半導體元件的方法，包含：在基材上方形成第一硬遮罩層；在第一硬遮罩層上方形成犧牲層；在犧牲層上方形成第二硬遮罩層；藉由圖案化第二硬遮罩層來形成複數個第一硬遮罩圖案；藉由使用這些第一硬遮罩圖案作為蝕刻遮罩來圖案化犧牲層以形成複數個犧牲圖案，每一犧牲圖案具有錐形；在這些犧牲圖案的複數個側壁上形成複數個側壁圖案；移除這些犧牲圖案，因此留下這些側壁圖案作為複數個第二硬遮圖案；移除這些第二硬遮罩圖案的部分；在移除第二硬遮罩的部分之後，藉由使用這些第二硬遮罩圖案的餘留部分作為蝕刻遮罩來圖案化硬遮罩層，因此形成複數個第三硬遮罩圖案；以及藉由使用這些第三硬遮罩圖案作為蝕刻遮罩來圖案化基材，因此形成複數個鰭片結構。
本揭露之又一態樣係提供一種半導體元件，包含：第一鰭式場效電晶體與第二鰭式場效電晶體。第一鰭式場效電晶體包含第一鰭片結構對與第一閘極電極；以及第二鰭式場效電晶體包含第二鰭片結構對與第二閘極電極，其中第一鰭片結構對的寬度係以0.01奈米至0.1奈米不同於第二鰭片結構對的寬度。
10:基材
11、11A:第一層
12:第二層
12A:硬遮罩圖案
13:第三層
13A:硬遮罩圖案
13B:附加硬遮罩層
14:第四層
14A、14A’:心軸圖案
15:第五層
15A:硬遮罩圖案
16:底部抗反射層
17:光阻圖案
18:第六層
18A:硬遮罩圖案、側壁間隔物
18A-L:左側壁
18A-R:右側壁
18B:附加硬遮罩層
18C:硬遮罩圖案
19:光阻圖案
20:鰭片結構
20B:鰭片結構的下方部分
20U:鰭片結構的上方部分
30:隔離絕緣層
30L:絕緣層
60:介電層
80:閘極結構
82:閘極介電層
84:導電層
D0、D1、D2:深度
H1、H2:高度
S1:間距
SS:間隔物空間
MS:心軸空間
W1、W11、W12:寬度
θ1:傾斜角、錐角
θ2、θ3:傾斜角
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
圖1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、以及18係根據本揭露之一實施例所示的半導體元件之順續製造操作之各種階段的剖面視圖。
圖19、20、21、22、以及23係根據本揭露之一實施例所示的半導體元件之順續製造操作之各種階段的剖面視圖。
圖24A、24B、24C、24D、以及24E係根據本揭露之一實施例所示的半導體元件之順續製造操作之各種階段的剖面視圖。
圖25係根據本揭露之一實施例所示的半導體元件之順續製造操作之各種階段的剖面視圖。
圖26係根據本揭露之一實施例所示的半導體元件之順續製造操作之各種階段的剖面視圖。
圖27A與27B係根據本揭露之一實施例所示的半導體元件之順續製造操作之各種階段的剖面視圖。
圖28、29、以及30係根據本揭露之一實施例所示的半導體元件之順續製造操作之各種階段的剖面視圖。
以下揭露提供許多不同實施例或例示，以實施申請標的之不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的製程描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。而本文使用的是，第一特徵形成在第二特徵之上或上方代表第一特徵和第二特徵為直接接觸。除此之外，本揭露在各種例示中重覆參考數值及/或字母。此重覆的目的是為了使說明簡化且清晰易懂，並不表示各種討論的實施例及/或配置之間有關係。
再者，空間相對性用語，例如「下方(beneath)」、「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含裝置在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以據此解讀。
使用在FinFET的鰭片結構是由各種圖案化的方法來製造。當鰭片結構的關鍵尺寸(critical dimension；CD)減少至20nm以下，例如：一般而言藉由單一光學微 影製程來直接形成具有如此小尺寸的圖案是困難的，且已經發展出一些鰭片圖案化製程。例如：鰭片結構可使用雙重圖案或多重圖案製程來圖案化。一般而言，雙重圖案或多重圖案製程結合了光學微影與自我準直製程，允許被建立的圖案具有，例如：其間距(pitch)小於其他可取得之使用單一、直接的光學微影製程。例如：在一實施例中，犧牲層，其經常被稱為心軸圖案(mandrel pattern)，係形成於基材上方且使用光學微影製程來圖案化。間隔物(spacer)係使用自我準直製程沿著已圖案化的犧牲層來形成。接著犧牲層被移除，而留存的間隔物可接著被使用來圖案化鰭片結構。此操作可被重複以製造所要的鰭片圖案。
圖1至圖18係根據本揭露一實施例所示的針對半導體FinFET元件之順序製造操作的各種階段。應理解的是，在本方法的額外的實施例中，可在如圖1至圖18所示的製程之前、期間、或之後提供額外的操作，以及以下所述的一些操作可被置換或排除。
如圖1所示，在基材10上方形成用於硬遮罩層的多個層，且其將被圖案化為鰭片結構。在一些實施例中，基材10為矽基材。或者，基材10可包含另一元素半導體諸如鍺；化合物半導體包含IV-IV族化合物半導體諸如碳化矽(SiC)及矽鍺(SiGe)，III-V族化合物半導體如砷化鎵(GaAs)、磷化鎵(GaP)、氮化鎵(GaN)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、磷砷化鎵(GaAsP)、氮 化鎵鋁(AlGaN)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)、及/或磷砷化銦鎵(GaInAsP)；或上述之組合。
在一些實施例中，第一層11形成於基材10上方。在一些實施例中，第一層11為藉由例如：熱氧化製程或化學氣相沉積(CVD)製程所形成的墊氧化矽層。在一些實施例中，第一層11的厚度在大約1奈米至大約5奈米的範圍內。更進一步地，在一些實施例中，由不同於第一層11的材料所製作的第二層12形成於第一層11上方。在一些實施例中，第二層12為第二墊層或硬遮罩層包含例如：藉由如化學氣相沉積或原子層沉積(ALD)所形成的氮化矽。在一些實施例中，第二層12的厚度在大約2奈米至大約20奈米的範圍內。
更進一步地，在一些實施例中，由不同於第二層12的材料所製作的第三層13形成於第二層12上方。在一些實施例中，第三層13為由如化學氣相沉積製程所形成的硬遮罩層。在一些實施例中，第三層13包含氧化矽、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳氧化矽(SiOCN)、氧化鋁、或任何其他適合的材料。在一些實施例中，第三層13的厚度在大約5奈米至大約30奈米的範圍內。在一些實施例中，第三層13是由相同於或不同於的一材料層11的材料所製作。
接著，在一些實施例中，由不同於第三層13的材料所製作的第四層14形成於第三層13上方。在一些實施 例中，第四層14為藉由如化學氣相沉積製程所形成之用於心軸圖案的犧牲層。在一些實施例中，第四層14包含非晶或多晶矽、矽鍺或鍺、氧化矽、氮氧化矽、碳氧化矽、氮碳氧化矽、或其他任何適合的材料。在某些實施例中，使用未摻雜的多晶矽作為第四層14。在一些實施例中，第四層14的厚度在大約5奈米至大約30奈米的範圍內。更進一步地，在一些實施例中，由不同於第四層14的材料所製作的第五層15形成於第四層14上方。在一些實施例中，第五層15為藉由如化學氣相沉積製程所形成的硬遮罩層。在一些實施例中，第五層15包含氧化矽、氮化矽、氮氧化矽、碳氧化矽、氮碳氧化矽、或其他任何適合的材料。在某些實施例中，使用氮化矽作為第五層15。在一些實施例中，第五層15的厚度在大約4奈米至大約20奈米的範圍內。
接著，在一些實施例中，有機底部抗反射層(bottom antireflective coating；BARC)16形成於第五層15上方，以及光阻層形成於底部抗反射層16上方。接著，藉由使用微影操作來圖案化光阻層，因此形成光阻圖案17，如圖1所示。在一些實施例中，根據設計須求，光阻圖案17的寬度W1在大約20奈米至大約100奈米的範圍內，以及間距S1在大約30奈米至大約200奈米的範圍內。在一些實施例中，間距S1大於寬度W1。
接著，藉由使用光阻圖案17作為蝕刻遮罩來圖案化底部抗反射層16，且更使用底部抗反射層16(與光阻圖 案17)作為蝕刻遮罩來圖案化第五層15，因此形成第一硬遮罩圖案15A。接著，使用一或多個電漿乾式蝕刻操作並藉由第一硬遮罩圖案15A來圖案化第四層(犧牲層)14，因此形成心軸圖案14A，如圖2所示。接著，藉由濕式及/或乾式蝕刻移除第一硬遮罩圖案15A，如圖3所示。
在一些實施例中，第四層14的蝕刻為錐形蝕刻操作以形成具有頂端小於底部之梯形的剖面形狀，如圖2與圖3所示。梯形形狀的功效將於後解釋。
接著，如圖4所示，用於側壁間隔物的第六層18順形地形成於心軸圖案14A與已曝光的第三層13上方。在一些實施例中，第六層18是由不同於心軸圖案14A與第三層13的材料所製作，以及包含氮化矽、氮氧化矽、氮碳化矽、或其他任何適合的材料。在某些實施例中，使用氮化矽作為第六層18。在一些實施例中，根據設計需求及/或製程需求，第六層18的厚度在大約5奈米至大約15奈米的範圍內，以及在其他實施例中，第六層18的厚度在大約7奈米至大約12奈米的範圍內。在一些實施例中，第六層18係藉由原子層沉積製程來形成。
接下來，如圖5所示，在第六層18上進行非等向性蝕刻以移除沉積在心軸圖案14A頂端與介於相鄰心軸圖案14A之第三層13頂端的水平部分。由於非等向性蝕刻，留存的第六層18作為側壁間隔物18A設置在心軸圖案14A的相對側表面上，如圖5所示。
接著，如圖6所示，藉由一或多種乾式及/或濕式 蝕刻操作來移除心軸圖案14A，因此留下側壁間隔物18A作為第二硬遮罩圖案。如圖6所示，由於心軸圖案14A的梯形形狀，第二硬遮罩圖案18A實質地垂直延伸。梯形形狀的功效將於後解釋。如圖6所示，心軸空間(mandrel-space)MS是來自於心軸圖案14A被移除後的空間且其是藉由左側壁18A-L與右側壁18A-R來形成，以及間隔物空間(spacer-space)SS是沒有心軸圖案14A存在的空間且其是藉由右側壁18A-R與左側壁18A-L來形成。在一些實施例中，心軸圖案14A的寬度及/或空間，及/或第六層18的厚度被調整或設定使得第二硬遮罩圖案18A具有實質固定的間距。在一些實施例中，間距的變化量大於0少於大約0.5奈米。在一些實施例中，在心軸空間MS中介於第二硬遮罩圖案18A的空間大於在間隔物空間SS中介於第二硬遮罩圖案18A的空間，以及在其他實施例中，在心軸空間MS中介於第二硬遮罩圖案18A的空間小於間隔物空間SS中介於第二硬遮罩圖案18A的空間。
接下來，如圖7所示，遮罩圖案(如光阻圖案19)係形成於第二硬遮罩圖案18A上方，以及第二硬遮罩圖案的部分被移除且藉由一或多個蝕刻操作將第二硬遮罩圖案切分為多個片段。如同稍後所敘述，第二硬遮罩圖案18A的切分對應至FinFETs中的鰭片結構。在蝕刻操作後，遮罩圖案19被移除，如圖8所示。在一些實施例中，殘存的硬遮罩圖案18A構成心軸空間MS，如圖8所示。更進 一步地，在一些實施例中，孤立的第二硬遮罩圖案18A(圖8中最右側的圖案)係被包含在內，其藉由大於心軸空間MS及/或間隔物空間SS的空間來從鄰近的硬遮罩圖案中分離。
接著，如圖9所示，選擇性的附加硬遮罩層18B順形地形成於第二硬遮罩層18A上方，以調整第二硬遮罩層18A的厚度(寬度)。在一些實施例中，附加硬遮罩層18B是由相同或相似於第二硬遮罩層18A的材料所製作，以及包含氮化矽、氮氧化矽、氮碳化矽、或其他任何適合的材料，並藉由原子層沉積來形成。在某些實施例中，使用氮化矽作為附加硬遮罩層18B。在一些實施例中，附加硬遮罩層18B的厚度在大約1奈米至大約2奈米的範圍內。在一些實施例中，當形成附加硬遮罩層18B後，進行非等向性蝕刻以移除已沉積之附加硬遮罩層18B的水平部分。
在圖10中，第二硬遮罩層18A與附加硬遮罩層18B的組合以硬遮罩圖案18C來表示。接著，如圖11所示，藉由一或多個電漿乾式蝕刻且使用硬遮罩圖案18作為蝕刻遮罩來圖案化第三層13，因此形成第三硬遮罩圖案13A。接著，藉由一或多個乾式及/或濕式蝕刻操作來移除硬遮罩圖案18C。
更進一步地，藉由一或多個電漿乾式蝕刻且使用第三硬遮罩圖案13A作為蝕刻遮罩來圖案化第二層12，因此形成第四硬遮罩圖案12A。在一些實施例中，在圖案化操作後，附加硬遮罩層13B順形地形成於第三硬遮罩圖案 13A與第四硬遮罩圖案12A上方，以調整硬遮罩圖案的厚度(寬度)。在一些實施例中，附加硬遮罩層13B是由相同或相似於第三硬遮罩層13A的材料所製作，以及包含氧化矽、氮氧化矽、碳氧化矽、或其他任何適合的材料，並藉由原子層沉積來形成。在某些實施例中，使用氧化矽作為附加硬遮罩層13B。在一些實施例中，附加硬遮罩層13B的厚度在大約0.5奈米至大約2奈米的範圍內。在一些實施例中，當形成附加硬遮罩層13B後，進行非等向性蝕刻以移除已沉積之附加硬遮罩層13B的水平部分。
接著藉由一或多個電漿乾式蝕刻且使用硬遮罩圖案13A及/或12A作為蝕刻遮罩來圖案化第一層12與基材10，如圖13所示。在一些實施例中，在圖案化蝕刻後，硬遮罩圖案12A與已圖案化的第一層11A殘存在每一鰭片結構20的頂端上。在一些實施例中，硬遮罩圖案13A在基材10的圖案化的期間及/或之後被移除。
接著，用於隔離絕緣層的絕緣層30L被形成以完全地覆蓋鰭片結構，如圖14所示。絕緣層30L包含絕緣材料的一或多個層如氧化矽、氮氧化矽、或氮化矽，並藉由低壓化學氣象沉積(low pressure chemical vapor deposition；LPCVD)、電漿化學氣象沉積、或流動性化學氣象沉積來形成。在流動式化學氣象沉積中，沉積流動性介電材料取代氧化矽。流動性介電材料，如其名所示，在沉積期間可「流動」以填充具有高深寬比(aspect ratio)的缺口或間隙。通常，各種化學物質被添加至含矽的前驅 物以使沉積的薄膜能流動。在一些實施例中，可加入氮氫鍵。流動性介電前驅物的例子，特別是流動性矽氧前驅物，包含矽酸鹽、矽氧烷、甲基倍半矽氧烷(methyl silsesquioxane；MSQ)、氫倍半矽氧烷(hydrogen silsesquioxane；HSQ)、MSQ與HSQ的混和物、全氫矽氮烷(perhydrosilazane；TCPS)、全氫聚矽氮烷(perhydro-polysilazane；PSZ)、四乙氧基矽烷(tetraethyl orthosilicate,TEOS)、或矽烷基胺(silyl-amine)，諸如三甲矽烷基胺(trisilylamine；TSA)。這些流動性矽氧材料以多重操作製程來形成。在沉積流動性薄膜後，其被修復且接著退火來移除不需要的元素以形成氧化矽。流動性薄膜可被摻雜硼及/或磷。在一些實施例中，絕緣層30L可藉由旋塗式玻璃(spin-on-glass；SOG)、氧化矽、氮氧化矽、氮碳氧化矽及/或摻氟矽玻璃(FSG)的一或多個層來形成。
在一些實施例中，在形成絕緣層30L前，一或多個鰭片墊層(未繪示)順形地形成於鰭片結構20上。在一些實施例中，鰭片墊層包含第一層與由不同於第一層之材料所製作的第二層。在一些實施例中，鰭片墊層是由氮化矽或基於氮化矽的材料(例如：氮氧化矽、氮碳化矽、或氮氧碳化矽)以及基於氧化矽的材料(例如：氧化矽、或氧化碳矽)來形成。在一些實施例中，鰭片墊層的每一第一與第二層的厚度在大約1奈米至大約5奈米的範圍內。
接著，可進行一或多個平坦化操作，如回蝕操作或 化學機械式研磨(chemical mechanical polishing；CMP)操作，來暴露出硬遮罩圖案12A，如圖15所示。接著，藉由一或多個濕式及/或乾式蝕刻操作移除硬遮罩圖案12A，如圖16所示。
更進一步，絕緣層30L被掘入(recess)，因此形成隔離絕緣層30作為淺渠隔離(shallow trench isolation；STI)，如圖17所示。如圖17所示，鰭片結構的上方部分20U從隔離絕緣層30突出，以及鰭片結構的下方部分20B被嵌入至隔離埋藏層30之中。在一些實施例中，在掘入蝕刻的期間或之後，已圖案化的第一層11A被移除。當鰭片墊層形成，鰭片墊層在絕緣層30L被掘入的期間或之後亦會被掘入。
在形成鰭片結構20之後，一犧牲性的閘電極形成於鰭片結構的通道區域上方，源/汲磊晶層形成在鰭片結構的源/汲區，以及一或多個介電層60形成於犧牲性的閘極結構與源/汲磊晶層上方。更進一步，犧牲性的閘極結構被置換為金屬閘極結構，如圖18所示。在一些實施例中，金屬閘極結構80包含閘極介電層82與一或多個導電層84。在一些實施例中，閘極介電層82包含一或多個介電材料的層，如氧化矽、氮化矽、高介電常數(high-k)的介電材料、其他適合的材料、或上述之組合。高介電常數的介電材料的例子可包含二氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋯、氧化鋁、氧化鈦、 二氧化鉿-氧化鋁(HfO2-Al2O3)合金、氧化鑭(La2O3)、二氧化鉿-氧化鑭(HfO2-La2O3)合金、氧化釔(Y2O3)、氧化鏑(Dy2O3)、氧化鈧(Sc2O3)、氧化鎂(MgO)、或其他適合之高介電常數的介電材料、及/或其組合。
在一些實施例中，導電層84包含埋藏層、一或多個功函數調整層、黏合層、以及本體金屬層。在一些實施例中，埋藏層包含金屬氮化物，如氮化鎢、氮化鉭、氮化鈦、以及氮矽化鈦。在一些實施例中，功函數調整層包含氮化鎢、氮碳化鎢、釕、氮化鋁鈦、氮化鋁、氮化鉭、氮化鈦、氮矽化鈦、鎢、碳化鋁鉭、碳化鈦、鋁鉭、碳化鉭、鈷、鋁、鋁鈦、或碳化鋁鈦、或這些材料中之二或多者的多個層。在一些實施例中，黏合層是由氮化鈦、鈦以及鈷中之一或多者所製作。在一些實施例中，本體金屬層包含導電性材料的一或多個層，如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、鎳矽化合物、鈷矽化合物、氮化鈦、氮化鎢、氮碳化鎢、釕、鋁鈦、碳化鋁鈦、氮碳化鉭、碳化鉭、氮矽化鉭、金屬合金、其他適合的材料、及/或其組合。
圖19至圖23係根據本揭露之實施例所示的半導體FinFET元件之順續製造操作的各種階段。應理解的是，在本方法的額外的實施例中，可在如圖19至圖23所示的製程之前、期間、或之後提供額外的操作，以及以下所述的一些操作可被置換或排除。操作的順序可被改變。關於以上實施例所解釋之材料、配置、製程、及/或尺寸可應用 至接下來的實施例，並可省略其詳細敘述。
圖19與圖20相同於圖5與圖6。在一些實施例中，鰭片切分操作可參考圖7之解釋，殘留的第二硬遮罩圖案18A構成一或多個心軸空間圖案MS及一或多個間隔物空間圖案SS，如圖21所示。接下來，進行如參考圖9至圖13所解釋之操作，因此形成鰭片結構20，如圖22所示。更進一步，進行如參考圖14至圖18所解釋的操作，因此形成隔離絕緣層30以及金屬閘級結構，如圖23所示。
圖24A至圖24E係根據本揭露之另一實施例所示的半導體FinFET元件之順續製造操作的各種階段。應理解的是，在本方法的額外的實施例中，可在如圖24A至圖24E所示的製程之前、期間、或之後提供額外的操作，以及以下所述的一些操作可被置換或排除。操作的順序可被改變。關於以上實施例所解釋之材料、配置、製程、及/或尺寸可應用至接下來的實施例，並可省略其詳細敘述。
在另一實施例中，如圖24A所示，具有實質矩形剖面的心軸圖案14A’具有實質垂直的側面。接著，類似於圖4，第六層18順形地形成於心軸圖案14A’與暴露的第三層13上。接下來，類似於圖5，在第六層18上進行非等向性蝕刻以移除沉積在心軸圖案14A’頂端與介於相鄰心軸圖案之第三層13頂端的六層18的水平部分。接著，類似於圖6，藉由一或多種乾式及/或濕式蝕刻操作移除心軸圖案14A’，因此留下側壁間隔物18A作為第二硬遮罩 圖案，如圖24C所示。圖24D繪示如參考圖7與圖8所解釋之鰭片切分製程之後的剖面視圖。
此處，由於第六層18(側壁間隔物18A)之材料的本質應力及/或介於第六層18之心軸圖案14A’之間的應力差異，在心軸圖案14A’被移除後，側壁間隔物18A以不同(相對)的方向傾斜，如圖24C所示。例如：當由左向右觀之，偶數側壁間隔物朝向右側傾斜且奇數側壁間隔物朝向左側傾斜，因此在間隔物空間SS中形成狹窄的頂端空間且在心軸空間MS中形成較寬的頂端空間。當頂端空間較寬時，更多的附加硬遮罩層18B被沉積在心軸空間MS中，其造成較厚的側壁空間。
當側壁間隔物18A(第二硬遮罩圖案)傾斜，且當將第三層13圖案化至硬遮罩層時，心軸空間MS與間隔物空間SS之間的蝕刻速率可彼此相異，而造成在一些實施例中已圖案化之硬遮罩層的不同尺寸(寬度)。在一些實施例中，在第二硬遮罩圖案18A上，心軸空間MS與間隔物空間SS中之附加硬遮罩層18A(請見圖9)的沉積量可彼此相異，而造成在一些實施例中已圖案化之硬遮罩層的不同尺寸(寬度)。例如：第二硬遮罩圖案18A上面對具有較寬頂端空間的心軸空間MS之一側上的沉積量大於第二硬遮罩圖案18A上面對具有較狹窄頂端空間的心軸空間MS之一側上的沉積量。此造成較寬的圖案寬度使第二硬遮罩圖案18A構成心軸空間MS與間隔物空間SS。據此，藉由參考圖9至圖13所解釋之操作來形成的鰭片結構20具 有不同的寬度W11與W12，其中W11大於W12，如圖24E所示。
在一些實施例中，由側壁間隔物18A構成心軸空間MS所形成的鰭片結構相對於由側壁間隔物18A構成間隔物空間SS所形成的鰭片結構具有較大的寬度。在一些實施例中，介於由心軸空間MS所形成的鰭片結構與由間隔物空間SS所形成的鰭片結構之間的寬度變化量大約0.3至0.5奈米。此外，由心軸空間MS所形成的鰭片結構或由間隔物空間SS所形成的鰭片結構中的寬度變化量大約為各別之平均寬度的7%至10%。
在一些實施例中，參考圖1至圖23的解釋，心軸圖案14A具有梯形的剖面且其具有傾斜的側面，如圖2與圖3所示。梯形的形狀補償由本質應力所造成之側壁間隔物18A的傾斜。據此，如圖6與圖20所示，當心軸圖案被移除，第二硬遮罩圖案18A實質地正交(垂直方向)於第三層來延伸，因此抑制鰭片結構20的寬度變化量。在一些實施例中，在圖18至圖23的狀況，介於由心軸空間MS所形成的鰭片結構與由間隔物空間SS所形成的鰭片結構之間的寬度變化量大約0.01至0.1奈米，在其他實施例中，大約0.04至0.07奈米。此外，由心軸空間MS所形成的鰭片結構或由間隔物空間SS所形成的鰭片結構中的寬度變化量大約為各別之平均寬度的0.5%至3%。在一些實施例中，平均寬度在大約8奈米至大約10奈米的範圍內。在一些實施例中，在隔離絕緣層30之上表面的高度來測量 鰭片結構的寬度係。
圖25為心軸圖案14A的穿透式電子顯微鏡(transmission electron microscope；TEM)影像的線圖。在一些實施例中，心軸圖案14A的側壁係被定義在介於心軸圖案總高度H1的10%至H1的90%之間，且藉由在此高度範圍內的線性線來擬合。介於側壁的擬合線與垂直線之間的側壁傾斜角θ1，在一些實施例中為大約5度至大約15度的範圍內，以及在其他實施例中為大約6度至大約10度的範圍內。當側壁傾斜角θ1在範圍之外，側壁間隔物18A可能非所要地傾斜，其可能造成鰭片寬度變化。
在一些實施例中，H1的10%的寬度比上H1的90%的寬度之比例在大約1.3至大約1.5的範圍內，以及H1的50%的寬度比上H1的90%的寬度之比例在大約1.1至大約1.3的範圍內。當寬度的比例在範圍之外，側壁間隔物18A可能非所要地傾斜，其可能造成鰭片寬度變化。
圖26為第二硬遮罩圖案18A的穿透式電子顯微鏡影像的線圖。在一些實施例中，第二硬遮罩圖案18A的側壁被定義在介於第二硬遮罩圖案(從最底部的部分)總高度H2的10%至H2的90%，且藉由在此高度範圍內的線性線來擬合。介於側壁的擬合線與垂直線之間的側壁傾斜角θ2，在一些實施例中為大約-10度(傾斜至左側(至心軸空間MS))至大約5度(傾斜至右側(至間隔物空間SS))的 範圍內，以及在其他實施例中為大約-7度至大約-1度的範圍內。在其他實施例中，傾斜角θ2在大約1度至7度(例如：4到6度)的範圍內朝向間隔物空間。在一些實施例中，傾斜角θ2非零。當側壁傾斜角θ2在範圍之外，側壁間隔物18A可能非所要地傾斜，其可能造成鰭片寬度變化。如圖26所示，在一些實施例中，第三層13在間隔物空間SS中比在心軸空間MS中會被蝕刻得更多。在心軸圖案14A之移除蝕刻的期間，在一些實施例中第三層13可被蝕刻。在一些實施例中，根據傾斜角θ2，心軸空間MS中第三層13的蝕刻量小於間隔物空間SS中第三層13的蝕刻量，如圖14所示。在其他實施例中，心軸空間MS中第三層13的蝕刻量大於間隔物空間SS中第三層13的蝕刻量。
圖27A與圖27B為對應至圖13與圖22之鰭片結構20的穿透式電子顯微鏡影像的線圖。
如以上所述，由心軸空間MS所形成之鰭片結構的寬度實質地等同於由間隔物空間SS所形成之鰭片結構的寬度。由於梯形的心軸圖案14A的使用，寬度的差異大約0.2%至大約1.2%。
在一些實施例中，介於相鄰鰭片結構之空間的深度可根據此空間為心軸空間MS或間隔物空間SS來變動。在一些實施例中，心軸空間MS的深度D1小於間隔物空間SS的深度D2，如圖27B所示。在一些實施例中，D2/D1在大約1.03至大約1.05的範圍內。在其他實施例中，深 度D1大於深度D2。深度差異在一些實施例中取決於傾斜角θ2。
更進一步，在本實施例中，第二硬遮罩圖案18A被設計以在心軸空間MS與間隔物空間SS(即在佈局設計)中具有一間距P0。在一些實施例中，具有大於P0(例如：2P0、3P0...)(除了心軸空間MS與間隔物空間SS的空間)之間距的第二硬遮罩圖案之間的深度D0係大於深度D1與深度D2。在一些實施例中，D0/D1或D0/D2在大約1.05至大約1.15的範圍內。
圖28至圖30係根據本揭露之實施例所示的半導體FinFET元件之順續製造操作的各種階段。在本方法的額外的實施例中，可在如圖28至圖30所示的製程之前、期間、或之後提供額外的操作，以及以下所述的一些操作可被置換或排除。操作的順序可被改變。關於以上實施例所解釋之材料、配置、製程、及/或尺寸可應用至接下來的實施例，並可省略其詳細敘述。
在一些實施例中，根據第六層18及/或心軸圖案14A的材料，在心軸圖案被移除後，由於內應力的差異，側壁間隔物18A以相反於於圖24C所示的那些方向傾斜。例如：當由左向右觀之，偶數側壁間隔物朝向左側傾斜且奇數側壁間隔物朝向右側傾斜，因此在心軸空間MS中形成狹窄的頂端空間且在間隔物空間SS中形成較寬的頂端空間。
據此，在圖28至圖30的實施例中，為了補償造 成後續的圖案傾斜，心軸圖案14A’具有相反梯形的形狀，其具有較寬的頂端與較小的底部，如圖28所示。接著，如圖29所示，第六層18順形地形成於心軸圖案14A’上，類似於圖4。藉由參考圖5至圖6所解釋之操作，可獲得實質地垂直延伸的第二硬遮罩圖案18A。
在一些實施例中，傾斜角θ3在大約5度至大約15度的範圍內，以及在一些實施例中，傾斜角θ3在大約6度至大約10度的範圍內。傾斜角θ3的定義相同於傾斜角θ1的定義，除了角度測量方向。
在一些實施例中，在心軸圖案14A被移除後，藉由基於第二硬遮罩圖案18A之傾斜角測量的回饋操作來調整錐角。當第二硬遮罩圖案18A傾斜超過一目標斜度(標準)，使得心軸空間MS中的頂端空間寬於間隔物空間SS中的頂端空間時，增加錐角(傾斜角)θ1，且當第二硬遮罩圖案18A傾斜超過一目標斜度使得心軸空間MS中的頂端空間小於間隔物空間SS中的頂端空間時，減少錐角(傾斜角)θ1。藉由控制一或多種蝕刻氣體種類、蝕刻氣體的流率、製程壓力、製程溫度、及/或蝕刻功率(例如：高頻功率及/或直流偏壓功率)，心軸圖案14A的錐角可被控制。
相較於習知技術，此處所述的各種實施例或例子提供了若干優點。例如：在本揭露中，在心軸圖案被移除後，心軸圖案具有錐形以補償側壁間隔物(第二硬遮罩圖案)的傾斜，且因此其可能減少鰭片結構之寬度的變化量，其中 鰭片結構係使用由側壁間隔物所形成之硬遮罩圖案來圖案化。
應理解的是，並非所有的優點必須於此處敘述，對於所有實施例或範例並不需要特定的優點，以及其他實施例或範例可提供不同的優點。
本揭露之一態樣係提供一種製造半導體元件的方法，包含：在設置於基材上方的硬遮罩層上方形成複數個犧牲圖案；在這些犧牲圖案的複數個側壁上形成複數個側壁圖案；移除這些犧牲圖案，因此留下這些側壁圖案作為複數個第一硬遮罩圖案；藉由使用這些第一硬遮罩圖案作為蝕刻遮罩來圖案化硬遮罩層，因此形成複數個第二硬遮罩圖案；以及藉由使用這些第二硬遮罩圖案作為蝕刻遮罩來圖案化基材，因此形成複數個鰭片結構，其中每一第一犧牲圖案具有頂端小於底部的錐形。在一些實施例中，這些犧牲圖案係由多晶矽製作。在一些實施例中，這些第一硬遮罩圖案係由氮化矽製作。在一些實施例中，這些第一硬遮罩圖案係相對於垂直於基材之上表面的方向傾斜。在一些實施例中，這些第一硬遮罩圖案的傾斜角度係以1-7度朝向來自對應至這些犧牲圖案中之一者被移除後的空間。在一些實施例中，這些第一硬遮罩圖案的傾斜角度係以1-7度相對於朝向沒有形成犧牲圖案之空間的方向。在一些實施例中，這些犧牲圖案的錐角係在5度至15度的範圍內。在一些實施例中，硬遮罩層包含複數個介電材料的多個層。在一些實施例中，這些側壁圖案係藉由原子層沉積 法順形地形成批覆層來形成，以及進行非等向性蝕刻以移除批覆層的水平部分。
本揭露之另一態樣係提供一種製造半導體元件的方法，包含：在基材上方形成第一硬遮罩層；在第一硬遮罩層上方形成犧牲層；在犧牲層上方形成第二硬遮罩層；藉由圖案化第二硬遮罩層來形成複數個第一硬遮罩圖案；藉由使用這些第一硬遮罩圖案作為蝕刻遮罩來圖案化犧牲層以形成複數個犧牲圖案，每一犧牲圖案具有錐形；在這些犧牲圖案的複數個側壁上形成複數個側壁圖案；移除這些犧牲圖案，因此留下這些側壁圖案作為複數個第二硬遮圖案；移除這些第二硬遮罩圖案的部分；在移除第二硬遮罩的部分之後，藉由使用這些第二硬遮罩圖案的餘留部分作為蝕刻遮罩來圖案化硬遮罩層，因此形成複數個第三硬遮罩圖案；以及藉由使用這些第三硬遮罩圖案作為蝕刻遮罩來圖案化基材，因此形成複數個鰭片結構。在一些實施例中，製造半導體元件的方法更包含在第二硬遮罩層上方形成附加硬遮罩層。在一些實施例中，製造半導體元件的方法更包含在這些第三硬遮罩圖案上方形成附加硬遮罩層。在一些實施例中，第一硬遮罩層包含形成在基材上的第一層、形成於第一層上且由不同於第一層之材料所製造的第二層、以及形成於第二層上且由不同於第二層之材料所製造的第三層。在一些實施例中，第一層與第三層係由相同材料製作。在一些實施例中，這些第二硬遮罩圖案包含來自對應至這些犧牲圖案中之一者被移除後的第一圖案結構 對，及無犧牲圖案存在於其之間的第二圖案結構對；以及對應至第一圖案結構對之這些鰭片結構的寬度係不同於對應至第二圖案結構對之這些鰭片結構的寬度。在一些實施例中，對應至第一圖案結構對介於相鄰鰭片結構之空間的深度係不同於對應至第二圖案結構對介於相鄰鰭片結構之空間的深度。
本揭露之又一態樣係提供一種製造半導體元件的方法，包含：在設置於基材上方的硬遮罩層上方形成犧牲圖案，在犧牲圖案的側壁上形成側壁圖案，移除這些犧牲圖案，因此留下側壁圖案作為第一硬遮罩圖案，藉由使用第一硬遮罩圖案作為蝕刻遮罩來圖案化硬遮罩層，因此形成第二硬遮罩圖案，以及藉由使用第二硬遮罩圖案作為蝕刻遮罩來圖案化基材，因此形成鰭片結構。每一第一犧牲層圖案具有錐形，且錐角係可調整使得第一硬遮罩圖案的傾斜角在標準以內。在一或多個前述與後續的實施例中，每一第一犧牲圖案具有頂端小於底部的錐形。在一或多個前述與後續的實施例中，第一硬遮罩圖案的傾斜角為1至7度朝向對應至犧牲圖案中之一者被移除後的空間。在一或多個前述與後續的實施例中，第一硬遮罩圖案的傾斜角為1至7度朝向沒有犧牲圖案形成的空間。
本揭露之又一態樣係提供一種半導體元件，包含：第一鰭式場效電晶體與第二鰭式場效電晶體。第一鰭式場效電晶體包含第一鰭片結構對與第一閘極電極；以及第二鰭式場效電晶體包含第二鰭片結構對與第二閘極電極，其 中第一鰭片結構對的寬度係以0.01奈米至0.1奈米不同於第二鰭片結構對的寬度。在一些實施例中，來自第一鰭片結構對之頂端且介於第一鰭片結構對之空間的深度D1係不同於來自第二鰭片結構對之頂端且介於第二鰭片結構對之空間的深度D2。在一些實施例中，D2/D1的比例係在1.03至1.05的範圍內。在一些實施例中，第一鰭片結構對與第二鰭片結構對係藉由大於第一鰭片結構對之間的空間的距離來分離。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。
10:基材
20:鰭片結構
20B:鰭片結構的下方部分
20U:鰭片結構的上方部分
30:隔離絕緣層
60:介電層
80:閘極結構
82:閘極介電層
84:導電層

Claims (10)

  1. 一種製造半導體元件的方法，包含：在設置於一基材上方的一硬遮罩層上方形成複數個犧牲圖案；在該些犧牲圖案的複數個側壁上形成複數個側壁圖案；移除該些犧牲圖案，因此留下該些側壁圖案作為複數個第一硬遮罩圖案；藉由使用該些第一硬遮罩圖案作為一蝕刻遮罩來圖案化該硬遮罩層，因此形成複數個第二硬遮罩圖案；以及藉由使用該些第二硬遮罩圖案作為一蝕刻遮罩來圖案化該基材，因此形成複數個鰭片結構；其中每一該些第一犧牲圖案具有一頂端小於一底部的一錐形。
  2. 如請求項1所述之方法，其中該些犧牲圖案係由多晶矽製作。
  3. 如請求項2所述之方法，其中該些第一硬遮罩圖案係由氮化矽製作。
  4. 如請求項3所述之方法，其中該些第一硬遮罩圖案係相對於垂直於該基材之一上表面的方向傾斜。
  5. 一種製造半導體元件的方法，包含： 在一基材上方形成一第一硬遮罩層；在該第一硬遮罩層上方形成一犧牲層；在該犧牲層上方形成一第二硬遮罩層；藉由圖案化該第二硬遮罩層來形成複數個第一硬遮罩圖案；藉由使用該些第一硬遮罩圖案作為一蝕刻遮罩來圖案化該犧牲層以形成複數個犧牲圖案，每一該些犧牲圖案具有一錐形；在該些犧牲圖案的複數個側壁上形成複數個側壁圖案；移除該些犧牲圖案，因此留下該些側壁圖案作為複數個第二硬遮圖案；移除該些第二硬遮罩圖案的部分；在移除該第二硬遮罩的部分之後，藉由使用該些第二硬遮罩圖案的一餘留部分作為一蝕刻遮罩來圖案化該硬遮罩層，因此形成複數個第三硬遮罩圖案；以及藉由使用該些第三硬遮罩圖案作為一蝕刻遮罩來圖案化該基材，因此形成複數個鰭片結構。
  6. 如請求項5所述之方法，其中該第一硬遮罩層包含形成在該基材上的一第一層、形成於該第一層上且由不同於該第一層之材料所製造的一第二層、以及形成於該第二層上且由不同於該第二層之材料所製造的一第三層。
  7. 如請求項5所述之方法，其中：該些第二硬遮罩圖案包含來自對應至該些犧牲圖案中之一者被移除後的一第一圖案結構對，及無犧牲圖案存在於其之間的一第二圖案結構對；以及對應至該第一圖案結構對之該些鰭片結構的一寬度係不同於對應至該第二圖案結構對之該些鰭片結構的一寬度。
  8. 一種半導體元件，包含：一第一鰭式場效電晶體，包含一第一鰭片結構對與一第一閘極電極；以及一第二鰭式場效電晶體，包含一第二鰭片結構對與一第二閘極電極；其中該第一鰭片結構對的一寬度係以0.01奈米至0.1奈米不同於該第二鰭片結構對的一寬度。
  9. 如請求項8所述之半導體元件，其中來自該第一鰭片結構對之一頂端的介於該第一鰭片結構對的一空間的一深度D1係不同於來自該第二鰭片結構對之一頂端的介於該第二鰭片結構對的一空間的一深度D2。
  10. 如請求項8所述之半導體元件，其中該第一鰭片結構對與該第二鰭片結構對係藉由大於該第一鰭片結構對之間的一空間的一距離來分離。
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