TW202240698A - 半導體裝置的形成方法 - Google Patents

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Abstract

提供了一種形成半導體裝置的方法。該方法包含在半導體基板上方形成第一及第二半導體鰭片；在第一及第二半導體鰭片上方沉積第一隔離介電層，該第一隔離介電層在第一與第二半導體鰭片之間具有溝槽；沉積第二隔離介電層，該第二隔離介電層具有在第一隔離介電層的頂表面上方的第一部分及襯於溝槽的第二部分；執行化學機械研磨製程以移除第二隔離介電層的第一部分，同時留下第二隔離介電層的第二部分，以在第一與第二半導體鰭片之間形成隔離介電栓塞；及在形成隔離介電栓塞之後，在第一及第二半導體鰭片上方形成第一及第二磊晶結構。

Description

半導體裝置及其形成方法
無
隨著半導體行業不斷追求更高裝置密度、更高效能、及更低成本，出現了涉及製造及設計的問題。這些問題的一解決方案係開發一種鰭片狀場效電晶體（field effect transistor，FinFET）。FinFET包含在基板的主表面上以獨立方式形成的薄垂直「鰭片」。源極區、汲極區、及通道區在這個鰭片內界定。電晶體的閘極環繞鰭片的通道區。這個配置允許閘極自三個側面在通道中感應電流。因此，FinFET裝置具有更高的電流及減少的短通道效應之益處。隨著積體電路材料的技術進步，FinFET及其他金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）的尺寸逐漸減小。
無
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施方式、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包含第一特徵與第二特徵直接接觸地形成的實施方式，且亦可包含額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施方式。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施方式及/或配置之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或（多個）特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。設備可另外定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述符可類似地加以相應解釋。如本文中所使用，「大約」、「約」、「大致」、或「大體上」應通常指給定值或範圍之20%內、或10%內、或5%內。本文中給定之數量為近似值，從而意謂術語「大約」、「約」、「大致」、或「大體上」在且未明確陳述情況下可予以推斷。
鰭片可藉由任何適合的方法經圖案化。舉例而言，可使用一或多個光學微影術製程（包含雙重圖案化或多重圖案化製程）來圖案化鰭片。大體而言，雙重圖案化或多重圖案化製程結合了光學微影術與自對準製程，允許產生具有例如比使用單一、直接光學微影術製程可獲得的圖案的間距更小的圖案。舉例而言，在部分實施方式中，在基板上方形成犧牲層，且使用光學微影術製程進行圖案化。使用自對準製程沿著經圖案化犧牲層形成間隔物。接著移除犧牲層，且剩餘的間隔物接著可用於圖案化鰭片。
第1圖係根據本揭露的部分實施方式的在各個階段製造半導體裝置的方法M之流程圖。第2圖至第16B圖示出了根據本揭露的部分實施方式的在各個階段製造半導體裝置的方法M。方法M可包含步驟S1~S13。在步驟S1處，在基板上方形成經圖案化阻劑。在步驟S2處，蝕刻基板以形成半導體鰭片。在步驟S3處，沉積第一隔離介電層以圍繞半導體鰭片。在步驟S4處，在第一隔離介電層上方沉積第二隔離介電層。在步驟S5處，執行平坦化製程以移除第一隔離介電層及第二隔離介電層的多餘部分。在步驟S6處，第一隔離介電層經凹陷。在步驟S7處，在半導體鰭片上方沉積閘極介電層及閘電極層。在步驟S8處，閘極介電層及閘電極層經圖案化以形成閘極結構。在步驟S9處，在閘極結構的相對側壁上形成閘極間隔物。在步驟S10處，在半導體鰭片上方形成磊晶源極/汲極結構200。在步驟S11處，形成層間介電（interlayer dielectric，ILD）層。在步驟S12處，閘極結構由替換閘極結構替換。在步驟S13處，在ILD層中形成源極/汲極接觸。應理解，可在第1圖中所示的步驟S1~S13之前、期間、及之後提供額外步驟，且對於該方法的額外實施方式，可替換或消除下面描述的一些步驟。操作/製程的次序可互換。
參考第1圖及第2圖，方法100開始於步驟S1，其中在基板110上方形成經圖案化阻劑PR1。基板110可係半導體基板，諸如體半導體、絕緣體上半導體（semiconductor-on-insulator，SOI）基板、或類似者。基板110可係晶圓，諸如矽晶圓。總體上，SOI基板包含形成於絕緣體層上的半導體材料層。絕緣體層可係例如埋置氧化物（buried oxide，BOX）層、氧化矽層、或類似者。絕緣體層設置於基板、矽或玻璃基板上。亦可使用其它基板，諸如多層或梯度基板。在部分實施方式中，基板110的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦的化合物半導體；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP的合金半導體；或其組合物。
在部分實施方式中，在基板110上形成襯墊層120及遮罩層130。襯墊層120可係包含使用例如熱氧化製程形成的氧化矽的薄膜。襯墊層120可充當基板110與遮罩層130之間的黏合層。襯墊層120亦可充當用於蝕刻遮罩層130的蝕刻停止層。在部分實施方式中，遮罩層130由氮化矽形成，舉例而言，使用低壓化學氣相沉積（low-pressure chemical vapor deposition，LPCVD）或電漿增強化學氣相沉積（plasma enhanced chemical vapor deposition，PECVD）。
經圖案化阻劑PR1可係藉由適合的光學微影術製程在遮罩層130上方形成的光阻劑遮罩。舉例而言，光學微影術製程可包含在遮罩層130上方旋裝塗佈光阻劑層、以圖案化光曝光光阻劑層、執行曝光後烘烤製程、及顯影光阻劑層以形成經圖案化遮罩PM1。在部分實施方式中，光學微影術製程在經圖案化阻劑PR1中形成開口，以便露出遮罩層130的一些區域。
參考第1圖、第3A圖及第3B圖，其中第3B圖係第3A圖中沿線B-B截取的橫截面圖。方法100進行至步驟S2，其中蝕刻基板110以形成自基板110延伸的半導體鰭片112。在部分實施方式中，首先經由經圖案化阻劑PR1（參考第2圖）蝕刻遮罩層130及襯墊層120、露出下伏基板110。隨後，使用遮罩層130及襯墊層120作為蝕刻遮罩來蝕刻被露出的基板110，從而形成溝槽T1及T2。相鄰溝槽T1與T2之間的基板110的一部分可稱為半導體鰭片112。溝槽T1及T2可係大體平行於彼此的溝槽條。類似地，半導體鰭片112大體平行於彼此。在部分實施方式中，溝槽T2寬於溝槽T1，使得半導體鰭片112之間具有不同的節距。經圖案化阻劑PR1（參考第2圖）可在蝕刻製程期間經消耗，或在蝕刻製程之後藉由灰化或剝離製程來移除。
參考第1圖、第4A圖及第4B圖，其中第4B圖為第4A圖中沿線B-B截取的橫截面圖。方法100進行至步驟S3，其中在第3A圖及第3B圖的結構上方沉積第一隔離介電層140。第一隔離介電層140經共形沉積以圍繞半導體鰭片112且具有由半導體鰭片112產生的表面形貌。舉例而言，由於溝槽T1與T2之間的寬度差，第一隔離介電層140可充滿溝槽T1且排列溝槽T2，而在溝槽T2中留下未填充的溝槽140T。在部分實施方式中，第一隔離介電層140由氧化矽、氮化矽、氧氮化矽、或其他低k介電材料、類似物、或其組合物製成。在本實施方式中，可藉由原子層沉積製程，沉積第一隔離介電層140。在一些其它實施方式中，可藉由物理氣相沉積（physical vapor deposition，PVD）、化學氣相沉積、其它適合的共形沉積方法、或其組合，來沉積第一隔離介電層140。在部分實施方式中，第一隔離介電層140可具有多層結構，舉例而言，具有熱氧化物襯裡層及熱氧化物襯裡層上方的ALD沉積氧化物層。可藉由原子層沉積（atomic layer deposition，ALD）、化學氣相沉積（chemical vapor deposition，CVD）、其他適合的共形沉積方法、或其組合，來沉積第一隔離介電層140的多層。
參考第1圖、第5A圖及第5B圖，其中第5B圖係第5A圖中沿線B-B截取的橫截面圖。方法100進行至步驟S4，其中在第4A圖及第4B圖的結構上方沉積第二隔離介電層150。第二隔離介電層150可共形地沉積於第一隔離介電層140上方，且具有在第一隔離介電層140的頂表面上方的第一部分及排列第一隔離介電層140的溝槽140T的第二部分，從而具有與第一隔離介電層140共形的表面形貌。舉例而言，第二隔離介電層150可在第一隔離介電層140的溝槽140T中且在半導體鰭片112之間具有溝槽150T。第二隔離介電層150可包含不同於第一隔離介電層140的材料。舉例而言，第二隔離介電層150可包含高k介電質（例如，HfO x、ZrO x）、氧化矽、SiOC、SiN、SiOCN、SiCN、其他含有Si/O/C/N/H的材料、類似物、或其組合物。高k介電質可具有高介電常數，舉例而言，大於熱氧化矽之介電常數（~3.9）。在本實施方式中，可藉由原子層沉積製程，沉積第二隔離介電層150。在一些其他實施方式中，可藉由原子層沉積、化學氣相沉積、其他適合的共形沉積方法、或其組合，來沉積第二隔離介電層150。在部分實施方式中，第二隔離介電層150可具有多層結構，舉例而言，具有第一高k介電層及第一高k介電層上方的第二高k介電層。在部分實施方式中，可藉由原子層沉積、化學氣相沉積、其他適合的共形沉積方法、或其組合，來沉積第二隔離介電層150的多層。
參考第1圖及第6A圖及第6B圖，其中第6B圖係第6A圖中沿線B-B截取的橫截面圖。方法100進行至步驟S5，其中執行平坦化製程以移除半導體鰭片112的頂端（例如溝槽T1及T2外部）上方的第一隔離介電層140及第二隔離介電層150（參考第5A圖及第5B圖）的多餘部分。平坦化製程可係化學機械研磨（chemical mechanical polish，CMP）製程。在部分實施方式中，執行平坦化製程直至露出半導體鰭片112。舉例而言，平坦化製程亦可移除遮罩層130及襯墊層120（參考第5A圖及第5B圖），從而露出半導體鰭片112的頂端。在一些其他實施方式中，當露出遮罩層130（參考第5A圖及第5B圖）時，平坦化製程終止。在這些實施方式中，遮罩層130（參考第5A圖及第5B圖）可充當平坦化中之化學機械研磨停止層。若遮罩層130及襯墊層120（參考第5A圖及第5B圖）未藉由平坦化製程移除，則可在平坦化製程之後藉由適合的蝕刻製程移除遮罩層130及襯墊層120（參考第5A圖及第5B圖）。舉例而言，若遮罩層130（參考第5A圖及第5B圖）由氮化矽形成，則可藉由使用熱H3PO4的濕式製程移除，且若襯墊層120由氧化矽形成，則可使用稀釋氫氟酸（HF）移除。
在平坦化製程之後，第一隔離介電層140（參考第5A圖及第5B圖）的剩餘部分可稱為淺溝隔離（shallow trench isolation，STI）結構140'，且第二隔離介電層150（參考第5A圖及第5B圖）的剩餘部分可稱為隔離介電栓塞150'，其嵌入STI結構140'中且具有未填充溝槽150T。隔離介電栓塞150'具有U形橫截面。U形介電栓塞150'中之未填充溝槽150T具有150d的深度及150w的寬度。溝槽150T的深寬比（即，深度150d與寬度150w之比）足夠大，以防止隨後沉積的材料填充溝槽150T。因此，在後續沉積製程（例如虛設閘極材料沉積）之後，介電栓塞150'中之溝槽150T可保持未填充，從而允許減小寄生電容。在部分實施方式中，溝槽150T的深寬比在約1至約100的範圍內。
參考第1圖及第7A圖及第7B圖，其中第7B圖係第7A圖中沿線B-B截取的橫截面圖。方法100進行至步驟S6，舉例而言，藉由回蝕製程使STI結構140'（或第5A圖及第5B圖中之第一隔離介電層140）凹陷。回蝕製程將STI結構140'的頂表面降低至半導體鰭片112頂端之下的位置。在使STI結構140'凹陷之後，半導體鰭片112的一部分高於STI結構140'的頂表面，因此，半導體鰭片112的這部分突出於STI結構140'之上。蝕刻製程可包含乾式蝕刻、濕式蝕刻、或其組合。在部分實施方式中，蝕刻製程可使用在隔離介電栓塞150'與半導體鰭片112的材料之間顯示蝕刻選擇性的蝕刻劑，從而導致半導體鰭片112中之蝕刻量大於隔離介電栓塞150'中之蝕刻量。結果，在回蝕完成之後，隔離介電栓塞150'的頂端可不與半導體鰭片112的頂端齊平。舉例而言，隔離介電栓塞150'的頂端可高於半導體鰭片112的頂端。在部分實施方式中，蝕刻製程可使用在隔離介電栓塞150'與STI結構140'之間顯示蝕刻選擇性的蝕刻劑。換言之，隔離介電栓塞150'對回蝕製程可具有高於STI結構140'的抗蝕性，且在STI結構140'的凹陷期間不會被實質性地蝕刻。換而言之，回蝕製程以比蝕刻隔離介電栓塞150'更快的蝕刻速度蝕刻STI結構140'。舉例而言，在使STI結構140'凹陷之後，隔離介電栓塞150'的頂表面高於STI結構140'的經降低頂表面，因此隔離介電栓塞150'的這部分突出於STI結構140'上方。換言之，執行蝕刻製程以回蝕STI結構140'，使其低於半導體鰭片112的頂端及隔離介電栓塞150'的頂端。
參考第1圖、第8A及第8B圖，其中第8B圖係第8A圖中沿線B-B截取的橫截面圖。方法100進行至步驟S7，其中在基板110上方沉積閘極介電層160及閘電極層170。
在部分實施方式中，閘極介電層160形成於半導體鰭片112上方。在部分實施方式中，閘極介電層160可由適合的介電材料形成，諸如氧化矽、氧氮化矽、氮化矽、氧化物、含氮氧化物、氧化鋁、氧化鑭、氧化鉿、氧化鋯、氧氮化鉿、其組合物及/或類似物。在閘極介電層160包含氧化物的部分實施方式中，閘極介電層160可藉由熱氧化製程、CVD、其他適合的沉積方法、或類似者形成。
形成閘極介電層160之後，在閘極介電層160上方沉積閘電極層170。在部分實施方式中，閘電極層170可包含多晶矽（poly-Si）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物、或金屬。在部分實施方式中，閘電極層170包含含金屬材料，諸如TiN、TaN、TaC、CO、Ru、Al、其組合物、或其多層。虛設閘電極層170可藉由化學氣相沉積、物理氣相沉積（physical vapor deposition，PVD）、濺射沉積、或其它適於沉積導電材料的技術沉積。
在部分實施方式中，隔離介電栓塞150'的溝槽150T具有足夠大的深寬比，以防止閘極結構的材料（例如，閘極介電層160及閘電極層170的材料）填充溝槽150T。結果，閘極介電層160可密封未填充溝槽150T，從而在未填充溝槽150T中形成密封氣隙。在一些替代實施方式中，隔離介電栓塞150'的溝槽150T可填充有閘極結構的材料（例如，閘極介電層160及閘電極層170的材料）。
參考第1圖。方法100進行至步驟S8，其中根據部分實施方式，圖案化閘電極層170及閘極介電層160以形成閘極結構。舉例而言，經圖案化遮罩180形成於閘電極層170的一部分上方，如第9圖中所示。遮罩180可係硬遮罩，用於保護下伏虛設閘電極層170及閘極介電層160免受後續蝕刻製程的影響。經圖案化遮罩180可藉由一系列操作形成，包含沉積、光學微影術圖案化、及蝕刻製程。光學微影術圖案化製程可包含光阻劑塗佈（例如，旋裝塗佈）、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影光阻劑、沖洗、乾燥（例如，硬烘烤）、及/或其他適用製程。蝕刻製程可包含乾式蝕刻、濕式蝕刻、及/或其他蝕刻方法（例如，反應離子蝕刻）。
使用經圖案化遮罩180作為蝕刻遮罩，執行一或多個蝕刻製程以形成包覆半導體鰭片112的閘極結構DG，且在蝕刻之後移除經圖案化遮罩180。所得結構如第10圖中所示。藉由適合的蝕刻製程，各個閘極結構DG包含閘極介電質160'及閘極介電質160'上方的閘電極170'。閘電極170'及閘極介電質160'可分別自第9圖中之閘電極層170及閘極介電層160進行圖案化。閘極結構DG具有大體平行的縱軸，該縱軸大體垂直於半導體鰭片112的縱軸。在部分實施方式中，由閘極結構DG覆蓋的半導體鰭片112的部分可稱為半導體鰭片112的通道區。在部分實施方式中，將使用「後閘極」或替換閘極製程用替換閘極結構替換閘極結構DG，因此，閘極結構DG可稱為虛設閘極結構。
在本實施方式中，閘極結構DG可覆蓋隔離介電栓塞150'的溝槽150T的一部分，因此在隔離介電栓塞150'與閘極結構DG之間保留縫隙G1。在部分實施方式中，縫隙G1係任何固體材料的氣隙孔隙。在一些替代實施方式中，縫隙G1可部分或全部填充有上述一或多個製程期間沉積的一些介電材料。縫隙G1中之空氣或介電材料可具有低於隔離介電栓塞150'材料（例如，高k介電材料）的介電常數的介電常數，因此隔離介電栓塞150'中之氣隙G1有利於減小寄生電容。
參考第1圖、第11A圖及第11B圖，其中第11B圖為第11A圖中沿線B-B截取的橫截面圖。方法100進行至步驟S9，其中在閘極結構DG的相對側壁上形成閘極間隔物190。在部分實施方式中，閘極間隔物190可包含氧化矽、氮化矽、氧氮化矽、碳化矽、碳氮化矽、氧碳氮化矽、氧碳化矽、多孔介電材料、氫摻雜氧碳化矽（SiOC:H）、低k介電材料或其他適合的介電材料。閘極間隔物190可包含由不同介電材料製成的單層或多層結構。形成閘極間隔物190的方法包含使用例如化學氣相沉積、物理氣相沉積或原子層沉積在第10圖中所示的結構上毯覆形成介電層，接著執行諸如各向異性蝕刻的蝕刻製程以移除介電層的水平部分。閘極結構DG的側壁上的介電層的剩餘部分可用作閘極間隔物190。在部分實施方式中，閘極間隔物190可用於偏移後續形成的摻雜區，諸如源極/汲極區。閘極間隔物190可進一步用於設計或修改源極/汲極區輪廓。
參考第1圖及第12圖。方法100進行至步驟S10，其中磊晶源極/汲極結構200分別形成於未由閘極結構DG覆蓋的半導體鰭片112的部分上方。磊晶源極/汲極結構200可使用一或多個磊晶或磊晶的（epi）製程形成，使得可自半導體鰭片112的露出部分以結晶狀態磊晶生長Si特徵、SiGe特徵、磷化矽（silicon phosphate，SiP）特徵、碳化矽（SiC）特徵及/或其他適合特徵，因此，露出的半導體鰭片112由磊晶源極/汲極結構200包覆。
在本實施方式中，磊晶源極/汲極結構200可形成於未由閘極結構DG覆蓋的半導體鰭片112的部分上，而不會使未由閘極結構DG覆蓋的半導體鰭片112的部分凹陷。換言之，磊晶源極/汲極結構200之下的半導體鰭片112的部分的頂端可與由閘極結構DG覆蓋的半導體鰭片112的部分的頂端大體處於相同的高度。結果，在本實施方式中，磊晶源極/汲極結構200自半導體鰭片112的頂表面及側壁生長。在一些替代實施方式中，在形成磊晶源極/汲極結構200之前，未由閘極結構DG覆蓋的半導體鰭片112可經凹陷。藉由凹陷製程，回蝕未由閘極結構DG覆蓋的半導體鰭片112的部分的頂表面，使其低於由閘極結構DG覆蓋的半導體鰭片112的部分的頂表面。磊晶源極/汲極結構200可形成於半導體鰭片112的經凹陷部分上。
磊晶製程包含化學氣相沉積技術（例如，氣相磊晶（vapor-phase epitaxy，VPE）及/或超高真空化學氣相（ultra-high vacuum CVD，UHV-CVD））、分子束磊晶、及/或其他適合製程。磊晶製程可使用與半導體鰭片112的組合物（例如，矽、矽鍺、磷化矽、或類似物）相互作用的氣體及/或液體前驅物。磊晶源極/汲極結構200可經原位摻雜。摻雜種類包含p型摻雜劑，諸如硼或BF 2；n型摻雜劑，諸如磷或砷；及/或包含其組合物的其他適合的摻雜劑。若磊晶源極/汲極結構200未經原位摻雜，則執行第二佈植製程（即，接合面佈植製程）以摻雜磊晶源極/汲極結構200。可執行一或多個退火製程以活化磊晶源極/汲極結構200。退火製程包含快速熱退火（rapid thermal annealing，RTA）及/或雷射退火製程。
在部分實施方式中，一或多個磊晶條件（例如，磊晶生長持續時間、及/或磊晶生長中使用的氣體流速）的控制方式係，分別自相鄰半導體鰭片112（藉由溝槽T1彼此間隔開）生長的磊晶材料經合併。以這種方式，相鄰半導體鰭片112可由單一連續磊晶源極/汲極結構200包覆，這進而導致改善的源極/汲極接觸面積及降低的源極/汲極接觸電阻。
為了更好地說明，半導體鰭片112被標記為鰭片112a及112b，其中鰭片112a藉由溝槽T1彼此間隔開，鰭片112b藉由溝槽T1彼此間隔開，且相鄰於鰭片112b的鰭片112a中之一者藉由溝槽T2與相鄰於鰭片112a的鰭片112b中之一者間隔開。此外，鰭片112a上方的磊晶源極/汲極結構200被標記為磊晶源極/汲極結構200a，且鰭片112b上方的磊晶源極/汲極結構200被標記為磊晶源極/汲極結構200b。
為了達成低電阻，在磊晶製程期間，在半導體鰭片112a及112b上方生長的磊晶源極/汲極結構200a及200b的大小可增大。在沒有隔離介電栓塞150'的情況下，磊晶源極/汲極結構200a及200b可彼此接觸。舉例而言，分別自相鄰於鰭片112b的鰭片112a中之一者及相鄰於鰭片112a的鰭片112b中之一者生長的磊晶材料可合併。合併的磊晶源極/汲極結構200a及200b可形成單一連續磊晶結構，這對於一些積體電路來說可係不令人滿意的，舉例而言，在不同電壓下具有磊晶源極/汲極結構200a及200b。
在本揭露的部分實施方式中，當隔離介電栓塞150'位於鰭片112a與112b之間的溝槽T2中時，在磊晶製程期間，可藉由隔離介電栓塞150'將磊晶源極/汲極結構200a與磊晶源極/汲極結構200b間隔開。舉例而言，磊晶源極/汲極結構200a及200b與隔離介電栓塞150'的相對側接觸。磊晶生長於半導體鰭片112上的磊晶源極/汲極結構200a及200b的大小可在不相互接觸的情況下經放大，從而降低電阻。該配置可有益於一些積體電路，例如，在不同電壓下具有磊晶源極/汲極結構200a及200b。
參考第1圖及第13圖。方法100進行至步驟S11，其中在第12圖中所示的結構上形成層間介電（interlayer dielectric，ILD）層210。隨後，可選擇性地執行CMP製程，以移除ILD層210的多餘材料，從而露出閘極結構DG。CMP製程可將ILD層210的頂表面與閘極結構DG及閘極間隔物190的頂表面一起平坦化。在部分實施方式中，ILD層210可包含氧化矽、氮化矽、氧氮化矽、四乙氧基矽烷（TEOS）氧化物、磷矽玻璃（phosphosilicate glass， PSG）、硼磷矽玻璃（borophosphosilicate glass，BPSG）、低k介電材料、及/或其他適合的介電材料。低k介電材料的實例包含但不限於氟矽玻璃（fluorinated silica glass，FSG）、碳摻雜氧化矽、非晶態氟化碳、帕利烯、雙苯環丁烯（bis-benzocyclobutenes，BCB）或聚醯亞胺。ILD層210可使用例如CVD、ALD、旋裝玻璃（spin-on-glass，SOG）或其他適合的技術形成。
在部分實施方式中，接觸蝕刻停止層（contact etch stop layer，CESL）可選擇性地毯覆形成於第12圖中所示的結構上，接著在CESL層上方形成ILD層210。亦即，在磊晶源極/汲極結構200與ILD層210之間、STI結構140'與ILD層210之間、以及隔離介電栓塞150'與ILD層210之間存在CESL。CESL可包含不同於ILD層210的材料。CESL包含氮化矽、氧氮化矽或其他適合的材料。可使用例如電漿增強CVD、低壓CVD、ALD或其他適合技術來形成CESL。
在本實施方式中，ILD層210可覆蓋隔離介電栓塞150'的溝槽150T，因此在隔離介電栓塞150'與ILD層210之間保留縫隙G2。在部分實施方式中，縫隙G2係任何固體材料的氣隙孔隙。在一些替代實施方式中，縫隙G2可部分或全部填充有上述一或多個製程中沉積的一些介電材料。縫隙G2中之空氣或介電材料可具有低於隔離介電栓塞150'材料（例如，高k介電材料）的介電常數的介電常數，因此隔離介電栓塞150'中之縫隙G2的配置有利於達成低寄生電容。在部分實施方式中，縫隙G2可與閘極結構DG之下的縫隙G1（參考第10圖）氣態連通。換言之，隔離介電栓塞150'可具有縫隙，該縫隙有：閘極結構DG之下的部分（例如，第10圖中之縫隙G1）、閘極間隔物190之下的部分（參考第11A圖及第11B圖）、及ILD層210之下的部分（例如，縫隙G2）。
參考第1圖及第14A圖。方法100進行至步驟S12，其中閘極結構DG（參考第13圖）由替換閘極結構RG替換。在本實施方式中，至少移除閘極結構DG（參考第13圖）的閘電極170'，以在閘極間隔物190之間留下閘極溝槽GT，接著在閘極溝槽中形成替換閘極結構RG。在部分實施方式中，移除閘極結構DG（參考第13圖）的閘電極170'及閘極介電質160'，以在閘極間隔物190之間留下閘極溝槽GT，接著在閘極溝槽GT中形成替換閘極結構RG。替換閘極結構RG可包含閘極介電層220、功函數金屬層230、及填充金屬240。閘極結構RG的形成可包含將閘極介電層220沉積於ILD層210上方且沉積至閘極溝槽GT中，在閘極介電層220上方沉積功函數金屬層230，且用填充金屬240填充閘極溝槽。在沉積這些閘極材料之後，執行CMP製程以移除閘極溝槽外部的多餘閘極材料，從而形成閘極結構RG。
在部分實施方式中，閘極介電層220可包含介面層及介面層上方的高k閘極介電層。介面層可係氧化矽層。高k介電層可包含具有高介電常數（例如，大於熱氧化矽之介電常數（~3.9））的介電材料。舉例而言，高k介電層224可包含氧化鉿（HfO 2）。或者，高k介電層224可包含其他高k介電材料，諸如氧化矽鉿（HfSiO）、氧氮化矽鉿（HfSiON）、氧化鉭鉿（HfTaO）、氧化鈦鉿（HfTiO）、氧化鋯鉿（HfZrO）、氧化鑭（LAO）、氧化鋯（ZrO）、氧化鈦（TiO）、氧化鉭（Ta 2O 5）、氧化釔（Y 2O 3）、氧化鈦鍶（SrTiO 3，STO）、氧化鈦鋇（BaTiO 3，BTO）、氧化鋯鋇（BaZrO）、氧化鑭鉿（HfLaO）、氧化矽鑭（LaSiO）、氧化矽鋁（AlSiO）、氧化鋁（AL 2O 3）、氮化矽（Si 3N 4）、氧氮化矽（SiON）、及其組合物。
在部分實施方式中，功函數金屬層230包含功函數金屬，以為導電金屬提供適合的功函數。在部分實施方式中，功函數金屬層230可包含用於在基板110上形成n型電晶體的一或多種n型功函數金屬（N-金屬）。n型功函數金屬可示意性地包含但不限於鋁化鈦（TiAl）、氮化鋁鈦（TiAlN）、碳氮化鉭（TaCN）、鉿（Hf）、鋯（Zr）、鈦（Ti）、鉭（Ta）、鋁（Al）、金屬碳化物（例如，碳化鉿（HfC）、碳化鋯（ZrC）、碳化鈦（TiC）、碳化鋁（AlC））、鋁化物、及/或其他適合的材料。在替代實施方式中，功函數金屬層230可包含用於在基板110上形成p型電晶體的一或多個p型功函數金屬（P-金屬）。p型功函數金屬可示意性地包含但不限於氮化鈦（TiN）、氮化鎢（WN）、鎢（W）、釕（Ru），鈀（Pd）、鉑（Pt）、鈷（Co）、鎳（Ni）、導電金屬氧化物、及/或其他適合材料。在部分實施方式中，功函數金屬層230藉由ALD製程形成。填充金屬240可包含例如鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、TaC、TaSiN、TaCN、TiAlN、或其他適合材料。
第14B圖係第14A圖中沿線B'-B'截取的橫截面圖。在部分實施方式中，在閘極替換製程期間，移除閘極結構DG可使閘極溝槽GT露出隔離介電栓塞150'的頂端。在一些進一步的實施方式中，閘極溝槽GT可露出隔離介電栓塞150'的溝槽150T。閘極介電層220可經沉積以覆蓋隔離介電栓塞150'的頂端且密封溝槽150T，而不填充溝槽150T，因為溝槽150T具有高深寬比。因此，在閘極替換製程之後，可在隔離介電栓塞150'與閘極介電層220之間保留縫隙G1'。在部分實施方式中，縫隙G1'係任何固體材料的氣隙孔隙。在一些替代實施方式中，縫隙G1'可部分或全部填充有上述一或多個製程期間沉積的一些介電材料。縫隙G1'中之空氣或介電材料可具有低於隔離介電栓塞150'材料（例如，高k介電材料）的介電常數的介電常數，因此隔離介電栓塞150'中縫隙G1'的配置有利於達成低寄生電容。換言之，隔離介電栓塞150'可具有縫隙，該縫隙有：閘極介電層220之下的部分（例如，縫隙G1'）、閘極間隔物190之下的部分（參考第11A圖及第11B圖）、及ILD層210之下的部分（例如，第14A圖中之縫隙G2）。
參考第1圖及第15圖、第16A圖及第16B圖。第16B圖係沿第16A圖中線B-B截取的橫截面圖。方法100進行至步驟S13，其中源極/汲極接觸260形成於ILD層210中。在部分實施方式中，參考第15圖，穿過ILD層210形成接觸開口210O，以藉由使用適合的光學微影術及蝕刻技術來露出磊晶源極/汲極結構200。隨後，參考第16A圖及第16B圖，藉由使用矽化製程在磊晶源極/汲極結構200的露出的表面上形成矽化物層250，接著在磊晶源極/汲極結構200上方形成源極/汲極接觸260。可藉由在磊晶源極/汲極結構200的露出的表面上方沉積金屬層（例如，鎳層或鈷層）來執行矽化製程，對金屬層進行退火，使得金屬層與磊晶源極/汲極結構200中的矽（及鍺，若存在）反應，以形成矽化物層250（例如，矽化鎳或矽化鈷），接著移除未反應的金屬層。源極/汲極接觸260可藉由使用適合的沉積技術（例如，CVD、PVD、ALD、類似者或其組合）沉積一或多種金屬材料（例如，鎢、鈷、銅、類似物或其組合物）以填充接觸孔而形成，接著進行CMP製程，以移除接觸開口210O外部的多餘金屬材料。在本實施方式中，源極/汲極接觸260分別形成於磊晶源極/汲極結構200a及200b上方，且彼此隔離。
在本揭露的部分實施方式中，隔離介電栓塞150'沿平行於半導體鰭片112縱軸的第一方向在源極/汲極磊晶結構200a與200b之間延伸，且當在沿平行於閘極結構RG的縱軸的方向截取的橫截面上觀察時，隔離介電栓塞150'具有U形輪廓。在本實施方式中，隔離介電栓塞150'包含相鄰於磊晶源極/汲極結構200a的第一部分152及相鄰於磊晶源極/汲極結構200b的第二部分154。在部分實施方式中，隔離介電栓塞150'的第一部分152及第二部分154分別具有彼此面對的內側壁150S1及150S2。氣隙G2在隔離介電栓塞150'的第一部分152的內側壁150S1與第二部分154的內側壁150S2之間。在部分實施方式中，隔離介電栓塞150'進一步包含第三部分156，該第三部分156將第一部分152的底端連接至第二部分154的底端。
第17圖至第18圖示出了根據本揭露的部分實施方式的在各個階段製造半導體裝置的方法。第17圖係沿著與第11B圖相同的線截取的橫截面圖。參考第17圖，在部分實施方式中，隨著閘極間隔物190的形成（參考第11A圖及第11B圖），鰭片側壁間隔物190'可形成於半導體鰭片112的相對側壁上。形成閘極間隔物190及鰭片側壁間隔物190'的方法包含使用例如CVD、PVD或ALD在第10圖中所示的結構上毯覆形成介電層，接著執行諸如各向異性蝕刻的蝕刻製程以移除介電層的水平部分。在部分實施方式中，可執行蝕刻製程，使得介電層可在閘極結構DG的側壁及半導體鰭片112的側壁上具有剩餘部分。閘極結構DG的側壁上的介電層的剩餘部分可用作閘極間隔物190，且半導體鰭片112的側壁上的介電層的剩餘部分可稱為鰭片側壁間隔物190'。鰭片側壁間隔物190'亦可位於隔離介電栓塞150'的側壁上。鰭片側壁間隔物190'可沿半導體鰭片112的側壁、隔離介電栓塞150'的側壁、及STI結構140'的頂表面延伸，且因此在其中具有溝槽。在部分實施方式中，閘極間隔物190及鰭片側壁間隔物190'可包含氧化矽、氮化矽、氧氮化矽、碳化矽、碳氮化矽、氧碳氮化矽、氧碳化矽、多孔介電材料、氫摻雜氧碳化矽（SiOC:H），低k介電材料或其他適合的介電材料。閘極間隔物190及鰭片側壁間隔物190'可包含由不同介電材料製成的單層或多層結構。
參考第18圖，磊晶源極/汲極結構200分別形成於未由閘極結構DG覆蓋的半導體鰭片112的部分上方。在部分實施方式中，磊晶源極/汲極結構200可覆蓋鰭片側壁間隔物190'的頂端及其中之溝槽，因此，在鰭片側壁間隔物190'與磊晶源極/汲極結構200之間形成氣隙G3。本實施方式的其他細節類似於第2圖至第16B圖的實施方式中所示的細節，在此不再重複。
第19圖描繪了根據本揭露的部分實施方式的半導體裝置之橫截面圖。如第18圖中所示的實施方式，隔離介電栓塞150'位於寬溝槽T2中，且將溝槽T2相對側上的半導體鰭片112上的磊晶源極/汲極結構200彼此間隔開。在部分實施方式中，隔離介電栓塞150'可具有其中的縫隙G2。在部分實施方式中，鰭片側壁間隔物190'可位於半導體鰭片112的相對側上，且其中可具有氣隙G3。在部分實施方式中，150'中之氣隙G2可延伸至低於鰭片側壁間隔物190'底端的位置。在部分實施方式中，在接觸260上方形成接觸通孔CV，以建立至形成於其上的互連結構的導電路徑。接觸通孔CV可藉由蝕刻通路開口以露出接觸、且藉由使用適合的沉積技術（例如，CVD、PVD、ALD、類似者或其組合）沉積一或多種金屬材料（例如，鎢、鈷、銅、類似物或其組合物）以填充通路孔來形成，接著進行CMP製程，以移除通路開口外部的多餘金屬材料。本實施方式的其它細節類似於先前描述的實施方式，且在此不再重複。
第20圖至第21B圖係根據本揭露的部分實施方式的半導體裝置之示意圖。除了一些源極/汲極接觸260可延伸跨越隔離介電栓塞150'之外，本實施方式的半導體裝置類似於第2圖至第16B圖的實施方式中之半導體裝置。在本實施方式中，出於一些積體電路設計的需要，舉例而言，在電壓下具有磊晶源極/汲極結構200a及200b，源極/汲極接觸260可延伸跨越隔離介電栓塞150'，且將磊晶源極/汲極結構200a連接至磊晶源極/汲極結構200b。
參考第20圖，在本實施方式中，蝕刻接觸開口210O，以露出磊晶源極/汲極結構200a及200b。形成接觸開口210O可使接觸開口210O露出隔離介電栓塞150'的頂端。在一些進一步的實施方式中，接觸開口210O可露出隔離介電栓塞150'的溝槽150T。
接著參考第21A圖及第21B圖。第21B圖係沿第21A圖中線B-B截取的橫截面圖。矽化物層250及源極/汲極接觸260可形成於接觸開口210O中，以與磊晶源極/汲極結構200a及200b建立電連接。矽化物層250可覆蓋各自的源極/汲極結構200a及200b。在部分實施方式中，個別源極/汲極結構200a及200b上方的矽化物層250可彼此連接。在部分實施方式中，矽化物層250可係覆蓋源極/汲極結構200a及200b、隔離介電栓塞150'的頂端及其中的溝槽150T的矽化物層。因此，在形成源極/汲極接觸260及矽化物層250之後，隔離介電栓塞150'與矽化物層250之間或隔離介電栓塞150'與源極/汲極接觸260之間可保留縫隙G2'。舉例而言，矽化物層250及源極/汲極接觸260之組合可密封隔離介電栓塞150'中之縫隙G2'。在部分實施方式中，縫隙G2'係任何固體材料的氣隙孔隙。在一些替代實施方式中，縫隙G2'可部分或全部填充有上述一或多個製程期間沉積的一些介電材料。縫隙G2'中之空氣或介電材料可具有低於隔離介電栓塞150材料（例如，高k介電材料）的介電常數的介電常數，因此隔離介電栓塞150'中之縫隙G2'的配置有利於達成低電容。換言之，隔離介電栓塞150'可具有縫隙，該縫隙有：閘極介電層220之下的部分（例如，縫隙G1'）、閘極間隔物190之下的部分（參考第11A圖及第11B圖）、及源極/汲極接觸260之下的部分（例如，縫隙G2'）。
在部分實施方式中，在形成隔離介電栓塞150'之後執行的一或多個蝕刻製程可消耗隔離介電栓塞150'。舉例而言，蝕刻用於容納源極/汲極接觸260的接觸開口210O可消耗隔離介電栓塞150'。藉由蝕刻製程，隔離介電栓塞150'的頂表面可降低至半導體鰭片112頂端之下的位置。在部分實施方式中，參考第20圖，隔離介電栓塞150'的頂表面可降低至磊晶源極/汲極結構200最寬部分之下的位置。因此，隨後在接觸開口210O中形成的源極/汲極接觸260及矽化物層250可具有低於磊晶源極/汲極結構的最寬部分的部分。舉例而言，在接觸開口210O中形成的矽化物層250的底表面可低於磊晶源極/汲極結構200的最寬部分。在部分實施方式中，隔離介電栓塞150'的頂表面可高於磊晶源極/汲極結構的最寬部分的位置，且低於半導體鰭片112的頂端。在一些其他實施方式中，蝕刻製程（例如，蝕刻接觸開口210O）不會實質性地消耗隔離介電栓塞150'，從而隔離介電栓塞150'的頂表面可與半導體鰭片112的頂端大體齊平。本實施方式的其他細節類似於第2圖至第16B圖中所示的細節，且在此不再重複。
第22圖描繪了根據本揭露部分實施方式的半導體裝置之橫截面圖。如第21A圖及第21B圖中所示的實施方式，隔離介電栓塞150'位於寬溝槽T2中，且將溝槽T2的相對側上的鰭片112上的磊晶源極/汲極結構200彼此間隔開。在部分實施方式中，隔離介電栓塞150'可具有氣隙G2。在部分實施方式中，隔離介電栓塞150'的頂部（或矽化物層250的底表面）可低於磊晶源極/汲極結構200的最寬部分。在部分實施方式中，鰭片側壁間隔物190'可位於鰭片112的側面上，且其中可具有縫隙G3。本實施方式的其它細節類似於先前描述的實施方式，且在此不再重複。
第23圖至第27圖示出了根據本揭露的部分實施方式的在各個階段製造半導體裝置的方法。除了第27圖中形成的隔離介電栓塞150'可具有不對稱輪廓之外，本實施方式與第2圖至第16B圖的實施方式相似。
參考第23圖，沉積第一隔離介電層140以覆蓋鰭片112a及112b，鰭片112a與112b之間有溝槽140T。第一隔離介電層140的沉積可係ALD製程。在部分實施方式中，因為沉積產生的懸凸（overhang）輪廓，所以沉積製程可在溝槽T2的底部、鰭片112a的側壁、鰭片112b的側壁、及鰭片112a及112b的頂角上留下不同量的介電材料。在本實施方式中，在相同高度處，鰭片112a的側壁上的介電材料量可不同於鰭片112b的側壁上的介電材料量。舉例而言，在相同高度位準上，第一隔離介電層140在鰭片112a的側壁上具有厚度140W1且在鰭片112b的側壁上具有厚度140W2，且厚度140W2不同於厚度140W1。如圖中所示，在虛線L1指示的相同高度位準上，厚度140W2小於厚度140W1。在其他高度位準上，厚度140W2可等於或大於厚度140W1。因此，溝槽140T可具有不對稱輪廓。
在部分實施方式中，鰭片112a及112b的頂角上的介電材料量大於鰭片112a及112b的側壁上的介電材料量。舉例而言，如圖中所示，第一隔離介電層140在鰭片112a及112b的頂角上具有厚度140WC，且厚度140WC大於厚度140W1/140W2。此外，在本實施方式中，靠近鰭片112a及112b的側壁的下部部分的介電材料量大於鰭片112a及112b的側壁中間部分的介電材料量。因此，溝槽140T在其中間可能具有最大寬度。
參考第24圖，第二隔離介電層150沉積至溝槽140T中，因此具有對應於第一隔離介電層140的溝槽140T的不對稱輪廓。第二隔離介電層150的沉積可係ALD製程。
隨後，參考第25圖，執行平坦化製程以移除第一隔離介電層140及第二隔離介電層150（參考第24圖）的高於半導體鰭片112頂端（例如，溝槽T1及T2外部）的多餘部分。在平坦化製程之後，第一隔離介電層140（參考第24圖）的剩餘部分可稱為淺溝隔離（shallow trench isolation，STI）結構140'，且第二隔離介電層150（參考第24圖）的剩餘部分可稱為隔離介電栓塞150'。
在部分實施方式中，因為溝槽140T的不對稱輪廓，形成的隔離介電栓塞150'可具有相應的不對稱輪廓。舉例而言，隔離介電栓塞150'的面向鰭片112a的側壁150S3與隔離介電栓塞150'的面向鰭片112b的側壁150S4在垂直於基板110的隔離介電栓塞150'的中心軸周圍不對稱。在部分實施方式中，如上所述，隔離介電栓塞150'中具有溝槽150T。舉例而言，側壁150S3與側壁150S4在垂直於基板110的隔離介電栓塞150'的中心軸（指示為虛線L2）周圍不對稱。在部分實施方式中，隔離介電栓塞150'可在溝槽150T與鰭片112a之間具有部分152、且在溝槽150T與鰭片112b之間具有部分154，且在相同的高度位準上，部分152的厚度152W可不同於部分154的厚度154W。舉例而言，如圖中所示，在由虛線L1指示的相同高度位準上，厚度154W大於厚度152W。在其他高度位準上，厚度154W可等於或小於厚度154W。
在本實施方式中，因為溝槽140T在其中間具有最大寬度，所以隔離介電栓塞150'的中間部分MP比隔離介電栓塞150'的高於其中間部分MP的頂部部分TP寬，且比隔離介電栓塞150'的低於其中間部分MP的底部部分BP寬。
參考第26圖，STI結構140'藉由回蝕製程凹陷，使得半導體鰭片112及隔離介電栓塞150'突出於STI結構140'的頂表面。
參考第27圖，磊晶源極/汲極結構200a及200b分別形成於半導體鰭片112a及112b上方，且由隔離介電栓塞150'分開。在部分實施方式中，源極/汲極結構200的磊晶生長可對隔離介電栓塞150'的頂部部分施加力，使得隔離介電栓塞150'的頂部部分朝向彼此推動，這亦可導致隔離介電栓塞150'的狹窄頂部。舉例而言，磊晶源極/汲極結構200之間的隔離介電栓塞150'的頂部部分的寬度小於隔離介電栓塞150'頂部部分之下的隔離介電栓塞150'的中間部分的寬度。本實施方式的其他細節類似於第2圖至第16B圖中所示的細節，且在此不再重複。
第28圖至第32圖示出了根據本揭露的部分實施方式的在各個階段製造半導體裝置的方法。除了第32圖中形成的隔離介電栓塞150'可具有另一不對稱輪廓之外，本實施方式與第2圖至第16B圖的實施方式相似。
參考第28圖，沉積第一隔離介電層140以覆蓋鰭片112a及112b，鰭片112a與112b之間有溝槽140T。第一隔離介電層140的沉積可係ALD製程。如上所述，在部分實施方式中，因為沉積產生的懸凸輪廓，所以沉積製程可在溝槽T2的底部、鰭片112a的側壁、鰭片112b的側壁、以及鰭片112a及112b的頂角上沉積不同量的介電材料。舉例而言，在相同高度位準上，第一隔離介電層140在鰭片112a的側壁上具有厚度140W1且在鰭片112b的側壁上具有厚度140W2，且厚度140W2不同於厚度140W1。如圖中所示，在虛線L1指示的相同高度位準上，厚度140W2小於厚度140W1。在其他高度位準上，厚度140W2可等於或大於厚度140W1。因此，溝槽140T可具有不對稱輪廓。
在部分實施方式中，因為沉積產生的懸凸輪廓，鰭片112a及112b的頂角上的介電材料量大於鰭片112a及112b的側壁上的介電材料量。舉例而言，如圖中所示，第一隔離介電層140在鰭片112a及112b的頂角上具有厚度140WC，且厚度140WC小於厚度140W1/140W2。此外，在本實施方式中，靠近鰭片112a及112b的側壁下部部分的介電材料量小於靠近鰭片112a及112b的側壁中間部分的介電材料量。因此，溝槽140T在其底部處可具有最大寬度。
參考第29圖，第二隔離介電層150沉積於溝槽140T中，因此具有對應於第一隔離介電層140的溝槽140T的不對稱輪廓。第二隔離介電層150的沉積可係ALD製程。
隨後，參考第30圖，執行平坦化製程以移除第一隔離介電層140及第二隔離介電層150（參考第24圖）的高於半導體鰭片112的頂端（例如，溝槽T1及T2外部）的多餘部分。在平坦化製程之後，第一隔離介電層140（參考第24圖）的剩餘部分可稱為淺溝隔離（shallow trench isolation，STI）結構140'，且第二隔離介電層150（參考第24圖）的剩餘部分可稱為隔離介電栓塞150'。
在部分實施方式中，因為溝槽140T的不對稱輪廓，形成的隔離介電栓塞150'可具有相應的不對稱輪廓。舉例而言，隔離介電栓塞150'的面向鰭片112a的側壁150S3與隔離介電栓塞150'的面向鰭片112b的側壁150S4在垂直於基板110的隔離介電栓塞150'的中心軸周圍不對稱。在部分實施方式中，如上所述，隔離介電栓塞150'中具有溝槽150T。舉例而言，側壁150S3與側壁150S4在垂直於基板110的溝槽150T的中心軸（指示為虛線L2）周圍不對稱。在部分實施方式中，隔離介電栓塞150'可在溝槽150T與鰭片112a之間具有部分152，且在溝槽150T與鰭片112B之間具有部分154，且在相同的高度位準上，部分152的厚度152W可不同於部分154的厚度154W。舉例而言，如圖中所示，在虛線L1指示的相同高度位準上，厚度154W大於厚度152W。在其他高度位準上，厚度154W可等於或小於厚度154W。
在本實施方式中，因為溝槽140T在其底部處具有最大寬度，所以隔離介電栓塞150'具有寬底窄頂的形狀。在本實施方式中，隔離介電栓塞150'的寬度隨著接近隔離介電栓塞150'的底部而增大。
參考第31圖，STI結構140'藉由回蝕製程凹陷，使得半導體鰭片112及隔離介電栓塞150'突出於STI結構140'的頂表面。
參考第32圖，磊晶源極/汲極結構200a及200b分別形成於半導體鰭片112a及112b上方，且由隔離介電栓塞150'分開。在部分實施方式中，源極/汲極結構200的磊晶生長可在隔離介電栓塞150'的頂部部分施加力，使得隔離介電栓塞150'的頂部部分朝向彼此推動，這亦可形成隔離介電栓塞150'的形狀。舉例而言，在磊晶源極/汲極結構200之間的隔離介電栓塞150'的頂部部分的寬度小於隔離介電栓塞150'頂部部分之下的隔離介電栓塞150'的中間部分的寬度。本實施方式的其他細節類似於第2圖至第16B圖中所示的細節，且在此不再重複。
第33圖係根據本揭露的部分實施方式的半導體裝置的示意性橫截面圖。除了隔離介電栓塞150'沒有溝槽150T（參考第12圖）之外，本實施方式與第12圖的實施方式相似。在本實施方式中，在隔離介電栓塞150'（參考第2圖至第12圖）的製造期間，第二隔離介電層150（參考第5A圖及第5B圖）的沉積可填充溝槽T2，這進而將導致隔離介電栓塞150'填充溝槽T2。第二隔離介電層150（參考第5A圖及第5B圖）可藉由ALD、CVD、類似者、或其組合沉積。本實施方式的其他細節類似於第2圖至第12圖中所示的細節，且在此不再重複。
第34圖係根據本揭露的部分實施方式的半導體裝置的示意性橫截面圖。除了隔離介電栓塞150'沒有溝槽150T（參考第27圖）之外，本實施方式與第27圖的實施方式相似。在本實施方式中，在隔離介電栓塞150'（參考第23圖至第27圖）的製造製程期間，第二隔離介電層150（第24圖）的沉積可填充溝槽T2，從而所得隔離介電栓塞150'可填充溝槽T2。第二隔離介電層150（第24圖）可藉由ALD、CVD、類似者、或其組合沉積。本實施方式的其他細節類似於第23圖至第27圖中所示的細節，且在此不再重複。
第35圖係根據本揭露的部分實施方式的半導體裝置的示意性橫截面圖。除了隔離介電栓塞150'沒有溝槽150T（參考第32圖）之外，本實施方式與第32圖的實施方式相似。在本實施方式中，在隔離介電栓塞150'（參考第28圖至第32圖）的製造期間，第二隔離介電層150（第29圖）的沉積可填充溝槽T2，這進而將導致隔離介電栓塞150'填充溝槽T2。第二隔離介電層150（第29圖）可藉由ALD、CVD、類似者、或其組合沉積。本實施方式的其他細節類似於第28圖至第32圖中所示的細節，且在此不再重複。
基於上述討論，可看出本揭露提供了優點。然而，應理解，其他實施方式可提供額外的優點，並非所有的優點都必須在本文揭示，且沒有特定的優點需要用於所有的實施方式。一個優點係，藉由在兩個半導體鰭片之間形成隔離介電栓塞，可在不彼此接觸的情況下擴大磊晶生長於半導體鰭片上的源極/汲極結構的大小，從而降低電阻。另一優點係，可在隔離介電栓塞中密封氣隙，從而實現低電容。經由該配置，可製作出具有低阻容（resistance capacitance，RC）的積體電路結構。
根據本揭露的部分實施方式，提供了一種用於形成半導體裝置的方法。該方法包含在半導體基板上方形成第一半導體鰭片及第二半導體鰭片；在第一半導體鰭片及第二半導體鰭片上方沉積第一隔離介電層，該第一隔離介電層在第一半導體鰭片與第二半導體鰭片之間具有溝槽；沉積第二隔離介電層，該第二隔離介電層具有在第一隔離介電層的頂表面上方的第一部分及襯於第一隔離介電層的溝槽的第二部分；執行化學機械研磨（chemical mechanical polish，CMP）製程以移除第二隔離介電層的第一部分，同時留下第二隔離介電層的第二部分，以在第一半導體鰭片與第二半導體鰭片之間形成隔離介電栓塞；及在形成隔離介電栓塞之後，在第一半導體鰭片上方形成第一磊晶結構，且在第二半導體鰭片上方形成第二磊晶結構。
根據本揭露的部分實施方式，提供了一種形成半導體裝置的方法。該方法包含在半導體基板上方形成至少一第一半導體鰭片及至少一第二半導體鰭片；在半導體基板上方沉積隔離介電層；在隔離介電層上方形成隔離介電栓塞，其中隔離介電栓塞嵌入隔離介電層中；回蝕隔離介電層至隔離介電栓塞的頂表面之下的位置；及在第一半導體鰭片上方形成第一磊晶結構且在第二半導體鰭片上方形成第二磊晶結構，其中第一磊晶結構藉由隔離介電栓塞與第二磊晶結構間隔開。
根據本揭露的部分實施方式，提供了一種半導體裝置。該半導體裝置包含半導體基板、第一半導體鰭片、第二半導體鰭片、閘極結構、第一源極/汲極磊晶結構、第二源極/汲極磊晶結構、及隔離介電栓塞。第一半導體鰭片及第二半導體鰭片自半導體基板延伸。閘極結構延伸跨越第一半導體鰭片及第二半導體鰭片。第一源極/汲極磊晶結構在第一半導體鰭片上方。第二源極/汲極磊晶結構在第二半導體鰭片上方。隔離介電栓塞沿平行於第一半導體鰭片及第二半導體鰭片的縱軸的第一方向在第一源極/汲極磊晶結構之第一者與第二源極/汲極磊晶結構之第一者之間延伸。當沿著平行於閘極結構的縱軸的第二方向截取的橫截面觀察時，隔離介電栓塞具有U形輪廓。
前述內容概述若干實施方式的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施方式之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
110:基板 112:半導體鰭片 112A:鰭片 112B:鰭片 120:襯墊層 130:遮罩層 140:第一隔離介電層 140T:溝槽 140W1~2:厚度 140WC:厚度 140':STI結構 150:第二隔離介電層 150D:深度 150S1~2:內側壁 150S3~4:側壁 150T:溝槽 150W:寬度 150':隔離介電栓塞 152:第一部分 152W:厚度 154:第二部分 154W:厚度 156:第三部分 160:閘極介電層 160':閘極介電質 170:閘電極層 170':閘電極 180:經圖案化遮罩 190:閘極間隔物 190':鰭片側壁間隔物 200:磊晶源極/汲極結構 200A:磊晶源極/汲極結構 200B:磊晶源極/汲極結構 210:ILD層 210O:接觸開口 220:閘極介電層 230:功函數金屬層 240:填充金屬 250:矽化物層 260:源極/汲極接觸 B-B:線 B'-B':線 BP:底部部分 CV:接觸通孔 DG:閘極結構 G1:縫隙 G1':縫隙 G2':縫隙 G2:縫隙 G3:氣隙 GT:閘極溝槽 L1~2:虛線 M:方法 MP:中間部分 PR1:經圖案化阻劑 RG:閘極結構 S1~13:步驟 T1:溝槽 T2:溝槽 TP:頂部部分
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖係根據本揭露的部分實施方式的在各個階段製造半導體裝置的方法之流程圖。 第2圖至第16B圖示出了根據本揭露的部分實施方式的在各個階段製造半導體裝置的方法。 第17圖至第18圖示出了根據本揭露的部分實施方式的在各個階段製造半導體裝置的方法。 第19圖描繪了根據本揭露的部分實施方式的半導體裝置之橫截面圖。 第20圖至第21B圖示出了根據本揭露的部分實施方式的在各個階段製造半導體裝置的方法。 第22圖描繪了根據本揭露的部分實施方式的半導體裝置之橫截面圖。 第23圖至第27圖示出了根據本揭露的部分實施方式的在各個階段製造半導體裝置的方法。 第28圖至第32圖示出了根據本揭露的部分實施方式的在各個階段製造半導體裝置的方法。 第33圖係根據本揭露的部分實施方式的半導體裝置之示意性橫截面圖。 第34圖係根據本揭露的部分實施方式的半導體裝置之示意性橫截面圖。 第35圖係根據本揭露的部分實施方式的半導體裝置之示意性橫截面圖。
110:基板
112:半導體鰭片
140':STI結構
150':隔離介電栓塞
190:閘極間隔物
200:磊晶源極/汲極結構
210:ILD層
210O:接觸開口
220:閘極介電層
230:功函數金屬層
240:填充金屬
250:矽化物層
260:源極/汲極接觸
B-B:線
G2:縫隙
RG:閘極結構
T1:溝槽
T2:溝槽

Claims (20)

  1. 一種形成一半導體裝置的方法，包含： 在一半導體基板上方形成一第一半導體鰭片及一第二半導體鰭片； 在該第一半導體鰭片及該第二半導體鰭片上方沉積一第一隔離介電層，該第一隔離介電層在該第一半導體鰭片與該第二半導體鰭片之間具有一溝槽； 沉積一第二隔離介電層，該第二隔離介電層具有在該第一隔離介電層的一頂表面上方的一第一部分及襯於該第一隔離介電層的該溝槽的一第二部分； 執行一化學機械研磨製程以移除該第二隔離介電層的該第一部分，同時留下該第二隔離介電層的該第二部分，以在該第一半導體鰭片與該第二半導體鰭片之間形成一隔離介電栓塞；及 在形成該隔離介電栓塞之後，在該第一半導體鰭片上方形成一第一磊晶結構，且在該第二半導體鰭片上方形成一第二磊晶結構。
  2. 如請求項1所述之方法，其中沉積該第二隔離介電層經執行，使得該第二隔離介電層在該第一半導體鰭片與該第二半導體鰭片之間具有一溝槽。
  3. 如請求項1所述之方法，其中該化學機械研磨製程經執行，直至露出該第一半導體鰭片及該第二半導體鰭片為止。
  4. 如請求項1所述之方法，其中該化學機械研磨製程進一步移除該第一半導體鰭片及該第二半導體鰭片上方的該第一隔離介電層的一部分。
  5. 如請求項1所述之方法，更包含： 在執行該化學機械研磨製程之後，回蝕該第一隔離介電層，使其降低至該第一半導體鰭片及該第二半導體鰭片的複數個頂端以及該隔離介電栓塞的一頂端之下。
  6. 如請求項5所述之方法，其中該回蝕製程以比蝕刻該隔離介電栓塞更快的一蝕刻速度蝕刻該第一隔離介電層。
  7. 如請求項1所述之方法，其中形成該第一磊晶結構及該第二磊晶結構經執行使得該第一磊晶結構及該第二磊晶結構與該隔離介電栓塞的相對側接觸。
  8. 如請求項1所述之方法，更包含： 分別在該第一磊晶結構及該第二磊晶結構上方形成一第一接觸及一第二接觸。
  9. 如請求項1所述之方法，更包含： 在該第一磊晶結構及該第二磊晶結構上方形成一接觸，其中該接觸延伸跨越該隔離介電栓塞。
  10. 如請求項9所述之方法，其中形成該接觸經執行使得該隔離介電栓塞中一氣隙由該接觸密封。
  11. 如請求項1所述之方法，更包含： 在該第一磊晶結構及該第二磊晶結構以及該隔離介電栓塞上方沉積一層間介電層，其中該層間介電層密封該隔離介電栓塞中之一氣隙。
  12. 一種形成一半導體裝置的方法，包含： 在一半導體基板上方形成至少一第一半導體鰭片及至少一第二半導體鰭片； 在該半導體基板上方沉積一隔離介電層； 在該隔離介電層上方形成一隔離介電栓塞，其中該隔離介電栓塞嵌入該隔離介電層中； 回蝕該隔離介電層至該隔離電介電栓塞的一頂表面之下的一位置；及 在該第一半導體鰭片上方形成一第一磊晶結構，且在該第二半導體鰭片上方形成一第二磊晶結構，其中該第一磊晶結構藉由該隔離介電栓塞與該第二磊晶結構間隔開。
  13. 如請求項12所述之方法，更包含： 在回蝕該隔離介電層之後，在該第一半導體鰭片及該第二半導體鰭片以及該隔離電介電栓塞上方形成一閘極結構。
  14. 如請求項13所述之方法，其中形成該閘極結構經執行使得在該隔離介電栓塞與該閘極結構之間保持一氣隙。
  15. 如請求項12所述之方法，其中該隔離介電層藉由一原子層沉積製程來沉積。
  16. 如請求項12所述之方法，其中形成該第一磊晶結構及該第二磊晶結構經執行使得該第一磊晶結構形成於複數個第一半導體鰭片上方。
  17. 如請求項16所述之方法，其中形成該第一磊晶結構及該第二磊晶結構經執行使得該第二磊晶結構形成於複數個第二半導體鰭片上方。
  18. 一種半導體裝置，包含： 一半導體基板； 自該半導體基板延伸的一第一半導體鰭片及一第二半導體鰭片； 延伸跨越該第一半導體鰭片及該第二半導體鰭片的一閘極結構； 在該第一半導體鰭片上方的複數個第一源極/汲極磊晶結構； 在該第二半導體鰭片上方的複數個第二源極/汲極磊晶結構；及 沿平行於該第一半導體鰭片及該第二半導體鰭片的複數個縱軸的一第一方向，在該些第一源極/汲極磊晶結構中之一第一者與該些第二源極/汲極磊晶結構中之一第一者之間延伸的一隔離介電栓塞，當沿著平行於該閘極結構的一縱軸的一第二方向截取的一橫截面觀察時，該隔離介電栓塞具有一U形輪廓。
  19. 如請求項18所述之半導體裝置，其中該隔離介電栓塞具有一氣隙，該氣隙至少部分由該閘極結構密封。
  20. 如請求項18所述之半導體裝置，更包含在該些第一源極/汲極磊晶結構及該些第二源極/汲極磊晶結構上方的一介電層，其中該隔離介電栓塞具有一氣隙，該氣隙至少部分由該介電層密封。
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