CN114864491A - 半导体装置及其形成方法 - Google Patents

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Abstract

提供了一种半导体装置及其形成方法。该方法包含在半导体基板上方形成第一半导体鳍片及第二半导体鳍片；在第一半导体鳍片及第二半导体鳍片上方沉积第一隔离介电层，该第一隔离介电层在第一半导体鳍片与第二半导体鳍片之间具有沟槽；沉积第二隔离介电层，该第二隔离介电层具有在第一隔离介电层的顶表面上方的第一部分及衬于第一隔离介电层的沟槽的第二部分；执行化学机械研磨制程以移除第二隔离介电层的第一部分，同时留下第二隔离介电层的第二部分，以在第一半导体鳍片与第二半导体鳍片之间形成隔离介电栓塞；及在形成隔离介电栓塞之后，在第一半导体鳍片及第二半导体鳍片上方形成第一磊晶结构及第二磊晶结构。

Description

半导体装置及其形成方法
技术领域
本揭露是关于半导体装置及其形成方法。
背景技术
随着半导体行业不断追求更高装置密度、更高效能、及更低成本，出现了涉及制造及设计的问题。这些问题的一解决方案是开发一种鳍片状场效晶体管(field effecttransistor，FinFET)。FinFET包含在基板的主表面上以独立方式形成的薄垂直“鳍片”。源极区、漏极区、及通道区在这个鳍片内界定。晶体管的栅极环绕鳍片的通道区。这个配置允许栅极自三个侧面在通道中感应电流。因此，FinFET装置具有更高的电流及减少的短通道效应的益处。随着集成电路材料的技术进步，FinFET及其他金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor，MOSFET)的尺寸逐渐减小。
发明内容
根据本揭露的部分实施方式，提供了一种用于形成半导体装置的方法。该方法包含在半导体基板上方形成第一半导体鳍片及第二半导体鳍片；在第一半导体鳍片及第二半导体鳍片上方沉积第一隔离介电层，该第一隔离介电层在第一半导体鳍片与第二半导体鳍片之间具有沟槽；沉积第二隔离介电层，该第二隔离介电层具有在第一隔离介电层的顶表面上方的第一部分及衬于第一隔离介电层的沟槽的第二部分；执行化学机械研磨制程以移除第二隔离介电层的第一部分，同时留下第二隔离介电层的第二部分，以在第一半导体鳍片与第二半导体鳍片之间形成隔离介电栓塞；及在形成隔离介电栓塞之后，在第一半导体鳍片上方形成第一磊晶结构，且在第二半导体鳍片上方形成第二磊晶结构。
根据本揭露的部分实施方式，提供了一种形成半导体装置的方法。该方法包含在半导体基板上方形成至少一第一半导体鳍片及至少一第二半导体鳍片；在半导体基板上方沉积隔离介电层；在隔离介电层上方形成隔离介电栓塞，其中隔离介电栓塞嵌入隔离介电层中；回蚀隔离介电层至隔离介电栓塞的顶表面之下的位置；及在第一半导体鳍片上方形成第一磊晶结构且在第二半导体鳍片上方形成第二磊晶结构，其中第一磊晶结构通过隔离介电栓塞与第二磊晶结构间隔开。
根据本揭露的部分实施方式，提供了一种半导体装置。该半导体装置包含半导体基板、第一半导体鳍片、第二半导体鳍片、栅极结构、第一源极/漏极磊晶结构、第二源极/漏极磊晶结构、及隔离介电栓塞。第一半导体鳍片及第二半导体鳍片自半导体基板延伸。栅极结构延伸跨越第一半导体鳍片及第二半导体鳍片。第一源极/漏极磊晶结构在第一半导体鳍片上方。第二源极/漏极磊晶结构在第二半导体鳍片上方。隔离介电栓塞沿平行于第一半导体鳍片及第二半导体鳍片的纵轴的第一方向在第一源极/漏极磊晶结构的第一者与第二源极/漏极磊晶结构的第一者之间延伸。当沿着平行于栅极结构的纵轴的第二方向截取的横截面观察时，隔离介电栓塞具有U形轮廓。
附图说明
本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
图1是根据本揭露的部分实施方式的在各个阶段制造半导体装置的方法的流程图；
图2至图16B示出了根据本揭露的部分实施方式的在各个阶段制造半导体装置的方法；
图17至图18示出了根据本揭露的部分实施方式的在各个阶段制造半导体装置的方法；
图19描绘了根据本揭露的部分实施方式的半导体装置的横截面图；
图20至图21B示出了根据本揭露的部分实施方式的在各个阶段制造半导体装置的方法；
图22描绘了根据本揭露的部分实施方式的半导体装置的横截面图；
图23至图27示出了根据本揭露的部分实施方式的在各个阶段制造半导体装置的方法；
图28至图32示出了根据本揭露的部分实施方式的在各个阶段制造半导体装置的方法；
图33是根据本揭露的部分实施方式的半导体装置的示意性横截面图；
图34是根据本揭露的部分实施方式的半导体装置的示意性横截面图；
图35是根据本揭露的部分实施方式的半导体装置的示意性横截面图。
【符号说明】
110:基板
112:半导体鳍片
112A:鳍片
112B:鳍片
120:衬垫层
130:遮罩层
140:第一隔离介电层
140T:沟槽
140W1～2:厚度
140WC:厚度
140':STI结构
150:第二隔离介电层
150D:深度
150S1～2:内侧壁
150S3～4:侧壁
150T:沟槽
150W:宽度
150':隔离介电栓塞
152:第一部分
152W:厚度
154:第二部分
154W:厚度
156:第三部分
160:栅极介电层
160':栅极介电质
170:栅电极层
170':栅电极
180:经图案化遮罩
190:栅极间隔物
190':鳍片侧壁间隔物
200:磊晶源极/漏极结构
200A:磊晶源极/漏极结构
200B:磊晶源极/漏极结构
210:ILD层
210O:接触开口
220:栅极介电层
230:功函数金属层
240:填充金属
250:硅化物层
260:源极/漏极接触
B-B:线
B'-B':线
BP:底部部分
CV:接触通孔
DG:栅极结构
G1:缝隙
G1':缝隙
G2':缝隙
G2:缝隙
G3:气隙
GT:栅极沟槽
L1～2:虚线
M:方法
MP:中间部分
PR1:经图案化阻剂
RG:栅极结构
S1～13:步骤
T1:沟槽
T2:沟槽
TP:顶部部分
具体实施方式
以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施方式、或实例。下文描述组件及配置的特定实例以简化本揭露。当然，这些仅为实例且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包含第一特征与第二特征直接接触地形成的实施方式，且亦可包含额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施方式。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身且不指明所论述的各种实施方式及/或配置之间的关系。
此外，为了便于描述，在本文中可使用空间相对术语，诸如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”及类似者，来描述诸图中图示的一个元件或特征与另一(多个)元件或(多个)特征的关系。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的装置在使用或操作时的不同定向。设备可另外定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。如本文中所使用，“大约”、“约”、“大致”、或“大体上”应通常指给定值或范围的20％内、或10％内、或5％内。本文中给定的数量为近似值，从而意谓术语“大约”、“约”、“大致”、或“大体上”在且未明确陈述情况下可予以推断。
鳍片可通过任何适合的方法经图案化。举例而言，可使用一或多个光学微影术制程(包含双重图案化或多重图案化制程)来图案化鳍片。大体而言，双重图案化或多重图案化制程结合了光学微影术与自对准制程，允许产生具有例如比使用单一、直接光学微影术制程可获得的图案的间距更小的图案。举例而言，在部分实施方式中，在基板上方形成牺牲层，且使用光学微影术制程进行图案化。使用自对准制程沿着经图案化牺牲层形成间隔物。接着移除牺牲层，且剩余的间隔物接着可用于图案化鳍片。
图1是根据本揭露的部分实施方式的在各个阶段制造半导体装置的方法M的流程图。图2至图16B示出了根据本揭露的部分实施方式的在各个阶段制造半导体装置的方法M。方法M可包含步骤S1～S13。在步骤S1处，在基板上方形成经图案化阻剂。在步骤S2处，蚀刻基板以形成半导体鳍片。在步骤S3处，沉积第一隔离介电层以围绕半导体鳍片。在步骤S4处，在第一隔离介电层上方沉积第二隔离介电层。在步骤S5处，执行平坦化制程以移除第一隔离介电层及第二隔离介电层的多余部分。在步骤S6处，第一隔离介电层经凹陷。在步骤S7处，在半导体鳍片上方沉积栅极介电层及栅电极层。在步骤S8处，栅极介电层及栅电极层经图案化以形成栅极结构。在步骤S9处，在栅极结构的相对侧壁上形成栅极间隔物。在步骤S10处，在半导体鳍片上方形成磊晶源极/漏极结构200。在步骤S11处，形成层间介电(interlayer dielectric，ILD)层。在步骤S12处，栅极结构由替换栅极结构替换。在步骤S13处，在ILD层中形成源极/漏极接触。应理解，可在图1中所示的步骤S1～S13之前、期间、及之后提供额外步骤，且对于该方法的额外实施方式，可替换或消除下面描述的一些步骤。操作/制程的次序可互换。
参考图1及图2，方法100开始于步骤S1，其中在基板110上方形成经图案化阻剂PR1。基板110可是半导体基板，诸如体半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)基板、或类似者。基板110可是晶圆，诸如硅晶圆。总体上，SOI基板包含形成于绝缘体层上的半导体材料层。绝缘体层可是例如埋置氧化物(buried oxide，BOX)层、氧化硅层、或类似者。绝缘体层设置于基板、硅或玻璃基板上。亦可使用其它基板，诸如多层或梯度基板。在部分实施方式中，基板110的半导体材料可包含硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟的化合物半导体；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP的合金半导体；或其组合物。
在部分实施方式中，在基板110上形成衬垫层120及遮罩层130。衬垫层120可是包含使用例如热氧化制程形成的氧化硅的薄膜。衬垫层120可充当基板110与遮罩层130之间的粘合层。衬垫层120亦可充当用于蚀刻遮罩层130的蚀刻停止层。在部分实施方式中，遮罩层130由氮化硅形成，举例而言，使用低压化学气相沉积(low-pressure chemical vapordeposition，LPCVD)或电浆增强化学气相沉积(plasma enhanced chemical vapordeposition，PECVD)。
经图案化阻剂PR1可是通过适合的光学微影术制程在遮罩层130上方形成的光阻剂遮罩。举例而言，光学微影术制程可包含在遮罩层130上方旋装涂布光阻剂层、以图案化光曝光光阻剂层、执行曝光后烘烤制程、及显影光阻剂层以形成经图案化遮罩PM1。在部分实施方式中，光学微影术制程在经图案化阻剂PR1中形成开口，以便露出遮罩层130的一些区域。
参考图1、图3A及图3B，其中图3B是图3A中沿线B-B截取的横截面图。方法100进行至步骤S2，其中蚀刻基板110以形成自基板110延伸的半导体鳍片112。在部分实施方式中，首先经由经图案化阻剂PR1(参考图2)蚀刻遮罩层130及衬垫层120、露出下伏基板110。随后，使用遮罩层130及衬垫层120作为蚀刻遮罩来蚀刻被露出的基板110，从而形成沟槽T1及T2。相邻沟槽T1与T2之间的基板110的一部分可称为半导体鳍片112。沟槽T1及T2可是大体平行于彼此的沟槽条。类似地，半导体鳍片112大体平行于彼此。在部分实施方式中，沟槽T2宽于沟槽T1，使得半导体鳍片112之间具有不同的节距。经图案化阻剂PR1(参考图2)可在蚀刻制程期间经消耗，或在蚀刻制程之后通过灰化或剥离制程来移除。
参考图1、图4A及图4B，其中图4B为图4A中沿线B-B截取的横截面图。方法100进行至步骤S3，其中在图3A及图3B的结构上方沉积第一隔离介电层140。第一隔离介电层140经共形沉积以围绕半导体鳍片112且具有由半导体鳍片112产生的表面形貌。举例而言，由于沟槽T1与T2之间的宽度差，第一隔离介电层140可充满沟槽T1且排列沟槽T2，而在沟槽T2中留下未填充的沟槽140T。在部分实施方式中，第一隔离介电层140由氧化硅、氮化硅、氧氮化硅、或其他低k介电材料、类似物、或其组合物制成。在本实施方式中，可通过原子层沉积制程，沉积第一隔离介电层140。在一些其它实施方式中，可通过物理气相沉积(physicalvapor deposition，PVD)、化学气相沉积、其它适合的共形沉积方法、或其组合，来沉积第一隔离介电层140。在部分实施方式中，第一隔离介电层140可具有多层结构，举例而言，具有热氧化物衬里层及热氧化物衬里层上方的ALD沉积氧化物层。可通过原子层沉积(atomiclayer deposition，ALD)、化学气相沉积(chemical vapor deposition，CVD)、其他适合的共形沉积方法、或其组合，来沉积第一隔离介电层140的多层。
参考图1、图5A及图5B，其中图5B是图5A中沿线B-B截取的横截面图。方法100进行至步骤S4，其中在图4A及图4B的结构上方沉积第二隔离介电层150。第二隔离介电层150可共形地沉积于第一隔离介电层140上方，且具有在第一隔离介电层140的顶表面上方的第一部分及排列第一隔离介电层140的沟槽140T的第二部分，从而具有与第一隔离介电层140共形的表面形貌。举例而言，第二隔离介电层150可在第一隔离介电层140的沟槽140T中且在半导体鳍片112之间具有沟槽150T。第二隔离介电层150可包含不同于第一隔离介电层140的材料。举例而言，第二隔离介电层150可包含高k介电质(例如，HfOx、ZrOx)、氧化硅、SiOC、SiN、SiOCN、SiCN、其他含有Si/O/C/N/H的材料、类似物、或其组合物。高k介电质可具有高介电常数，举例而言，大于热氧化硅的介电常数(～3.9)。在本实施方式中，可通过原子层沉积制程，沉积第二隔离介电层150。在一些其他实施方式中，可通过原子层沉积、化学气相沉积、其他适合的共形沉积方法、或其组合，来沉积第二隔离介电层150。在部分实施方式中，第二隔离介电层150可具有多层结构，举例而言，具有第一高k介电层及第一高k介电层上方的第二高k介电层。在部分实施方式中，可通过原子层沉积、化学气相沉积、其他适合的共形沉积方法、或其组合，来沉积第二隔离介电层150的多层。
参考图1及图6A及图6B，其中图6B是图6A中沿线B-B截取的横截面图。方法100进行至步骤S5，其中执行平坦化制程以移除半导体鳍片112的顶端(例如沟槽T1及T2外部)上方的第一隔离介电层140及第二隔离介电层150(参考图5A及图5B)的多余部分。平坦化制程可是化学机械研磨(chemical mechanical polish，CMP)制程。在部分实施方式中，执行平坦化制程直至露出半导体鳍片112。举例而言，平坦化制程亦可移除遮罩层130及衬垫层120(参考图5A及图5B)，从而露出半导体鳍片112的顶端。在一些其他实施方式中，当露出遮罩层130(参考图5A及图5B)时，平坦化制程终止。在这些实施方式中，遮罩层130(参考图5A及图5B)可充当平坦化中的化学机械研磨停止层。若遮罩层130及衬垫层120(参考图5A及图5B)未通过平坦化制程移除，则可在平坦化制程之后通过适合的蚀刻制程移除遮罩层130及衬垫层120(参考图5A及图5B)。举例而言，若遮罩层130(参考图5A及图5B)由氮化硅形成，则可通过使用热H3PO4的湿式制程移除，且若衬垫层120由氧化硅形成，则可使用稀释氢氟酸(HF)移除。
在平坦化制程之后，第一隔离介电层140(参考图5A及图5B)的剩余部分可称为浅沟隔离(shallow trench isolation，STI)结构140'，且第二隔离介电层150(参考图5A及图5B)的剩余部分可称为隔离介电栓塞150'，其嵌入STI结构140'中且具有未填充沟槽150T。隔离介电栓塞150'具有U形横截面。U形介电栓塞150'中的未填充沟槽150T具有150d的深度及150w的宽度。沟槽150T的深宽比(即，深度150d与宽度150w之比)足够大，以防止随后沉积的材料填充沟槽150T。因此，在后续沉积制程(例如虚设栅极材料沉积)之后，介电栓塞150'中的沟槽150T可保持未填充，从而允许减小寄生电容。在部分实施方式中，沟槽150T的深宽比在约1至约100的范围内。
参考图1及图7A及图7B，其中图7B是图7A中沿线B-B截取的横截面图。方法100进行至步骤S6，举例而言，通过回蚀制程使STI结构140'(或图5A及图5B中的第一隔离介电层140)凹陷。回蚀制程将STI结构140'的顶表面降低至半导体鳍片112顶端之下的位置。在使STI结构140'凹陷之后，半导体鳍片112的一部分高于STI结构140'的顶表面，因此，半导体鳍片112的这部分突出于STI结构140'之上。蚀刻制程可包含干式蚀刻、湿式蚀刻、或其组合。在部分实施方式中，蚀刻制程可使用在隔离介电栓塞150'与半导体鳍片112的材料之间显示蚀刻选择性的蚀刻剂，从而导致半导体鳍片112中的蚀刻量大于隔离介电栓塞150'中的蚀刻量。结果，在回蚀完成之后，隔离介电栓塞150'的顶端可不与半导体鳍片112的顶端齐平。举例而言，隔离介电栓塞150'的顶端可高于半导体鳍片112的顶端。在部分实施方式中，蚀刻制程可使用在隔离介电栓塞150'与STI结构140'之间显示蚀刻选择性的蚀刻剂。换言之，隔离介电栓塞150'对回蚀制程可具有高于STI结构140'的抗蚀性，且在STI结构140'的凹陷期间不会被实质性地蚀刻。换而言之，回蚀制程以比蚀刻隔离介电栓塞150'更快的蚀刻速度蚀刻STI结构140'。举例而言，在使STI结构140'凹陷之后，隔离介电栓塞150'的顶表面高于STI结构140'的经降低顶表面，因此隔离介电栓塞150'的这部分突出于STI结构140'上方。换言之，执行蚀刻制程以回蚀STI结构140'，使其低于半导体鳍片112的顶端及隔离介电栓塞150'的顶端。
参考图1、图8A及图8B，其中图8B是图8A中沿线B-B截取的横截面图。方法100进行至步骤S7，其中在基板110上方沉积栅极介电层160及栅电极层170。
在部分实施方式中，栅极介电层160形成于半导体鳍片112上方。在部分实施方式中，栅极介电层160可由适合的介电材料形成，诸如氧化硅、氧氮化硅、氮化硅、氧化物、含氮氧化物、氧化铝、氧化镧、氧化铪、氧化锆、氧氮化铪、其组合物及/或类似物。在栅极介电层160包含氧化物的部分实施方式中，栅极介电层160可通过热氧化制程、CVD、其他适合的沉积方法、或类似者形成。
形成栅极介电层160之后，在栅极介电层160上方沉积栅电极层170。在部分实施方式中，栅电极层170可包含多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、或金属。在部分实施方式中，栅电极层170包含含金属材料，诸如TiN、TaN、TaC、CO、Ru、Al、其组合物、或其多层。虚设栅电极层170可通过化学气相沉积、物理气相沉积(physical vapor deposition，PVD)、溅射沉积、或其它适于沉积导电材料的技术沉积。
在部分实施方式中，隔离介电栓塞150'的沟槽150T具有足够大的深宽比，以防止栅极结构的材料(例如，栅极介电层160及栅电极层170的材料)填充沟槽150T。结果，栅极介电层160可密封未填充沟槽150T，从而在未填充沟槽150T中形成密封气隙。在一些替代实施方式中，隔离介电栓塞150'的沟槽150T可填充有栅极结构的材料(例如，栅极介电层160及栅电极层170的材料)。
参考图1。方法100进行至步骤S8，其中根据部分实施方式，图案化栅电极层170及栅极介电层160以形成栅极结构。举例而言，经图案化遮罩180形成于栅电极层170的一部分上方，如图9中所示。遮罩180可是硬遮罩，用于保护下伏虚设栅电极层170及栅极介电层160免受后续蚀刻制程的影响。经图案化遮罩180可通过一系列操作形成，包含沉积、光学微影术图案化、及蚀刻制程。光学微影术图案化制程可包含光阻剂涂布(例如，旋装涂布)、软烘烤、遮罩对准、曝光、曝光后烘烤、显影光阻剂、冲洗、干燥(例如，硬烘烤)、及/或其他适用制程。蚀刻制程可包含干式蚀刻、湿式蚀刻、及/或其他蚀刻方法(例如，反应离子蚀刻)。
使用经图案化遮罩180作为蚀刻遮罩，执行一或多个蚀刻制程以形成包覆半导体鳍片112的栅极结构DG，且在蚀刻之后移除经图案化遮罩180。所得结构如图10中所示。通过适合的蚀刻制程，各个栅极结构DG包含栅极介电质160'及栅极介电质160'上方的栅电极170'。栅电极170'及栅极介电质160'可分别自图9中的栅电极层170及栅极介电层160进行图案化。栅极结构DG具有大体平行的纵轴，该纵轴大体垂直于半导体鳍片112的纵轴。在部分实施方式中，由栅极结构DG覆盖的半导体鳍片112的部分可称为半导体鳍片112的通道区。在部分实施方式中，将使用“后栅极”或替换栅极制程用替换栅极结构替换栅极结构DG，因此，栅极结构DG可称为虚设栅极结构。
在本实施方式中，栅极结构DG可覆盖隔离介电栓塞150'的沟槽150T的一部分，因此在隔离介电栓塞150'与栅极结构DG之间保留缝隙G1。在部分实施方式中，缝隙G1是任何固体材料的气隙孔隙。在一些替代实施方式中，缝隙G1可部分或全部填充有上述一或多个制程期间沉积的一些介电材料。缝隙G1中的空气或介电材料可具有低于隔离介电栓塞150'材料(例如，高k介电材料)的介电常数的介电常数，因此隔离介电栓塞150'中的气隙G1有利于减小寄生电容。
参考图1、图11A及图11B，其中图11B为图11A中沿线B-B截取的横截面图。方法100进行至步骤S9，其中在栅极结构DG的相对侧壁上形成栅极间隔物190。在部分实施方式中，栅极间隔物190可包含氧化硅、氮化硅、氧氮化硅、碳化硅、碳氮化硅、氧碳氮化硅、氧碳化硅、多孔介电材料、氢掺杂氧碳化硅(SiOC:H)、低k介电材料或其他适合的介电材料。栅极间隔物190可包含由不同介电材料制成的单层或多层结构。形成栅极间隔物190的方法包含使用例如化学气相沉积、物理气相沉积或原子层沉积在图10中所示的结构上毯覆形成介电层，接着执行诸如各向异性蚀刻的蚀刻制程以移除介电层的水平部分。栅极结构DG的侧壁上的介电层的剩余部分可用作栅极间隔物190。在部分实施方式中，栅极间隔物190可用于偏移后续形成的掺杂区，诸如源极/漏极区。栅极间隔物190可进一步用于设计或修改源极/漏极区轮廓。
参考图1及图12。方法100进行至步骤S10，其中磊晶源极/漏极结构200分别形成于未由栅极结构DG覆盖的半导体鳍片112的部分上方。磊晶源极/漏极结构200可使用一或多个磊晶或磊晶的(epi)制程形成，使得可自半导体鳍片112的露出部分以结晶状态磊晶生长Si特征、SiGe特征、磷化硅(silicon phosphate，SiP)特征、碳化硅(SiC)特征及/或其他适合特征，因此，露出的半导体鳍片112由磊晶源极/漏极结构200包覆。
在本实施方式中，磊晶源极/漏极结构200可形成于未由栅极结构DG覆盖的半导体鳍片112的部分上，而不会使未由栅极结构DG覆盖的半导体鳍片112的部分凹陷。换言之，磊晶源极/漏极结构200之下的半导体鳍片112的部分的顶端可与由栅极结构DG覆盖的半导体鳍片112的部分的顶端大体处于相同的高度。结果，在本实施方式中，磊晶源极/漏极结构200自半导体鳍片112的顶表面及侧壁生长。在一些替代实施方式中，在形成磊晶源极/漏极结构200之前，未由栅极结构DG覆盖的半导体鳍片112可经凹陷。通过凹陷制程，回蚀未由栅极结构DG覆盖的半导体鳍片112的部分的顶表面，使其低于由栅极结构DG覆盖的半导体鳍片112的部分的顶表面。磊晶源极/漏极结构200可形成于半导体鳍片112的经凹陷部分上。
磊晶制程包含化学气相沉积技术(例如，气相磊晶(vapor-phase epitaxy，VPE)及/或超高真空化学气相(ultra-high vacuum CVD，UHV-CVD))、分子束磊晶、及/或其他适合制程。磊晶制程可使用与半导体鳍片112的组合物(例如，硅、硅锗、磷化硅、或类似物)相互作用的气体及/或液体前驱物。磊晶源极/漏极结构200可经原位掺杂。掺杂种类包含p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷；及/或包含其组合物的其他适合的掺杂剂。若磊晶源极/漏极结构200未经原位掺杂，则执行第二布植制程(即，接合面布植制程)以掺杂磊晶源极/漏极结构200。可执行一或多个退火制程以活化磊晶源极/漏极结构200。退火制程包含快速热退火(rapid thermal annealing，RTA)及/或激光退火制程。
在部分实施方式中，一或多个磊晶条件(例如，磊晶生长持续时间、及/或磊晶生长中使用的气体流速)的控制方式是，分别自相邻半导体鳍片112(通过沟槽T1彼此间隔开)生长的磊晶材料经合并。以这种方式，相邻半导体鳍片112可由单一连续磊晶源极/漏极结构200包覆，这进而导致改善的源极/漏极接触面积及降低的源极/漏极接触电阻。
为了更好地说明，半导体鳍片112被标记为鳍片112a及112b，其中鳍片112a通过沟槽T1彼此间隔开，鳍片112b通过沟槽T1彼此间隔开，且相邻于鳍片112b的鳍片112a中的一者通过沟槽T2与相邻于鳍片112a的鳍片112b中的一者间隔开。此外，鳍片112a上方的磊晶源极/漏极结构200被标记为磊晶源极/漏极结构200a，且鳍片112b上方的磊晶源极/漏极结构200被标记为磊晶源极/漏极结构200b。
为了达成低电阻，在磊晶制程期间，在半导体鳍片112a及112b上方生长的磊晶源极/漏极结构200a及200b的大小可增大。在没有隔离介电栓塞150'的情况下，磊晶源极/漏极结构200a及200b可彼此接触。举例而言，分别自相邻于鳍片112b的鳍片112a中的一者及相邻于鳍片112a的鳍片112b中的一者生长的磊晶材料可合并。合并的磊晶源极/漏极结构200a及200b可形成单一连续磊晶结构，这对于一些集成电路来说可是不令人满意的，举例而言，在不同电压下具有磊晶源极/漏极结构200a及200b。
在本揭露的部分实施方式中，当隔离介电栓塞150'位于鳍片112a与112b之间的沟槽T2中时，在磊晶制程期间，可通过隔离介电栓塞150'将磊晶源极/漏极结构200a与磊晶源极/漏极结构200b间隔开。举例而言，磊晶源极/漏极结构200a及200b与隔离介电栓塞150'的相对侧接触。磊晶生长于半导体鳍片112上的磊晶源极/漏极结构200a及200b的大小可在不相互接触的情况下经放大，从而降低电阻。该配置可有益于一些集成电路，例如，在不同电压下具有磊晶源极/漏极结构200a及200b。
参考图1及图13。方法100进行至步骤S11，其中在图12中所示的结构上形成层间介电(interlayer dielectric，ILD)层210。随后，可选择性地执行CMP制程，以移除ILD层210的多余材料，从而露出栅极结构DG。CMP制程可将ILD层210的顶表面与栅极结构DG及栅极间隔物190的顶表面一起平坦化。在部分实施方式中，ILD层210可包含氧化硅、氮化硅、氧氮化硅、四乙氧基硅烷(TEOS)氧化物、磷硅玻璃(phosphosilicate glass，PSG)、硼磷硅玻璃(borophosphosilicate glass，BPSG)、低k介电材料、及/或其他适合的介电材料。低k介电材料的实例包含但不限于氟硅玻璃(fluorinated silica glass，FSG)、碳掺杂氧化硅、非晶态氟化碳、帕利烯、双苯环丁烯(bis-benzocyclobutenes，BCB)或聚酰亚胺。ILD层210可使用例如CVD、ALD、旋装玻璃(spin-on-glass，SOG)或其他适合的技术形成。
在部分实施方式中，接触蚀刻停止层(contact etch stop layer，CESL)可选择性地毯覆形成于图12中所示的结构上，接着在CESL层上方形成ILD层210。亦即，在磊晶源极/漏极结构200与ILD层210之间、STI结构140'与ILD层210之间、以及隔离介电栓塞150'与ILD层210之间存在CESL。CESL可包含不同于ILD层210的材料。CESL包含氮化硅、氧氮化硅或其他适合的材料。可使用例如电浆增强CVD、低压CVD、ALD或其他适合技术来形成CESL。
在本实施方式中，ILD层210可覆盖隔离介电栓塞150'的沟槽150T，因此在隔离介电栓塞150'与ILD层210之间保留缝隙G2。在部分实施方式中，缝隙G2是任何固体材料的气隙孔隙。在一些替代实施方式中，缝隙G2可部分或全部填充有上述一或多个制程中沉积的一些介电材料。缝隙G2中的空气或介电材料可具有低于隔离介电栓塞150'材料(例如，高k介电材料)的介电常数的介电常数，因此隔离介电栓塞150'中的缝隙G2的配置有利于达成低寄生电容。在部分实施方式中，缝隙G2可与栅极结构DG之下的缝隙G1(参考图10)气态连通。换言之，隔离介电栓塞150'可具有缝隙，该缝隙有：栅极结构DG之下的部分(例如，图10中的缝隙G1)、栅极间隔物190之下的部分(参考图11A及图11B)、及ILD层210之下的部分(例如，缝隙G2)。
参考图1及图14A。方法100进行至步骤S12，其中栅极结构DG(参考图13)由替换栅极结构RG替换。在本实施方式中，至少移除栅极结构DG(参考图13)的栅电极170'，以在栅极间隔物190之间留下栅极沟槽GT，接着在栅极沟槽中形成替换栅极结构RG。在部分实施方式中，移除栅极结构DG(参考图13)的栅电极170'及栅极介电质160'，以在栅极间隔物190之间留下栅极沟槽GT，接着在栅极沟槽GT中形成替换栅极结构RG。替换栅极结构RG可包含栅极介电层220、功函数金属层230、及填充金属240。栅极结构RG的形成可包含将栅极介电层220沉积于ILD层210上方且沉积至栅极沟槽GT中，在栅极介电层220上方沉积功函数金属层230，且用填充金属240填充栅极沟槽。在沉积这些栅极材料之后，执行CMP制程以移除栅极沟槽外部的多余栅极材料，从而形成栅极结构RG。
在部分实施方式中，栅极介电层220可包含界面层及界面层上方的高k栅极介电层。界面层可是氧化硅层。高k介电层可包含具有高介电常数(例如，大于热氧化硅的介电常数(～3.9))的介电材料。举例而言，高k介电层224可包含氧化铪(HfO2)。或者，高k介电层224可包含其他高k介电材料，诸如氧化硅铪(HfSiO)、氧氮化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、氧化镧(LAO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化钛锶(SrTiO3，STO)、氧化钛钡(BaTiO3，BTO)、氧化锆钡(BaZrO)、氧化镧铪(HfLaO)、氧化硅镧(LaSiO)、氧化硅铝(AlSiO)、氧化铝(AL2O3)、氮化硅(Si3N4)、氧氮化硅(SiON)、及其组合物。
在部分实施方式中，功函数金属层230包含功函数金属，以为导电金属提供适合的功函数。在部分实施方式中，功函数金属层230可包含用于在基板110上形成n型晶体管的一或多种n型功函数金属(N-金属)。n型功函数金属可示意性地包含但不限于铝化钛(TiAl)、氮化铝钛(TiAlN)、碳氮化钽(TaCN)、铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如，碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物、及/或其他适合的材料。在替代实施方式中，功函数金属层230可包含用于在基板110上形成p型晶体管的一或多个p型功函数金属(P-金属)。p型功函数金属可示意性地包含但不限于氮化钛(TiN)、氮化钨(WN)、钨(W)、钌(Ru)，钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、导电金属氧化物、及/或其他适合材料。在部分实施方式中，功函数金属层230通过ALD制程形成。填充金属240可包含例如钨、铝、铜、镍、钴、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、TaSiN、TaCN、TiAlN、或其他适合材料。
图14B是图14A中沿线B'-B'截取的横截面图。在部分实施方式中，在栅极替换制程期间，移除栅极结构DG可使栅极沟槽GT露出隔离介电栓塞150'的顶端。在一些进一步的实施方式中，栅极沟槽GT可露出隔离介电栓塞150'的沟槽150T。栅极介电层220可经沉积以覆盖隔离介电栓塞150'的顶端且密封沟槽150T，而不填充沟槽150T，因为沟槽150T具有高深宽比。因此，在栅极替换制程之后，可在隔离介电栓塞150'与栅极介电层220之间保留缝隙G1'。在部分实施方式中，缝隙G1'是任何固体材料的气隙孔隙。在一些替代实施方式中，缝隙G1'可部分或全部填充有上述一或多个制程期间沉积的一些介电材料。缝隙G1'中的空气或介电材料可具有低于隔离介电栓塞150'材料(例如，高k介电材料)的介电常数的介电常数，因此隔离介电栓塞150'中缝隙G1'的配置有利于达成低寄生电容。换言之，隔离介电栓塞150'可具有缝隙，该缝隙有：栅极介电层220之下的部分(例如，缝隙G1')、栅极间隔物190之下的部分(参考图11A及图11B)、及ILD层210之下的部分(例如，图14A中的缝隙G2)。
参考图1及图15、图16A及图16B。图16B是沿图16A中线B-B截取的横截面图。方法100进行至步骤S13，其中源极/漏极接触260形成于ILD层210中。在部分实施方式中，参考图15，穿过ILD层210形成接触开口210O，以通过使用适合的光学微影术及蚀刻技术来露出磊晶源极/漏极结构200。随后，参考图16A及图16B，通过使用硅化制程在磊晶源极/漏极结构200的露出的表面上形成硅化物层250，接着在磊晶源极/漏极结构200上方形成源极/漏极接触260。可通过在磊晶源极/漏极结构200的露出的表面上方沉积金属层(例如，镍层或钴层)来执行硅化制程，对金属层进行退火，使得金属层与磊晶源极/漏极结构200中的硅(及锗，若存在)反应，以形成硅化物层250(例如，硅化镍或硅化钴)，接着移除未反应的金属层。源极/漏极接触260可通过使用适合的沉积技术(例如，CVD、PVD、ALD、类似者或其组合)沉积一或多种金属材料(例如，钨、钴、铜、类似物或其组合物)以填充接触孔而形成，接着进行CMP制程，以移除接触开口210O外部的多余金属材料。在本实施方式中，源极/漏极接触260分别形成于磊晶源极/漏极结构200a及200b上方，且彼此隔离。
在本揭露的部分实施方式中，隔离介电栓塞150'沿平行于半导体鳍片112纵轴的第一方向在源极/漏极磊晶结构200a与200b之间延伸，且当在沿平行于栅极结构RG的纵轴的方向截取的横截面上观察时，隔离介电栓塞150'具有U形轮廓。在本实施方式中，隔离介电栓塞150'包含相邻于磊晶源极/漏极结构200a的第一部分152及相邻于磊晶源极/漏极结构200b的第二部分154。在部分实施方式中，隔离介电栓塞150'的第一部分152及第二部分154分别具有彼此面对的内侧壁150S1及150S2。气隙G2在隔离介电栓塞150'的第一部分152的内侧壁150S1与第二部分154的内侧壁150S2之间。在部分实施方式中，隔离介电栓塞150'进一步包含第三部分156，该第三部分156将第一部分152的底端连接至第二部分154的底端。
图17至图18示出了根据本揭露的部分实施方式的在各个阶段制造半导体装置的方法。图17是沿着与图11B相同的线截取的横截面图。参考图17，在部分实施方式中，随着栅极间隔物190的形成(参考图11A及图11B)，鳍片侧壁间隔物190'可形成于半导体鳍片112的相对侧壁上。形成栅极间隔物190及鳍片侧壁间隔物190'的方法包含使用例如CVD、PVD或ALD在图10中所示的结构上毯覆形成介电层，接着执行诸如各向异性蚀刻的蚀刻制程以移除介电层的水平部分。在部分实施方式中，可执行蚀刻制程，使得介电层可在栅极结构DG的侧壁及半导体鳍片112的侧壁上具有剩余部分。栅极结构DG的侧壁上的介电层的剩余部分可用作栅极间隔物190，且半导体鳍片112的侧壁上的介电层的剩余部分可称为鳍片侧壁间隔物190'。鳍片侧壁间隔物190'亦可位于隔离介电栓塞150'的侧壁上。鳍片侧壁间隔物190'可沿半导体鳍片112的侧壁、隔离介电栓塞150'的侧壁、及STI结构140'的顶表面延伸，且因此在其中具有沟槽。在部分实施方式中，栅极间隔物190及鳍片侧壁间隔物190'可包含氧化硅、氮化硅、氧氮化硅、碳化硅、碳氮化硅、氧碳氮化硅、氧碳化硅、多孔介电材料、氢掺杂氧碳化硅(SiOC:H)，低k介电材料或其他适合的介电材料。栅极间隔物190及鳍片侧壁间隔物190'可包含由不同介电材料制成的单层或多层结构。
参考图18，磊晶源极/漏极结构200分别形成于未由栅极结构DG覆盖的半导体鳍片112的部分上方。在部分实施方式中，磊晶源极/漏极结构200可覆盖鳍片侧壁间隔物190'的顶端及其中的沟槽，因此，在鳍片侧壁间隔物190'与磊晶源极/漏极结构200之间形成气隙G3。本实施方式的其他细节类似于图2至图16B的实施方式中所示的细节，在此不再重复。
图19描绘了根据本揭露的部分实施方式的半导体装置的横截面图。如图18中所示的实施方式，隔离介电栓塞150'位于宽沟槽T2中，且将沟槽T2相对侧上的半导体鳍片112上的磊晶源极/漏极结构200彼此间隔开。在部分实施方式中，隔离介电栓塞150'可具有其中的缝隙G2。在部分实施方式中，鳍片侧壁间隔物190'可位于半导体鳍片112的相对侧上，且其中可具有气隙G3。在部分实施方式中，150'中的气隙G2可延伸至低于鳍片侧壁间隔物190'底端的位置。在部分实施方式中，在接触260上方形成接触通孔CV，以建立至形成于其上的互连结构的导电路径。接触通孔CV可通过蚀刻通路开口以露出接触、且通过使用适合的沉积技术(例如，CVD、PVD、ALD、类似者或其组合)沉积一或多种金属材料(例如，钨、钴、铜、类似物或其组合物)以填充通路孔来形成，接着进行CMP制程，以移除通路开口外部的多余金属材料。本实施方式的其它细节类似于先前描述的实施方式，且在此不再重复。
图20至图21B是根据本揭露的部分实施方式的半导体装置的示意图。除了一些源极/漏极接触260可延伸跨越隔离介电栓塞150'之外，本实施方式的半导体装置类似于图2至图16B的实施方式中的半导体装置。在本实施方式中，出于一些集成电路设计的需要，举例而言，在电压下具有磊晶源极/漏极结构200a及200b，源极/漏极接触260可延伸跨越隔离介电栓塞150'，且将磊晶源极/漏极结构200a连接至磊晶源极/漏极结构200b。
参考图20，在本实施方式中，蚀刻接触开口210O，以露出磊晶源极/漏极结构200a及200b。形成接触开口210O可使接触开口210O露出隔离介电栓塞150'的顶端。在一些进一步的实施方式中，接触开口210O可露出隔离介电栓塞150'的沟槽150T。
接着参考图21A及图21B。图21B是沿图21A中线B-B截取的横截面图。硅化物层250及源极/漏极接触260可形成于接触开口210O中，以与磊晶源极/漏极结构200a及200b建立电连接。硅化物层250可覆盖各自的源极/漏极结构200a及200b。在部分实施方式中，个别源极/漏极结构200a及200b上方的硅化物层250可彼此连接。在部分实施方式中，硅化物层250可是覆盖源极/漏极结构200a及200b、隔离介电栓塞150'的顶端及其中的沟槽150T的硅化物层。因此，在形成源极/漏极接触260及硅化物层250之后，隔离介电栓塞150'与硅化物层250之间或隔离介电栓塞150'与源极/漏极接触260之间可保留缝隙G2'。举例而言，硅化物层250及源极/漏极接触260的组合可密封隔离介电栓塞150'中的缝隙G2'。在部分实施方式中，缝隙G2'是任何固体材料的气隙孔隙。在一些替代实施方式中，缝隙G2'可部分或全部填充有上述一或多个制程期间沉积的一些介电材料。缝隙G2'中的空气或介电材料可具有低于隔离介电栓塞150材料(例如，高k介电材料)的介电常数的介电常数，因此隔离介电栓塞150'中的缝隙G2'的配置有利于达成低电容。换言之，隔离介电栓塞150'可具有缝隙，该缝隙有：栅极介电层220之下的部分(例如，缝隙G1')、栅极间隔物190之下的部分(参考图11A及图11B)、及源极/漏极接触260之下的部分(例如，缝隙G2')。
在部分实施方式中，在形成隔离介电栓塞150'之后执行的一或多个蚀刻制程可消耗隔离介电栓塞150'。举例而言，蚀刻用于容纳源极/漏极接触260的接触开口210O可消耗隔离介电栓塞150'。通过蚀刻制程，隔离介电栓塞150'的顶表面可降低至半导体鳍片112顶端之下的位置。在部分实施方式中，参考图20，隔离介电栓塞150'的顶表面可降低至磊晶源极/漏极结构200最宽部分之下的位置。因此，随后在接触开口210O中形成的源极/漏极接触260及硅化物层250可具有低于磊晶源极/漏极结构的最宽部分的部分。举例而言，在接触开口210O中形成的硅化物层250的底表面可低于磊晶源极/漏极结构200的最宽部分。在部分实施方式中，隔离介电栓塞150'的顶表面可高于磊晶源极/漏极结构的最宽部分的位置，且低于半导体鳍片112的顶端。在一些其他实施方式中，蚀刻制程(例如，蚀刻接触开口210O)不会实质性地消耗隔离介电栓塞150'，从而隔离介电栓塞150'的顶表面可与半导体鳍片112的顶端大体齐平。本实施方式的其他细节类似于图2至图16B中所示的细节，且在此不再重复。
图22描绘了根据本揭露部分实施方式的半导体装置的横截面图。如图21A及图21B中所示的实施方式，隔离介电栓塞150'位于宽沟槽T2中，且将沟槽T2的相对侧上的鳍片112上的磊晶源极/漏极结构200彼此间隔开。在部分实施方式中，隔离介电栓塞150'可具有气隙G2。在部分实施方式中，隔离介电栓塞150'的顶部(或硅化物层250的底表面)可低于磊晶源极/漏极结构200的最宽部分。在部分实施方式中，鳍片侧壁间隔物190'可位于鳍片112的侧面上，且其中可具有缝隙G3。本实施方式的其它细节类似于先前描述的实施方式，且在此不再重复。
图23至图27示出了根据本揭露的部分实施方式的在各个阶段制造半导体装置的方法。除了图27中形成的隔离介电栓塞150'可具有不对称轮廓之外，本实施方式与图2至图16B的实施方式相似。
参考图23，沉积第一隔离介电层140以覆盖鳍片112a及112b，鳍片112a与112b之间有沟槽140T。第一隔离介电层140的沉积可是ALD制程。在部分实施方式中，因为沉积产生的悬凸(overhang)轮廓，所以沉积制程可在沟槽T2的底部、鳍片112a的侧壁、鳍片112b的侧壁、及鳍片112a及112b的顶角上留下不同量的介电材料。在本实施方式中，在相同高度处，鳍片112a的侧壁上的介电材料量可不同于鳍片112b的侧壁上的介电材料量。举例而言，在相同高度位准上，第一隔离介电层140在鳍片112a的侧壁上具有厚度140W1且在鳍片112b的侧壁上具有厚度140W2，且厚度140W2不同于厚度140W1。如图中所示，在虚线L1指示的相同高度位准上，厚度140W2小于厚度140W1。在其他高度位准上，厚度140W2可等于或大于厚度140W1。因此，沟槽140T可具有不对称轮廓。
在部分实施方式中，鳍片112a及112b的顶角上的介电材料量大于鳍片112a及112b的侧壁上的介电材料量。举例而言，如图中所示，第一隔离介电层140在鳍片112a及112b的顶角上具有厚度140WC，且厚度140WC大于厚度140W1/140W2。此外，在本实施方式中，靠近鳍片112a及112b的侧壁的下部部分的介电材料量大于鳍片112a及112b的侧壁中间部分的介电材料量。因此，沟槽140T在其中间可能具有最大宽度。
参考图24，第二隔离介电层150沉积至沟槽140T中，因此具有对应于第一隔离介电层140的沟槽140T的不对称轮廓。第二隔离介电层150的沉积可是ALD制程。
随后，参考图25，执行平坦化制程以移除第一隔离介电层140及第二隔离介电层150(参考图24)的高于半导体鳍片112顶端(例如，沟槽T1及T2外部)的多余部分。在平坦化制程之后，第一隔离介电层140(参考图24)的剩余部分可称为浅沟隔离(shallow trenchisolation，STI)结构140'，且第二隔离介电层150(参考图24)的剩余部分可称为隔离介电栓塞150'。
在部分实施方式中，因为沟槽140T的不对称轮廓，形成的隔离介电栓塞150'可具有相应的不对称轮廓。举例而言，隔离介电栓塞150'的面向鳍片112a的侧壁150S3与隔离介电栓塞150'的面向鳍片112b的侧壁150S4在垂直于基板110的隔离介电栓塞150'的中心轴周围不对称。在部分实施方式中，如上所述，隔离介电栓塞150'中具有沟槽150T。举例而言，侧壁150S3与侧壁150S4在垂直于基板110的隔离介电栓塞150'的中心轴(指示为虚线L2)周围不对称。在部分实施方式中，隔离介电栓塞150'可在沟槽150T与鳍片112a之间具有部分152、且在沟槽150T与鳍片112b之间具有部分154，且在相同的高度位准上，部分152的厚度152W可不同于部分154的厚度154W。举例而言，如图中所示，在由虚线L1指示的相同高度位准上，厚度154W大于厚度152W。在其他高度位准上，厚度154W可等于或小于厚度154W。
在本实施方式中，因为沟槽140T在其中间具有最大宽度，所以隔离介电栓塞150'的中间部分MP比隔离介电栓塞150'的高于其中间部分MP的顶部部分TP宽，且比隔离介电栓塞150'的低于其中间部分MP的底部部分BP宽。
参考图26，STI结构140'通过回蚀制程凹陷，使得半导体鳍片112及隔离介电栓塞150'突出于STI结构140'的顶表面。
参考图27，磊晶源极/漏极结构200a及200b分别形成于半导体鳍片112a及112b上方，且由隔离介电栓塞150'分开。在部分实施方式中，源极/漏极结构200的磊晶生长可对隔离介电栓塞150'的顶部部分施加力，使得隔离介电栓塞150'的顶部部分朝向彼此推动，这亦可导致隔离介电栓塞150'的狭窄顶部。举例而言，磊晶源极/漏极结构200之间的隔离介电栓塞150'的顶部部分的宽度小于隔离介电栓塞150'顶部部分之下的隔离介电栓塞150'的中间部分的宽度。本实施方式的其他细节类似于图2至图16B中所示的细节，且在此不再重复。
图28至图32示出了根据本揭露的部分实施方式的在各个阶段制造半导体装置的方法。除了图32中形成的隔离介电栓塞150'可具有另一不对称轮廓之外，本实施方式与图2至图16B的实施方式相似。
参考图28，沉积第一隔离介电层140以覆盖鳍片112a及112b，鳍片112a与112b之间有沟槽140T。第一隔离介电层140的沉积可是ALD制程。如上所述，在部分实施方式中，因为沉积产生的悬凸轮廓，所以沉积制程可在沟槽T2的底部、鳍片112a的侧壁、鳍片112b的侧壁、以及鳍片112a及112b的顶角上沉积不同量的介电材料。举例而言，在相同高度位准上，第一隔离介电层140在鳍片112a的侧壁上具有厚度140W1且在鳍片112b的侧壁上具有厚度140W2，且厚度140W2不同于厚度140W1。如图中所示，在虚线L1指示的相同高度位准上，厚度140W2小于厚度140W1。在其他高度位准上，厚度140W2可等于或大于厚度140W1。因此，沟槽140T可具有不对称轮廓。
在部分实施方式中，因为沉积产生的悬凸轮廓，鳍片112a及112b的顶角上的介电材料量大于鳍片112a及112b的侧壁上的介电材料量。举例而言，如图中所示，第一隔离介电层140在鳍片112a及112b的顶角上具有厚度140WC，且厚度140WC小于厚度140W1/140W2。此外，在本实施方式中，靠近鳍片112a及112b的侧壁下部部分的介电材料量小于靠近鳍片112a及112b的侧壁中间部分的介电材料量。因此，沟槽140T在其底部处可具有最大宽度。
参考图29，第二隔离介电层150沉积于沟槽140T中，因此具有对应于第一隔离介电层140的沟槽140T的不对称轮廓。第二隔离介电层150的沉积可是ALD制程。
随后，参考图30，执行平坦化制程以移除第一隔离介电层140及第二隔离介电层150(参考图24)的高于半导体鳍片112的顶端(例如，沟槽T1及T2外部)的多余部分。在平坦化制程之后，第一隔离介电层140(参考图24)的剩余部分可称为浅沟隔离(shallow trenchisolation，STI)结构140'，且第二隔离介电层150(参考图24)的剩余部分可称为隔离介电栓塞150'。
在部分实施方式中，因为沟槽140T的不对称轮廓，形成的隔离介电栓塞150'可具有相应的不对称轮廓。举例而言，隔离介电栓塞150'的面向鳍片112a的侧壁150S3与隔离介电栓塞150'的面向鳍片112b的侧壁150S4在垂直于基板110的隔离介电栓塞150'的中心轴周围不对称。在部分实施方式中，如上所述，隔离介电栓塞150'中具有沟槽150T。举例而言，侧壁150S3与侧壁150S4在垂直于基板110的沟槽150T的中心轴(指示为虚线L2)周围不对称。在部分实施方式中，隔离介电栓塞150'可在沟槽150T与鳍片112a之间具有部分152，且在沟槽150T与鳍片112B之间具有部分154，且在相同的高度位准上，部分152的厚度152W可不同于部分154的厚度154W。举例而言，如图中所示，在虚线L1指示的相同高度位准上，厚度154W大于厚度152W。在其他高度位准上，厚度154W可等于或小于厚度154W。
在本实施方式中，因为沟槽140T在其底部处具有最大宽度，所以隔离介电栓塞150'具有宽底窄顶的形状。在本实施方式中，隔离介电栓塞150'的宽度随着接近隔离介电栓塞150'的底部而增大。
参考图31，STI结构140'通过回蚀制程凹陷，使得半导体鳍片112及隔离介电栓塞150'突出于STI结构140'的顶表面。
参考图32，磊晶源极/漏极结构200a及200b分别形成于半导体鳍片112a及112b上方，且由隔离介电栓塞150'分开。在部分实施方式中，源极/漏极结构200的磊晶生长可在隔离介电栓塞150'的顶部部分施加力，使得隔离介电栓塞150'的顶部部分朝向彼此推动，这亦可形成隔离介电栓塞150'的形状。举例而言，在磊晶源极/漏极结构200之间的隔离介电栓塞150'的顶部部分的宽度小于隔离介电栓塞150'顶部部分之下的隔离介电栓塞150'的中间部分的宽度。本实施方式的其他细节类似于图2至图16B中所示的细节，且在此不再重复。
图33是根据本揭露的部分实施方式的半导体装置的示意性横截面图。除了隔离介电栓塞150'没有沟槽150T(参考图12)之外，本实施方式与图12的实施方式相似。在本实施方式中，在隔离介电栓塞150'(参考图2至图12)的制造期间，第二隔离介电层150(参考图5A及图5B)的沉积可填充沟槽T2，这进而将导致隔离介电栓塞150'填充沟槽T2。第二隔离介电层150(参考图5A及图5B)可通过ALD、CVD、类似者、或其组合沉积。本实施方式的其他细节类似于图2至图12中所示的细节，且在此不再重复。
图34是根据本揭露的部分实施方式的半导体装置的示意性横截面图。除了隔离介电栓塞150'没有沟槽150T(参考图27)之外，本实施方式与图27的实施方式相似。在本实施方式中，在隔离介电栓塞150'(参考图23至图27)的制造制程期间，第二隔离介电层150(图24)的沉积可填充沟槽T2，从而所得隔离介电栓塞150'可填充沟槽T2。第二隔离介电层150(图24)可通过ALD、CVD、类似者、或其组合沉积。本实施方式的其他细节类似于图23至图27中所示的细节，且在此不再重复。
图35是根据本揭露的部分实施方式的半导体装置的示意性横截面图。除了隔离介电栓塞150'没有沟槽150T(参考图32)之外，本实施方式与图32的实施方式相似。在本实施方式中，在隔离介电栓塞150'(参考图28至图32)的制造期间，第二隔离介电层150(图29)的沉积可填充沟槽T2，这进而将导致隔离介电栓塞150'填充沟槽T2。第二隔离介电层150(图29)可通过ALD、CVD、类似者、或其组合沉积。本实施方式的其他细节类似于图28至图32中所示的细节，且在此不再重复。
基于上述讨论，可看出本揭露提供了优点。然而，应理解，其他实施方式可提供额外的优点，并非所有的优点都必须在本文揭示，且没有特定的优点需要用于所有的实施方式。一个优点是，通过在两个半导体鳍片之间形成隔离介电栓塞，可在不彼此接触的情况下扩大磊晶生长于半导体鳍片上的源极/漏极结构的大小，从而降低电阻。另一优点是，可在隔离介电栓塞中密封气隙，从而实现低电容。经由该配置，可制作出具有低阻容(resistance capacitance，RC)的集成电路结构。
根据本揭露的部分实施方式，提供了一种用于形成半导体装置的方法。该方法包含在半导体基板上方形成第一半导体鳍片及第二半导体鳍片；在第一半导体鳍片及第二半导体鳍片上方沉积第一隔离介电层，该第一隔离介电层在第一半导体鳍片与第二半导体鳍片之间具有沟槽；沉积第二隔离介电层，该第二隔离介电层具有在第一隔离介电层的顶表面上方的第一部分及衬于第一隔离介电层的沟槽的第二部分；执行化学机械研磨(chemical mechanical polish，CMP)制程以移除第二隔离介电层的第一部分，同时留下第二隔离介电层的第二部分，以在第一半导体鳍片与第二半导体鳍片之间形成隔离介电栓塞；及在形成隔离介电栓塞之后，在第一半导体鳍片上方形成第一磊晶结构，且在第二半导体鳍片上方形成第二磊晶结构。
于部分实施方式中，沉积该第二隔离介电层经执行，使得该第二隔离介电层在该第一半导体鳍片与该第二半导体鳍片之间具有一沟槽。
于部分实施方式中，化学机械研磨制程经执行，直至露出该第一半导体鳍片及该第二半导体鳍片为止。
于部分实施方式中，化学机械研磨制程进一步移除该第一半导体鳍片及该第二半导体鳍片上方的该第一隔离介电层的一部分。
于部分实施方式中，方法还包含在执行该化学机械研磨制程之后，回蚀该第一隔离介电层，使其降低至该第一半导体鳍片及该第二半导体鳍片的多个顶端以及该隔离介电栓塞的一顶端之下。
于部分实施方式中，该回蚀制程以比蚀刻该隔离介电栓塞更快的一蚀刻速度蚀刻该第一隔离介电层。
于部分实施方式中，形成该第一磊晶结构及该第二磊晶结构经执行使得该第一磊晶结构及该第二磊晶结构与该隔离介电栓塞的相对侧接触。
于部分实施方式中，方法还包含分别在该第一磊晶结构及该第二磊晶结构上方形成一第一接触及一第二接触。
于部分实施方式中，方法还包含在该第一磊晶结构及该第二磊晶结构上方形成一接触，其中该接触延伸跨越该隔离介电栓塞。
于部分实施方式中，形成该接触经执行使得该隔离介电栓塞中一气隙由该接触密封。
于部分实施方式中，方法还包含在该第一磊晶结构及该第二磊晶结构以及该隔离介电栓塞上方沉积一层间介电层，其中该层间介电层密封该隔离介电栓塞中的一气隙。
根据本揭露的部分实施方式，提供了一种形成半导体装置的方法。该方法包含在半导体基板上方形成至少一第一半导体鳍片及至少一第二半导体鳍片；在半导体基板上方沉积隔离介电层；在隔离介电层上方形成隔离介电栓塞，其中隔离介电栓塞嵌入隔离介电层中；回蚀隔离介电层至隔离介电栓塞的顶表面之下的位置；及在第一半导体鳍片上方形成第一磊晶结构且在第二半导体鳍片上方形成第二磊晶结构，其中第一磊晶结构通过隔离介电栓塞与第二磊晶结构间隔开。
于部分实施方式中，方法还包含在回蚀该隔离介电层之后，在该第一半导体鳍片及该第二半导体鳍片以及该隔离电介电栓塞上方形成一栅极结构。
于部分实施方式中，形成该栅极结构经执行使得在该隔离介电栓塞与该栅极结构之间保持一气隙。
于部分实施方式中，隔离介电层通过一原子层沉积制程来沉积。
于部分实施方式中，形成该第一磊晶结构及该第二磊晶结构经执行使得该第一磊晶结构形成于多个第一半导体鳍片上方。
于部分实施方式中，形成该第一磊晶结构及该第二磊晶结构经执行使得该第二磊晶结构形成于多个第二半导体鳍片上方。
根据本揭露的部分实施方式，提供了一种半导体装置。该半导体装置包含半导体基板、第一半导体鳍片、第二半导体鳍片、栅极结构、第一源极/漏极磊晶结构、第二源极/漏极磊晶结构、及隔离介电栓塞。第一半导体鳍片及第二半导体鳍片自半导体基板延伸。栅极结构延伸跨越第一半导体鳍片及第二半导体鳍片。第一源极/漏极磊晶结构在第一半导体鳍片上方。第二源极/漏极磊晶结构在第二半导体鳍片上方。隔离介电栓塞沿平行于第一半导体鳍片及第二半导体鳍片的纵轴的第一方向在第一源极/漏极磊晶结构的第一者与第二源极/漏极磊晶结构的第一者之间延伸。当沿着平行于栅极结构的纵轴的第二方向截取的横截面观察时，隔离介电栓塞具有U形轮廓。
于部分实施方式中，该隔离介电栓塞具有一气隙，该气隙至少部分由该栅极结构密封。
于部分实施方式中，半导体装置还包含在这些第一源极/漏极磊晶结构及这些第二源极/漏极磊晶结构上方的一介电层，其中该隔离介电栓塞具有一气隙，该气隙至少部分由该介电层密封。
前述内容概述若干实施方式的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施方式的相同目的及/或达成相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代、及替代而不偏离本揭露的精神及范畴。

Claims (10)

1.一种形成一半导体装置的方法，其特征在于，包含：
在一半导体基板上方形成一第一半导体鳍片及一第二半导体鳍片；
在该第一半导体鳍片及该第二半导体鳍片上方沉积一第一隔离介电层，该第一隔离介电层在该第一半导体鳍片与该第二半导体鳍片之间具有一沟槽；
沉积一第二隔离介电层，该第二隔离介电层具有在该第一隔离介电层的一顶表面上方的一第一部分及衬于该第一隔离介电层的该沟槽的一第二部分；
执行一化学机械研磨制程以移除该第二隔离介电层的该第一部分，同时留下该第二隔离介电层的该第二部分，以在该第一半导体鳍片与该第二半导体鳍片之间形成一隔离介电栓塞；及
在形成该隔离介电栓塞之后，在该第一半导体鳍片上方形成一第一磊晶结构，且在该第二半导体鳍片上方形成一第二磊晶结构。
2.根据权利要求1所述的方法，其特征在于，其中沉积该第二隔离介电层经执行，使得该第二隔离介电层在该第一半导体鳍片与该第二半导体鳍片之间具有一沟槽。
3.根据权利要求1所述的方法，其特征在于，还包含：
在执行该化学机械研磨制程之后，回蚀该第一隔离介电层，使其降低至该第一半导体鳍片及该第二半导体鳍片的多个顶端以及该隔离介电栓塞的一顶端之下。
4.根据权利要求1所述的方法，其特征在于，其中形成该第一磊晶结构及该第二磊晶结构经执行使得该第一磊晶结构及该第二磊晶结构与该隔离介电栓塞的相对侧接触。
5.一种形成一半导体装置的方法，其特征在于，包含：
在一半导体基板上方形成至少一第一半导体鳍片及至少一第二半导体鳍片；
在该半导体基板上方沉积一隔离介电层；
在该隔离介电层上方形成一隔离介电栓塞，其中该隔离介电栓塞嵌入该隔离介电层中；
回蚀该隔离介电层至该隔离电介电栓塞的一顶表面之下的一位置；及
在该第一半导体鳍片上方形成一第一磊晶结构，且在该第二半导体鳍片上方形成一第二磊晶结构，其中该第一磊晶结构通过该隔离介电栓塞与该第二磊晶结构间隔开。
6.根据权利要求5所述的方法，其特征在于，还包含：
在回蚀该隔离介电层之后，在该第一半导体鳍片及该第二半导体鳍片以及该隔离电介电栓塞上方形成一栅极结构。
7.根据权利要求6所述的方法，其特征在于，其中形成该栅极结构经执行使得在该隔离介电栓塞与该栅极结构之间保持一气隙。
8.一种半导体装置，其特征在于，包含：
一半导体基板；
自该半导体基板延伸的一第一半导体鳍片及一第二半导体鳍片；
延伸跨越该第一半导体鳍片及该第二半导体鳍片的一栅极结构；
在该第一半导体鳍片上方的多个第一源极/漏极磊晶结构；
在该第二半导体鳍片上方的多个第二源极/漏极磊晶结构；及
沿平行于该第一半导体鳍片及该第二半导体鳍片的多个纵轴的一第一方向，在所述多个第一源极/漏极磊晶结构中的一第一者与所述多个第二源极/漏极磊晶结构中的一第一者之间延伸的一隔离介电栓塞，当沿着平行于该栅极结构的一纵轴的一第二方向截取的一横截面观察时，该隔离介电栓塞具有一U形轮廓。
9.根据权利要求8所述的半导体装置，其特征在于，其中该隔离介电栓塞具有一气隙，该气隙至少部分由该栅极结构密封。
10.根据权利要求8所述的半导体装置，其特征在于，还包含在所述多个第一源极/漏极磊晶结构及所述多个第二源极/漏极磊晶结构上方的一介电层，其中该隔离介电栓塞具有一气隙，该气隙至少部分由该介电层密封。
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