TWI773241B - 半導體裝置及其形成方法 - Google Patents

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Abstract

一方法包含形成第一突出半導體鰭和虛設鰭突出高於隔離區的頂表面，第一突出半導體鰭與虛設鰭平行，在第一突出半導體鰭的第一部分和虛設鰭的第二部分上形成閘極堆疊物。此方法更包含將第一突出半導體鰭的第三部分凹陷，以形成凹口，將虛設鰭的第四部分凹陷，以縮減虛設鰭的第四部分的高度，以及在凹口中形成磊晶半導體區，磊晶半導體區朝向虛設鰭成長。

Description

半導體裝置及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其形成方法。
金屬氧化物半導體(Metal-Oxide-Semiconductor，MOS)裝置為積體電路中的基礎建構元件。金屬氧化物半導體裝置可具有由摻雜p型或n型雜質的多晶矽形成的閘極電極，p型或n型雜質透過使用例如離子佈植或熱擴散的摻雜製程摻雜。可將閘極電極的功函數調整至矽的能帶邊緣。對於n型金屬氧化物半導體(n-type Metal-Oxide-Semiconductor，NMOS)裝置，可將功函數調整至矽的導電帶。對於p型金屬氧化物半導體(p-type Metal-Oxide-Semiconductor，PMOS)裝置，可將功函數調整至矽的價帶。透過選擇合適的雜質，可實現調整多晶矽閘極電極的功函數。
有著多晶矽閘極電極的金屬氧化物半導體裝置表現載子空乏效應，載子空乏效應也被稱為多晶矽空乏效應(poly depletion effect)。當施加的電場從接近閘極介電質的閘極區域掃除載子時，產生多晶矽空乏效應，形成空乏層。在n型摻雜的多晶矽層中，空乏層包含離子化非移動的予體部位。在p型摻 雜的多晶矽層中，空乏層包含離子化非移動的受體部位。空乏效應導致有效閘極介電質厚度增加，使得在半導體表面上產生反轉(inverstion)層更為困難。
多晶空乏問題可透過形成金屬閘極電極來解決，其中用於n型金屬氧化物半導體裝置和p型金屬氧化物半導體裝置中的金屬閘極也可具有能帶邊緣功函數。因此，最終的金屬閘極包含複數層，以達到n型金屬氧化物半導體裝置和p型金屬氧化物半導體裝置的需求。
金屬閘極的形成一般涉及形成虛設閘極介電質和虛設閘極電極，移除虛設閘極介電質和虛設閘極電極，以形成溝槽，將高介電常數介電層和金屬層沉積至溝槽中，並進行化學機械研磨(Chemical Mechanical Polish，CMP)製程，以移除高介電常數介電層和金屬層的多餘部分。金屬層的剩下部分形成金屬閘極。
在一些實施例中，提供半導體裝置的形成方法，此方法包含形成第一突出半導體鰭和虛設鰭突出高於隔離區的頂表面，其中第一突出半導體鰭與虛設鰭平行；在第一突出半導體鰭的第一部分和虛設鰭的第二部分上形成閘極堆疊物；將第一突出半導體鰭的第三部分凹陷，以形成凹口；將虛設鰭的第四部分凹陷，以縮減虛設鰭的第四部分的高度；以及在凹口中形成磊晶半導體區，其中磊晶半導體區朝向虛設鰭成長。
在一些其他實施例中，提供半導體裝置，半導體裝置包含隔離區，位於半導體基底上；第一突出半導體鰭，突出高於隔離區的頂表面；半導體區，連接至第一突出半導體鰭的末端；以及第一虛設鰭，突出高於隔離區的 頂表面，其中第一虛設鰭包含第一部分，具有第一高度；及第二部分，具有小於第一高度的第二高度，其中半導體區朝第一虛設鰭的第二部分橫向擴展。
在另外一些實施例中，提供半導體裝置，半導體裝置包含隔離區，位於半導體基底上；虛設鰭，突出高於隔離區的頂表面，其中虛設鰭包含第一部分，具有第一高度；及第二部分，具有小於第一高度的第二高度；以及第一源極/汲極區和第二源極/汲極區，接觸虛設鰭的第二部分的兩側側壁。
10:晶圓
20:基底
22:隔離區
22A:頂表面
24:半導體條帶
24’:突出鰭
25:介電虛設條帶
25’:虛設鰭
25’A,25’B:部分
25’-LE:左側邊緣
25’-RE:右側邊緣
25’-0:邊界虛設鰭
25’-100,25’-200:內部虛設鰭
27:空隙
30:虛設閘極堆疊物
32:虛設閘極介電質
34:虛設閘極電極
36:硬遮罩層
38:閘極間隙壁
39:鰭間隙壁
40:凹口
42,42A,42B:源極/汲極區
46:接觸蝕刻停止層
48:層間介電質
50:閘極隔離區
54:閘極介電質
56:閘極電極
58,58A,58B:取代閘極堆疊物
60:硬遮罩
62A,62B:源極/汲極矽化物區
64A,64B:源極/汲極接觸插塞
66A,66B:閘極接觸插塞
70A,70B:鰭式場效電晶體
100,200:裝置區
110,114:蝕刻遮罩
300:製程流程
302,304,306,308,310,312,314,316,318,320,322:製程
H1,H2,H2’,HL,HM,HR:高度
TCDA,TCDB:頂部寬度
MCDA:中間寬度
BCDA,BCDB:底部寬度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1、2、3A、3B-1、3B-2、3B-3、4A、4B-1、4B-2、4B-3、4B-4、4B-5、5A、5B-1、5B-2、5B-3、6、7A、7B、8、9A、9B、9C、9D、10A、10B、10C、10D、11A和11B圖顯示依據一些實施例之形成鰭式場效電晶體(Fin Field-Effect Transistors，FinFETs)的中間階段的透視圖和剖面示意圖，鰭式場效電晶體有著透過虛設鰭隔開的源極/汲極區。
第12-16圖顯示依據一些實施例之形成鰭式場效電晶體的中間階段的透視圖和剖面示意圖，鰭式場效電晶體有著透過虛設鰭隔開的源極/汲極區。
第17-18圖顯示依據一些實施例之虛設鰭以及在虛設鰭兩側的源極/汲極區。
第19圖顯示依據一些實施例之形成鰭式場效電晶體的製程流程，鰭式場效電晶體有著透過虛設鰭隔開的源極/汲極區。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
依據一些實施例，提供鰭式場效電晶體(FinFETs)及其形成方法，鰭式場效電晶體有著透過虛設鰭彼此隔開的源極/汲極區。將虛設鰭部分凹陷及變窄。依據一些實施例，顯示形成電晶體的中間階段。討論一些實施例的變化。在各種視圖和顯示的實施例中，使用相似的參考符號用以標註相似的元件。本文討論的實施例將提供範例，使得能夠製造或使用本發明實施例，且本發明所屬技術領域中具通常知識者將容易理解可進行的修改，同時保持在不同實施例的考慮範圍內。以下圖式中的相似參考符號和文字代表相似的組件。雖然可討 論為以特定順序進行方法實施例，但是可以任何邏輯順序進行其他方法實施例。
第1、2、3A、3B-1、3B-2、3B-3、4A、4B-1、4B-2、4B-3、4B-4、4B-5、5A、5B-1、5B-2、5B-3、6、7A、7B、8、9A、9B、9C、9D、10A、10B、10C、10D、11A和11B圖顯示依據一些實施例之形成鰭式場效電晶體和對應的虛設鰭的中間階段的剖面示意圖和透視圖。這些圖式所示的製程也示意性地反映在第19圖所示的製程流程300中。
第1圖顯示初始結構的透視圖。初始結構包含晶圓10，晶圓10更包含基底20。基底20可為半導體基底，半導體基底可為矽基底、矽鍺基底或由其他半導體材料形成的基底。基底20可摻雜p型或n型雜質。隔離區22例如為淺溝槽隔離(Shallow Trench Isolation，STI)區，隔離區22可從基底20的頂表面延伸至基底20中形成。對應的製程顯示於第19圖中所示的製程流程300中的製程302。基底20在相鄰隔離區22之間的部分被稱為半導體條帶24。依據本發明一些實施例，半導體條帶24為原始基底20的一部分，因此半導體條帶24的材料相同於基底20的材料。依據本發明一些實施例，半導體條帶24為取代條帶，透過蝕刻基底20的一部分，以在相鄰隔離區22之間形成凹口，並進行磊晶成長，以在凹口中再成長另一半導體材料來形成半導體條帶24。因此，半導體條帶24由不同於基底20的半導體材料形成。依據一些實施例，半導體條帶24由Si、SiP、碳摻雜矽、SiPC、SiGe、SiGeB、Ge或第III-V族化合物半導體(例如InP、GaAs、AlAs、InAs、InAlAs、InGaAs)或類似物。
隔離區22可包含襯墊氧化物(未顯示)，襯墊氧化物可為透過將基底20的表面層熱氧化形成的熱氧化物。襯墊氧化物也可為透過使用例如原子層沉積(Atomic Layer Deposition，ALD)、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition，HDPCVD)、化學氣相沉積(Chemical Vapor Deposition，CVD)、或類似方法形成的沉積的氧化矽層。隔離區22也可包含在襯墊氧化物上方的介電材料，其中介電材料可透過使用可流動化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)、旋塗或類似方法形成。
第2圖顯示形成介電虛設條帶25。對應的製程顯示於第19圖中所示的製程流程300中的製程304。依據一些實施例，透過蝕刻半導體條帶24的其中一者以形成凹口，接著以介電材料填充凹口來形成介電虛設條帶25。依據其他實施例，介電虛設條帶25可透過使用其他方法形成。介電虛設條帶25的介電材料可由單一均質材料形成，或可具有包含多於一層的不同材料的複合結構。介電虛設條帶25的材料包含SiO2、SiON、Si3N4、SiCN、SiONC、HfO、TaN或類似物、前述之複合層及/或前述之化合物，但不限於此。介電虛設條帶25的底表面可高於、齊平於或低於隔離區22的底表面。介電虛設條帶25的頂表面可高於、齊平於或低於半導體條帶24的頂表面。
請參照第3A圖，將隔離區22凹陷。半導體條帶24和介電虛設條帶25的頂部突出高於隔離區22的剩下部分的頂表面22A，以分別形成突出鰭24’和虛設鰭25’。對應的製程顯示於第19圖中所示的製程流程300中的製程306。可使用乾蝕刻製程來進行此蝕刻，其中使用HF3和NH3作為蝕刻氣體。依據本發明其他實施例，隔離區22的凹陷透過使用濕蝕刻製程來進行。舉例來說，蝕刻化學物可包含HF溶液。
在以上顯示的實施例中，鰭可透過任何合適的方法圖案化。舉例來說，鰭可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製 程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物或心軸將鰭圖案化。
請參照第3A圖，在將隔離區22凹陷之後，在突出鰭24’和虛設鰭25’的頂表面和側壁上形成虛設閘極堆疊物30。對應的製程顯示於第19圖中所示的製程流程300中的製程308。虛設閘極堆疊物30可包含虛設閘極介電質32和在虛設閘極介電質32上方的虛設閘極電極34。虛設閘極電極34可由例如多晶矽或非晶矽形成，且可使用其他材料。虛設閘極堆疊物30的每一者可包含在虛設閘極電極34上方的一個(或複數個)硬遮罩層36。硬遮罩層36可由氮化矽、氧化矽、氮碳化矽或前述之多層形成。虛設閘極堆疊物30可橫跨單一個或複數個突出鰭24’、虛設鰭25’及/或隔離區22。虛設閘極堆疊物30也可具有長度方向垂直於突出鰭24’的長度方向。
接著，在虛設閘極堆疊物30的側壁上形成閘極間隙壁38。依據本發明一些實施例，閘極間隙壁38由介電材料形成，例如SiO2、SiON、Si3N4、SiCN、SiONC、HfO、TaN或類似物，且可具有單一層結構或包含複數個介電層的多層結構。形成製程可包含沉積毯覆式單一介電層或多個介電層，接著進行非等向性蝕刻製程，以移除毯覆式介電層的水平部分，毯覆式介電層的垂直部分保留在虛設閘極堆疊物30的側壁上作為閘極間隙壁38。毯覆式介電層可為透過使用順應性沉積方法形成的順應層，順應性沉積方法例如原子層沉積(ALD)、化學氣相沉積(CVD)或類似方法。
在形成閘極間隙壁38的相同製程中，也可形成鰭間隙壁39。第3A圖示意性地顯示在相鄰的突出鰭24’與虛設鰭25’之間的鰭間隙壁39的一些範例，其中鰭間隙壁39以虛線表示。雖然未顯示在突出鰭24’的外側上的鰭間隙壁39，但是鰭間隙壁39也可形成於這些地方。第3B-1、3B-2和3B-3圖顯示鰭間隙壁39的一些範例。第3B-1、3B-2和3B-3圖的剖面示意圖從第3A圖中的參考剖面3B-3B得到。請參照第3B-1圖，當相鄰的突出鰭24’與虛設鰭25’之間的空隙具有高深寬比與短距離時，鰭間隙壁39可完全填充空隙。在第3B-2圖所示的範例中，未填充空隙27的大部分。依據一些實施例，鰭間隙壁39包含在空隙27底部的水平部分。依據其他實施例，在非等向性蝕刻製程中也可移除鰭間隙壁39在空隙27底部的水平部分。第3B-3圖顯示依據其他實施例的鰭間隙壁39，其中未填充空隙27的一小部分，但是填充每個空隙27的大部分。
依據本發明一些實施例，進行蝕刻製程(之後被稱為源極/汲極凹陷)，以蝕刻突出鰭24’未被虛設閘極堆疊物30和閘極間隙壁38覆蓋的部分，以形成第4A圖所示的結構。在蝕刻突出鰭24’的同時，也可蝕刻及凹陷虛設鰭25’，使得顯著縮減虛設鰭25’的高度和寬度。對應的製程顯示於第19圖中所示的製程流程300中的製程310。突出鰭24’在虛設閘極堆疊物30和閘極間隙壁38正下方的部分受到保護，因此未被蝕刻。依據一些實施例，凹陷的半導體條帶24的頂表面可低於隔離區22的頂表面22A。突出鰭24’被蝕刻部分所留下的空間被稱作凹口40。
依據一些實施例，將虛設鰭25’不在虛設閘極堆疊物30和閘極間隙壁38正下方的部分25’A部分凹陷。換句話說，虛設鰭25’的部分25’A在高度上縮減，且可(或可能不)透過蝕刻製程變窄。換句話說，虛設鰭25’在虛設閘極堆疊 物30和閘極間隙壁38正下方的部分25’B受到保護，免於受到蝕刻製程影響，且不被凹陷或變窄。舉例來說，部分25’A的剩下高度H2小於部分25’B的高度H1。部分25’B的高度H1也是在將部分25’A凹陷之前的高度。高度H2/高度H1的比值可在約0.1與約0.9之間的範圍中，且可在約0.3與約0.7之間的範圍中。
依據一些實施例，在用於蝕刻突出鰭24’的共同製程中進行突出鰭24’的凹陷及虛設鰭25’的凹陷，且選擇將突出鰭24’凹陷的蝕刻化學物，以同時蝕刻虛設鰭25’和突出鰭24’。依據其他實施例，在不同製程中進行突出鰭24’的凹陷及虛設鰭25’的凹陷。舉例來說，當蝕刻突出鰭24’時，虛設鰭25’可保持未被蝕刻，且例如在清潔製程中蝕刻虛設鰭25’，而在清潔製程中，可同時蝕刻或不蝕刻突出鰭24’。
依據一些實施例，蝕刻製程包括乾蝕刻製程。蝕刻可透過使用直接電漿或遠端電漿進行。蝕刻製程可為自由基蝕刻製程，其中過濾從蝕刻氣體產生的電漿，以移除離子，而留下自由基並用作蝕刻。依據一些實施例，製程氣體可包含蝕刻氣體，蝕刻氣體可包含Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6、BCl3、SF6、H2、NF3或前述之組合。製程氣體也可包含用於調整蝕刻選擇性ER24’/ER25’的鈍化氣體，蝕刻選擇性ER24’/ER25’為突出鰭24’的蝕刻速率ER24’與虛設鰭25’的蝕刻速率ER25’的比值。鈍化氣體可包含N2、O2、CO2、SO2、CO、CH4、SiCl4或前述之組合。此外，也可使用稀釋氣體(載氣)，例如Ar、He、Ne或前述之組合。依據一些實施例，蝕刻可以電源功率在約10W與約3000W之間的範圍中進行。蝕刻可以偏壓功率小於約3000W進行。製程氣體的壓力可在約1mTorr與約5Torr之間的範圍中，且製程氣體流量可在約1sccm與約5000sccm之間的範圍中。在一範例蝕刻製程中，使用HBr及/或Cl2作為蝕刻氣體，且可透過 調整鈍化氣體的流量來調整蝕刻選擇性ER24’/ER25’，其中增加鈍化氣體將增加蝕刻選擇性，反之亦然。再者，可透過降低偏壓功率來增加蝕刻選擇性，或透過增加偏壓功率來降低蝕刻選擇性。在另一範例中，其中虛設鰭25’包括SiN，且使用濕蝕刻，增加H3PO4可增加蝕刻選擇性。依據一些實施例，蝕刻選擇性ER24’/ER25’在約0.1與約5之間的範圍中。在蝕刻選擇性ER24’/ER25’小於約1.0的實施例中，可在虛設鰭25’的頂部上形成蝕刻停止層，以保護虛設鰭25’的下方部分。有著蝕刻停止層，雖然虛設鰭25’可具有蝕刻速率大於突出鰭24’的蝕刻速率(當蝕刻選擇性ER24’/ER25’小於1.0時)，但是在蝕刻突出鰭24’之後，虛設鰭25’仍可具有所期望的部分被保留住。
依據其他實施例，使用濕蝕刻製程進行突出鰭24’和虛設鰭25’的蝕刻，其中蝕刻化學物可包含HF和F2。蝕刻化學物也可包含用於調整蝕刻選擇性ER24’/ER25’的輔助蝕刻化學物，輔助蝕刻化學物可包含H2SO4、HCl、HBr、NH3、H3PO4或前述之組合。可使用包含去離子水、酒精、丙酮或類似物的溶劑。
當將虛設鰭25’凹陷時，也可將鰭間隙壁39凹陷。第4B-1、4B-2、4B-3、4B-4和4B-5圖顯示一些虛設鰭25’(在蝕刻製程之後)和剩下的鰭間隙壁39(如有任何保留)的一些範例輪廓。在第4B-1圖中，在將鰭間隙壁39凹陷之後，沒有保留鰭間隙壁。在第4B-2圖中，虛設鰭25’具有階梯，且鰭間隙壁39具有從階梯的頂表面延續的頂表面，且鰭間隙壁39可具有垂直的外側壁。在第4B-3圖中，虛設鰭25’具有階梯，且鰭間隙壁39具有從階梯的頂表面延續的頂表面，其中鰭間隙壁39的高度持續縮減至零。在第4B-4圖中，虛設鰭25’具有階梯，且鰭間隙壁39具有U形頂表面，此輪廓可從第3B-2和3B-3圖所示的輪廓得到。第4B-5圖顯示有著虛設鰭25’的下部和鰭間隙壁39比第4B-4圖所示的結構再進一步凹陷 的輪廓。
接著，透過從凹口40選擇性成長半導體材料，以形成源極/汲極區42A和42B(有時也被稱為磊晶區)(被統稱為源極/汲極區42)，以得到第5A圖所示的結構。對應的製程顯示於第19圖中所示的製程流程300中的製程312。源極/汲極區42A和42B可為相同導電型(p型或n型)，且可在共同的磊晶製程中形成。或者，源極/汲極區42A和42B為相反的導電型，且可在個別的磊晶製程中磊晶成長。依據一些實施例，源極/汲極區42A及/或42B包含矽鍺、矽、矽碳或類似物。取決於最終的鰭式場效電晶體為p型鰭式場效電晶體或n型鰭式場效電晶體，隨著磊晶的進行，可原位摻雜p型或n型雜質。舉例來說，當最終的鰭式場效電晶體為p型鰭式場效電晶體時，可成長SiB、SiGeB、GeB或類似物。相對地，當最終的鰭式場效電晶體為n型鰭式場效電晶體時，可成長SiP、SiCP或類似物。在源極/汲極區42A和42B完全填充凹口40之後，源極/汲極區42開始水平擴展，並可形成刻面。依據一些實施例，源極/汲極區42A及/或42B與虛設鰭25’橫向間隔開，如實線所示。依據其他實施例，源極/汲極區42A及/或42B靠近或接觸虛設鰭25’，如虛線所示。
依據一些實施例，第5B-1、5B-2和5B-3圖顯示虛設鰭25’以及源極/汲極區42A和42B的數個剖面示意圖。這些剖面示意圖從第5A圖中的參考剖面5B-5B得到。請參照第5B-1圖，例如當源極/汲極區42A和42B由相同的半導體材料(可為p型或n型)形成時，源極/汲極區42A和42B相對於虛設鰭25’對稱。源極/汲極區42A和42B也接觸虛設鰭25’的兩側側壁，且虛設鰭25’阻擋源極/汲極區42A和42B彼此接觸。請參照第5B-2圖，例如當源極/汲極區42A和42B由不同的半導體材料(一個為p型，且另一個為n型)形成時，源極/汲極區42A和42B相對於 虛設鰭25’不對稱。第5B-3圖顯示源極/汲極區42A和42B與虛設鰭25’間隔開的範例。
在第5B-1、5B-2和5B-3圖中，畫出虛線來代表如果虛設鰭25’沒有被凹陷時，虛設鰭25’的左側邊緣25’-LE和右側邊緣25’-RE。應當觀察到的是，由於虛設鰭25’凹陷的緣故，虛設鰭25’的被蝕刻部分提供額外空間，且源極/汲極區42A和42B可延伸至額外空間中，以具有增加的體積，進而改善最終的鰭式場效電晶體的效能。此外，當控制了虛設鰭25’的凹陷時，源極/汲極區42A和42B合併(進而電性短路)的可能性不一定增加。
第6圖顯示在形成接觸蝕刻停止層(Contact Etch Stop Layer，CESL)46和層間介電質(Inter-Layer Dielectric，ILD)48之後的結構的透視圖。對應的製程顯示於第19圖中所示的製程流程300中的製程314。接觸蝕刻停止層46可由氮化矽、氮碳化矽或類似物形成。接觸蝕刻停止層46可透過使用順應性沉積方法(例如原子層沉積或化學氣相沉積)形成。層間介電質48可包含介電材料，且透過使用例如可流動化學氣相沉積、旋塗、化學氣相沉積或其他沉積方法形成。層間介電質48也可由含氧介電材料形成，含氧介電材料可為氧化矽基，例如氧化矽、磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、硼摻雜磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)或類似物。進行平坦化製程(例如化學機械研磨(CMP)製程或機械研磨製程)，使得層間介電質48、虛設閘極堆疊物30和閘極間隙壁38的頂表面彼此齊平。
第7A和7B圖分別顯示形成閘極隔離區50的透視圖和剖面示意圖。對應的製程顯示於第19圖中所示的製程流程300中的製程316。第7B圖顯示第7A圖中的參考剖面7B-7B。形成製程可包含蝕刻虛設閘極堆疊物30，以形成開 口(被閘極隔離區50佔據)，開口將每個虛設閘極堆疊物30分隔為多個隔開部分，如第7A和7B圖所示。從第7B圖可了解進行此蝕刻直到暴露出虛設鰭25’。接著，以介電材料填充開口，以形成閘極隔離區50。
接著，如第8圖所示，以取代閘極堆疊物58取代虛設閘極堆疊物30，虛設閘極堆疊物30包含硬遮罩層36、虛設閘極電極34和虛設閘極介電質32。依據本發明一些實施例，取代步驟包含在一個或複數個蝕刻步驟中蝕刻第6圖所示的硬遮罩層36、虛設閘極電極34和虛設閘極介電質32，以在閘極間隙壁38之間形成開口。對應的製程顯示於第19圖中所示的製程流程300中的製程318。
接著，如第8圖所示，形成取代閘極堆疊物58，取代閘極堆疊物58包含閘極介電質54和閘極電極56。對應的製程顯示於第19圖中所示的製程流程300中的製程320。取代閘極堆疊物58的形成包含形成/沉積複數層，並接著進行平坦化製程，例如化學機械研磨製程或機械研磨製程。依據本發明一些實施例，每個閘極介電質54包含界面層(Interfacial Layer，IL)作為閘極介電質54的下部。界面層形成於突出鰭24’的暴露表面上。界面層可包含氧化層，例如氧化矽層，氧化矽層透過突出鰭24’的熱氧化、化學氧化製程或沉積製程形成。每個閘極介電質54也可包含形成於界面層上方的高介電常數介電層。高介電常數介電層可包含HfO2、ZrO2、HfZrOx、HfSiOx、HfSiON、ZrSiOx、HfZrSiOx、Al2O3、HfAlOx、HfAlN、ZrAlOx、La2O3、TiO2、Yb2O3、氮化矽或類似物。高介電常數介電材料的介電常數(k值)大於3.9，且可大於約7.0。高介電常數介電層可形成為順應層，且延伸至突出鰭24’的側壁和閘極間隙壁38的側壁上。閘極介電質54也可延伸至虛設鰭25’的頂表面和側壁上。
閘極電極56中的子層可包含氮化鈦矽(Titanium Silicon Nitride， TSN)層、氮化鉭(TaN)層、氮化鈦(TiN)層、含鈦和鋁層、額外的TiN及/或TaN層以及填充金屬區。這些子層中的一些定義對應的鰭式場效電晶體的功函數。再者，p型鰭式場效電晶體的金屬層可不同於n型鰭式場效電晶體的金屬層，使得金屬層的功函數適用於對應的p型或n型鰭式場效電晶體。填充金屬可包含鎢、鈷或類似物。
第8圖更示意性地顯示當保留一些鰭間隙壁39時的範例。依據其他實施例，如先前段落所討論，可移除鰭間隙壁39。
接著，如第9A和9B圖所示，形成硬遮罩60。依據本發明一些實施例，硬遮罩60的形成包含透過蝕刻將取代閘極堆疊物58凹陷以形成凹口，以介電材料填充凹口，並進行平坦化，以移除介電材料的多餘部分。
第9A和9B圖更顯示形成源極/汲極矽化物區62A和62B、源極/汲極接觸插塞64A和64B以及閘極接觸插塞66A和66B。對應的製程顯示於第19圖中所示的製程流程300中的製程322。依據一些實施例，鰭式場效電晶體70A和70B皆為p型鰭式場效電晶體或皆為n型鰭式場效電晶體。依據其他實施例，鰭式場效電晶體70A和70B包含p型鰭式場效電晶體和n型鰭式場效電晶體。
第9A圖的數個剖面示意圖顯示於第9B、9C、9D以及5B-1、5B-2和5B-3圖中。第9B圖顯示第9A圖中的參考剖面9B-9B中的一些部件。取代閘極堆疊物58A和58B(被統稱為取代閘極堆疊物58)透過虛設鰭25’和閘極隔離區50彼此隔開。閘極接觸插塞66A和66B分別在取代閘極堆疊物58A和58B上方並分別接觸取代閘極堆疊物58A和58B。第9C圖示意性地顯示第9A圖的剖面9C-9C中的一些部件。第9D圖示意性地顯示第9A圖的剖面9D-9D中的一些部件。第9A圖的剖面5B-5B中的一些(並非全部)部件可在第5B-1、5B-2和5B-3圖中找到。
依據一些實施例(也可參照第4A圖)，第10A、10B、10C和10D圖顯示虛設鰭25’的部分25’A的一些範例輪廓。這些輪廓從虛設鰭25’在層間介電質48(第9A圖)正下方的部分得到。在第10A圖中，虛設鰭25’具有梯形。在第10B圖中，虛設鰭25’具有錐形輪廓，且頂端為圓形。在第10C圖中，虛設鰭25’具有有著垂直側壁且一致寬度的頂部以及具有梯形的底部，其中頂部寬度TCDA等於中間寬度MCDA且小於底部寬度BCDA。在第10D圖中，虛設鰭25’具有三角形。
依據一些實施例，參考第9B和10A圖討論最終結構的一些尺寸。選擇虛設鰭的部分25’B的高度H1(第9B圖)在特定範圍中，太大的高度H1可導致不應隔開的金屬閘極被隔開，而太小的高度H1可導致當將虛設鰭25’凹陷時完全移除虛設鰭25’，因此無法達到形成虛設鰭25’的目的。因此，可選擇鰭的部分25’B的高度H1在約100Å與約3000Å之間的範圍中。選擇虛設鰭的部分25’A的高度H2(第10A圖)，使得高度H2足夠大來隔開相鄰的源極/汲極區，同時足夠小以得到用於源極/汲極區的額外體積。因此，虛設鰭的部分25’A的高度H2小於高度H1，且可選擇虛設鰭的部分25’A的高度H2在約50Å與約2100Å之間的範圍中。虛設鰭的部分25’B的頂部寬度TCDB和底部寬度BCDB(第9B圖)可彼此相等或大致彼此相等，例如寬度差異小於約底部寬度BCDB的5%。另一方面，虛設鰭部分的25’A的頂部寬度TCDA和底部寬度BCDA(第10A圖)具有底部寬度BCDA大於頂部寬度TCDA的關係，且寬度差異可大於約5Å並可小於底部寬度BCDA的80%。再者，頂部寬度TCDB大於頂部寬度TCDA，且(底部寬度BCDA-頂部寬度TCDA)>(底部寬度BCDB-頂部寬度TCDB)。依據一些實施例，頂部寬度TCDA、底部寬度BCDA、頂部寬度TCDB和底部寬度BCDB的每一者也可在約3nm與約1μm的範圍中。
應當理解的是，相同裝置晶片和相同晶圓的不同區域中的虛設鰭25’可具有不同尺寸及/或形狀。舉例來說，第11A和11B圖顯示在不同裝置區中的兩個虛設鰭25’，且這兩個虛設鰭25’具有不同高度、不同寬度及/或不同形狀。透過個別的蝕刻製程蝕刻不同區域中的虛設鰭25’，可實現高度、寬度及/或形狀的差異。
依據本發明一些實施例，第12-16圖顯示蝕刻突出鰭24’和虛設鰭25’以及形成源極/汲極區的中間階段的剖面示意圖。第12-16圖所示的製程對應至第4A、4B-1至4B-5、5A、5B-1至5B-3圖所示的製程。除非另有說明，否則這些實施例中的組件的材料和形成製程基本上相同於先前實施例中以相似參考符號標註的相似組件。因此，關於第12-16圖中所示的組件的形成製程和材料的細節可從先前實施例的討論中找到。
這些實施例的初始步驟基本上相同於第1、2和3A圖所示的步驟。第12圖顯示從第3A圖中的剖面12-12所得到的剖面。應當理解的是，第12圖顯示比3A圖更多的部件。舉例來說，第12圖顯示裝置區100和200透過在邊界處的邊界虛設鰭25’-0分開。顯示三個虛設鰭25’，邊界虛設鰭25’-0將裝置區100和200分開，且內部虛設鰭25’-100和25’-200分別在裝置區100和200中。也示意性地顯示突出鰭24’和鰭間隙壁39。形成蝕刻遮罩110以覆蓋裝置區200。依據一些實施例，蝕刻遮罩110可包括光阻，或可包括由TiN、BN、TaN或類似物形成的硬遮罩。裝置區100暴露於蝕刻遮罩110的開口。蝕刻遮罩110可覆蓋邊界虛設鰭25’-0的全部或一部分，或不覆蓋邊界虛設鰭25’-0。因此，蝕刻遮罩110的左側邊緣可在包含邊界虛設鰭25’-0的左側邊緣25’-LE與右側邊緣25’-RE之間的任何位置。
接著，進行蝕刻製程以將突出鰭24’和內部虛設鰭25’-100凹陷。 也可蝕刻鰭間隙壁39。第13圖顯示得到的結構。在第13圖中，不將突出鰭24’在虛設閘極堆疊物30(第3A圖)正下方的部分凹陷，且由於在不同的平面中顯示這些部分，因此以虛線顯示。因此，凹口40形成於突出鰭24’被蝕刻所留下的空間。可蝕刻或大致不蝕刻邊界虛設鰭25’-0。蝕刻製程的細節已參考第4A圖討論，故不贅述於此。由於蝕刻製程的緣故，內部虛設鰭25’-100變低且變窄。在先前段落中已討論了內部虛設鰭25’-100的尺寸以及尺寸的比較，故不贅述於此。在蝕刻製程之後，當蝕刻遮罩110包括光阻時，可移除蝕刻遮罩110，或可保留蝕刻遮罩110作為後續磊晶製程的遮罩。在這些實施例中，如第14圖所示，可在磊晶製程之後移除蝕刻遮罩110。
請參照第14圖，在磊晶製程中形成源極/汲極區42A。接著，形成蝕刻遮罩114覆蓋裝置區100，且蝕刻遮罩114不覆蓋裝置區200。蝕刻遮罩114的右側邊緣可在包含邊界虛設鰭25’-0的左側邊緣25’-LE與右側邊緣25’-RE之間的任何位置。
接著，進行蝕刻製程，以將突出鰭24’和內部虛設鰭25’-200凹陷。第15圖顯示得到的結構。因此，凹口40形成於突出鰭24’被蝕刻所留下的空間。蝕刻製程的細節已參考第4A圖討論，故不贅述於此。由於蝕刻製程的緣故，內部虛設鰭25’-200變低且變窄。也蝕刻鰭間隙壁39，且可完全或部分移除鰭間隙壁39。在先前段落中已討論了內部虛設鰭25’-200的尺寸以及尺寸的比較，故不贅述於此。在蝕刻製程之後，當蝕刻遮罩114包括光阻時，可移除蝕刻遮罩114，或可保留蝕刻遮罩114，且如第16圖所示，可在磊晶製程之後移除蝕刻遮罩114。
第16圖顯示形成源極/汲極區42B。形成源極/汲極區42A與形成源極/汲極區42B具有不同的輪廓，且相對於邊界虛設鰭25’-0，源極/汲極區42A和 源極/汲極區42B不對稱。舉例來說，在邊界虛設鰭25’-0兩側且與邊界虛設鰭25’-0相鄰的源極/汲極區42A和42B可具有不同尺寸、不同形狀、不同導電型及/或不同材料。
請參照第12圖，蝕刻遮罩110的左側邊緣可在包含邊界虛設鰭25’-0的左側邊緣25’-LE與右側邊緣25’-RE之間的任何位置。請參照第14圖，蝕刻遮罩114的右側邊緣可在包含邊界虛設鰭25’-0的左側邊緣25’-LE與右側邊緣25’-RE之間的任何位置。因此，蝕刻遮罩110和114可重疊並覆蓋邊界虛設鰭25’-0的一部分或全部。或者，蝕刻遮罩110和114的任一者或兩者可不覆蓋邊界虛設鰭25’-0的一部分或全部。這些變化導致邊界虛設鰭25’-0具有選定的不同的輪廓和高度。依據一些實施例，邊界虛設鰭25’-0比內部虛設鰭25’-100和25’-200更高，例如具有高度比值H2/H2’(第16圖所示的高度H2和高度H2’)大於1.1、大於1.5或大於2.0。
依據一些實施例，第17圖顯示邊界虛設鰭25’-0、內部虛設鰭25’-100和25’-200的輪廓。邊界虛設鰭25’-0可具有比內部虛設鰭25’-100和25’-200更高的高度。在邊界虛設鰭25’-0高的情況下，成長源極/汲極區42A和42B有著較大的製程裕度，而不用考慮源極/汲極區42A和源極/汲極區42B合併的情況。另一方面，由於在內部虛設鰭25’-100兩側的源極/汲極區42A彼此對稱，因此較容易控制製程，且可製作較小的內部虛設鰭25’-100(高度H2’小於高度H2)，以增加源極/汲極區42A的體積。相似地，由於在內部虛設鰭25’-200兩側的源極/汲極區42B彼此對稱，因此較容易控制製程，且可製作較小的內部虛設鰭25’-200，以增加源極/汲極區42B的體積。第17圖顯示在邊界虛設鰭25’-0的左側部分和右側部分彼此對稱的範例。
依據一些實施例，第18圖顯示邊界虛設鰭25’-0、內部虛設鰭25’-100和25’-200的輪廓。這些實施例相似於第17圖所示的實施例，除了邊界虛設鰭25’-0的左側部分和右側部分彼此不對稱。舉例來說，左側部分的高度HL可大於右側部分的高度HR，且高度HL和高度HR可等於或不同於中間的高度HM。
本發明實施例具有一些優點特徵。透過將虛設鰭凹陷，更多的空間可用於形成較大體積的源極/汲極區。源極/汲極區的體積增加改善了最終鰭式場效電晶體的效能。
依據本發明一些實施例，方法包含形成第一突出半導體鰭和虛設鰭突出高於隔離區的頂表面，其中第一突出半導體鰭與虛設鰭平行；在第一突出半導體鰭的第一部分和虛設鰭的第二部分上形成閘極堆疊物；將第一突出半導體鰭的第三部分凹陷，以形成凹口；將虛設鰭的第四部分凹陷，以縮減虛設鰭的第四部分的高度；以及在凹口中形成磊晶半導體區，磊晶半導體區朝向虛設鰭成長。在一實施例中，凹陷的虛設鰭阻擋磊晶半導體區。在一實施例中，在共同蝕刻製程中將第一突出半導體鰭的第三部分和虛設鰭的第四部分凹陷。在一實施例中，第一突出半導體鰭的第三部分的第一蝕刻速率與虛設鰭的第四部分的第二蝕刻速率的比值在約0.1與約5之間的範圍中。在一實施例中，當將虛設鰭的第四部分凹陷時，在閘極堆疊物正下方的虛設鰭的第二部分受保護免受蝕刻。在一實施例中，在不同的蝕刻製程中將第一突出半導體鰭的第三部分和虛設鰭的第四部分凹陷。在一實施例中，虛設鰭的第四部分的高度縮減大於30%且小於約70%。
依據本發明一些實施例，裝置包含隔離區，位於半導體基底上；第一突出半導體鰭，突出高於隔離區的頂表面；半導體區，連接至第一突出半 導體鰭的末端；以及第一虛設鰭，突出高於隔離區的頂表面，其中第一虛設鰭包含第一部分，具有第一高度；及第二部分，具有小於第一高度的第二高度，其中半導體區朝第一虛設鰭的第二部分橫向擴展。在一實施例中，此裝置更包含第一閘極堆疊物，位於第一突出半導體鰭上；以及閘極隔離區，接觸第一閘極堆疊物的側壁，其中閘極隔離區在第一虛設鰭的第一部分上方並接觸第一虛設鰭的第一部分。在一實施例中，此裝置更包含第二突出半導體鰭，突出高於隔離區的頂表面；以及第二閘極堆疊物，位於第二突出半導體鰭上，其中第二閘極堆疊物透過閘極隔離區與第一閘極堆疊物隔開。在一實施例中，半導體區接觸第一虛設鰭的第二部分的側壁。在一實施例中，第二高度與第一高度的比值在約0.3與約0.7的範圍中。在一實施例中，第一虛設鰭的第一部分具有第一底部寬度以及與第一底部寬度相等的第一頂部寬度，且其中第一虛設鰭的第二部分具有第二底部寬度以及小於第二底部寬度的第二頂部寬度。在一實施例中，此裝置更包含第二虛設鰭，突出高於隔離區的頂表面，其中第二虛設鰭包含第三部分和第四部分，其中第二虛設鰭的第四部分和第一虛設鰭的第二部分在半導體區的兩側，且第一虛設鰭的第二部分的第二高度大於第一虛設鰭的第四部分的第三高度。在一實施例中，第一虛設鰭和第二虛設鰭彼此平行。
依據本發明一些實施例，裝置包含隔離區，位於半導體基底上；虛設鰭，突出高於隔離區的頂表面，其中虛設鰭包含第一部分，具有第一高度；及第二部分，具有小於第一高度的第二高度；以及第一源極/汲極區和第二源極/汲極區，接觸虛設鰭的第二部分的兩側側壁。在一實施例中，此裝置更包含第一鰭式場效電晶體，包含第一突出半導體鰭和第一源極/汲極區；以及第二鰭式場效電晶體，包含第二突出半導體鰭和第二源極/汲極區，其中第一突出半導體 鰭和第二突出半導體鰭在虛設鰭的兩側。在一實施例中，第一鰭式場效電晶體和第二鰭式場效電晶體為相反的導電型。在一實施例中，第一鰭式場效電晶體和第二鰭式場效電晶體為相同的導電型。在一實施例中，第二高度小於第一高度的約90%。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
300:製程流程
302,304,306,308,310,312,314,316,318,320,322:製程

Claims (14)

  1. 一種半導體裝置的形成方法，包括：形成一第一突出半導體鰭和一虛設鰭突出高於一隔離區的頂表面，其中該第一突出半導體鰭與該虛設鰭平行；在該第一突出半導體鰭的一第一部分和該虛設鰭的一第二部分上形成一閘極堆疊物，其中該虛設鰭的該第二部分具有一第一底部寬度以及與該第一底部寬度相等的一第一頂部寬度；將該第一突出半導體鰭的一第三部分凹陷，以形成一凹口；將該虛設鰭的一第四部分凹陷，以縮減該虛設鰭的該第四部分的高度，使得該虛設鰭的該第四部分具有一第二底部寬度以及小於該第二底部寬度的一第二頂部寬度；以及在該凹口中形成一磊晶半導體區，其中該磊晶半導體區朝向該虛設鰭成長。
  2. 如請求項1之半導體裝置的形成方法，其中凹陷的該虛設鰭阻擋該磊晶半導體區。
  3. 如請求項1或2之半導體裝置的形成方法，其中在一共同蝕刻製程中將該第一突出半導體鰭的該第三部分和該虛設鰭的該第四部分凹陷。
  4. 如請求項3之半導體裝置的形成方法，其中該第一突出半導體鰭的該第三部分的一第一蝕刻速率與該虛設鰭的該第四部分的一第二蝕刻速率的比值在約0.1與約5之間的範圍中。
  5. 如請求項1或2之半導體裝置的形成方法，其中當將該虛設鰭的該第四部分凹陷時，在該閘極堆疊物正下方的該虛設鰭的該第二部分受保護免受蝕刻。
  6. 如請求項1或2之半導體裝置的形成方法，其中在不同的蝕刻製程中將該第一突出半導體鰭的該第三部分和該虛設鰭的該第四部分凹陷。
  7. 一種半導體裝置，包括：一隔離區，位於一半導體基底上；一第一突出半導體鰭，突出高於該隔離區的頂表面；一半導體區，連接至該第一突出半導體鰭的一末端；以及一第一虛設鰭，突出高於該隔離區的頂表面，其中該第一虛設鰭包括：一第一部分，具有一第一高度，其中該第一虛設鰭的該第一部分具有一第一底部寬度以及與該第一底部寬度相等的一第一頂部寬度；及一第二部分，具有小於該第一高度的一第二高度，其中該半導體區朝該第一虛設鰭的該第二部分橫向擴展，且其中該第一虛設鰭的該第二部分具有一第二底部寬度以及小於該第二底部寬度的一第二頂部寬度。
  8. 如請求項7之半導體裝置，更包括：一第一閘極堆疊物，位於該第一突出半導體鰭上；以及一閘極隔離區，接觸該第一閘極堆疊物的側壁，其中該閘極隔離區在該第一虛設鰭的該第一部分上方並接觸該第一虛設鰭的該第一部分。
  9. 如請求項8之半導體裝置，更包括：一第二突出半導體鰭，突出高於該隔離區的頂表面；以及一第二閘極堆疊物，位於該第二突出半導體鰭上，其中該第二閘極堆疊物透過該閘極隔離區與該第一閘極堆疊物隔開。
  10. 如請求項7至9中任一項之半導體裝置，其中該半導體區接觸該第一虛設鰭的該第二部分的側壁。
  11. 如請求項7至9中任一項之半導體裝置，更包括：一第二虛設鰭，突出高於該隔離區的頂表面，其中該第二虛設鰭包括一第三部分和一第四部分，其中該第二虛設鰭的該第四部分和該第一虛設鰭的該第二部分在該半導體區的兩側，且該第一虛設鰭的該第二部分的該第二高度大於該第二虛設鰭的該第四部分的一第三高度。
  12. 如請求項11之半導體裝置，其中該第一虛設鰭和該第二虛設鰭彼此平行。
  13. 一種半導體裝置，包括：一隔離區，位於一半導體基底上；一虛設鰭，突出高於該隔離區的頂表面，其中該虛設鰭包括：一第一部分，具有一第一高度，其中該第一部分具有一第一底部寬度以及與該第一底部寬度相等的一第一頂部寬度；及一第二部分，具有小於該第一高度的一第二高度，其中該第二部分具有一第二底部寬度以及小於該第二底部寬度的一第二頂部寬度；以及一第一源極/汲極區和一第二源極/汲極區，接觸該虛設鰭的該第二部分的兩側側壁。
  14. 如請求項13之半導體裝置，更包括：一第一鰭式場效電晶體，包括一第一突出半導體鰭和該第一源極/汲極區；以及一第二鰭式場效電晶體，包括一第二突出半導體鰭和該第二源極/汲極區，其中該第一突出半導體鰭和該第二突出半導體鰭在該虛設鰭的兩側。
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