DE102020121063A1 - Dummy-finne mit reduzierter höhe und verfahren zu ihrer herstellung - Google Patents

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Abstract

Ein Verfahren umfasst das Bilden einer ersten vorstehenden Halbleiterfinne und einer Dummy-Finne, die höher vorsteht als Oberseiten von Isolationsregionen. Die erste vorstehende Halbleiterfinne verläuft parallel zu der Dummy-Finne und bildet einen Gate-Stapel auf einem ersten Abschnitt der ersten vorstehenden Halbleiterfinne und einem zweiten Abschnitt der Dummy-Finne. Das Verfahren umfasst des Weiteren das Aussparen eines dritten Abschnitts der ersten vorstehenden Halbleiterfinne, um eine Aussparung zu bilden, das Aussparen eines vierten Abschnitts der Dummy-Finne, um eine Höhe des vierten Abschnitts der Dummy-Finne zu verringern, und das Bilden einer Epitaxie-Halbleiterregion in der Aussparung. Die Epitaxie-Halbleiterregion wird in Richtung der Dummy-Finne gezüchtet.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/010,855 , eingereicht am 16. April 2020, mit dem Titel „Epitaxy Process Window Enlargement Through Epitaxy-Region Control Method“, die hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
  • HINTERGRUND
  • Metall-Oxid-Halbleiter-Vorrichtungen (MOS-Vorrichtungen) sind grundlegende Bauelemente in integrierten Schaltkreisen. Eine MOS-Vorrichtung kann eine Gate-Elektrode haben, die aus Polysilizium gebildet ist, das mit p- oder n-Störatomen dotiert ist, die mittels Dotierungsprozessen wie zum Beispiel Ionenimplantation oder thermische Diffusion dotiert werden. Die Austrittsarbeit der Gate-Elektrode kann auf die Bandkante von Silizium justiert werden. Bei einer Metall-Oxid-Halbleiter-Vorrichtung vom n-Typ (NMOS-Vorrichtung) kann die Austrittsarbeit so justiert werden, dass sie nahe am Leitungsband von Silizium liegt. Bei einer Metall-Oxid-Halbleiter-Vorrichtung vom p-Typ (PMOS-Vorrichtung) kann die Austrittsarbeit so justiert werden, dass sie nahe am Valenzband von Silizium liegt. Die Justierung der Austrittsarbeit der Polysilizium-Gate-Elektrode kann durch die Auswahl geeigneter Störatome erreicht werden.
  • MOS-Vorrichtungen mit Polysilizium-Gate-Elektroden weisen einen Trägerverarmungseffekt auf, der auch als Polyverarmungseffekt bekannt ist. Der Polyverarmungseffekt tritt auf, wenn die angelegten elektrischen Felder Träger aus Gate-Regionen in der Nähe von Gate-Dielektrika wegräumen und so Verarmungsschichten entstehen. In einer n-dotierten Polysiliziumschicht enthält die Verarmungsschicht ionisierte, nicht-mobile Donatorstellen, wohingegen in einer p-dotierten Polysiliziumschicht die Verarmungsschicht ionisierte, nicht-mobile Akzeptorstellen enthält. Der Verarmungseffekt führt zu einer Zunahme der effektiven Dicke des Gate-Dielektrikums, wodurch es schwieriger wird, eine Inversionsschicht an der Oberfläche des Halbleiters zu erzeugen.
  • Das Polyverarmungsproblem kann durch Bilden von Metall-Gate-Elektroden gelöst werden, wobei die in NMOS-Vorrichtungen und PMOS-Vorrichtungen verwendeten metallischen Gates auch Bandkanten-Austrittsarbeiten haben können. Dementsprechend umfassen die resultierenden Metall-Gates mehrere Schichten, um die Anforderungen der NMOS-Vorrichtungen und PMOS-Vorrichtungen zu erfüllen.
  • Das Bilden von Metall-Gates umfasst in der Regel das Bilden von Dummy-Gate-Dielektrika und Dummy-Gate-Elektroden, das Entfernen der Dummy-Gate-Dielektrika und der Dummy-Gate-Elektroden zum Bilden von Gräben, das Abscheiden von Schichten aus einem Dielektrikum mit hohem k-Wert und von Metallschichten in den Gräben, und das Ausführen eines chemisch-mechanischen Polierprozesses (CMP-Prozesses) zum Entfernen überschüssiger Abschnitte der Schicht aus einem Dielektrikum mit hohem k-Wert und der Metallschichten. Die verbleibenden Abschnitte der Metallschichten bilden Metall-Gates.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
  • Die 1, 2, 3A, 3B-1, 3B-2, 3B-3, 4A, 4B-1, 4B-2, 4B-3, 4B-4, 4B-5, 5A, 5B-1, 5B-2, 5B-3, 6, 7A, 7B, 8, 9A, 9B, 9C, 9D, 10A, 10B, 10C, 10D, 11A und 11B veranschaulichen die perspektivischen Ansichten und Querschnittsansichten von Zwischenstufen bei der Bildung von Finnen-Feldeffekttransistoren (FinFETs) mit Source/Drain-Regionen, die durch Dummy-Finnen getrennt sind, gemäß einigen Ausführungsformen.
  • Die 12 bis 16 veranschaulichen die perspektivischen Ansichten und Querschnittsansichten von Zwischenstufen bei der Bildung von FinFETs mit Source/Drain-Regionen, die durch Dummy-Finnen getrennt sind, gemäß einigen Ausführungsformen.
  • Die 17 und 18 veranschaulichen die Dummy-Finnen und Source/Drain-Regionen auf gegenüberliegenden Seiten der Dummy-Finnen gemäß einigen Ausführungsformen.
  • 19 veranschaulicht einen Prozessfluss zum Bilden von FinFETs mit Source/Drain-Regionen, die durch eine Dummy-Finne getrennt sind, gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „darunterliegend“, „unter“, „unterer“, „darüberliegend“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen werden Finnen-Feldeffekttransistoren (FinFETs) mit Source/Drain-Regionen, die durch eine oder mehrere Dummy-Finnen voneinander getrennt sind, und die Verfahren zu ihrer Herstellung bereitgestellt. Die eine oder die mehreren Dummy-Finnen werden teilweise ausgespart und schmaler gemacht. Die Zwischenstufen bei der Bildung der Transistoren werden gemäß einigen Ausführungsformen veranschaulicht. Einige Variationen einiger Ausführungsformen werden besprochen. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszahlen verwendet, um gleiche Elemente zu bezeichnen. Die im vorliegenden Text besprochenen Ausführungsformen sollen Beispiele geben, um die Herstellung oder Verwendung des Gegenstandes dieser Offenbarung zu ermöglichen. Dem Durchschnittsfachmann fallen sofort Modifizierungen ein, die vorgenommen werden können, ohne die vorgesehenen Geltungsbereiche verschiedener Ausführungsformen zu verlassen. Gleiche Bezugszahlen und - zeichen in den folgenden Figuren beziehen sich auf gleiche Komponenten. Obwohl Verfahrensausführungsformen als in einer bestimmten Reihenfolge ausgeführt besprochen werden können, können andere Verfahrensausführungsformen in jeder beliebigen logischen Reihenfolge ausgeführt werden.
    • 1, 2, 3A, 3B-1, 3B-2, 3B-3, 4A, 4B-1, 4B-2, 4B-3, 4B-4, 4B-5, 5A, 5B-1, 5B-2, 5B-3, 6, 7A, 7B, 8, 9A, 9B, 9C, 9D, 10A, 10B, 10C, 10D, 11A und 11B veranschaulichen die Querschnittsansichten und perspektivischen Ansichten von Zwischenstufen bei der Bildung von FinFETs und entsprechenden Dummy-Finnen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in diesen Figuren gezeigten Prozesse sind ebenfalls in dem in 19 gezeigten Prozessfluss 300 schematisch widergespiegelt.
  • 1 veranschaulicht eine perspektivische Ansicht einer anfänglichen Struktur. Die anfängliche Struktur weist den Wafer 10 auf, der wiederum das Substrat 20 aufweist. Das Substrat 20 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Silizium-Germanium-Substrat oder ein aus anderen Halbleitermaterialien gebildetes Substrat sein kann. Das Substrat 20 kann mit einem Störatom vom p-Typ oder vom n-Typ dotiert sein. Isolationsregionen 22, wie zum Beispiel Flachgrabenisolationsregionen (Shallow Trench Isolation, STI), können so gebildet werden, dass sie sich von einer Oberseite des Substrats 20 in das Substrat 20 hinein erstrecken. Der jeweilige Prozess ist als Prozess 302 in dem in 19 gezeigten Prozessfluss 300 veranschaulicht. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Regionen 22 werden als Halbleiterstreifen 24 bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen 24 Teile des ursprünglichen Substrats 20, und daher ist das Material der Halbleiterstreifen 24 das gleiche wie das des Substrats 20. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen 24 Ersatzstreifen, die durch Ätzen der Abschnitte des Substrats 20 zwischen den STI-Regionen 22 zum Bilden von Aussparungen und Ausführen eines Epitaxieprozesses zum Nachzüchten eines anderen Halbleitermaterials in den Aussparungen gebildet werden. Dementsprechend werden die Halbleiterstreifen 24 aus einem Halbleitermaterial gebildet, das sich von dem des Substrats 20 unterscheidet. Gemäß einigen Ausführungsformen werden Halbleiterstreifen 24 aus Si, SiP, kohlenstoffdotiertem Silizium, SiPC, SiGe, SiGeB, Ge oder einem III-V-Verbundhalbleiter wie zum Beispiel InP, GaAs, AlAs, InAs, InAlAs, InGaAs oder dergleichen gebildet.
  • Die STI-Regionen 22 können ein Auskleidungsoxid (nicht gezeigt) aufweisen, das ein thermisches Oxid sein kann, das durch die thermische Oxidation einer Oberflächenschicht des Substrats 20 gebildet wird. Das Auskleidungsoxid kann auch eine abgeschiedene Siliziumoxidschicht sein, die zum Beispiel durch Atomschichtabscheidung (Atomic Layer Deposition, ALD), chemische Aufdampfung mit hochdichtem Plasma (High-Density Plasma Chemical Vapor Deposition, HDPCVD), chemische Aufdampfung (Chemical Vapor Deposition, CVD) oder dergleichen gebildet wird. Die STI-Regionen 22 können auch ein dielektrisches Material über dem Auskleidungsoxid aufweisen, wobei das dielektrische Material unter Verwendung von fließfähiger chemischer Aufdampfung (Flowable Chemical Vapor Deposition, FCVD), Aufschleudern oder dergleichen gebildet werden kann.
  • 2 veranschaulicht die Bildung eines dielektrischen Dummy-Streifens 25. Der jeweilige Prozess ist als Prozess 304 in dem in 19 gezeigten Prozessfluss 300 veranschaulicht. Gemäß einigen Ausführungsformen wird der Dummy-Streifen 25 gebildet, indem einer der Halbleiterstreifen 24 geätzt wird, um eine Aussparung zu bilden, und anschließend die Aussparung mit einem dielektrischen Material gefüllt wird. Gemäß anderen Ausführungsformen kann der dielektrische Dummy-Streifen 25 mittels anderer Verfahren hergestellt werden. Das dielektrische Material des dielektrischen Dummy-Streifens 25 kann aus einem einzigen homogenen Material gebildet werden oder kann eine Verbundstruktur aufweisen, die mehr als eine Schicht aufweist, die aus verschiedenen Materialien gebildet sind. Das Material des dielektrischen Dummy-Streifens 25 umfasst beispielsweise SiO2, SiON, Si3N4, SiCN, SiONC, HfO, TaN oder dergleichen, eine Verbundschicht daraus, und/oder eine Verbindung daraus. Die Unterseite des dielektrischen Dummy-Streifens 25 kann höher als, so hoch wie, oder niedriger als, die Unterseiten der STI-Regionen 22 sein. Die Oberseite des dielektrischen Dummy-Streifens 25 kann auch höher als, so hoch wie, oder niedriger als, die Oberseiten der Halbleiterstreifen 24 sein.
  • Wie in 3A zu sehen, werden STI-Regionen 22 ausgespart. Die oberen Abschnitte der Halbleiterstreifen 24 und des dielektrischen Dummy-Streifens 25 ragen höher als die Oberseiten 22A der übrigen Abschnitte der STI-Regionen 22 und bilden vorstehende Finnen 24' bzw. die Dummy-Finne 25'. Der jeweilige Prozess ist als Prozess 306 in dem in 19 gezeigten Prozessfluss 300 veranschaulicht. Das Ätzen kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei HF3 und NH3 als die Ätzgase verwendet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird die Aussparung der STI-Regionen 22 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann zum Beispiel HF-Lösung enthalten.
  • Bei den oben gezeigten Ausführungsformen können die Finnen durch jedes geeignete Verfahren strukturiert werden. So können beispielsweise die Finnen mit einem oder mehreren Fotolithografieprozessen, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithografie- und selbstausrichtende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Abstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Photolithografieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und mittels eines Photolithografieprozesses strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht durch einen selbstausrichtenden Prozess ausgebildet. Die Opferschicht wird dann entfernt, und die übrig gebliebenen Abstandshalter, oder Dorne, können dann dafür verwendet werden, die Finnen zu strukturieren.
  • Unter weiterem Bezug auf 3A werden nach dem Aussparen der STI-Regionen 22 Dummy-Gate-Stapel 30 auf den Oberseiten und den Seitenwänden von (vorstehenden) Rippen 24' und der Dummy-Finne 25' gebildet. Der jeweilige Prozess ist als Prozess 308 in dem in 19 gezeigten Prozessfluss 300 veranschaulicht. Die Dummy-Gate-Stapel 30 können Dummy-Gate-Dielektrika 32 und Dummy-Gate-Elektroden 34 über den Dummy-Gate-Dielektrika 32 aufweisen. Dummy-Gate-Elektroden 34 können zum Beispiel unter Verwendung von Polysilizium oder amorphem Silizium gebildet werden, und es können auch andere Materialien verwendet werden. Jeder der Dummy-Gate-Stapel 30 kann auch eine oder mehrere Hartmaskenschichten 36 über der Dummy-Gate-Elektrode 34 aufweisen. Die Hartmaskenschichten 36 können aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid oder Mehrfachschichten davon gebildet werden. Die Dummy-Gate-Stapel 30 können eine einzige oder mehrere der vorstehenden Finnen 24', der Dummy-Finne 25' und/oder STI-Regionen 22 kreuzen. Die Dummy-Gate-Stapel 30 haben auch Längsrichtungen, die senkrecht zu den Längsrichtungen der vorstehenden Finnen 24' verlaufen.
  • Als Nächstes werden Gate-Abstandshalter 38 an den Seitenwänden von Dummy-Gate-Stapeln 30 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden Gate-Abstandshalter 38 aus einem dielektrischen Material wie zum Beispiel SiO2, SiON, Si3N4, SiCN, SiONC, HfO, TaN oder dergleichen gebildet und können eine Einzelschichtstruktur oder eine Mehrschichtstruktur mit mehreren dielektrischen Schichten aufweisen. Der Bildungsprozess kann das Abscheiden einer oder mehrerer dielektrischer Deckschichten und das anschließende Ausführen eines anisotropen Ätzprozesses zum Entfernen der horizontalen Abschnitte der einen oder der mehreren dielektrischen Deckschichten umfassen, und die vertikalen Abschnitte an den Seitenwänden des Gate-Stapels 30 werden als Gate-Abstandshalter 38 belassen. Die dielektrische Deckschicht kann eine konforme Schicht sein, wobei ein konformes Abscheidungsverfahren wie zum Beispiel Atomschichtabscheidung (Atomic Layer Deposition, ALD), chemische Aufdampfung (CVD) oder dergleichen verwendet wird.
  • In denselben Prozessen, in denen die Gate-Abstandshalter 38 gebildet werden, können auch Finnen-Abstandshalter 39 gebildet werden. 3A veranschaulicht schematisch einige Beispiele von Finnen-Abstandshaltern 39 zwischen benachbarten vorstehenden Finnen 24' und der Dummy-Finne 25', wobei die Finnen-Abstandshalter 39 mittels Strichlinien dargestellt sind. Die Finnen-Abstandshalter 39 an den Außenseiten der vorstehenden Finnen 24' sind nicht gezeigt, obgleich an diesen Stellen ebenfalls Finnen-Abstandshalter gebildet werden können. Die 3B-1, 3B-2 und 3B-3 veranschaulichen einige Beispiele von Finnen-Abstandshaltern 39. Die Querschnittsansichten in den 3B-1, 3B-2 und 3B-3 werden aus dem Referenzquerschnitt 3B-3B in 3A erhalten. Wie in 3B-1 zu sehen, können die Finnen-Abstandshalter 39 vollständig die Spalte füllen, wenn die Spalte zwischen benachbarten vorstehenden Finnen 24' und der Dummy-Finne 25' ein hohes Seitenverhältnis und kurze Distanzen aufweisen. In dem in 3B-2 gezeigten Beispiel sind signifikante Abschnitte der Spalte 27 nicht gefüllt. Gemäß einigen Ausführungsformen weisen die Finnen-Abstandshalter 39 horizontale Abschnitte an den Böden der Spalte 27 auf. Gemäß alternativen Ausführungsformen können die horizontalen Abschnitte an den Böden der Spalte 27 ebenfalls in dem anisotropen Ätzprozess entfernt werden. 3B-3 veranschaulicht Finnen-Abstandshalter 39 gemäß weiteren alternativen Ausführungsformen, bei denen kleine Spalte 27 ungefüllt bleiben, während ein Großteil jedes der Spalte 27 gefüllt wird.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein Ätzprozess (im Folgenden als Source/Drain-Aussparungsprozess bezeichnet) durchgeführt, um die Abschnitte der vorstehenden Finnen 24' zu ätzen, die nicht durch den Dummy-Gate-Stapel 30 und die Gate-Abstandshalter 38 bedeckt sind, wodurch die in 4A gezeigte Struktur entsteht. Zur selben Zeit, wo die vorstehenden Finnen 24' geätzt werden, kann auch die Dummy-Finne 25' geätzt und ausgespart werden, so dass ihre Höhe und ihre Breite deutlich reduziert werden. Der jeweilige Prozess ist als Prozess 310 in dem in 19 gezeigten Prozessfluss 300 veranschaulicht. Die Abschnitte der Finnen 24', die direkt unter den Dummy-Gate-Stapeln 30 und den Gate-Abstandshaltern 38 liegen, sind geschützt und werden nicht geätzt. Die Oberseiten der ausgesparten Halbleiterstreifen 24 können gemäß einigen Ausführungsformen niedriger als die Oberseiten 22A der STI-Regionen 22 liegen. Die Räume, die durch die geätzten Abschnitte der vorstehenden Finnen 24' übrig bleiben, werden als Aussparungen 40 bezeichnet.
  • Gemäß einigen Ausführungsformen werden die Abschnitte 25'A der Dummy-Finne 25', die nicht direkt unter den Gate-Abstandshaltern 38 und den Dummy-Gate-Stapeln 30 liegen, teilweise ausgespart. Oder anders ausgedrückt: Die Abschnitte 25'A der Dummy-Finne 25' werden in der Höhe reduziert und können gegebenenfalls durch den Ätzprozess schmaler gemacht werden. Andererseits sind die Abschnitte 25'B der Dummy-Finne 25', die direkt unter den Gate-Abstandshaltern 38 und den Dummy-Gate-Stapeln 30 liegen, vor dem Ätzprozess geschützt und werden weder vertieft noch schmaler gemacht. Zum Beispiel ist die verbleibende Höhe H2 der Abschnitte 25'A kleiner als die Höhe H1 der Abschnitte 25'B. Die Höhe H1 des Abschnitts 25'B ist auch die Höhe des Abschnitts 25'A vor dem Aussparen. Das Verhältnis H2/H1 kann im Bereich zwischen etwa 0,1 und etwa 0,9 liegen, und kann im Bereich zwischen etwa 0,3 und etwa 0,7 liegen.
  • Gemäß einigen Ausführungsformen werden das Aussparen der vorstehenden Finnen 24' und das Aussparen der Dummy-Finne 25' in dem gemeinsamen Prozess zum Ätzen der vorstehenden Finnen 24' durchgeführt, und die Ätzchemikalie für das Aussparen der vorstehenden Finnen 24' wird so gewählt, dass sowohl die Dummy-Finne 25' als auch die vorstehenden Finnen 24' gleichzeitig geätzt werden. Gemäß alternativen Ausführungsformen werden das Aussparen der vorstehenden Finnen 24' und das Aussparen der Dummy-Finne 25' in verschiedenen Prozessen durchgeführt. So kann zum Beispiel eine Dummy-Finne 25' ungeätzt bleiben, wenn vorstehende Finnen 24' geätzt werden, und dann wird die Dummy-Finne 25' zum Beispiel in einem Reinigungsprozess geätzt, während in dem Reinigungsprozess vorstehende Finnen 24' gleichzeitig geätzt werden können oder gegebenenfalls nicht geätzt werden müssen.
  • Gemäß einigen Ausführungsformen umfasst der Ätzprozess einen Trockenätzprozess. Das Ätzen kann mittels Direktplasma oder räumlich abgesetztem Plasma durchgeführt werden. Der Ätzprozess kann auch ein Radikal-Ätzprozess sein, bei dem das aus dem Ätzgas erzeugte Plasma gefiltert wird, um Ionen zu entfernen, während Radikale zurückbleiben und für das Ätzen verwendet werden. Gemäß einigen Ausführungsformen kann das Prozessgas ein Ätzgas enthalten, das Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6, H2, NF3 oder Kombinationen davon enthalten kann. Das Prozessgas kann auch ein Passivierungsgas zum Abstimmen der Ätzselektivität ER24'/ER25'enthalten, was das Verhältnis der Ätzrate ER24' der vorstehenden Finnen 24' zur Ätzrate ER25' der Dummy-Finne 25' ist. Das Passivierungsgas kann N2, O2, CO2, SO2, CO, CH4, SiCl4 oder Kombinationen davon enthalten. Darüber hinaus können auch ein verdünntes Gas (Trägergas) wie zum Beispiel Ar, He, Ne oder Kombinationen davon verwendet werden. Gemäß einigen Ausführungsformen wird das Ätzen mit einer Quellenleistung in einem Bereich zwischen etwa 10 Watt und etwa 3.000 Watt durchgeführt. Das Ätzen kann mit einer Vorspannungsleistung durchgeführt werden, die kleiner als etwa 3.000 Watt sein kann. Der Druck des Prozessgases kann in einem Bereich zwischen etwa 1 mTorr und etwa 5 Torr liegen, und die Prozessgas-Strömungsrate kann in einem Bereich zwischen etwa 1 sccm und etwa 5.000 sccm liegen. In einem beispielhaften Ätzprozess werden HBr und/oder Cl2 als die Ätzgase verwendet, und die Ätzselektivität ER24,/ER25 kann durch Justieren der Strömungsrate des Passivierungsgases justiert werden, wobei eine Erhöhung des Passivierungsgases die Ätzselektivität erhöht und umgekehrt. Außerdem kann die Ätzselektivität ER24’/ER25'durch Verringern der Vorspannungsleistung erhöht oder durch Erhöhen der Vorspannungsleistung verringert werden. In einem anderen Beispiel, in dem die Dummy-Finne 25' SiN umfasst und Nassätzen verwendet wird, kann durch Zugabe von H3PO4 die Ätzselektivität erhöht werden. Gemäß einigen Ausführungsformen liegt die Ätzselektivität ER24'/ER25' in einem Bereich zwischen etwa 0,1 und etwa 5. In den Ausführungsformen, in denen die Ätzselektivität ER24'/ER25 kleiner als 1,0 ist, kann auf der Dummy-Finne 25' eine Ätzstoppschicht gebildet werden, um die darunter liegenden Abschnitte der Dummy-Finne 25' zu schützen. Auch wenn die Ätzrate der Dummy-Finne 25' größer sein kann als die Ätzrate der vorstehenden Finnen 24 (wenn die Ätzselektivität ER24'/ER25' kleiner als 1,0 ist), kann die Dummy-Finne 25' dank der Ätzstoppschicht nach dem Ätzen der vorstehenden Finnen 24' immer noch einen zweckmäßigen Abschnitt übrig haben.
  • Gemäß alternativen Ausführungsformen wird das Ätzen der vorstehenden Finnen 24' und der Dummy-Finne 25' mit Hilfe eines Nassätzprozesses durchgeführt, wobei die Ätzchemikalie HF und F2 enthalten kann. Die Ätzchemikalie kann auch eine unterstützende Ätzchemikalie zum Abstimmen der Ätzselektivität ER24'/ER25'enthalten, die H2SO4, HCl, HBr, NH3, H3PO4 oder Kombinationen davon enthalten kann. Es kann ein Lösungsmittel verwendet werden, das entionisiertes Wasser, Alkohol, Aceton oder dergleichen enthält.
  • Die Finnen-Abstandhalter 39 können auch ausgespart werden, wenn die Dummy-Finne 25' ausgespart wird. Die 4B-1, 4B-2, 4B-3, 4B-4 und 4B-5 veranschaulichen einige beispielhafte Profile einiger Dummy-Finnen 25' (nach dem Ätzprozess) und der verbleibenden Finnen-Abstandshalter 39 (falls noch vorhanden). In 4B-1 ist nach dem Aussparen der Finnen-Abstandshalter 39 kein Finnen-Abstandshalter mehr übrig. In 4B-2 hat die Dummy-Finne 25' eine Stufe, und die Finnen-Abstandshalter 39 haben Oberseiten, die sich von den Oberseiten der Stufen fortsetzen, und die Finnen-Abstandshalter 39 können vertikale äußere Seitenwände haben. In 4B-3 hat die Dummy-Finne 25' eine Stufe, und die Finnen-Abstandshalter 39 haben Oberseiten, die sich von der Oberseite der Stufen fortsetzen, wobei die Höhen der Finnen-Abstandshalter 39 kontinuierlich auf Null reduziert werden. In 4B-4 hat die Dummy-Finne 25' Stufen, und die Finnen-Abstandshalter 39 haben eine U-förmige Oberseite, die sich aus den in den 3B-2 und 3B-3 gezeigten Profilen ergeben kann. 4B-5 veranschaulicht ein Profil, wobei die unteren Abschnitte der Dummy-Finne 25' und der Finnen-Abstandshalter 39 weiter ausgespart sind, als in 4B-4 gezeigt.
  • Als Nächstes werden Epitaxieregionen (Source/Drain-Regionen) 42A und 42B (zusammen als 42 bezeichnet) durch selektives Züchten eines Halbleitermaterials aus Aussparungen 40 gebildet, und die resultierende Struktur ist in 5A gezeigt. Der jeweilige Prozess ist als Prozess 312 in dem in 19 gezeigten Prozessfluss 300 veranschaulicht. Die Epitaxieregionen 42A und 42B können vom selben Leitfähigkeitstyp (p-Typ oder n-Typ) sein und können in einem gemeinsamen Epitaxieprozess gebildet werden. Alternativ dazu sind die Epitaxieregionen 42A und 42B von entgegengesetzten Leitfähigkeitstypen und können in getrennten Epitaxieprozessen epitaxial gezüchtet werden. Gemäß einigen Ausführungsformen enthalten die Epitaxieregionen 42A und/oder 42B Silizium-Germanium, Silizium, Silizium-Kohlenstoff oder dergleichen. Je nachdem, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann mit voranschreitender Epitaxie ein Störatom vom p-Typ oder ein Störatom vom n-Typ in-situ dotiert werden. Wenn der resultierende FinFET ein p-FinFET ist, so kann zum Beispiel Silizium-Germanium-Bor (SiGeB), GeB oder dergleichen gezüchtet werden. Ist der resultierende FinFET hingegen ein n-FINFET, so können Silizium-Phosphor (SiP), Silizium-Kohlenstoff-Phosphor (SiCP) oder dergleichen gezüchtet werden. Nachdem die Epitaxieregionen 42A und 42B die Aussparungen 40 vollständig gefüllt haben, beginnen die Epitaxieregionen 42, sich horizontal zu erweitern, und es können Facetten gebildet werden. Gemäß einigen Ausführungsformen sind die Epitaxieregionen 42A und/oder 42B seitlich von der Dummy-Finne 25' beabstandet, was durch durchgezogene Linien angedeutet ist. Gemäß alternativen Ausführungsformen befinden sich die Epitaxieregionen 42A und/oder 42B nahe bei oder in Kontakt mit der Dummy-Finne 25', wie durch Strichlinien gezeigt.
  • Die 5B-1, 5B-2 und 5B-3 veranschaulichen verschiedene Querschnittsansichten der Dummy-Finne 25' und der Source/Drain-Regionen 42A und 42B gemäß einigen Ausführungsformen. Die Querschnittsansichten werden aus dem Referenzquerschnitt 5B-5B in 5A erhalten. Unter Bezug auf 5B-1 sind die Source/Drain-Regionen 42A und 42B relativ zu der Dummy-Finne 25' symmetrisch, zum Beispiel, wenn die Source/Drain-Regionen 42A und 42B aus dem gleichen Halbleitermaterial gebildet werden, das vom p-Typ oder vom n-Typ sein kann. Die Source/Drain-Regionen 42A und 42B stehen auch mit den gegenüberliegenden Seitenwänden der Dummy-Finne 25' in Kontakt und werden durch die Dummy-Finne 25' an einem Kontakt miteinander gehindert. Wie in 5B-2 gezeigt, sind die Source/Drain-Regionen 42A und 42B relativ zu der Dummy-Finne 25' asymmetrisch, zum Beispiel, wenn die Source/Drain-Regionen 42A und 42B aus unterschiedlichen Halbleitermaterialien gebildet werden, wobei eines vom p-Typ und das andere vom n-Typ ist. 5B-3 veranschaulicht ein Beispiel, bei dem die Source/Drain-Regionen 42A und 42B von der Dummy-Finne 25' beabstandet sind.
  • In den 5B-1, 5B-2 und 5B-3 sind Strichlinien 25'-LE und 25'-RE gezeichnet, um den linken und den rechten Rand der Dummy-Finne 25' darzustellen, wenn die Dummy-Finne 25' nicht ausgespart wird. Es ist festzustellen, dass aufgrund des Aussparens der Dummy-Finne 25' zusätzliche Räume durch die geätzten Abschnitte der Dummy-Finne 25' entstehen, und die Source/Drain-Regionen 42A und 42B können sich in die zusätzlichen Zwischenräume erstrecken, um das Volumen zu vergrößern. Die Leistung der resultierenden FinFETs wird dadurch verbessert. Darüber hinaus wird die Wahrscheinlichkeit des Verschmelzens (und damit eines elektrischen Kurzschlusses) der Source/Drain-Regionen 42A und 42B nicht unbedingt erhöht, wenn das Aussparen der Dummy-Finne 25' gesteuert wird.
  • 6 veranschaulicht eine perspektivische Ansicht der Struktur nach der Bildung einer Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 46 und eines Zwischenschichtdielektrikums (Inter-Layer Dielectric, ILD) 48. Der jeweilige Prozess ist als Prozess 314 in dem in 19 gezeigten Prozessfluss 300 veranschaulicht. Die CESL 46 kann aus Siliziumnitrid, Siliziumcarbonitrid oder dergleichen gebildet werden. Die CESL 46 kann unter Verwendung eines konformen Abscheidungsverfahrens, wie zum Beispiel ALD oder CVD, gebildet werden. Das ILD 48 kann ein dielektrisches Material enthalten, das zum Beispiel unter Verwendung von FCVD, Aufschleuderbeschichtung, CVD oder eines anderen Abscheidungsverfahrens gebildet wird. Das ILD 48 kann auch aus einem sauerstoffhaltigen dielektrischen Material gebildet werden, das auf Siliziumoxid basieren kann, wie zum Beispiel Siliziumoxid, Phospho-Silikatglas (PSG), Bor-Silikatglas (BSG), Bor-dotiertes Phospho-Silikatglas (BPSG) oder dergleichen. Ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess, wird durchgeführt, um die Oberseiten des ILD 48, der Dummy-Gate-Stapel 30 und der Gate-Abstandshalter 38 auf dieselbe Höhe zu bringen.
  • Die 7A und 7B veranschaulichen eine perspektivische Ansicht bzw. eine Querschnittsansicht bei der Bildung von Gate-Isolationsregionen 50. Der jeweilige Prozess ist als Prozess 316 in dem in 19 gezeigten Prozessfluss 300 veranschaulicht. 7B veranschaulicht einen Referenzquerschnitt 7B-7B in 7A. Der Bildungsprozess kann das Ätzen von Dummy-Gate-Stapeln 30 zum Bilden von Öffnungen (die durch Gate-Isolationsregionen 50 besetzt sind) umfassen, wobei die Öffnungen jeden der Dummy-Gate-Stapel 30 in separate Abschnitte trennen, wie in den beiden 7A und 7B gezeigt. Das Ätzen wird durchgeführt, bis die Dummy-Finne 25' frei liegt, wie aus 7B zu erkennen ist. Die Öffnungen werden dann mit einem oder mehreren dielektrischen Materialien gefüllt, um Gate-Isolationsregionen 50 zu bilden.
  • Als Nächstes werden die Dummy-Gate-Stapel 30, die Hartmaskenschichten 36, Dummy-Gate-Elektroden 34 und Dummy-Gate-Dielektrika 32 enthalten, durch Ersatz-Gate-Stapel 58 ersetzt, wie in 8 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ersetzen das Ätzen von Hartmaskenschichten 36, Dummy-Gate-Elektroden 34 und Dummy-Gate-Dielektrika 32, wie in 6 gezeigt, in einem oder mehreren Ätzschritten, was dazu führt, dass Öffnungen zwischen den Gate-Abstandshaltern 38 gebildet werden. Der jeweilige Prozess ist als Prozess 318 in dem in 19 gezeigten Prozessfluss 300 veranschaulicht.
  • Als Nächstes werden, wie ebenfalls in 8 gezeigt, (Ersatz-) Gate-Stapel 58 gebildet, die Gate-Dielektrika 54 und Gate-Elektroden 56 aufweisen. Der jeweilige Prozess ist als Prozess 320 in dem in 19 gezeigten Prozessfluss 300 veranschaulicht. Das Bilden von Gate-Stapeln 58 umfasst das Bilden oder Abscheiden mehrerer Schichten und das anschließende Ausführen eines Planarisierungsprozesses, wie zum Beispiel eines CMP-Prozesses oder eines mechanischen Schleifprozesses. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält jedes der Gate-Dielektrika 54 eine Grenzflächenschicht (Interfacial Layer, IL) als ihren unteren Teil. Die IL wird auf den freiliegenden Flächen der vorstehenden Finnen 24' gebildet. Die IL kann eine Oxidschicht, wie zum Beispiel eine Siliziumoxidschicht, enthalten, die durch die thermische Oxidation der vorstehenden Finnen 24', einen chemischen Oxidationsprozess oder einen Abscheidungsprozess gebildet wird. Jedes der Gate-Dielektrika 54 kann auch eine dielektrische Schicht mit hohem k-Wert aufweisen, die über der IL gebildet wird. Die dielektrische Schicht mit hohem k-Wert kann HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, Siliziumnitrid oder dergleichen enthalten. Die Dielektrizitätskonstante (k-Wert) des dielektrischen Materials mit hohem k-Wert ist höher als 3,9 und kann höher als etwa 7,0 sein. Die dielektrische Schicht mit hohem k-Wert kann als konforme Schichten ausgebildet werden und erstreckt sich auf den Seitenwänden der vorstehenden Finnen 24' und den Seitenwänden der Gate-Abstandshalter 38. Die Gate-Dielektrika 54 erstrecken sich auch auf den Oberseiten und Seitenwänden der dielektrischen Dummy-Finne 25'.
  • Die Subschichten in den Gate-Elektroden 56 können zum Beispiel eine Titan-Siliziumnitrid-Schicht (TSN-Schicht), eine Tantalnitrid-Schicht (TaN-Schicht), eine TitannitridSchicht (TiN-Schicht), eine Titan- und Aluminium-haltige Schicht, eine zusätzliche TiN- und/oder TaN-Schicht und eine Füllmetallregion aufweisen. Einige dieser Subschichten definieren die Austrittsarbeit des jeweiligen FinFET. Darüber hinaus können sich die Metallschichten eines p-FinFET und die Metallschichten eines n-FinFET voneinander unterscheiden, so dass die Austrittsarbeiten der Metallschichten für die jeweiligen p- oder n-FinFETs geeignet sind. Das Füllmetall kann Wolfram, Kobalt oder dergleichen enthalten.
  • 8 veranschaulicht des Weiteren schematisch die Finnen-Abstandshalter 39 als ein Beispiel, wenn einige der Finnen-Abstandshalter 39 übrig bleiben. Gemäß alternativen Ausführungsformen, wie in den vorangegangenen Absätzen besprochen, können die Finnen-Abstandshalter 39 entfernt werden.
  • Als Nächstes werden, wie in den 9A und 9B gezeigt, Hartmasken 60 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Bilden von Hartmasken 60 das Aussparen von Gate-Stapeln 58 durch Ätzen, um Aussparungen zu bilden, das Einfüllen eines dielektrischen Materials in die Aussparungen, und das Ausführen einer Planarisierung zum Entfernen der überschüssigen Abschnitte des dielektrischen Materials.
  • Die 9A und 9B veranschaulichen des Weiteren das Bilden der Source/Drain-Silicid-Regionen 62A und 62B, der Source/Drain-Kontaktstecker 64A und 64B und der Gate-Kontaktstecker 66A und 66B. Der jeweilige Prozess ist als Prozess 322 in dem in 19 gezeigten Prozessfluss 300 veranschaulicht. Auf diese Weise werden FinFETs 70A und 70B gebildet. Gemäß einigen Ausführungsformen sind die FinFETs 70A und 70B sowohl p-FinFETs als auch n-FinFETs. Gemäß alternativen Ausführungsformen umfassen die FinFETs 70A und 70B einen FinFET vom p-Typ und einen FinFET vom n-Typ.
  • Verschiedene Querschnittsansichten von 9A sind in den 9B, 9C, 9D und 5B-1, 5B-2 und 5B-3 gezeigt. 9B veranschaulicht einige der Merkmale in dem Querschnitt 9B-9B in 9A. Die Ersatz-Gates 58A und 58B (gemeinsam als Ersatz-Gate-Stapel 58 bezeichnet) sind durch die Dummy-Finne 25' und die Gate-Isolationsregion 50 voneinander getrennt. Die Gate-Kontaktstecker 66A und 66B befinden sich über, und in Kontakt mit, dem Ersatz-Gate-Stapel 58A bzw. 58B. 9C veranschaulicht schematisch einige der Merkmale in dem Querschnitt 9C-9C in 9A. 9D veranschaulicht schematisch einige der Merkmale in dem Querschnitt 9D-9D in 9A. Einige (aber nicht alle) der Merkmale in dem Querschnitt 5B-5B in 9A sind in den 5B-1, 5B-2 und 5B-3 zu finden.
  • Die 10A, 10B, 10C und 10D veranschaulichen einige beispielhafte Profile des Abschnitts 25'A der Dummy-Finne 25' gemäß einigen Ausführungsformen (siehe auch 4A). Die Profile werden aus dem direkt unter dem ILD 48 befindlichen Abschnitt der Dummy-Finne erhalten (9A). In 10A hat die Dummy-Finne 25' eine Trapezform. In 10B hat die Dummy-Finne 25' ein konisch zulaufendes Profil, wobei das obere Ende abgerundet ist. In 10B hat die Dummy-Finne 25' einen oberen Abschnitt mit vertikalen Seitenwänden und mit einer gleichmäßigen Breite und einen unteren Abschnitt mit einer Trapezform, wobei die obere Breite TCDB gleich der mittleren Breite MCDB ist und kleiner als die untere Breite BCDB ist. In 10D hat die Dummy-Finne 25' eine dreieckige Form.
  • Einige Abmessungen der resultierenden Struktur werden unter Bezug auf die 9B und 10A gemäß einigen Ausführungsformen besprochen. Die Höhe H1 (9B) des Dummy-Finnen-Abschnitts 25'B wird so gewählt, dass sie in einem bestimmten Bereich liegt, und ein zu großer Hi-Wert kann dazu führen, dass die Metall-Gates, die nicht isoliert werden sollen, isoliert werden, und ein zu kleiner Hi-Wert kann dazu führen, dass die Dummy-Finne 25' beim Aussparen vollständig entfernt wird, was den Zweck des Bildens der Dummy-Finne 25' zunichtemachen würde. Dementsprechend kann die Höhe H1 des Dummy-Finnen-Abschnitts 25'B als im Bereich zwischen etwa 100 Å und etwa 3.000 Å liegend gewählt werden. Der Wert der Höhe H2 (10A) des Dummy-Finnen-Abschnitts 25'A wird so gewählt, dass er groß genug ist, um benachbarte Source/Drain-Regionen zu trennen, während er klein genug ist, um zusätzliches Volumen für die Source/Drain-Regionen zu gewinnen. Dementsprechend ist die Höhe H2 des Dummy-Finnen-Abschnitts 25'A kleiner als die Höhe H1 und kann so gewählt werden, dass sie im Bereich zwischen etwa 30 Ä und etwa 2.100 Ä liegt. Die Differenz (H1-H2) kann größer als etwa 50 Ä sein und im Bereich zwischen etwa 50 Ä und etwa 2.100 Å liegen. Die obere Breite TCDB und die untere Breite BCDB (9B) des Dummy-Finnen-Abschnitts 25'B können gleich oder im Wesentlichen gleich sein, zum Beispiel mit einer Differenz von weniger als etwa 5 Prozent der unteren Breite BCDB. Andererseits haben die obere Breite TCDA und die untere Breite BCDA (10A) des Dummy-Finnen-Abschnitts 25'A die Beziehung (BCDA > TCDA), und die Differenz (BCDA - TCDA) kann größer als etwa 5 Å sein und kann kleiner als 80 Prozent der unteren Breite BCDA sein. Außerdem bestehen die Beziehung (TCDB > TCDA) und die Beziehung (BCDA-TCDA) > (BCDB-TCDB). Jede der Breiten TCDA, BCDA, TCDB und BCDB kann gemäß einigen Ausführungsformen auch im Bereich zwischen etwa 3 nm und etwa 1 µm liegen.
  • Es versteht sich, dass die Dummy-Finnen 25' in verschiedenen Regionen desselben Vorrichtungs-Chips und desselben Wafers verschiedene Größen und/oder Formen haben können. Zum Beispiel veranschaulichen die 11A und 11B zwei Dummy-Finnen 25', die sich in verschiedenen Vorrichtungsregionen befinden und verschiedene Höhen, verschiedene Breiten und/oder verschiedene Formen haben. Der Differenz in Höhen, Breiten und/oder Formen kann durch Ätzen der Dummy-Finnen 25' in verschiedenen Regionen durch separate Ätzprozesse erreicht werden.
  • Die 12 bis 16 veranschaulichen die Querschnittsansichten der Zwischenstufen beim Ätzen von vorstehenden Finnen 24' und Dummy-Finnen 25' sowie das Bilden von Source/Drain-Regionen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in den 12 bis 16 gezeigten Prozesse entsprechen den in den 4A, 4B-1 bis 4B-5, 5A und 5B-1 bis 5B-3 gezeigten Prozessen. Sofern nicht anders angegeben, sind die Materialien und die Bildungsprozesse der Komponenten in diesen Ausführungsformen im Wesentlichen die gleichen wie bei den gleichen Komponenten, die in den vorangegangenen Ausführungsformen mit gleichen Bezugszahlen bezeichnet sind. Die Details bezüglich des Bildungsprozesses und der Materialien der Komponenten, die in den 12 bis 16 gezeigt sind, können daher in der Besprechung der vorangegangenen Ausführungsform gefunden werden.
  • Die anfänglichen Schritte dieser Ausführungsformen sind im Wesentlichen die gleichen, wie sie in den 1, 2 und 3A gezeigt sind. 12 veranschaulicht einen Querschnitt, der aus dem Querschnitt 12-12 in 3A erhalten wurde. Es versteht sich, dass 12 mehr Merkmale als in 3A veranschaulicht. 12 zeigt zum Beispiel die Vorrichtungsregionen 100 und 200, die durch die Grenz-Dummy-Finne 25'-0 an der Grenze geteilt wird. Es sind drei Dummy-Finnen 25' veranschaulicht, wobei die Grenz-Dummy-Finne 25'-0 die Regionen 100 und 200 teilt und die inneren Dummy-Finnen 25'-100 und 25'-200 innerhalb der Vorrichtungsregionen 100 bzw. 200 liegen. Vorstehende Finnen 24' und Finnen-Abstandshalter 39 sind ebenfalls schematisch veranschaulicht. Die Ätzmaske 110 ist so gebildet, dass sie die Merkmale in der Vorrichtungsregion 200 bedeckt. Die Ätzmaske 110 kann gemäß einigen Ausführungsformen Photoresist umfassen, oder kann eine Hartmaske umfassen, die aus TiN, BN, TaN oder dergleichen gebildet ist. Die Vorrichtungsregion 100 wird durch die Öffnung in der Ätzmaske 110 hindurch freigelegt. Die Ätzmaske 110 kann die Dummy-Finne 25'-0 vollständig oder teilweise bedecken oder bedeckt die Dummy-Finne 25'0 nicht. Dementsprechend kann sich der linke Rand der Ätzmaske 110 an einer beliebigen Position zwischen, und einschließlich, dem linken Rand 25'-LE und dem rechten Rand 25'-RE der Dummy-Finne 25' befinden.
  • Als Nächstes werden ein oder mehrere Ätzprozesse durchgeführt, um vorstehende Finnen 24' und die Dummy-Finne 25'-100 auszusparen. Die Finnen-Abstandshalter 39 können ebenfalls geätzt werden. Die resultierende Struktur ist in 13 gezeigt. In 13 sind die Abschnitte der vorstehenden Finnen 24', die direkt unter den Dummy-Gate-Stapeln 30 liegen (3A), nicht ausgespart und sind in Strichlinie gezeigt, weil diese Abschnitte in einer anderen Ebene liegen als veranschaulicht. Die Aussparungen 40 werden somit als die Räume gebildet, die durch die geätzten vorstehenden Finnen 24' zurückbleiben. Die Dummy-Finne 25'-0 kann gegebenenfalls im Wesentlichen geätzt werden. Die Details des Ätzprozesses werden unter Bezug auf 4A besprochen und werden darum hier nicht wiederholt. Als ein Ergebnis des oder der Ätzprozesse wird die Dummy-Finne 25'-100 abgesenkt und schmaler gemacht. Die Größen und die Vergleiche der Abmessungen von Dummy-Finne 25'-100 wurden in den vorangegangenen Absätzen besprochen und werden hier nicht wiederholt. Nach dem Ätzprozess kann die Ätzmaske 110 entfernt werden, wenn die Ätzmaske 110 Photoresist umfasst, oder sie kann belassen und als eine Maske für den anschließenden Epitaxieprozess verwendet werden. In diesen Ausführungen kann die Ätzmaske 110 nach dem Epitaxieprozess entfernt werden, wie in 14 gezeigt.
  • Wie in 14 gezeigt, werden die Source/Drain-Regionen 42A in einem Epitaxieprozess gebildet. Als Nächstes wird die Ätzmaske 114 so gebildet, dass sie die Vorrichtungsregion 100 bedeckt und die Vorrichtungsregion 200 unbedeckt lässt. Die rechte Rand der Ätzmaske 114 kann sich an einer beliebigen Position zwischen, und einschließlich, dem linken Rand 25'-LE und dem rechten Rand 25'-RE der Dummy-Finne 25' befinden.
  • Als Nächstes wird ein Ätzprozess durchgeführt, um vorstehende Finnen 24' und die Dummy-Finne 25'-200 auszusparen. Die resultierende Struktur ist ebenfalls in 15 gezeigt. Die Aussparungen 40 werden somit als die Räume gebildet, die durch die geätzten vorstehenden Finnen 24' zurückbleiben. Die Details des Ätzprozesses werden unter Bezug auf 4A besprochen und werden darum hier nicht wiederholt. Als ein Ergebnis des Ätzprozesses wird die Dummy-Finne 25'-200 abgesenkt und schmaler gemacht. Die Finnen-Abstandshalter 39 werden ebenfalls geätzt und können ganz oder teilweise entfernt werden. Die Größen und die Vergleiche der Abmessungen von Dummy-Finne 25'-200 können die gleichen sein, wie sie in den vorangegangenen Absätzen besprochen wurden, und werden hier nicht wiederholt. Nach dem Ätzprozess kann die Ätzmaske 114 entfernt werden, wenn die Ätzmaske 110 einen Photoresist umfasst, oder sie kann an Ort und Stelle belassen und nach dem Epitaxieprozess entfernt werden, wie in 16 gezeigt.
  • 16 veranschaulicht das Bilden der Source/Drain-Regionen 42B. Die Source/Drain-Regionen 42A haben ein anderes Profil als die Source/Drain-Regionen 42B und sind zu den Source/Drain-Regionen 42B - relativ zu der Grenz-Dummy-Finne 25'-0 - asymmetrisch. Zum Beispiel befinden sich die Source/Drain-Regionen 42A und 42B auf gegenüberliegenden Seiten von, und unmittelbar neben, der Grenz-Dummy-Finne 25'-o0 und können verschiedene Größen, verschiedene Formen, verschiedene Leitfähigkeitstypen und/oder verschiedene Materialien haben.
  • Wie in 12 gezeigt, kann sich der linke Rand der Ätzmaske 110 an jeder beliebigen Position zwischen, und einschließlich, dem linken Rand 25'-LE und dem rechten Rand 25'-RE der Dummy-Finne 25' befinden. Wie in 14 gezeigt, kann sich der rechte Rand der Ätzmaske 114 an jeder beliebigen Position zwischen, und einschließlich, dem linken Rand 25'-LE und dem rechten Rand 25'-RE der Dummy-Finne 25' befinden. Dementsprechend können sich die Ätzmasken 110 und 114 überlappen und die Dummy-Finne 25'-0 ganz oder teilweise bedecken. Alternativ dazu braucht die Dummy-Finne 25'-0 nicht ganz oder teilweise von einer oder beiden Ätzmasken 110 und 114 bedeckt zu sein. Diese Variationen führen dazu, dass die Grenz-Dummy-Finne 25'-0 je nach Auswahl verschiedene Profile und Höhen aufweist. Gemäß einigen Ausführungsformen ist die Grenz-Dummy-Finne 25'-0 höher als zum Beispiel die inneren Dummy-Finnen 25'-100 und 25'-200, wobei das Höhenverhältnis H2/H2' (wobei die Höhen H2 und H2' in 16 veranschaulicht sind) größer als 1,1, größer als 1,5 oder größer als 2,0 ist.
  • 17 veranschaulicht die Profile von Dummy-Finnen 25'-0, 25'-100 und 25'-200 gemäß einigen Ausführungsformen. Die Dummy-Finne 25'-0 kann eine größere Höhe haben als die beiden Dummy-Finnen 25'-100 und 25'-200. Wenn die Dummy-Finne 25'-0 hoch ist, so besteht ein größeres Prozessfenster für das Wachstum der Source/Drain-Regionen 42A und 42B, ohne dass ein Verschmelzen der Source/Drain-Region 42A mit der Source/Drain-Region 42B zu befürchten ist. Da die Source/Drain-Regionen 42A auf den gegenüberliegenden Seiten der Dummy-Finne 25'-100 symmetrisch zueinander sind, ist der Prozess andererseits einfacher zu steuern, und daher kann die Dummy-Finne 25'-100 kleiner gemacht werden (wobei die Höhe H2' kleiner als die Höhe H2 ist), um das Volumen der Source/Drain-Regionen 42A zu vergrößern. Da die Source/Drain-Regionen 42B auf den gegenüberliegenden Seiten der Dummy-Finne 25'-200 symmetrisch zueinander sind, ist der Prozess in ähnlicher Weise einfacher zu steuern, und daher kann die Dummy-Finne 25'-200 kleiner gemacht werden, um das Volumen der Source/Drain-Regionen 42B zu erhöhen. 17 veranschaulicht ein Beispiel, in dem der linke Teil und der rechte Teil der Dummy-Finne 25'-0 symmetrisch zueinander sind.
  • 18 veranschaulicht die Profile von Dummy-Finnen 25'-0, 25'-100 und 25'-200 gemäß alternativen Ausführungsformen. Diese Ausführungsformen sind den in 17 gezeigten Ausführungsformen ähnlich, mit der Ausnahme, dass der linke Teil und der rechte Teil der Dummy-Finne 25'-0 asymmetrisch zueinander sind. Zum Beispiel kann die Höhe HL des linken Teils größer als die Höhe HR des rechten Teils sein, und jede der Höhen HL und HR kann gleich der, oder verschieden von der, mittleren Höhe HM sein.
  • Die Ausführungsformen der vorliegenden Offenbarung zeichnen sich durch einige vorteilhafte Merkmale aus. Durch das Aussparen der Dummy-Finnen stehen mehr Räume für das Bilden von Source/Drain-Regionen mit größerem Volumen zur Verfügung. Die Vergrößerung des Volumens der Source/Drain-Regionen führt zu einer Verbesserung der Leistung der resultierenden FinFETs.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Bilden einer ersten vorstehenden Halbleiterfinne und einer Dummy-Finne, die höher vorsteht als Oberseiten von Isolationsregionen, wobei die erste vorstehende Halbleiterfinne parallel zu der Dummy-Finne verläuft; Bilden eines Gate-Stapels auf einem ersten Abschnitt der ersten vorstehenden Halbleiterfinne und einem zweiten Abschnitt der Dummy-Finne; Aussparen eines dritten Abschnitts der ersten vorstehenden Halbleiterfinne, um eine Aussparung zu bilden; Aussparen eines vierten Abschnitts der Dummy-Finne, um eine Höhe des vierten Abschnitts der Dummy-Finne zu verringern; und Bilden einer Epitaxie-Halbleiterregion in der Aussparung, wobei die Epitaxie-Halbleiterregion in Richtung der Dummy-Finne gezüchtet wird. In einer Ausführungsform wird die Epitaxie-Halbleiterregion durch die Dummy-Finne, die ausgespart wurde, blockiert. In einer Ausführungsform werden das Aussparen des dritten Abschnitts der ersten vorstehenden Halbleiterfinne und das Aussparen des vierten Abschnitts der Dummy-Finne in einem gemeinsamen Ätzprozess durchgeführt. Wenn der vierte Abschnitt der Dummy-Finne ausgespart wird, so wird in einer Ausführungsform der zweite Abschnitt der Dummy-Finne, der direkt unter dem Gate-Stapel liegt, vor dem Ätzen geschützt. In einer Ausführungsform werden das Aussparen des dritten Abschnitts der ersten vorstehenden Halbleiterfinne und das Aussparen des vierten Abschnitts der Dummy-Finne in verschiedenen Ätzprozessen durchgeführt. In einer Ausführungsform wird die Höhe des vierten Abschnitts der Dummy-Finne um mehr als 30 Prozent und weniger als etwa 70 Prozent reduziert.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist eine Vorrichtung auf: Isolationsregionen auf einem Halbleitersubstrat; eine erste vorstehende Halbleiterfinne, die höher vorsteht als Oberseiten der Isolationsregionen; eine Halbleiterregion, der mit einem Ende der ersten vorstehenden Halbleiterfinne verbunden ist; und eine erste Dummy-Finne, die höher vorsteht als die Oberseiten der Isolationsregionen, wobei die erste Dummy-Finne umfasst: einen ersten Abschnitt mit einer ersten Höhe; und einen zweiten Abschnitt mit einer zweiten Höhe, die kleiner als die erste Höhe ist, wobei sich die Halbleiterregion seitlich in Richtung des zweiten Abschnitts der ersten Dummy-Finne ausdehnt. In einer Ausführung umfasst die Vorrichtung des Weiteren: einen ersten Gate-Stapel auf der ersten vorstehenden Halbleiterfinne; und eine Gate-Isolationsregion, die eine Seitenwand des ersten Gate-Stapels kontaktiert, wobei sich die Gate-Isolationsregion über, und in Kontakt mit, dem ersten Abschnitt der ersten Dummy-Finne befindet. In einer Ausführung umfasst die Vorrichtung des Weiteren: eine zweite vorstehende Halbleiterfinne, die höher vorsteht als die Oberseiten der Isolationsregionen; und einen zweiten Gate-Stapel auf der zweiten vorstehenden Halbleiterfinne, wobei der zweite Gate-Stapel von dem ersten Gate-Stapel durch die Gate-Isolationsregion getrennt ist. In einer Ausführungsform berührt die Halbleiterregion eine Seitenwand des zweiten Abschnitts der ersten Dummy-Finne. In einer Ausführungsform liegt das Verhältnis der zweiten Höhe zu der ersten Höhe in einem Bereich zwischen etwa 0,3 und etwa 0,7. In einer Ausführungsform hat der erste Abschnitt der ersten Dummy-Finne eine erste untere Breite und eine erste obere Breite, die gleich der ersten unteren Breite ist, und wobei der zweite Abschnitt der ersten Dummy-Finne eine zweite untere Breite und eine zweite obere Breite hat, die kleiner als die zweite untere Breite ist. In einer Ausführung umfasst die Vorrichtung des Weiteren: eine zweite Dummy-Finne, die höher vorsteht als die Oberseiten der Isolationsregionen, wobei die zweite Dummy-Finne des Weiteren einen dritten Abschnitt und einen vierten Abschnitt umfasst, wobei der vierte Abschnitt der zweiten Dummy-Finne und der zweite Abschnitt der ersten Dummy-Finne auf gegenüberliegenden Seiten der Halbleiterregion liegen und die zweite Höhe des zweiten Abschnitts der ersten Dummy-Finne größer ist als eine dritte Höhe des vierten Abschnitts der zweiten Dummy-Finne. In einer Ausführungsform verlaufen die erste Dummy-Finne und die zweite Dummy-Finne parallel zueinander.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Vorrichtung: Isolationsregionen auf einem Halbleitersubstrat; eine Dummy-Finne, die höher vorsteht als eine Oberseite der Isolationsregionen, wobei die Dummy-Finne umfasst: einen ersten Abschnitt mit einer ersten Höhe; und einen zweiten Abschnitt mit einer zweiten Höhe, die kleiner als die erste Höhe ist; und eine erste Source/Drain-Region und eine zweite Source/Drain-Region, die mit gegenüberliegenden Seitenwänden des zweiten Abschnitts der Dummy-Finne in Kontakt stehen. In einer Ausführungsform umfasst die Vorrichtung des Weiteren: einen ersten FinFET, der eine erste vorstehende Halbleiterfinne und die erste Source/Drain-Region umfasst; und einen zweiten FinFET, der eine zweite vorstehende Halbleiterfinne auf einer der ersten vorstehenden Halbleiterfinne gegenüberliegenden Seite der Dummy-Finne umfasst, wobei der zweite FinFET die zweite Source/Drain-Region umfasst. In einer Ausführungsform sind der erste FinFET und der zweite FinFET von entgegengesetzten Leitfähigkeitstypen. In einer Ausführungsform sind der erste FinFET und der zweite FinFET vom selben Leitfähigkeitstyp. In einer Ausführungsform beträgt die zweite Höhe weniger als etwa 90 Prozent der ersten Höhe.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/010855 [0001]

Claims (20)

  1. Verfahren, das umfasst: Bilden einer ersten vorstehenden Halbleiterfinne und einer Dummy-Finne, die höher vorsteht als Oberseiten von Isolationsregionen, wobei die erste vorstehende Halbleiterfinne parallel zu der Dummy-Finne verläuft; Bilden eines Gate-Stapels auf einem ersten Abschnitt der ersten vorstehenden Halbleiterfinne und einem zweiten Abschnitt der Dummy-Finne; Aussparen eines dritten Abschnitts der ersten vorstehenden Halbleiterfinne, um eine Aussparung zu bilden; Aussparen eines vierten Abschnitts der Dummy-Finne, um eine Höhe des vierten Abschnitts der Dummy-Finne zu verringern; und Bilden einer Epitaxie-Halbleiterregion in der Aussparung, wobei die Epitaxie-Halbleiterregion in Richtung der Dummy-Finne gezüchtet wird.
  2. Verfahren nach Anspruch 1, wobei die Epitaxie-Halbleiterregion durch die Dummy-Finne, die ausgespart wurde, blockiert wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Aussparen des dritten Abschnitts der ersten vorstehenden Halbleiterfinne und das Aussparen des vierten Abschnitts der Dummy-Finne in einem gemeinsamen Ätzprozessen durchgeführt werden.
  4. Verfahren nach Anspruch 3, wobei ein Verhältnis einer ersten Ätzrate des dritten Abschnitts der ersten vorstehenden Halbleiterfinne zu einer zweiten Ätzrate des vierten Abschnitts der Dummy-Finne in einem Bereich zwischen etwa 0,1 und etwa 5 liegt.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei, wenn der vierte Abschnitt der Dummy-Finne ausgespart wird, der zweite Abschnitt der Dummy-Finne, der direkt unter dem Gate-Stapel liegt, vor dem Ätzen geschützt wird.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei das Aussparen des dritten Abschnitts der ersten vorstehenden Halbleiterfinne und das Aussparen des vierten Abschnitts der Dummy-Finne in verschiedenen Ätzprozessen durchgeführt werden.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei die Höhe des vierten Abschnitts der Dummy-Finne um mehr als 30 Prozent und weniger als etwa 70 Prozent verringert wird.
  8. Vorrichtung, die umfasst: Isolationsregionen auf einem Halbleitersubstrat; eine erste vorstehende Halbleiterfinne, die höher vorsteht als Oberseiten der Isolationsregionen; eine Halbleiterregion, der mit einem Ende der ersten vorstehenden Halbleiterfinne verbunden ist; und eine erste Dummy-Finne, die höher vorsteht als die Oberseiten der Isolationsregionen, wobei die erste Dummy-Finne umfasst: einen ersten Abschnitt mit einer ersten Höhe; und einen zweiten Abschnitt mit einer zweiten Höhe, die kleiner als die erste Höhe ist, wobei sich die Halbleiterregion seitlich in Richtung des zweiten Abschnitts der ersten Dummy-Finne ausdehnt.
  9. Vorrichtung nach Anspruch 8, die des Weiteren umfasst: einen ersten Gate-Stapel auf der ersten vorstehenden Halbleiterfinne; und eine Gate-Isolationsregion, die eine Seitenwand des ersten Gate-Stapels kontaktiert, wobei sich die Gate-Isolationsregion über, und in Kontakt mit, dem ersten Abschnitt der ersten Dummy-Finne befindet.
  10. Vorrichtung nach Anspruch 9, die des Weiteren umfasst: eine zweite vorstehende Halbleiterfinne, die höher vorsteht als die Oberseiten der Isolationsregionen; und einen zweiten Gate-Stapel auf der zweiten vorstehenden Halbleiterfinne, wobei der zweite Gate-Stapel von dem ersten Gate-Stapel durch die Gate-Isolationsregion getrennt ist.
  11. Vorrichtung nach einem der vorangehenden Ansprüche 8 bis 10, wobei die Halbleiterregion eine Seitenwand des zweiten Abschnitts der ersten Dummy-Finne berührt.
  12. Vorrichtung nach einem der vorangehenden Ansprüche 8 bis 11, wobei das Verhältnis der zweiten Höhe zu der ersten Höhe in einem Bereich zwischen etwa 0,3 und etwa 0,7 liegt.
  13. Vorrichtung nach einem der vorangehenden Ansprüche 8 bis 12, wobei der erste Abschnitt der ersten Dummy-Finne eine erste untere Breite und eine erste obere Breite, die gleich der ersten unteren Breite ist, aufweist, und wobei der zweite Abschnitt der ersten Dummy-Finne eine zweite untere Breite und eine zweite obere Breite, die kleiner als die zweite untere Breite ist, aufweist.
  14. Vorrichtung nach einem der vorangehenden Ansprüche 8 bis 13 die des Weiteren umfasst: eine zweite Dummy-Finne, die höher vorsteht als die Oberseiten der Isolationsregionen, wobei die zweite Dummy-Finne des Weiteren einen dritten Abschnitt und einen vierten Abschnitt umfasst, wobei der vierte Abschnitt der zweiten Dummy-Finne und der zweite Abschnitt der ersten Dummy-Finne auf gegenüberliegenden Seiten der Halbleiterregion liegen und die zweite Höhe des zweiten Abschnitts der ersten Dummy-Finne größer ist als eine dritte Höhe des vierten Abschnitts der zweiten Dummy-Finne.
  15. Vorrichtung nach Anspruch 14, wobei die erste Dummy-Finne und die zweite Dummy-Finne parallel zueinander verlaufen.
  16. Vorrichtung, die umfasst: Isolationsregionen auf einem Halbleitersubstrat; eine Dummy-Finne, die höher vorsteht als eine Oberseite der Isolationsregionen, wobei die Dummy-Finne umfasst: einen ersten Abschnitt mit einer ersten Höhe; und einen zweiten Abschnitt mit einer zweiten Höhe, die kleiner als die erste Höhe ist; und eine erste Source/Drain-Region und eine zweite Source/Drain-Region, die mit gegenüberliegenden Seitenwänden des zweiten Abschnitts der Dummy-Finne in Kontakt stehen.
  17. Vorrichtung nach Anspruch 16, die des Weiteren umfasst: einen ersten Finnen-Feldeffekttransistor (FinFET), der eine erste vorstehende Halbleiterfinne und dem ersten Source/Drain-Region umfasst; und einen zweiten FinFET, der eine zweite vorstehende Halbleiterfinne auf einer der ersten vorstehenden Halbleiterfinne gegenüberliegenden Seite der Dummy-Finne umfasst, wobei der zweite FinFET die zweite Source/Drain-Region umfasst.
  18. Vorrichtung nach Anspruch 17, wobei der erste FinFET und der zweite FinFET von entgegengesetzten Leitfähigkeitstypen sind.
  19. Vorrichtung nach Anspruch 17, wobei der erste FinFET und der zweite FinFET vom selben Leitfähigkeitstyp sind.
  20. Vorrichtung nach einem der vorangehenden Ansprüche 16 bis 19, wobei die zweite Höhe weniger als etwa 90 Prozent der ersten Höhe beträgt.
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