KR102427529B1 - 감소된 높이를 갖는 더미 핀 및 그 형성 방법 - Google Patents

감소된 높이를 갖는 더미 핀 및 그 형성 방법 Download PDF

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Abstract

방법은 격리 영역들의 상단 표면들보다 높게 돌출되는 제 1 돌출된 반도체 핀 및 더미 핀을 형성하는 단계를 포함한다. 제 1 돌출된 반도체 핀은 더미 핀에 평행하고, 방법은 제 1 돌출된 반도체 핀의 제 1 부분 및 더미 핀의 제 2 부분 상에 게이트 스택을 형성하는 단계를 더 포함한다. 방법은 리세스를 형성하기 위해 제 1 돌출된 반도체 핀의 제 3 부분을 리세싱하는 단계, 더미 핀의 제 4 부분의 높이를 감소시키기 위해 더미 핀의 제 4 부분을 리세싱하는 단계, 및 리세스 내에 에피택시 반도체 영역을 형성하는 단계를 더 포함한다. 에피택시 반도체 영역은 더미 핀을 향해 성장된다.

Description

감소된 높이를 갖는 더미 핀 및 그 형성 방법{DUMMY FIN WITH REDUCED HEIGHT AND METHOD FORMING SAME}
본 출원은 “에피택시-영역 제어 방법을 통한 에피택시 공정 윈도우 확대(Epitaxy Process Window Enlargement Through Epitaxy-Region Control Method)”라는 명칭으로 2020년 4월 16일 출원된 미국 가출원 번호 제63/010,855호의 우선권을 주장하며, 이 미국 가출원은 본원에 참고로 포함된다.
금속 산화물 반도체(Metal-Oxide-Semiconductor)(MOS) 디바이스들은 집적 회로들의 기본 구성 요소들이다. MOS 디바이스는, 이온 주입 또는 열 확산과 같은 도핑 공정을 사용하여 도핑된 p 타입 또는 n 타입 불순물로 도핑된 폴리실리콘으로 형성된 게이트 전극을 가질 수 있다. 게이트 전극의 일 함수는 실리콘의 대역 에지(band-edge)로 조정될 수 있다. n 타입 금속 산화물 반도체(NMOS) 디바이스의 경우, 일 함수는 실리콘의 전도 대역(conduction band)에 가깝게 조정될 수 있다. P 타입 금속 산화물 반도체(PMOS) 디바이스의 경우, 일 함수는 실리콘의 가전자 대역(valence band)에 가깝게 조정될 수 있다. 폴리실리콘 게이트 전극의 일 함수는 적합한 불순물을 선택함으로써 조정될 수 있다.
폴리실리콘 게이트 전극들을 갖는 MOS 디바이스들은 캐리어 공핍 효과(carrier depletion effect)를 나타내며, 이 공핍 효과는 폴리 공핍 효과(poly depletion effect)라고도 지칭된다. 폴리 공핍 효과는 인가된 전계들이 게이트 유전체들에 가까운 게이트 영역들로부터 캐리어들을 쓸어낼 때 발생하여, 공핍 층들을 형성하게 된다. n 도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비 이동성 도너 사이트들(ionized non-mobile donor sites)을 포함하고, 여기서 p 도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비 이동성 억셉터 사이트들(ionized non-mobile acceptor sites)을 포함한다. 공핍 효과는 유효 게이트 유전체 두께를 증가시켜, 반도체 표면에 반전 층을 생성하기 어렵게 만든다.
폴리 공핍 문제는 금속 게이트 전극들을 형성함으로써 해결될 수 있으며, NMOS 디바이스들 및 PMOS 디바이스들에 사용되는 금속 게이트들도 또한 대역 에지 일 함수를 가질 수 있다. 따라서, 결과적인 금속 게이트들은 NMOS 디바이스들 및 PMOS 디바이스들의 요구 사항을 충족시키기 위한 복수의 층을 포함한다.
금속 게이트들의 형성은 전형적으로 더미 게이트 유전체들과 더미 게이트 전극들을 형성하는 것, 더미 게이트 유전체들과 더미 게이트 전극들을 제거하여 트렌치들을 형성하는 것, 하이-k 유전체 층들과 금속 층들을 트렌치들 내에 증착하는 것, 및 화학 기계적 연마(Chemical Mechanical Polish)(CMP)를 수행하여 하이-k 유전체 층과 금속 층들의 과잉 부분을 제거하는 것을 포함한다. 금속 층들의 나머지 부분들은 금속 게이트들을 형성한다.
방법은 격리 영역들의 상단 표면들보다 높게 돌출되는 제 1 돌출된 반도체 핀 및 더미 핀을 형성하는 단계를 포함한다. 제 1 돌출된 반도체 핀은 더미 핀에 평행하고, 방법은 제 1 돌출된 반도체 핀의 제 1 부분 및 더미 핀의 제 2 부분 상에 게이트 스택을 형성하는 단계를 더 포함한다. 방법은 리세스를 형성하기 위해 제 1 돌출된 반도체 핀의 제 3 부분을 리세싱하는 단계, 더미 핀의 제 4 부분의 높이를 감소시키기 위해 더미 핀의 제 4 부분을 리세싱하는 단계, 및 리세스 내에 에피택시 반도체 영역을 형성하는 단계를 더 포함한다. 에피택시 반도체 영역은 더미 핀을 향해 성장된다.
본 개시 내용의 양태들은 첨부 도면과 함께 읽혀지는 이하의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1, 도 2, 도 3a, 도 3ba, 도 3bb, 도 3bc, 도 4a, 도 4ba, 도 4bb, 도 4bc, 도 4bd, 도 4be, 도 5a, 도 5ba, 도 5bb, 도 5bc, 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 9c, 도 9d, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 및 도 11b는 일부 실시예에 따라 더미 핀들에 의해 분리되는 소스/드레인 영역들을 갖는 핀 전계 효과 트랜지스터들(Fin Field-Effect Transistors)(FinFETs)의 형성에서 중간 스테이지들의 사시도 및 단면도를 도시한 것이다.
도 12 내지 도 16은 일부 실시예에 따라 더미 핀들에 의해 분리되는 소스/드레인 영역들을 갖는 FinFETs의 형성에서 중간 스테이지들의 사시도 및 단면도를 도시한 것이다.
도 17 및 도 18은 일부 실시예에 따라 더미 핀들의 대향 측면 상의 더미 핀들 및 소스/드레인 영역들을 도시한 것이다.
도 19는 일부 실시예에 따라 더미 핀들에 의해 분리된 소스/드레인 영역들을 갖는 FinFETs를 형성하기 위한 공정 흐름을 도시한 것이다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위에 놓이는", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
일부 실시예에 따라 더미 핀(들)에 의해 서로 분리된 소스/드레인 영역들을 가진 핀 전계 효과 트랜지스터들(FinFETs) 및 이를 형성하는 방법들이 제공된다. 더미 핀(들)은 부분적으로 리세싱되고 협소화된다. 일부 실시예에 따라 트랜지스터들을 형성하는 중간 스테이지들이 도시된다. 일부 실시예들의 일부 변형이 논의된다. 다양한 도면들 및 예시적인 실시예들에 걸쳐, 유사한 요소를 지정하기 위해 유사한 참조 번호가 사용된다. 본원에서 논의된 실시예들은 본 개시 내용의 요지를 제조하거나 사용할 수 있게 하는 예를 제공하기 위한 것이며, 본 기술 분야의 기술자는 고려되는 상이한 실시예들의 범위 내에서 행해질 수 있는 수정을 쉽게 이해할 것이다. 이하의 도면에서 유사한 참조 번호들 및 문자들은 유사한 컴포넌트들을 나타낸다. 방법 실시예들이 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예들은 임의의 논리적 순서로 수행될 수 있다.
도 1, 도 2, 도 3a, 도 3ba, 도 3bb, 도 3bc, 도 4a, 도 4ba, 도 4bb, 도 4bc, 도 4bd, 도 4be, 도 5a, 도 5ba, 도 5bb, 도 5bc, 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 9c, 도 9d, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 및 도 11b는 본 개시 내용의 일부 실시예에 따른 FinFETs 및 대응하는 더미 핀들의 형성에서 중간 스테이지들의 단면도 및 사시도를 도시한 것이다. 이들 도면에 도시된 공정들은 또한 도 19에 도시된 공정 흐름(300)에 개략적으로 반영된다.
도 1은 초기 구조물의 사시도이다. 초기 구조물은 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은 반도체 기판일 수 있고, 이 반도체 기판은 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료로 형성된 기판일 수 있다. 기판(20)은 p 타입 또는 n 타입 불순물로 도핑될 수 있다. 얕은 트렌치 격리(Shallow Trench Isolation)(STI) 영역들과 같은 격리 영역들(22)은 기판(20)의 상단 표면으로부터 기판(20) 내로 연장되도록 형성될 수 있다. 이 공정은 도 19에 도시된 바와 같은 공정 흐름(300)에서 공정(302)으로서 예시된다. 이웃하는 STI 영역들(22) 사이의 기판(20) 부분들은 반도체 스트립들(24)로 지칭된다. 본 개시 내용의 일부 실시예에 따르면, 반도체 스트립들(24)은 원본 기판(20)의 일부이고, 따라서 반도체 스트립들(24)의 재료는 기판(20)의 재료와 동일하다. 본 개시 내용의 대안적인 실시예들에 따르면, 반도체 스트립들(24)은, STI 영역들(22) 간의 기판(20)의 부분들을 에칭하여 리세스들을 형성하고, 에피택시 공정을 수행하여 리세스들에서 다른 반도체 재료를 재성장시킴으로써 형성된 대체 스트립들(replacement strips)이다. 따라서, 반도체 스트립들(24)은 기판(20)의 것과는 다른 반도체 재료로 형성된다. 일부 실시예에 따르면, 반도체 스트립들(24)은 Si, SiP, 탄소 도핑된 실리콘, SiPC, SiGe, SiGeB, Ge, 또는 III-V 화합물 반도체, 예컨대, InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등으로 형성된다.
STI 영역들(22)은, 기판(20)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(liner oxide)(도시되지 않음)을 포함할 수 있다. 라이너 산화물은 또한, 예를 들어, 원자 층 증착(Atomic Layer Deposition)(ALD), 고밀도 플라즈마 화학 기상 증착(High-Density Plasma Chemical Vapor Deposition)(HDPCVD), 화학 기상 증착(Chemical Vapor Deposition)(CVD) 등을 사용함으로써 형성된 증착된 실리콘 산화물 층일 수 있다. STI 영역들(22)은 또한 라이너 산화물 위의 유전체 재료를 포함할 수 있으며, 여기서 유전체 재료는 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition)(FCVD), 스핀-온(spin-on) 등을 사용하여 형성될 수 있다.
도 2는 유전체 더미 스트립(25)의 형성을 도시한 것이다. 이 공정은 도 19에 도시된 바와 같은 공정 흐름(300)에서 공정(304)으로서 예시된다. 일부 실시예에 따르면, 더미 스트립(25)은 반도체 스트립들(24) 중 하나를 에칭하여 리세스를 형성한 다음 리세스를 유전체 재료로 충전함으로써 형성된다. 다른 실시예들에 따르면, 유전체 더미 스트립(25)은 다른 방법들을 사용하여 형성될 수 있다. 유전체 더미 스트립(25)의 유전체 재료는 단일 동종 재료로 형성될 수 있거나, 또는 상이한 재료들로 형성된 하나 초과의 층을 포함하는 복합 구조물을 가질 수 있다. 유전체 더미 스트립(25)의 재료는 SiO2, SiON, Si3N4, SiCN, SiONC, HfO, TaN 등, 이들의 복합 층, 및/또는 이들의 화합물을 포함하며, 이에 제한되지는 않는다. 유전체 더미 스트립(25)의 하단 표면은 STI 영역들(22)의 하단 표면보다 높거나, 동일 레벨이거나, 또는 낮을 수 있다. 유전체 더미 스트립(25)의 상단 표면은 또한 반도체 스트립들(24)의 상단 표면들보다 높거나, 동일 레벨이거나, 또는 낮을 수 있다.
도 3a를 참조하면, STI 영역들(22)이 리세싱된다. 반도체 스트립들(24) 및 유전체 더미 스트립(25)의 상단 부분들은 STI 영역들(22)의 나머지 부분들의 상단 표면들(22A)보다 더 높게 돌출되어, 돌출된 핀들(24') 및 더미 핀(25')을 각각 형성한다. 이 공정은 도 19에 도시된 바와 같은 공정 흐름(300)에서 공정(306)으로서 예시된다. 에칭은 건식 에칭 공정을 사용하여 수행될 수 있으며, 여기서 HF3 및 NH3은 에칭 가스로서 사용된다. 본 개시 내용의 대안적인 실시예에 따르면, STI 영역들(22)의 리세싱은 습식 에칭 공정을 사용하여 수행된다. 에칭 케미칼(etching chemical)은, 예를 들어, HF 용액을 포함할 수 있다.
위에 예시된 실시예들에서, 핀들은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들은 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 공정과 자체 정렬 공정(self-aligned process)을 결합하여, 예를 들어, 단일 직접 포토리소그래피 공정(single, direct photolithography process)을 사용하여 얻을 수 있는 것보다 작은 피치들(pitches)을 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층은 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들은 자체 정렬 공정을 사용하여 패터닝된 희생 층 옆에 형성된다. 희생 층은 그 후 제거되고, 남아 있는 스페이서들 또는 맨드릴들(mandrels)은 그 후 핀들을 패터닝하는 데 사용될 수 있다.
추가로 도 3a를 참조하면, STI 영역들(22)의 리세싱 후에, 더미 게이트 스택들(30)이 (돌출된) 핀들(24') 및 더미 핀(25')의 상단 표면들 및 측벽들 상에 형성된다. 이 공정은 도 19에 도시된 바와 같은 공정 흐름(300)에서 공정(308)으로서 예시된다. 더미 게이트 스택들(30)은 더미 게이트 유전체들(32) 및 더미 게이트 유전체들(32) 위의 더미 게이트 전극들(34)을 포함할 수 있다. 더미 게이트 전극들(34)은, 예를 들어, 폴리실리콘 또는 비정질 실리콘을 사용하여 형성될 수 있으며, 다른 재료도 사용될 수 있다. 더미 게이트 스택들(30)의 각각은 또한 더미 게이트 전극(34) 위의 하나 (또는 복수의) 하드 마스크 층(36)을 포함할 수 있다. 하드 마스크 층(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 카보-질화물(silicon carbo-nitride), 또는 이들의 다중 층으로 형성될 수 있다. 더미 게이트 스택들(30)은 단일 또는 복수의 돌출된 핀(24'), 더미 핀(25'), 및/또는 STI 영역들(22)을 가로 지를 수 있다. 더미 게이트 스택들(30)은 또한 돌출된 핀들(24')의 길이 방향에 대해 실질적으로 수직인 길이 방향을 가질 수 있다.
다음, 더미 게이트 스택들(30)의 측벽들 상에 게이트 스페이서들(38)이 형성된다. 본 개시 내용의 일부 실시예에 따르면, 게이트 스페이서들(38)은 SiO2, SiON, Si3N4, SiCN, SiONC, HfO, TaN 등과 같은 유전체 재료로 형성되며, 단일 층 구조물 또는 복수의 유전체 층을 포함하는 다중 층 구조물을 가질 수 있다. 이 형성 공정은 블랭킷 유전체 층 또는 층들을 증착한 다음, 이방성 에칭 공정을 수행하여 블랭킷 유전체 층(들)의 수평 부분들을 제거하는 것을 포함할 수 있으며, 게이트 스택(30)의 측벽들 상의 수직 부분들은 게이트 스페이서들(38)로서 남겨진다. 블랭킷 유전체 층은 원자 층 증착(ALD), 화학 기상 증착(CVD) 등과 같은 컨포멀 증착 방법(conformal deposition method)을 사용하여 형성된 컨포멀 층일 수 있다.
게이트 스페이서들(38)이 형성되는 동일한 공정에서, 핀 스페이서들(39)이 또한 형성될 수 있다. 도 3a는 이웃하는 돌출된 핀들(24')과 더미 핀(25') 사이의 핀 스페이서들(39)의 일부 예를 개략적으로 도시한 것이며, 여기서 핀 스페이서들(39)은 점선을 사용하여 형성된다. 돌출된 핀들(24')의 외부 측면들 상에 핀 스페이서들(39)이 도시되지 않았지만, 핀 스페이서들이 또한 이들 위치에 형성될 수 있다. 도 3ba, 도 3bb, 및 도 3bc는 핀 스페이서들(39)의 일부 예를 도시한 것이다. 도 3ba, 도 3bb, 및 도 3bc의 단면도들은 도 3a의 기준 단면 3bcB로부터 획득된다. 도 3ba를 참조하면, 이웃하는 돌출된 핀들(24')과 더미 핀(25') 사이의 갭들이 높은 종횡비와 짧은 거리를 가질 경우, 핀 스페이서들(39)은 갭들을 완전히 충전할 수 있다. 도 3bb에 도시된 예에서, 갭들(27)의 상당 부분은 충전되지 않는다. 일부 실시예에 따르면, 핀 스페이서들(39)는 갭들(27)의 하단에서 수평 부분을 포함한다. 대안적인 실시예들에 따르면, 갭들(27)의 하단에서의 수평 부분은 또한 이방성 에칭 공정에서 제거될 수 있다. 도 3bc는 작은 갭들(27)이 충전되지 않은 상태로 남아 있는 반면, 각각의 갭들(27)의 대부분이 충전된 또 다른 대안적인 실시예에 따른 핀 스페이서들(39)을 도시한 것이다.
본 개시 내용의 일부 실시예에 따르면, 더미 게이트 스택(30) 및 게이트 스페이서들(38)에 의해 덮이지 않은 돌출된 핀들(24')의 부분들을 에칭하기 위한 에칭 공정(이하 소스/드레인 리세싱이라 지칭됨)이 수행되어, 도 4a에 도시된 구조물을 생성하게 된다. 돌출된 핀들(24')이 에칭되는 것과 동시에, 더미 핀(25')이 에칭 및 리세싱될 수 있어서, 그 높이와 폭이 상당히 감소된다. 이 공정은 도 19에 도시된 바와 같은 공정 흐름(300)에서 공정(310)으로서 예시된다. 더미 게이트 스택들(30) 및 게이트 스페이서들(38) 바로 아래에 있는 핀들(24')의 부분은 보호되고, 에칭되지 않는다. 일부 실시예에 따라 리세싱된 반도체 스트립들(24)의 상단 표면들은 STI 영역들(22)의 상단 표면들(22A)보다 낮을 수 있다. 돌출된 핀들(24')의 에칭된 부분에 의해 남겨진 공간들은 리세스들(40)로 지칭된다.
일부 실시예에 따르면, 게이트 스페이서들(38) 및 더미 게이트 스택들(30)의 바로 아래에 있지 않은 더미 핀(25')의 부분들(25'A)은 부분적으로 리세싱된다. 다르게 말하면, 더미 핀(25')의 부분들(25'A)은 높이가 감소되고, 에칭 공정에 의해 협소화될 수 있다(또는 그렇지 않을 수 있다). 한편, 게이트 스페이서들(38) 및 더미 게이트 스택들(30)의 바로 아래에 있는 더미 핀(25')의 부분들(25'B)은 에칭 공정으로부터 보호되고, 리세싱되지 않고 협소화되지 않는다. 예를 들어, 부분들(25'A)의 나머지 높이(H2)는 부분들(25'B)의 높이(H1)보다 작다. 부분(25'B)의 높이(H1)는 또한 리세싱되기 전의 부분 (25'A)의 높이이다. 비율 H2/H1은 약 0.1 내지 약 0.9의 범위일 수 있고, 약 0.3 내지 약 0.7의 범위일 수 있다.
일부 실시예에 따르면, 돌출된 핀들(24')의 리세싱 및 더미 핀(25')의 리세싱은 돌출된 핀들(24')을 에칭하기 위한 공통 공정에서 수행되고, 돌출된 핀들(24')을 리세싱하기 위한 에칭 케미칼이 선택되어, 더미 핀(25')과 돌출된 핀들(24')이 동시에 에칭된다. 대안적인 실시예들에 따르면, 돌출된 핀들(24')의 리세싱 및 더미 핀(25')의 리세싱은 상이한 공정스에서 수행된다. 예를 들어, 더미 핀(25')은 돌출된 핀들(24')이 에칭될 때에는 에칭되지 않은 상태로 남아 있을 수 있으며, 그 후 더미 핀(25')은, 예를 들어, 세정 공정에서 에칭되며, 세정 공정에 있는 동안 돌출된 핀들(24')이 동시에 에칭될 수 있거나, 또는 에칭되지 않을 수 있다.
일부 실시예에 따르면, 에칭 공정은 건식 에칭 공정을 포함한다. 에칭은 직접 플라즈마 또는 원격 플라즈마를 사용하여 수행될 수 있다. 에칭 공정은 또한 라디칼 에칭 공정일 수 있고, 여기서 에칭 가스로부터 생성된 플라즈마는 이온을 제거하도록 필터링되지만 라디칼은 남겨져 에칭에 사용된다. 일부 실시예에 따르면, 공정 가스는 Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6, H2, NF3, 또는 이들의 조합을 포함할 수 있는 에칭 가스를 포함할 수 있다. 공정 가스는 또한 더미 핀( 25')의 에칭 레이트 ER25에 대한 돌출된 핀들(24')의 에칭 레이트 ER24의 비율인 에칭 선택도 ER24/ER25을 조정하기 위한 패시베이션 가스를 포함할 수 있다. 패시베이션 가스는 N2, O2, CO2, SO2, CO, CH4, SiCl4, 또는 이들의 조합을 포함할 수 있다. 추가적으로, Ar, He, Ne, 또는 이들의 조합과 같은 희석 가스(캐리어 가스)가 또한 사용될 수 있다. 일부 실시예에 따르면, 에칭은 약 10 와트 내지 약 3,000 와트의 범위의 소스 전력으로 수행된다. 에칭은 약 3,000 와트보다 작을 수 있는 바이어스 전력으로 수행될 수 있다. 공정 가스의 압력은 약 1 mTorr 내지 약 5 Torr의 범위에 있을 수 있으며, 공정 가스 유름 레이트는 약 1 sccm 내지 약 5,000 sccm의 범위에 있을 수 있다. 예시적인 에칭 공정에서, HBr 및/또는 Cl2는 에칭 가스로 사용되며, 에칭 선택도 ER24/ER25은 패시베이션 가스의 흐름 레이트를 조정함으로써 조정될 수 있으며, 패시베이션 가스를 증가시키면 에칭 선택도가 증가할 것이고 그 반대의 경우도 가능하다. 또한, 에칭 선택도 ER24/ER25은 바이어스 전력을 감소시킴으로써 증가될 수 있거나, 바이어스 전력을 증가시킴으로써 감소될 수 있다. 더미 핀(25')이 SiN을 포함하고 습식 에칭이 사용되는 또 다른 예에서, H3PO4를 첨가하면 에칭 선택도를 증가시킬 수 있다. 일부 실시예에 따르면, 에칭 선택도 ER24/ER25은 약 0.1 내지 약 5의 범위에 있다. 에칭 선택도 ER24/ER25이 1.0보다 작은 실시예들에서, 더미 핀(25')의 하부 부분들을 보호하기 위해 더미 핀(25')의 상단에 에칭 정지 층이 형성될 수 있다. 에칭 정지 층으로 인해, (에칭 선택도 ER24/ER25이 1.0보다 작은 경우) 비록 더미 핀(25')이 돌출된 핀들(24)의 에칭 레이트보다 더 큰 에칭 레이트를 가질 수 있더라도, 돌출된 핀들(24')의 에칭 후, 더미 핀(25')은 여전히 남겨진 바람직한 부분을 가질 수 있다.
대안적인 실시예들에 따르면, 돌출된 핀들(24') 및 더미 핀(25')의 에칭은 습식 에칭 공정을 사용하여 수행되며, 여기서 에칭 케미칼은 HF 및 F2를 포함할 수 있다. 에칭 케미칼은 또한 에칭 선택도 ER24/ER25을 조정하기 위한 보조 에칭 케미칼을 포함할 수 있고, 이 보조 에칭 케미칼은 H2SO4, HCl, HBr, NH3, H3PO4, 또는 이들의 조합을 포함할 수 있다. 탈 이온 수, 알코올, 아세톤 등을 포함하는 용매가 사용될 수 있다.
핀 스페이서들(39)은 또한 더미 핀(25')이 리세싱될 때 리세싱될 수도 있다. 도 4ba, 도 4bb, 도 4bc, 도 4bd, 및 도 4be는 (에칭 공정 후) 일부 더미 핀(25') 및 (임의의 것이 남아 있는 경우) 남아 있는 핀 스페이서들(39)의 일부 예시적인 프로파일들을 도시한 것이다. 도 4ba에서, 핀 스페이서들(39)의 리세싱 후에 핀 스페이서는 남지 않는다. 도 4bb에서, 더미 핀(25')은 단차를 갖고, 핀 스페이서들(39)은 단차의 상단 표면들로부터 이어지는 상단 표면들을 가지며, 핀 스페이서들(39)은 수직 외부 측벽들을 가질 수 있다. 도 4bc에서, 더미 핀(25')은 단차를 갖고, 핀 스페이서들(39)은 단차의 상단 표면들로부터 이어지는 상단 표면들을 가지며, 핀 스페이서들(39)의 높이는 계속해서 0으로 감소하게 된다. 도 4bd에서, 더미 핀(25')은 단차를 갖고, 핀 스페이서들(39)은 U 자 형상의 상단 표면들을 가지며, 이는 도 3bb 및 도 3bc에 도시된 프로파일들로부터 생성될 수 있다. 도 4be는 더미 핀(25') 및 핀 스페이서들(39)의 하부가 도 4bd에 도시된 것보다 더 리세싱된 프로파일을 도시한 것이다.
다음, 에피택시 영역들(소스/드레인 영역들)(42A 및 42B)(통칭하여 42로 지칭됨)은 리세스들(40)로부터 반도체 재료를 선택적으로 성장시킴으로써 형성되고, 그 결과의 구조물은 도 5a에 도시된다. 이 공정은 도 19에 도시된 바와 같은 공정 흐름(300)에서 공정(312)으로서 예시된다. 에피택시 영역들(42A 및 42B)은 동일한 도전성 타입(p 타입 또는 n 타입)을 가질 수 있고, 공통 에피택시 공정에서 형성될 수 있다. 대안적으로, 에피택시 영역들(42A 및 42B)은 대향되는 도전성 타입을 가지고, 별도의 에피택시 공정에서 에피택셜로 성장될 수 있다. 일부 실시예에 따르면, 에피택시 영역들(42A 및/또는 42B)은 실리콘 게르마늄, 실리콘, 실리콘 탄소 등을 포함한다. 결과적인 FinFET가 p 타입 FinFET인지 n 타입 FinFET인지에 따라, p 타입 또는 n 타입 불순물이 에피택시의 진행과 함께 인시투(in-situ)로 도핑될 수 있다. 예를 들어, 결과적인 FinFET가 p 타입형 FinFET인 경우, SiB, 실리콘 게르마늄 붕소(SiGeB), GeB 등이 성장될 수 있다. 반대로, 결과적인 FinFET가 n 타입 FinFET인 경우, 실리콘 인(silicon phosphorous)(SiP), 실리콘 탄소 인(silicon carbon phosphorous)(SiCP) 등이 성장될 수 있다. 에피택시 영역들(42A 및 42B)이 리세스들(40)을 완전히 충전한 후, 에피택시 영역들(42)이 수평으로 확장되기 시작하고 패싯(facets)이 형성될 수 있다. 일부 실시예에 따르면, 에피택시 영역들(42A 및/또는 42B)은 실선으로 표시된 바와 같이 더미 핀(25')으로부터 측방으로 이격된다. 대안적인 실시예들에 따르면, 에피택시 영역들(42A 및/또는 42B)은 점선으로 도시된 바와 같이 더미 핀(25')에 가깝거나 접촉한다.
도 5ba, 도 5bb, 및 도 5bc는 일부 실시예에 따른 더미 핀(25') 및 소스/드레인 영역들(42A 및 42B)의 여러 단면도를 도시한 것이다. 단면도들은 도 5a의 기준 단면 5B-5B으로부터 획득된다. 도 5ba를 참조하면, 소스/드레인 영역들(42A 및 42B)은, 예를 들어, 소스/드레인 영역들(42A 및 42B)이 p 타입 또는 n 타입일 수 있는 동일한 반도체 재료로 형성될 경우 더미 핀(25')에 대해 대칭성이 된다. 소스/드레인 영역들(42A 및 42B)은 또한 더미 핀(25')의 대향 측벽들과 접촉하고, 더미 핀(25')에 의해 서로 접촉하는 것이 차단된다. 도 5bb를 참조하면, 소스/드레인 영역들(42A 및 42B)은, 예를 들어, 소스/드레인 영역들(42A 및 42B)이 하나는 p 타입이고 다른 하나는 n 타입인 상이한 반도체 재료로 형성될 경우 더미 핀(25')에 대해 비대칭성이 된다. 도 5bc는 소스/드레인 영역들(42A 및 42B)이 더미 핀(25')으로부터 이격된 예를 도시한 것이다.
도 5ba, 도 5bb, 및 도 5bc에서, 더미 핀(25')이 리세싱되지 않은 경우, 더미 핀(25')의 좌측 및 우측 에지를 나타내기 위해 점선 25'-LE 및 25'-RE가 도시된다. 더미 핀(25')의 리세싱으로 인해, 더미 핀(25')의 에칭된 부분들에 의해 여분의 공간이 제공되고, 소스/드레인 영역들(42A 및 42B)이 증가된 볼륨을 갖도록 여분의 공간 내로 연장될 수 있다는 것이 관찰된다. 따라서, 결과적인 FinFET의 성능이 향상된다. 또한, 소스/드레인 영역들(42A 및 42B)의 병합(및 그에 따른 전기적 단락)의 가능성은 더미 핀(25')의 리세싱이 제어될 경우 반드시 증가되는 것은 아니다.
도 6은 컨택 에칭 정지 층(Contact Etch Stop Layer)(CESL)(46) 및 층간 유전체(Inter-Layer Dielectric)(ILD)(48)의 형성 후 구조물의 사시도를 도시한 것이다. 이 공정은 도 19에 도시된 바와 같은 공정 흐름(300)에서 공정(314)으로서 예시된다. CESL(46)은 실리콘 질화물, 실리콘 카보-질화물 등으로 형성될 수 있다. CESL(46)은, 예를 들어, ALD 또는 CVD와 같은 컨포멀 증착 방법을 사용하여 형성될 수 있다. ILD(48)는, 예를 들어, FCVD, 스핀-온 코팅, CVD, 또는 다른 증착 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(48)는 또한 산소 함유 유전체 재료로 형성될 수 있으며, 산소 함유 유전체 재료는 실리콘 산화물, 포스포-실리케이트 글래스(phospho-Silicate Glass)(PSG), 보로-실리케이트 글래스(Boro-Silicate Glass)(BSG), 붕소 도핑된 포스포-실리케이트 글래스(Boron-Doped Phospho-Silicate Glass)(BPSG) 등과 같은 실리콘 산화물 기반일 수 있다. ILD(48), 더미 게이트 스택들(30), 및 게이트 스페이서들(38)의 상단 표면들을 서로 동일한 레벨이 되도록 화학 기계적 연마(Chemical Mechanical Polish)(CMP) 공정 또는 기계적 연삭 공정(mechanical grinding process)과 같은 평탄화 공정이 수행된다.
도 7a 및 도 7b는 게이트 격리 영역들(50)의 형성에서 사시도 및 단면도를 각각 도시한 것이다. 이 공정은 도 19에 도시된 바와 같은 공정 흐름(300)에서 공정(316)으로서 예시된다. 도 7b는 도 7a의 기준 단면 7B-7B를 도시한 것이다. 형성 공정은 도 7a 및 도 7b 모두에 도시된 바와 같이, 더미 게이트 스택들(30)을 에칭하여 (게이트 격리 영역들(50)에 의해 점유되는) 개구들을 형성하는 것을 포함할 수 있으며, 이들 개구들은 더미 게이트 스택들(30)의 각각을 별개의 부분들로 분리한다. 에칭은 더미 핀(25')이 노출될 때까지 수행되며, 이는 도 7b로부터 구현될 수 있다. 개구들은 그 후 유전체 재료(들)로 충전되어 게이트 격리 영역들(50)을 형성하게 된다.
다음, 하드 마스크 층들(36), 더미 게이트 전극들(34), 및 더미 게이트 유전체들(32)을 포함하는 더미 게이트 스택들(30)은 도 8에 도시된 바와 같이, 대체 게이트 스택들(58)로 대체된다. 본 개시 내용의 일부 실시예에 따르면, 대체는 하나 또는 복수의 에칭 단계에서 도 6에 도시된 바와 같이 하드 마스크 층들(36), 더미 게이트 전극들(34), 및 더미 게이트 유전체들(32)을 에칭하는 것을 포함하여, 게이트 스페이서들(38) 사이에 개구들이 형성되게 한다. 이 공정은 도 19에 도시된 바와 같은 공정 흐름(300)에서 공정(318)으로서 예시된다.
다음, 또한 도 8에 도시된 바와 같이, 게이트 유전체들(54) 및 게이트 전극들(56)을 포함하는 (대체) 게이트 스택들(58)이 형성된다. 이 공정은 도 19에 도시된 바와 같은 공정 흐름(300)에서 공정(320)으로서 예시된다. 게이트 스택들(58)의 형성은 복수의 층을 형성/증착하고, 그 후 CMP 공정 또는 기계적 연삭 공정과 같은 평탄화 공정을 수행하는 것을 포함한다. 본 개시 내용의 일부 실시예에 따르면, 게이트 유전체들(54)의 각각은 그 하부 부분으로서 계면 층(Interfacial Layer)(IL)을 포함한다. IL은 돌출된 핀들(24')의 노출된 표면 상에 형성된다. IL은 돌출된 핀들(24')의 열 산화, 화학적 산화 공정, 또는 증착 공정을 통해 형성된 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있다. 게이트 유전체들(54)의 각각은 또한 IL 위에 형성된 하이-k 유전체 층을 포함할 수 있다. 하이-k 유전체 층은 HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, 실리콘 질화물 등을 포함할 수 있다. 하이-k 유전체 재료의 유전 상수(k-값)는 3.9보다 높고 약 7.0보다 높을 수 있다. 하이-k 유전체 층은 컨포멀 층들로 형성될 수 있고, 돌출된 핀들(24')의 측벽들 및 게이트 스페이서들(38)의 측벽 상으로 연장된다. 게이트 유전체들(54)은 또한 유전체 더미 핀(25')의 상단 표면들 및 측벽들 상으로 연장된다.
게이트 전극들(56) 내의 서브 층들(sub-layers)은 티타늄 실리콘 질화물(Titanium Silicon Nitride)(TSN) 층, 탄탈륨 질화물(tantalum nitride)(TaN) 층, 티타늄 질화물(titanium nitride)(TiN) 층, 티타늄 및 알루미늄 함유 층, 추가적인 TiN 및/또는 TaN 층, 및 충전 금속 영역을 포함할 수 있으며, 이에 제한되지는 않는다. 이러한 서브 계층들 중 일부는 제각기의 FinFET의 일 함수를 정의한다. 또한, p 타입 FinFET의 금속 층들과 n 타입 FinFET의 금속 층들은 서로 상이할 수 있어, 금속 층들의 일 함수들은 제각기의 p 타입 또는 n 타입 FinFET에 적합하다. 충전 금속은 텅스텐, 코발트 등을 포함할 수 있다.
도 8은 추가적으로 핀 스페이서들(39) 중 일부가 남아 있을 때의 예로서 핀 스페이서들(39)을 개략적으로 도시한 것이다. 대안적인 실시예들에 따르면, 이전 단락에서 논의된 바와 같이, 핀 스페이서들(39)이 제거될 수 있다.
다음, 도 9a 및 도 9b에 도시된 바와 같이, 하드 마스크들(60)이 형성된다. 본 개시 내용의 일부 실시예에 따르면, 하드 마스크들(60)의 형성은 에칭을 통해 게이트 스택들(58)을 리세싱하여 리세스들을 형성하는 것, 유전체 재료를 리세스들 내로 충전하는 것, 평탄화를 수행하여 유전체 재료의 과잉 부분들을 제거하는 것을 포함한다.
도 9a 및 도 9b는 소스/드레인 실리사이드 영역들(62A 및 62B), 소스/드레인 컨택 플러그들(64A 및 64B), 및 게이트 컨택 플러그들(66A 및 66B)의 형성을 추가로 도시한 것이다. 이 공정은 도 19에 도시된 바와 같은 공정 흐름(300)에서 공정(322)으로서 예시된다. 따라서, FinFET들(70A 및 70B)이 형성된다. 일부 실시예에 따르면, FinFET들(70A 및 70B)은 모두 p 타입 FinFET이거나 또는 모두 n 타입 FinFET이다. 대안적인 실시예들에 따르면, FinFET들(70A 및 70B)은 p 타입 FinFET 및 n 타입 FinFET를 포함한다.
도 9a의 여러 단면도가 도 9b, 도 9c, 도 9d 및 도 5ba, 도 5bb 및 도 5bc에 도시되어 있다. 도 9b는 도 9a의 단면 9B-9B의 피처들의 일부를 도시한 것이다. 대체 게이트들(58A 및 58B)(통칭하여 대체 게이트 스택들(58)이라고 지칭됨)은 더미 핀(25') 및 게이트 격리 영역(50)에 의해 서로 분리된다. 게이트 컨택 플러그들(66A 및 66B)은 대체 게이트 스택(58A 및 58B) 위에 있고 이들과 각각 접촉한다. 도 9c는 도 9a의 단면 9C-9C의 피처들의 일부를 개략적으로 도시한 것이다. 도 9d는 도 9a의 단면 9D-9D의 피처들의 일부를 개략적으로 도시한 것이다. 도 9a의 단면 5B-5B의 피처들의 일부(전부는 아님)는 도 5ba, 도 5bb, 및 도 5bc에서 찾을 수 있다.
도 10a, 도 10b, 도 10c, 및 도 10d는 일부 실시예에 따라 더미 핀(25')의 부분(25'A)의 일부 예시적인 프로파일을 도시한 것이다(또한 도 4a 참조). 프로파일들은 ILD(48)(도 9a) 바로 아래에 있는 더미 핀의 부분으로부터 획득된다. 도 10a에서, 더미 핀(25')은 사다리꼴 형상을 갖는다. 도 10b에서, 더미 핀(25')은 상단 단부가 둥글게 테이퍼진 프로파일(tapered profile)을 갖는다. 도 10b에서, 더미 핀(25')은 수직 측벽을 갖고 균일한 폭을 갖는 상단 부분과, 사다리꼴 형상을 갖는 하단 부분을 가지며, 상단 폭 TCDB는 중간 폭 MCDB와 동일하고 하단 폭 BCDB보다 작다. 도 10d에서, 더미 핀(25')은 삼각형 형상을 갖는다.
결과적인 구조물의 일부 치수는 일부 실시예에 따라 도 9b 및 도 10a를 참조하여 논의된다. 더미 핀 부분(25'B)의 높이 H1(도 9b)은 특정 범위에 있도록 선택되며, 너무 큰 H1 값은 격리될 것으로 예정되지 않은 금속 게이트들을 격리시킬 수 있고, 너무 작은 H1 값은 더미 핀(25')이 리세싱될 때 완전히 제거될 수 있어 더미 핀(25')을 형성하는 목적을 무효화시킬 수 있다. 따라서, 더미 핀 부분(25'B)의 높이 H1은 약 100 Å 내지 약 3,000 Å의 범위에 있는 것으로 선택될 수 있다. 더미 핀 부분(25'A)의 높이 H2(도 10a)의 값은, 이웃한 소스/드레인 영역을 분리하기에 충분히 크면서 소스/드레인 영역들에 대한 여분의 볼륨을 얻기에 충분히 작도록 선택된다. 따라서, 더미 핀 부분(25'A)의 높이 H2는 높이 H1보다 작으며, 약 30 Å 내지 약 2,100 Å의 범위 내에 있도록 선택될 수 있다. 차이(H1-H2)는 약 50 Å보다 클 수 있고, 약 50 Å 내지 약 2,100 Å의 범위에 있을 수 있다. 더미 핀 부분(25'B)의 상단 폭 TCDB 및 하단 폭 BCDB(도 9b)는 서로 동일하거나 실질적으로 동일할 수 있고, 예를 들어, 그 차이는 하단 폭 BCDB의 약 5 %보다 작다. 한편, 더미 핀 부분(25'A)의 상단 폭 TCDA와 하단 폭 BCDA(도 10a)는 관계(BCDA>TCDA)를 가지며, 그 차이(BCDA-TCDA)는 약 5 Å보다 클 수 있으며, 하단 폭 BCDA의 80 %보다 작을 수 있다. 또한, 관계(TCDB>TCDA)와 관계(BCDA-TCDA)>(BCDB-TCDB)가 존재한다. 폭들 TCDA, BCDA, TCDB, 및 BCDB의 각각은 또한 일부 실시예에 따라 약 3 nm 내지 약 1 ㎛의 범위에 있을 수 있다.
동일한 디바이스 칩 및 동일한 웨이퍼의 상이한 영역들에 있는 더미 핀들(25')은 상이한 사이즈 및/또는 형상을 가질 수 있다는 것이 이해된다. 예를 들어, 도 11a 및 도 11b는, 상이한 디바이스 영역들에 있고, 상이한 높이, 상이한 폭, 및/또는 상이한 형상을 갖는 2 개의 더미 핀(25')을 도시한 것이다. 높이, 폭, 및/또는 형상에서의 차이는 별도의 에칭 공정을 통해 상이한 영역들에 있는 더미 핀들(25')을 에칭함으로써 달성될 수 있다.
도 12 내지 도 16은 본 개시 내용의 일부 실시예에 따른 돌출된 핀들(24') 및 더미 핀들(25')의 에칭, 및 소스/드레인 영역들의 형성에서 중간 스테이지들의 단면도들을 도시한 것이다. 도 12 내지 도 16에 도시된 공정들은 도 4a, 도 4ba 내지 도 4be, 도 5a, 및 도 5ba 내지 도 5bc에 도시된 공정들에 대응한다. 달리 명시되지 않는 한, 이들 실시예에서 컴포넌트들의 재료 및 형성 공정들은 본질적으로 이전 실시예들에서 유사한 참조 번호로 표시된 유사한 컴포넌트들과 동일하다. 따라서, 도 12 내지 도 16에 도시된 컴포넌트들의 형성 공정들 및 재료들에 관한 세부 사항은 이전 실시예들의 논의에서 찾을 수 있다.
이들 실시예의 초기 단계들은 본질적으로 도 1, 도 2, 및 도 3a에 도시된 것들과 동일하다. 도 12는 도 3a의 단면 12-12로부터 획득된 단면을 도시한 것이다. 도 12는 도 3a에서보다 더 많은 피처들을 도시한 것으로 이해된다. 예를 들어, 도 12는 경계에서 경계 더미 핀(25'-0)에 의해 분할된 디바이스 영역들(100 및 200)을 도시한 것이다. 3 개의 더미 핀들(25')은, 영역들(100 및 200)을 분할하는 경계 더미 핀(25'-0)과, 디바이스 영역들(100 및 200) 내부에 각각 존재하는 내부 더미 핀들(25'-100 및 25'-200)로 도시된다. 돌출된 핀들(24') 및 핀 스페이서들(39)이 또한 개략적으로 도시되어 있다. 에칭 마스크(110)는 디바이스 영역(200)의 피처들을 덮도록 형성된다. 에칭 마스크(110)는 일부 실시예에 따라 포토 레지스트를 포함할 수 있거나, 또는 TiN, BN, TaN 등으로 형성된 하드 마스크를 포함할 수 있다. 디바이스 영역(100)은 에칭 마스크(110)의 개구를 통해 노출된다. 에칭 마스크(110)는 더미 핀(25'-0)의 전체 또는 일부를 덮을 수 있거나, 더미 핀(25'0)을 덮지 않을 수 있다. 따라서, 에칭 마스크(110)의 좌측 에지는 더미 핀(25')의 좌측 에지(25'-LE) 및 우측 에지(25'-RE)를 포함하여 그 사이의 임의의 포지션에 있을 수 있다.
다음, 돌출된 핀들(24') 및 더미 핀(25'-100)을 리세싱하기 위해 에칭 공정(들)이 수행된다. 핀 스페이서들(39)이 또한 에칭될 수 있다. 결과적인 구조물이 도 13에 도시된다. 도 13에서, 더미 게이트 스택들(30)(도 3a) 바로 아래에 있는 돌출된 핀들(24')의 부분은 리세싱되지 않고, 이들 부분이 도시된 것과 상이한 평면에 있기 때문에 점선으로 도시되어 있다. 따라서, 리세스들(40)은 에칭된 돌출된 핀들(24')에 의해 남겨진 공간들로서 형성된다. 더미 핀(25'-0)은 실질적으로 에칭되거나 에칭되지 않을 수 있다. 에칭 공정의 세부 사항들은 도 4a를 참조하여 논의되므로 여기서는 반복되지 않는다. 에칭 공정(들)의 결과, 더미 핀(25'-100)이 낮아지고 협소화된다. 더미 핀(25'-100)의 사이즈 및 치수의 비교는 이전 단락들에서 논의되었으며 여기서는 반복되지 않는다. 에칭 공정 후, 에칭 마스크(110)가 포토 레지스트를 포함할 경우 에칭 마스크(110)가 제거될 수 있거나, 또는 남겨져 후속 에피택시 공정을 위한 마스크로서 사용될 수 있다. 이들 실시예에서, 에칭 마스크(110)는 도 14에 도시된 바와 같이 에피택시 공정 후에 제거될 수 있다.
도 14를 참조하면, 소스/드레인 영역들(42A)은 에피택시 공정에서 형성된다. 다음, 에칭 마스크(114)가 디바이스 영역(100)을 덮도록 형성되고, 디바이스 영역(200)은 덮이지 않은 채로 남는다. 에칭 마스크(114)의 우측 에지는 더미 핀(25')의 좌측 에지(25'-LE) 및 우측 에지(25'-RE)를 포함하여 그 사이의 임의의 포지션에 있을 수 있다.
다음, 돌출된 핀들(24') 및 더미 핀(25'-200)을 리세싱하기 위해 에칭 공정이 수행된다. 결과적인 구조물이 또한 도 15에 도시된다. 따라서, 리세스들(40)은 에칭된 돌출된 핀들(24')에 의해 남겨진 공간들로서 형성된다. 에칭 공정의 세부 사항들은 도 4a를 참조하여 논의되므로 여기서는 반복되지 않는다. 에칭 공정의 결과, 더미 핀(25'-200)이 낮아지고 협소화된다. 핀 스페이서들(39)이 또한 에칭되고, 완전히 또는 부분적으로 제거될 수 있다. 더미 핀(25'-200)의 사이즈 및 치수의 비교는 이전 단락들에서 논의된 바와 같이 동일할 수 있으며 여기서는 반복되지 않는다. 에칭 공정 후, 에칭 마스크(110)가 포토 레지스트를 포함할 경우 에칭 마스크(114)가 제거될 수 있거나, 또는 제자리에 남겨질 수 있고, 도 16에 도시된 바와 같은 에피택시 공정 후에 제거될 수 있다.
도 16은 소스/드레인 영역들(42B)의 형성을 도시한 것이다. 소스/드레인 영역들(42A)은 소스/드레인 영역들(42B)과는 상이한 프로파일을 가지며, 경계 더미 핀(25'-0)과 관련한 소스/드레인 영역들(42B)에 대해 비대칭성이다. 예를 들어, 소스/드레인 영역들(42A 및 42B)은 바로 이웃하는 경계 더미 핀(25'-0)의 대향하는 측면들 상에 있고, 바로 이웃하는 경계 더미 핀(25'-0)은 상이한 사이즈, 상이한 형상, 상이한 도전성 타입, 및/또는 상이한 재료를 가질 수 있다.
도 12를 참조하면, 에칭 마스크(110)의 좌측 에지는 더미 핀(25')의 좌측 에지(25'-LE) 및 우측 에지(25'-RE)를 포함하여 그 사이의 임의의 포지션에 있을 수 있다. 도 14를 참조하면, 에칭 마스크(114)의 우측 에지는 더미 핀(25')의 좌측 에지(25'-LE) 및 우측 에지(25'-RE)를 포함하여 그 사이의 임의의 포지션에 있을 수 있다. 따라서, 에칭 마스크들(110 및 114)은 더미 핀(25'-0)의 일부 또는 전체를 중첩하여 덮을 수 있다. 대안적으로, 더미 핀(25'-0)의 일부 또는 전체가 에칭 마스크들(110 및 114) 중 하나 또는 둘 모두에 의해 덮이지 않을 수 있다. 이러한 변형으로 인해 경계 더미 핀(25'-0)은 선택된 상이한 프로파일 및 높이를 가지게 된다. 일부 실시예에 따르면, 경계 더미 핀(25'-0)은 내부 더미 핀들(25'-100 및 25'-200)보다 높으며, 예를 들어, 높이 비율 H2/H2'(높이 H2 및 H2'는 도 16에 도시됨)는 1.1 초과, 1.5 초과, 또는 2.0 초과이다.
도 17은 일부 실시예에 따른 더미 핀들(25'-0, 25'-100, 및 25'-200)의 프로파일을 도시한 것이다. 더미 핀(25'-0)은 모든 더미 핀들(25'-100 및 25'-200)보다 높은 높이를 가질 수 있다. 더미 핀(25'-0)이 높으면, 소스/드레인 영역들(42A)을 소스/드레인 영역들(42B)에 병합할 염려없이 소스/드레인 영역들(42A 및 42B)을 성장시키기 위한 더 높은 공정 윈도우가 존재하게 된다. 한편, 더미 핀(25'-100)의 대향하는 측면들 상에 있는 소스/드레인 영역들(42A)이 서로에 대해 대칭성이기 때문에, 공정은 제어하기가 더 용이하고, 따라서 더미 핀(25'-100)이 더 작게 제조될 수 있어(높이 H2'는 높이 H2보다 작으므로) 소스/드레인 영역들(42A)의 볼륨을 증가시킬 수 있다. 유사하게, 더미 핀(25'-200)의 대향하는 측면들 상에 있는 소스/드레인 영역들(42B)이 서로에 대해 대칭성이기 때문에, 공정은 제어하기가 더 용이하고, 따라서 더미 핀(25'-200)이 더 작게 제조될 수 있어 소스/드레인 영역들(42B)의 볼륨을 증가시킬 수 있다. 도 17은 더미 핀(25'-0)의 좌측 부분과 우측 부분이 서로에 대해 대칭성인 예를 도시한 것이다.
도 18은 대안적인 실시예들에 따른 더미 핀들(25'-0, 25'-100, 및 25'-200)의 프로파일을 도시한 것이다. 이들 실시예는 더미 핀(25'-0)의 좌측 부분과 우측 부분이 서로에 대해 비대칭성이라는 점을 제외하고는 도 17에 도시된 실시예들과 유사하다. 예를 들어, 좌측 부분의 높이 HL은 우측 부분의 높이 HR보다 클 수 있고, 각각의 높이 HL 및 HR은 중간 높이 HM과 동일하거나 상이할 수 있다.
본 개시 내용의 실시예들은 몇몇 유리한 피처들을 갖는다. 더미 핀들을 리세싱함으로써, 보다 큰 볼륨으로 소스/드레인 영역들을 형성하기 위한 많은 공간을 사용할 수 있다. 소스/드레인 영역들의 볼륨이 증가하면 결과적인 FinFET들의 성능이 향상된다.
본 개시 내용의 일부 실시예에 따르면, 방법은: 격리 영역들의 상단 표면들보다 높게 돌출되는 제 1 돌출된 반도체 핀 및 더미 핀을 형성하는 단계 ― 상기 제 1 돌출된 반도체 핀은 상기 더미 핀에 평행함 ―; 상기 제 1 돌출된 반도체 핀의 제 1 부분 및 상기 더미 핀의 제 2 부분 상에 게이트 스택을 형성하는 단계; 리세스를 형성하기 위해 상기 제 1 돌출된 반도체 핀의 제 3 부분을 리세싱하는 단계; 상기 더미 핀의 제 4 부분의 높이를 감소시키기 위해 상기 더미 핀의 제 4 부분을 리세싱하는 단계; 및 상기 리세스 내에 에피택시 반도체 영역을 형성하는 단계 ― 상기 에피택시 반도체 영역은 상기 더미 핀을 향해 성장됨 ―를 포함한다. 일 실시예에서, 상기 에피택시 반도체 영역은 리세싱된 더미 핀에 의해 차단된다. 일 실시예에서, 상기 제 1 돌출된 반도체 핀의 제 3 부분을 리세싱하는 단계 및 상기 더미 핀의 제 4 부분을 리세싱하는 단계는 공통 에칭 공정에서 수행된다. 일 실시예에서, 상기 더미 핀의 제 4 부분이 리세싱될 경우, 상기 게이트 스택 바로 아래에 있는 더미 핀의 제 2 부분은 에칭되지 않도록 보호된다. 일 실시예에서, 상기 제 1 돌출된 반도체 핀의 제 3 부분을 리세싱하는 단계 및 상기 더미 핀의 제 4 부분을 리세싱하는 단계는 상이한 에칭 공정들에서 수행된다. 일 실시예에서, 상기 더미 핀의 제 4 부분의 높이는 30 % 초과 내지 약 70 % 미만으로 감소된다.
본 개시 내용의 일부 실시예에 따르면, 디바이스는: 반도체 기판 상의 격리 영역들; 상기 격리 영역들의 상단 표면들보다 높게 돌출되는 제 1 돌출된 반도체 핀; 상기 제 1 돌출된 반도체 핀의 단부에 접속되는 반도체 영역; 및 상기 격리 영역들의 상단 표면들보다 높게 돌출되는 제 1 더미 핀 ― 상기 제 1 더미 핀은 제 1 높이를 갖는 제 1 부분, 및 상기 제 1 높이보다 작은 제 2 높이를 갖는 제 2 부분을 포함하고, 상기 반도체 영역은 상기 제 1 더미 핀의 제 2 부분을 향해 측방으로 확장됨 ―을 포함한다. 일 실시예에서, 상기 디바이스는 상기 제 1 돌출된 반도체 핀 상의 제 1 게이트 스택; 및 상기 제 1 게이트 스택의 측벽과 접촉하는 게이트 격리 영역을 더 포함하고, 상기 게이트 격리 영역은 상기 제 1 더미 핀의 제 1 부분 위에 있고 상기 제 1 더미 핀의 제 1 부분과 접촉한다. 일 실시예에서, 상기 디바이스는 상기 격리 영역들의 상단 표면들보다 높게 돌출되는 제 2 돌출된 반도체 핀; 및 상기 제 2 돌출된 반도체 핀 상의 제 2 게이트 스택을 더 포함하고, 상기 제 2 게이트 스택은 상기 게이트 격리 영역에 의해 상기 제 1 게이트 스택으로부터 분리된다. 일 실시예에서, 상기 반도체 영역은 상기 제 1 더미 핀의 제 2 부분의 측벽과 접촉한다. 일 실시예에서, 상기 제 1 높이에 대한 상기 제 2 높이의 비율은 약 0.3 내지 약 0.7의 범위에 있다. 일 실시예에서, 상기 제 1 더미 핀의 제 1 부분은 제 1 하단 폭 및 상기 제 1 단부 폭과 동일한 제 1 상단 폭을 가지며, 상기 제 1 더미 핀의 제 2 부분은 제 2 하단 폭 및 상기 제 2 하단 폭보다 작은 제 2 상단 폭을 갖는다. 일 실시예에서, 상기 디바이스는 격리 영역들의 상단 표면들보다 높게 돌출되는 제 2 더미 핀을 더 포함하고, 상기 제 2 더미 핀은 제 3 부분 및 제 4 부분을 더 포함하고, 상기 제 2 더미 핀의 제 4 부분 및 상기 제 1 더미 핀의 제 2 부분은 상기 반도체 영역의 대향되는 측면들 상에 있고, 그리고 상기 제 1 더미 핀의 제 2 부분의 제 2 높이는 상기 제 2 더미 핀의 제 4 부분의 제 3 높이보다 크다. 일 실시예에서, 상기 제 1 더미 핀 및 상기 제 2 더미 핀은 서로 평행하다.
본 개시 내용의 일부 실시예에 따르면, 디바이스는: 반도체 기판 상의 격리 영역들; 상기 격리 영역들의 상단 표면보다 높게 돌출되는 더미 핀 ― 상기 더미 핀은 제 1 높이를 갖는 제 1 부분, 및 상기 제 1 높이보다 작은 제 2 높이를 갖는 제 2 부분을 포함함 ―; 및 상기 더미 핀의 제 2 부분의 대향되는 측벽들과 접촉하는 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 포함한다. 일 실시예에서, 상기 디바이스는 제 1 돌출된 반도체 핀 및 상기 제 1 소스/드레인 영역을 포함하는 제 1 FinFET; 및 상기 제 1 돌출된 반도체 핀보다 상기 더미 핀의 대향되는 측면 상의 제 2 돌출된 반도체 핀을 포함하는 제 2 FinFET를 포함하고, 상기 제 2 FinFET는 상기 제 2 소스/드레인 영역을 포함한다. 일 실시예에서, 상기 제 1 FinFET 및 상기 제 2 FinFET는 대향되는 도전성 타입들을 갖는다. 일 실시예에서, 상기 제 1 FinFET 및 상기 제 2 FinFET는 동일한 도전성 타입을 갖는다. 일 실시예에서, 상기 제 2 높이는 상기 제 1 높이의 약 90 % 미만이다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예의 특징들을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 디자인하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예
실시예 1. 방법에 있어서,
격리 영역들의 상단 표면들보다 높게 돌출되는 제 1 돌출된 반도체 핀 및 더미 핀을 형성하는 단계 ― 상기 제 1 돌출된 반도체 핀은 상기 더미 핀에 평행함 ―;
상기 제 1 돌출된 반도체 핀의 제 1 부분 및 상기 더미 핀의 제 2 부분 상에 게이트 스택을 형성하는 단계;
리세스를 형성하기 위해 상기 제 1 돌출된 반도체 핀의 제 3 부분을 리세싱하는 단계;
상기 더미 핀의 제 4 부분의 높이를 감소시키기 위해 상기 더미 핀의 제 4 부분을 리세싱하는 단계; 및
상기 리세스 내에 에피택시 반도체 영역을 형성하는 단계 ― 상기 에피택시 반도체 영역은 상기 더미 핀을 향해 성장됨 ―
를 포함하는 방법.
실시예 2. 실시예 1에 있어서,
상기 에피택시 반도체 영역은 리세싱된 더미 핀에 의해 차단되는 것인 방법.
실시예 3. 실시예 1에 있어서,
상기 제 1 돌출된 반도체 핀의 제 3 부분을 리세싱하는 단계 및 상기 더미 핀의 제 4 부분을 리세싱하는 단계는 공통 에칭 공정에서 수행되는 것인 방법.
실시예 4. 실시예 3에 있어서,
상기 더미 핀의 제 4 부분의 제 2 에칭 레이트에 대한 상기 제 1 돌출된 반도체 핀의 제 3 부분의 제 1 에칭 레이트의 비율은 약 0.1 내지 약 5의 범위에 있는 것인 방법.
실시예 5. 실시예 1에 있어서,
상기 더미 핀의 제 4 부분이 리세싱될 때, 상기 게이트 스택 바로 아래에 있는 더미 핀의 제 2 부분은 에칭되지 않도록 보호되는 것인 방법.
실시예 6. 실시예 1에 있어서,
상기 제 1 돌출된 반도체 핀의 제 3 부분을 리세싱하는 단계 및 상기 더미 핀의 제 4 부분을 리세싱하는 단계는 상이한 에칭 공정들에서 수행되는 것인 방법.
실시예 7. 실시예 1에 있어서,
상기 더미 핀의 제 4 부분의 높이는 30 % 초과 내지 약 70 % 미만으로 감소되는 것인 방법.
실시예 8. 디바이스에 있어서,
반도체 기판 상의 격리 영역들;
상기 격리 영역들의 상단 표면들보다 높게 돌출되는 제 1 돌출된 반도체 핀;
상기 제 1 돌출된 반도체 핀의 단부에 접속되는 반도체 영역; 및
상기 격리 영역들의 상단 표면들보다 높게 돌출되는 제 1 더미 핀 ― 상기 제 1 더미 핀은 제 1 높이를 갖는 제 1 부분, 및 상기 제 1 높이보다 작은 제 2 높이를 갖는 제 2 부분을 포함하고, 상기 반도체 영역은 상기 제 1 더미 핀의 제 2 부분을 향해 측방으로 확장됨 ―
을 포함하는 디바이스.
실시예 9. 실시예 8에 있어서,
상기 제 1 돌출된 반도체 핀 상의 제 1 게이트 스택; 및
상기 제 1 게이트 스택의 측벽과 접촉하는 게이트 격리 영역을 더 포함하고,
상기 게이트 격리 영역은 상기 제 1 더미 핀의 제 1 부분 위에 있고 상기 제 1 더미 핀의 제 1 부분과 접촉하는 것인 디바이스.
실시예 10. 실시예 9에 있어서,
상기 격리 영역들의 상단 표면들보다 높게 돌출되는 제 2 돌출된 반도체 핀; 및
상기 제 2 돌출된 반도체 핀 상의 제 2 게이트 스택을 더 포함하고,
상기 제 2 게이트 스택은 상기 게이트 격리 영역에 의해 상기 제 1 게이트 스택으로부터 분리되는 것인 디바이스.
실시예 11. 실시예 8에 있어서,
상기 반도체 영역은 상기 제 1 더미 핀의 제 2 부분의 측벽과 접촉하는 것인 디바이스.
실시예 12. 실시예 8에 있어서,
상기 제 1 높이에 대한 상기 제 2 높이의 비율은 약 0.3 내지 약 0.7의 범위에 있는 것인 디바이스.
실시예 13. 실시예 8에 있어서,
상기 제 1 더미 핀의 제 1 부분은 제 1 하단 폭 및 상기 제 1 하단 폭과 동일한 제 1 상단 폭을 가지며, 상기 제 1 더미 핀의 제 2 부분은 제 2 하단 폭 및 상기 제 2 하단 폭보다 작은 제 2 상단 폭을 갖는 것인 디바이스.
실시예 14. 실시예 8에 있어서,
격리 영역들의 상단 표면들보다 높게 돌출되는 제 2 더미 핀을 더 포함하고,
상기 제 2 더미 핀은 제 3 부분 및 제 4 부분을 더 포함하고, 상기 제 2 더미 핀의 제 4 부분 및 상기 제 1 더미 핀의 제 2 부분은 상기 반도체 영역의 대향 측면들 상에 있고, 상기 제 1 더미 핀의 제 2 부분의 제 2 높이는 상기 제 2 더미 핀의 제 4 부분의 제 3 높이보다 큰 것인 디바이스.
실시예 15. 실시예 14에 있어서,
상기 제 1 더미 핀 및 상기 제 2 더미 핀은 서로 평행한 것인 디바이스.
실시예 16. 디바이스에 있어서,
반도체 기판 상의 격리 영역들;
상기 격리 영역들의 상단 표면보다 높게 돌출되는 더미 핀 ― 상기 더미 핀은 제 1 높이를 갖는 제 1 부분, 및 상기 제 1 높이보다 작은 제 2 높이를 갖는 제 2 부분을 포함함 ―; 및
상기 더미 핀의 제 2 부분의 대향 측벽들과 접촉하는 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역
을 포함하는 디바이스.
실시예 17. 실시예 16에 있어서,
제 1 돌출된 반도체 핀 및 상기 제 1 소스/드레인 영역을 포함하는 제 1 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor)(FinFET); 및
상기 제 1 돌출된 반도체 핀보다 상기 더미 핀의 대향 측면 상의 제 2 돌출된 반도체 핀을 포함하는 제 2 FinFET를 포함하고,
상기 제 2 FinFET는 상기 제 2 소스/드레인 영역을 포함하는 것인 디바이스.
실시예 18. 실시예 17에 있어서,
상기 제 1 FinFET 및 상기 제 2 FinFET는 반대 도전성 타입들을 갖는 것인 디바이스.
실시예 19. 실시예 17에 있어서,
상기 제 1 FinFET 및 상기 제 2 FinFET는 동일한 도전성 타입을 갖는 것인 디바이스.
실시예 20. 실시예 16에 있어서,
상기 제 2 높이는 상기 제 1 높이의 약 90 % 미만인 것인 디바이스.

Claims (10)

  1. 방법에 있어서,
    격리 영역들의 상단 표면들보다 높게 돌출되는 제 1 돌출된 반도체 핀 및 더미 핀을 형성하는 단계 ― 상기 제 1 돌출된 반도체 핀은 상기 더미 핀에 평행하며, 상기 제 1 돌출된 반도체 핀은 제 1 높이를 가짐 ―;
    상기 제 1 돌출된 반도체 핀의 제 1 부분 및 상기 더미 핀의 제 2 부분 상에 게이트 스택을 형성하는 단계;
    리세스를 형성하기 위해 상기 제 1 돌출된 반도체 핀의 제 3 부분을 리세싱하는 단계;
    상기 더미 핀의 제 4 부분의 높이를 상기 제 1 높이보다 작은 제 2 높이로 감소시키기 위해 상기 더미 핀의 제 4 부분을 리세싱하는 단계; 및
    상기 리세스 내에 에피택시 반도체 영역을 형성하는 단계 ― 상기 에피택시 반도체 영역은 상기 더미 핀을 향해 성장됨 ―
    를 포함하는 방법.
  2. 청구항 1에 있어서,
    상기 더미 핀의 상기 제 4 부분이 리세싱되기 전에, 상기 더미 핀의 상기 제 4 부분은 상기 제 1 높이와 동일한 높이를 갖는 것인 방법.
  3. 청구항 1에 있어서,
    상기 제 1 돌출된 반도체 핀의 제 3 부분을 리세싱하는 단계 및 상기 더미 핀의 제 4 부분을 리세싱하는 단계는 공통 에칭 공정에서 수행되는 것인 방법.
  4. 청구항 3에 있어서,
    상기 더미 핀의 제 4 부분의 제 2 에칭 레이트에 대한 상기 제 1 돌출된 반도체 핀의 제 3 부분의 제 1 에칭 레이트의 비율은 0.1 내지 5의 범위에 있는 것인 방법.
  5. 청구항 1에 있어서,
    상기 더미 핀의 제 4 부분이 리세싱될 때, 상기 게이트 스택 바로 아래에 있는 더미 핀의 제 2 부분은 에칭되지 않도록 보호되는 것인 방법.
  6. 청구항 1에 있어서,
    상기 제 1 돌출된 반도체 핀의 제 3 부분을 리세싱하는 단계 및 상기 더미 핀의 제 4 부분을 리세싱하는 단계는 상이한 에칭 공정들에서 수행되는 것인 방법.
  7. 청구항 1에 있어서,
    상기 더미 핀의 제 4 부분의 높이는 30 % 초과 내지 70 % 미만으로 감소되는 것인 방법.
  8. 디바이스에 있어서,
    반도체 기판 상의 격리 영역들;
    상기 격리 영역들의 상단 표면들보다 높게 돌출되는 제 1 돌출된 반도체 핀 ― 상기 제 1 돌출된 반도체 핀은 제 1 높이를 가짐 ― ;
    상기 제 1 돌출된 반도체 핀의 단부에 접속되는 반도체 영역; 및
    상기 격리 영역들의 상단 표면들보다 높게 돌출되는 제 1 더미 핀 ― 상기 제 1 더미 핀은 제 2 높이를 갖는 제 1 부분, 및 상기 제 1 높이 및 상기 제 2 높이 모두보다 작은 제 3 높이를 갖는 제 2 부분을 포함하고, 상기 반도체 영역은 상기 제 1 더미 핀의 제 2 부분을 향해 측방으로 확장됨 ―
    을 포함하는 디바이스.
  9. 청구항 8에 있어서,
    상기 제 1 돌출된 반도체 핀 상의 제 1 게이트 스택;
    상기 제 1 게이트 스택의 측벽과 접촉하는 게이트 격리 영역;
    상기 제 1 게이트 스택의 제 2 측벽과 접촉하는 제 1 측벽을 포함하는 제 1 게이트 스페이서; 및
    상기 제 1 게이트 스택의 제 4 측벽과 접촉하는 제 3 측벽을 포함하는 제 2 게이트 스페이서
    를 더 포함하고,
    상기 게이트 격리 영역은 상기 제 1 더미 핀의 제 1 부분 위에 있고 상기 제 1 더미 핀의 제 1 부분과 접촉하며,
    상기 제 1 측벽 및 상기 제 3 측벽은 상기 제 1 게이트 스택의 양 측벽들이고, 상기 게이트 격리 영역의 양 측벽들은 상기 제 1 측벽 및 상기 제 3 측벽과 더 접촉하는 것인 디바이스.
  10. 디바이스에 있어서,
    반도체 기판 상의 격리 영역들;
    상기 격리 영역들보다 높게 돌출되는 반도체 핀 ― 상기 반도체 핀은 제 1 상단 표면을 포함함 ―;
    상기 격리 영역들의 상단 표면보다 높게 돌출되는 더미 핀 ― 상기 더미 핀은 상기 제 1 상단 표면과 동일 레벨의 제 2 상단 표면을 포함하는 제 1 부분, 및 상기 제 1 상단 표면보다 낮은 제 3 상단 표면을 포함하는 제 2 부분을 포함함 ―; 및
    상기 더미 핀의 제 2 부분의 대향 측벽들과 접촉하는 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역
    을 포함하는 디바이스.
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