KR20210053171A - 핀-단부 게이트 구조체들 및 그 형성 방법 - Google Patents

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KR20210053171A
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Abstract

방법은, 돌출 핀의 제1 부분 및 제2 부분 상에 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 동시에 형성하는 단계, 제1 더미 게이트 스택의 제1 게이트 전극 및 제2 더미 게이트 스택의 제2 게이트 전극을 동시에 제거하여 제1 트렌치 및 제2 트렌치를 각각 형성하는 단계, 에칭 마스크를 형성하는 단계 - 에칭 마스크는 제1 트렌치 및 제2 트렌치를 충전함 - , 제1 트렌치로부터 에칭 마스크를 제거하기 위해 에칭 마스크를 패터닝하는 단계, 제1 더미 게이트 스택의 제1 더미 게이트 유전체를 제거하는 단계 - 에칭 마스크는 제1 더미 게이트 스택의 제2 게이트 유전체를 제거되는 것으로부터 보호함 - , 및 제1 트렌치 및 제2 트렌치에 제1 대체 게이트 스택 및 제2 대체 게이트 스택을 각각 형성하는 단계를 포함한다.

Description

핀-단부 게이트 구조체들 및 그 형성 방법{FIN-END GATE STRUCTURES AND METHOD FORMING SAME}
본 출원은 "Method for 3D Channel Device Yield Improvement and Resulting Structure"으로 명칭되고, 2019년 10월 29일에 출원된 미국 가출원 제 62/927,567 호의 이익을 주장하며, 이 출원은 이로써 참조로서 본원에 통합된다.
금속 산화물 반도체(Metal-Oxide-Semiconductor, MOS) 디바이스는 집적 회로의 기본 구성 요소이다. MOS 디바이스는 p-형 또는 n-형 불순물로 도핑된 폴리 실리콘으로 형성된 게이트 전극을 가질 수 있으며, 이는 이온 주입 또는 열 확산과 같은 도핑 공정을 이용하여 도핑된다. 게이트 전극의 일함수(work function)는 실리콘의 밴드-에지로 조정될 수 있다. N-형 금속-산화물-반도체(n-type Metal-Oxide-Semiconductor, NMOS) 디바이스의 경우, 일함수는 실리콘의 전도대에 근접하도록 조정될 수 있다. P-형 금속 산화물 반도체(p-type Metal-Oxide-Semiconductor, PMOS) 디바이스의 경우, 일함수는 실리콘의 가전자대에 근접하도록 조정될 수 있다. 폴리 실리콘 게이트 전극의 일함수 조정은 적절한 불순물을 선택함으로써 달성될 수 있다.
폴리 실리콘 게이트 전극을 갖는 MOS 디바이스는 캐리어 공핍 효과를 나타내며, 이는 또한 폴리 공핍 효과로도 알려져 있다. 폴리 공핍 효과는 인가된 전기장이 게이트 유전체에 근접한 게이트 영역에서 캐리어를 쓸어낼 때(sweep away) 발생하여, 공핍층을 형성한다. N-도핑된 폴리 실리콘층에서, 공핍층은 이온화된 비-이동 도너 사이트를 포함하고, p-도핑된 폴리 실리콘층에서, 공핍층은 이온화된 비-이동 억셉터 사이트를 포함한다. 공핍 효과는 유효 게이트 유전체 두께의 증가를 초래하며, 반도체의 표면에 반전층을 생성하는 것을 더 어렵게 한다.
폴리 공핍 문제는 금속 게이트 전극을 형성함으로써 해결될 수 있으며, 여기서 NMOS 디바이스 및 PMOS 디바이스에 이용되는 금속 게이트 또한 밴드-에지 일함수를 가질 수 있다. 따라서, 결과적인 금속 게이트는 NMOS 디바이스 및 PMOS 디바이스의 요구 사항을 충족시키도록 복수의 층을 포함한다.
일반적으로, 금속 게이트의 형성은 더미 게이트 스택을 형성하는 단계, 트렌치를 형성하기 위해 더미 게이트 스택을 제거하는 단계, 트렌치 내로 연장되는 금속 게이트를 포함하는 대체 게이트 스택을 형성하는 단계, 및 이어서 금속 게이트의 과잉 부분을 제거하기 위해 화학적 기계적 연마(Chemical Mechanical Polish, CMP) 공정을 수행하는 단계를 수반한다.
본 개시의 양태는 첨부 도면들과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처의 치수는 설명의 명료함을 위해 임의로 증가 또는 감소될 수 있다.
도 1-3, 4a, 4b, 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 8c, 및 9-13은, 일부 실시예에 따른 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor, FinFET)들 및 핀-단부 게이트 구조체들의 형성에 있어서 중간 단계들의 사시도들, 평면도들 및 단면도들을 도시한다.
도 14-21, 22a, 및 22b는 일부 실시예에 따른 게이트-올-어라운드(Gall-All-Around, GAA) 트랜지스터들 및 핀-단부 게이트 구조체들의 형성에서 중간 단계들의 사시도들, 평면도들 및 단면도들을 도시한다.
도 23은 일부 실시예에 따른 FinFET들 및 핀-단부 게이트 구조체들을 형성하기 위한 공정 흐름을 도시한다.
아래의 개시는 본 개시의 다양한 피처를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하기 위해, 구성 요소 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처 위의 또는 그 상의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처가 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처가 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성물 간의 관계를 그 자체로 나타내지 않는다.
또한, "아래에 위치하는(underlying)", "아래에(below)", "하부의(lower)", "위에 위치하는(underlying)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처와 다른 구성 요소(들) 또는 피처(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
핀 전계 효과 트랜지스터(Fin Field-Effect Transistor, FinFET)들, 게이트-올-어라운드(Gate-All-Around, GAA) 트랜지스터들, 및 핀-단부 게이트 구조체들을 형성하는 방법 및 결과적인 구조체들이 일부 실시예에 따라 제공된다. 트랜지스터들을 형성하는 중간 단계들이 일부 실시예에 따라 도시된다. 일부 실시예의 일부 변형예가 논의된다. 다양한 도면 및 예시적인 실시예에서, 유사한 참조 번호는 유사한 구성 요소를 지정하기 위해 이용된다. 탄소 네트워크 튜브(Carbon-Network-Tube, CNT), 멀티 브리지 채널 FET(Multi Bridge Channel FET, MBCFET), 나노 시트 FET(Nanosheet FET, NSFET), 나노 구조체 트랜지스터, 상보형 FET(Complementary FET, CFET), 수직 FET(Vertical FET, VFET) 등과 같은 트랜지스터들 및 상응하는 핀-단부 게이트 구조체들의 형성도 본 개시의 실시예에 채택될 수 있다. 본 명세서에서 논의되는 실시예는 본 개시의 주제를 만들거나 이용할 수 있는 예를 제공하기 위한 것이며, 당업자는 다양한 실시예의 고려된 범위 내에 있으면서 이루어질 수 있는 변경예들을 쉽게 이해할 것이다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예는 임의의 로직 순서로 수행될 수 있다.
본 개시의 일부 실시예에 따르면, 더미 게이트 전극들을 포함할 수 있는 제1 더미 게이트 스택 및 제2 더미 게이트 스택이 돌출 핀(protruding fin)의 중간 부분 및 단부 부분(end portion) 상에 각각 형성된다. 돌출 핀은 돌출 반도체 핀일 수 있거나 적층된 층(stacked layer)들(예를 들어, 반도체층들 및 희생층들을 포함함)을 포함할 수 있다. 제1 및 제2 게이트 스택들의 제1 및 제2 더미 게이트 전극들이 제거되어, 하부 제1 더미 게이트 유전체 및 제2 더미 게이트 유전체를 각각 노출시킨다. 돌출 핀의 중간 부분을 커버하는 제1 더미 게이트 유전체가 제거되는 반면, 돌출 핀의 단부 부분을 커버하는 제2 더미 게이트 유전체는 제거되지 않은 채로 남는다. 제2 더미 게이트 유전체를 제거하지 않고 남기면서, 돌출 핀의 하부 단부 부분은 후속 공정에 의해 야기되는 손상으로부터 보호되고, 돌출 핀의 단부 부분에 인접한 가장 가까운 소스/드레인 영역이 보호된다.
도 1-3, 4a, 4b, 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 8c 및 9-13은, 본 개시의 일부 실시예에 따른 FinFET들 및 핀-단부 구조체들의 형성에서 중간 단계들의 단면도들 및 사시도들을 도시한다. 이들 도면에 도시된 공정들은 또한 도 23에 도시된 공정 흐름(400)에 개략적으로 반영된다.
도 1에서, 기판(20)이 제공된다. 기판(20)은, (예를 들어, p-형 또는 n-형 도펀트로) 도핑되거나 미도핑된 벌크 반도체, 반도체-온-절연체(Semiconductor-On-Insulator, SOI) 기판 등과 같은 반도체 기판일 수 있다. 반도체 기판(20)은 웨이퍼(10)의 일부일 수 있다. 일반적으로, SOI 기판은 절연층 상에 형성되는 반도체 재료의 층이다. 절연층은, 예를 들어, 매립 산화물(Buried Oxide, BOX)층, 실리콘 산화물층 등일 수 있다. 절연층은 기판, 전형적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 이용될 수 있다. 일부 실시예에 따르면, 반도체 기판(20)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
도 1을 더 참조하면, 웰 영역(22)이 기판(20) 내에 형성된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(400)에서 공정(402)으로 도시된다. 본 개시의 일부 실시예에 따르면, 웰 영역(22)은, 붕소, 인듐 등일 수 있는 p-형 불순물을 기판(20) 내로 주입함으로써 형성되는 p-형 웰 영역이다. 본 개시의 다른 실시예에 따르면, 웰 영역(22)은, 인, 비소, 안티몬 등일 수 있는 n-형 불순물을 기판(20) 내로 주입함으로써 형성되는 n-형 웰 영역이다. 생성된 웰 영역(22)은 기판(20)의 상면까지 연장될 수 있다. N-형 또는 p-형 불순물 농도는 1018 cm-3 이하, 예컨대 1017 cm-3 내지 1018 cm-3 사이의 범위일 수 있다.
도 2를 참조하면, 격리 영역들(24)이 기판(20)의 상면으로부터 기판(20) 내로 연장되도록 형성된다. 이하에서, 격리 영역들(24)은 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역들로 대안적으로 지칭된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(400)에서 공정(404)으로 도시된다. 이웃하는 STI 영역들(24) 사이의 기판(20)의 부분들은 반도체 스트립들(26)로 지칭된다. STI 영역들(24)을 형성하기 위해, 패드 산화물층(28) 및 하드 마스크층(30)이 반도체 기판(20) 상에 형성된 후, 패터닝된다. 패드 산화물층(28)은 실리콘 산화물로 형성된 박막일 수 있다. 본 개시의 일부 실시예에 따르면, 패드 산화물층(28)은 열 산화 공정으로 형성되며, 여기서 반도체 기판(20)의 상면층이 산화된다. 패드 산화물층(28)은 반도체 기판(20)과 하드 마스크층(30) 사이의 접착층으로서 작용한다. 또한, 패드 산화물층(28)은 하드 마스크층(30)을 에칭하기 위한 에칭 정지층으로서 작용할 수 있다. 본 개시의 일부 실시예에 따르면, 하드 마스크층(30)은, 예를 들어, 저-압 화학적 기상 증착(Low-Pressure Chemical Vapor Deposition, LPCVD)을 이용하여 실리콘 질화물로 형성된다. 본 개시의 일부 실시예에 따르면, 하드 마스크층(30)은 실리콘의 열 질화 또는 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD)을 이용하여 형성된다. 포토 레지스트(미도시)가 하드 마스크층(30) 상에 형성된 후, 패터닝된다. 다음으로, 도 2에 도시된 바와 같이 하드 마스크들(30)을 형성하기 위해, 패터닝된 포토 레지스트를 에칭 마스크로서 이용하여 하드 마스크층(30)이 패터닝된다.
다음으로, 패터닝된 하드 마스크층(30)은 패드 산화물층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 이용되며, 이어서 기판(20)에 생성된 트렌치들이 유전체 재료(들)로 충전된다. 유전체 재료들의 과잉 부분들을 제거하기 위해, 화학적 기계적 연마(Chemical Mechanical Polish, CMP) 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 수행되고, 유전체 재료(들)의 남아있는 부분들이 STI 영역들(24)이다. STI 영역들(24)은 라이너 유전체(미도시)를 포함할 수 있으며, 이는 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있다. 또한, 라이너 유전체는, 예를 들어 원자층 퇴적(Atomic Layer Deposition, ALD), 고-밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition, HDPCVD), 또는 화학적 기상 증착(Chemical Vapor Deposition, CVD) 등을 이용하여 형성되는 퇴적된 실리콘 산화물층, 실리콘 질화물층 등일 수 있다. 또한, STI 영역들(24)은 라이너 산화물 위의 유전체 재료를 포함하며, 유전체 재료는 유동성 화학적 기상 증착(Flowable Chemical Vapor Deposition, FCVD), 스핀-온 코팅 등을 이용하여 형성될 수 있다. 라이너 유전체 위의 유전체 재료는 일부 실시예에 따라 실리콘 산화물을 포함할 수 있다.
하드 마스크들(30)의 상면들과 STI 영역들(24)의 상면들은 실질적으로 서로 동일 높이일 수 있다. 반도체 스트립들(26)은 이웃하는 STI 영역들(24) 사이에 위치한다. 본 개시의 일부 실시예에 따르면, 반도체 스트립들(26)은 원래(original) 기판(20)의 부분들이므로, 반도체 스트립들(26)의 재료는 기판(20)의 재료와 같다. 본 개시의 대안적인 실시예에서, 반도체 스트립들(26)은, STI 영역들(24) 사이의 기판(20)의 부분들을 에칭하여 리세스들을 형성하고, 에피택시를 수행하여 리세스들에서 다른 반도체 재료를 재성장시킴으로써 형성된 대체 스트립들이다. 따라서, 반도체 스트립들(26)은 기판(20)의 재료와 상이한 반도체 재료로 형성된다. 일부 실시예에 따르면, 반도체 스트립들(26)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V 화합물 반도체 재료로 형성된다.
도 3을 참조하면, 반도체 스트립들(26)의 상단 부분들이 STI 영역들(24)의 남아있는 부분들의 상면들(24A)보다 높이 돌출되어 돌출 핀들(36)을 형성하기 위해, STI 영역들(24)이 리세싱된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(400)에서 공정(406)으로 도시된다. 에칭은 건식 에칭 공정을 이용하여 수행될 수 있으며, 여기서 예를 들어 HF3 및 NH3가 에칭 가스들로서 이용된다. 에칭 공정 동안, 플라즈마가 생성될 수 있다. 아르곤도 포함될 수 있다. 본 개시의 대안적인 실시예에 따르면, STI 영역들(24)의 리세싱은 습식 에칭 공정을 이용하여 수행된다. 에칭 화학 재료는 예를 들어 HF 용액을 포함할 수 있다.
상기 도시된 실시예에서, 핀들은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들은 이중-패터닝 또는 다중-패터닝 공정들을 포함하는 하나 이상의 포토 리소그래피 공정을 이용하여 패터닝될 수 있다. 일반적으로, 이중-패터닝 또는 다중-패터닝 공정들은 포토 리소그래피 및 자기-정렬(self-aligned) 공정들을 결합하여, 예를 들어 단일, 직접 포토 리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고, 포토 리소그래피 공정을 이용하여 패터닝된다. 스페이서들이, 자기-정렬 공정을 이용하여, 패터닝된 희생층과 함께 형성된다. 이어서, 희생층이 제거되고, 남아있는 스페이서들 또는 맨드릴들이 핀들을 패터닝하는 데 이용될 수 있다.
도 4a를 참조하면, 더미 게이트 스택들(38)이 (돌출) 핀들(36)의 상면들 및 측벽들 상에서 연장되도록 형성된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(400)에서 공정(408)으로 도시된다. 형성 공정은, 적층된 층들을 퇴적하는 단계에 이어서, 더미 게이트 스택들(38)을 형성하도록 적층된 층들을 패터닝하는 단계를 포함할 수 있다. 더미 게이트 스택들(38)은 더미 게이트 유전체들(40) 및 더미 게이트 유전체들(40) 위의 더미 게이트 전극들(42)을 포함할 수 있다. 더미 게이트 전극들(42)은, 예를 들어 폴리 실리콘을 이용하여 형성될 수 있고, 다른 재료들도 이용될 수 있다. 또한, 더미 게이트 스택들(38)의 각각은 더미 게이트 전극들(42) 위에 하나의 (또는 복수의) 하드 마스크층(44)을 포함할 수 있다. 하드 마스크층들(44)은, SiN, SiON, SiOCN, SiOC, SiO2, SiC 등과 같은 다른 유전체 재료들, 또는 이들의 다층으로 형성되거나 이를 포함할 수 있다. 더미 게이트 스택들(38)은 단일의 또는 복수의 돌출 핀들(36) 및/또는 STI 영역들(24) 위를 가로 질러 위치할 수 있다. 또한, 더미 게이트 스택들(38)은 돌출 핀들(36)의 길이 방향들에 수직인 길이 방향들을 갖는다.
다음으로, 게이트 스페이서들(46)이 더미 게이트 스택들(38)의 측벽들 상에 형성된다. 또한, 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(400)에서 공정(408)으로 도시된다. 본 개시의 일부 실시예에 따르면, 게이트 스페이서들(46)은 실리콘 질화물, 실리콘 탄-질화물 등과 같은 유전체 재료(들)로 형성되고, 단일층 구조체 또는 복수의 유전체층을 포함하는 다층 구조체를 가질 수 있다.
도 4b는, 돌출 핀들(36), 더미 게이트 스택들(38) 및 게이트 스페이서들(46)을 포함하는 웨이퍼(10)의 평면도를 도시한다. 더미 게이트 스택들(38) 중 일부(38A로 표시됨)는 돌출 핀들(36)의 중간 부분들(36A) 상에 위치하고, 일부 다른 더미 게이트 스택들(38)(38B로 표시됨)은 돌출 핀들(36)의 단부 부분들(36B) 상에 위치한다. 돌출 핀들(36)은 STI 영역들(24)에 의해 둘러싸인다. 더미 게이트 스택들(38B)의 각각은 돌출 핀들(36)의 단부 부분들을 커버하는 제1 부분(예컨대, 도시된 좌측 부분) 및 돌출 핀들(36)을 넘어 연장되는 제2 부분(예컨대, 도시된 우측 부분)을 포함할 수 있다. 일부 실시예에 따르면, 더미 게이트 스택들(38B)에서 더미 게이트 전극(42)은 OD 에지 상의 폴리 실리콘(Polysilicon on OD Edge, PODE)라고 지칭되며, 여기서 용어 "OD"는 돌출 핀들(36)과 같은 활성 영역을 나타낸다. 유사하게, 돌출 핀들(36)의 좌측 단부들(미도시) 상에는, 더미 게이트 스택들(38B)의 좌측 에지 부분들을 커버하는 더미 게이트 스택(38B)(미도시)이 위치할 수 있다.
이어서, 더미 게이트 스택들(38) 및 게이트 스페이서들(46)에 의해 커버되지 않은 돌출 핀들(36)의 부분들을 에칭하기 위해 에칭 공정이 수행되어, 도 5a에 도시된 구조체가 생성된다. 각각의 공정은, 도 23에 도시된 바와 같은 공정 흐름(400)에서 공정(410)으로 도시된다. 리세싱은 이방성일 수 있고, 따라서 더미 게이트 스택들(38) 및 게이트 스페이서들(46)의 바로 아래에 위치하는 핀들(36)의 부분들은 보호되고, 에칭되지 않는다. 일부 실시예에 따라, 리세싱된 반도체 스트립들(26)의 상면들은 STI 영역들(24)의 상면들(24A)보다 낮을 수 있다. 이에 따라, 리세스들(50)이 형성된다. 리세스들(50)은 더미 게이트 스택들(38)의 서로 반대측에 있는 측부들 상에 위치하는 부분들 및 돌출 핀들(36)의 남아있는 부분들 사이의 부분들을 포함한다.
도 5b는 리세스들(50)의 형성 후의 웨이퍼(10)의 평면도를 도시하고, 도시된 부분은 도 4b에 도시된 바와 같은 단부 부분에 상응하며, 도 5a에 도시된 구조체에 상응한다.
다음으로, 리세스들(50)에서 반도체 재료를 선택적으로 (에피택시를 통해) 성장시킴으로써 에피택시 영역들(소스/드레인 영역들)(54)이 형성되어, 도 6a의 구조체가 생성된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(400)에서 공정(412)으로 예시된다. 생성된 FinFET이 p-형 FinFET인지 또는 n-형 FinFET인지에 따라, 에피택시의 진행과 함께 p-형 또는 n-형 불순물이 인-시튜(in-situ) 도핑될 수 있다. 예를 들어, 생성된 FinFET이 p-형 FinFET 인 경우, 실리콘 게르마늄 붕소(SiGeB), 실리콘 붕소(SiB) 등이 성장될 수 있다. 반대로, 생성된 FinFET이 n-형 FinFET 인 경우, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장될 수 있다. 본 개시의 대안적인 실시예에 따르면, 에피택시 영역들(54)은, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP와 같은 III-V 화합물 반도체들, 이들의 조합물들, 또는 이들의 다층을 포함한다. 리세스들(50)이 에피택시 영역들(54)로 충전된 후, 에피택시 영역들(54)의 추가 에피택셜 성장은 에피택시 영역들(54)이 수평으로 확장되도록 하여, 패싯들이 형성될 수 있다. 또한, 에피택시 영역들(54)이 추가로 성장되면, 이웃하는 에피택시 영역들(54)이 서로 병합되도록 할 수 있다. 공극들(voids)(에어 갭들)(56)이 생성될 수 있다. 본 개시의 일부 실시예에 따르면, 에피택시 영역들(54)의 상면이 여전히 물결 모양일 때, 또는 병합 된 에피택시 영역들(54)의 상면이 평탄해졌을 때, 에피택시 영역들(54)의 형성이 종료될 수 있다.
에피택시 공정 후, 에피택시 영역들(54)에는 p-형 또는 n-형 불순물이 추가로 주입되어, 마찬가지로 참조 번호 54를 이용하여 표시되는 소스 및 드레인 영역들을 형성할 수 있다. 본 개시의 대안적인 실시예에 따르면, 에피택시 동안 에피택시 영역들(54)이 p-형 또는 n-형 불순물로 인-시튜 도핑될 때 주입 공정은 생략된다.
도 6b는 웨이퍼(10)의 일부의 평면도를 도시하며, 도시된 부분은 도 6a에 도시된 구조체에 상응한다.
도 7a는 접촉 에칭 정지층(Contact Etch Stop Layer, CESL)(58) 및 층-간 유전체(Inter-Layer Dielectric, ILD)(60)를 형성한 후의 구조체의 사시도를 도시한다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(400)에서 공정(414)으로 도시된다. CESL(58)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄-질화물 등으로 형성될 수 있으며, CVD, ALD 등을 이용하여 형성될 수 있다. ILD(60)는 예를 들어 FCVD, 스핀-온 코팅, CVD 또는 다른 퇴적 방법을 이용하여 형성된 유전체 재료를 포함할 수 있다. ILD(60)는, 실리콘 산화물, 포스포-실리케이트 유리(Phospho-Silicate Glass, PSG), 보로-실리케이트 유리(Boro-Silicate Glass, BSG), 붕소-도핑된 포스포-실리케이트 유리(Boron-doped Phospho-Silicate Glass; BPSG) 등과 같은 실리콘-산화물 기반 재료일 수 있는 산소-함유 유전체 재료로 형성될 수 있다. ILD(60), 더미 게이트 스택들(38) 및 게이트 스페이서들(46)의 상면들의 높이가 서로 동일해지게 하기 위해, CMP 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 수행될 수 있다.
도 7b는 3개의 디바이스 영역들(100C, 100FE 및 100IO)의 단면도를 도시한다. 디바이스 영역(100C)은 코어 (로직) FinFET일 수 있는 제1 FinFET을 형성하기 위한 코어 (논리) 디바이스 영역일 수 있다. 디바이스 영역(100C)에 도시된 단면도는, (도 7b에는 CESL(58) 및 ILD(60)도 도시된다는 점을 제외하면,) 도 6b의 기준 단면(100C-100C)으로부터 얻을 수 있다. 디바이스 영역(100FE)은 핀-단부 게이트 구조체를 형성하기 위한 디바이스 영역이다. 디바이스 영역(100FE)에 도시된 단면도는, (CESL(58) 및 ILD(60)가 추가된다는 점을 제외하면,) 도 6b의 기준 단면(100FE-100FE)으로부터 얻을 수 있다. 디바이스 영역(100IO)은 입력/출력(Input/Output, IO) FinFET일 수 있는 제2 FinFET을 형성하기 위한 디바이스 영역일 수 있다. 디바이스 영역들(100C 및 100IO)의 트랜지스터들은 상이한 게이트 길이들을 가질 수 있다는 것에 유의한다. 예를 들어, 일부 실시예에 따르면, 게이트 길이(GL1)는 게이트 길이(GL2)보다 작을 수 있다. 디바이스 영역(100IO)에 도시된 구조체의 단면도는, 도시된 돌출 핀들(36)과 분리된 다른 돌출 핀(136)(도 8c, 핀(36)과 유사함)으로부터 얻을 수 있고, 단면도는 돌출 핀(136)의 중간 부분으로부터 얻는다.
코어 디바이스 영역 및 IO 디바이스 영역이 예로서 이용되지만, 다른 디바이스 영역도 고려될 수 있음에 유의한다. 도 7b에서, 디바이스 영역들(100C, 100FE 및 100IO)의 게이트 유전체들(40)은 공통 형성 공정을 공유하여 형성될 수 있고, 따라서 동일한 두께를 갖는다. 디바이스 영역(100C)의 게이트 유전체(40)는 후속 공정에서 제거되므로, 더미 게이트 유전체이다. 디바이스 영역(100IO)의 게이트 유전체(40)는 IO FinFET의 기능성 게이트 유전체로서 작용하므로, 더미 게이트 유전체가 아닌 활성 게이트 유전체이다. 도 7b에는, STI 영역들(24)이 도시되어 있으며, 돌출 반도체 핀들(36, 136)은 각각의 인접한 STI 영역들(24)의 상면들(24A)보다 높이 돌출된다.
도 7a 및 7b에 도시된 구조체들이 형성된 후, 더미 게이트 스택들(38)이 대체 게이트들로 대체되고, 형성 공정은 도 8a, 8b, 8c 및 9-13에 도시된다. 대체 게이트들을 형성하기 위해, 도 7a 및 7b에 도시된 바와 같은 하드 마스크층들(44) 및 더미 게이트 전극들(42)이 먼저 제거되어, 도 8a, 8b 및 8c에 도시된 바와 같은 트렌치들(62)을 형성한다. 도 8a는 하드 마스크층들(44) 및 더미 게이트 전극들(42)을 제거한 후의 구조체의 사시도를 도시한다. 따라서, 더미 게이트 유전체들(40)(도 8c)이 노출된다. 각각의 공정은 도 23에 도시된 공정 흐름(400)에서 공정(416)으로 도시되어 있다. 도 8b는 웨이퍼(10)의 평면도를 도시한다.
도 8b에 도시된 바와 같이, 게이트 유전체들(40)은 트렌치들(62)을 통해 노출된다. 이 단계에서, 게이트 유전체들(40)은 돌출 핀들(36)을 커버한다. 핀-단부 부분(36B) 상의 게이트 유전체들(40) 각각은 세 개의 부분을 포함하고, 두 개의 부분은 서로 반대측에 있는 측벽들 상에 위치하고 상응하는 돌출 핀-단부 부분(36B)의 길이 방향(X-방향)으로 연장되고, 제3 부분은 상응하는 핀-단부 부분(36B)의 폭 방향(Y-방향)으로 연장된다.
도 8c는 더미 게이트 전극들을 제거한 후의 디바이스 영역들(100C, 100FE 및 100IO)의 단면도를 도시한다. 도 8c에 도시된 바와 같이, 디바이스 영역(100FE)에서, 핀 단부에서 게이트 유전체(40)가 노출되고, 도시된 단면에서, 게이트 유전체(40)는 또한 돌출 핀-단부 부분(36B)의 측벽 상에서 연장된다. 일부 실시예에 따르면, 디바이스 영역들(100C, 100FE 및 100IO)로부터 하드 마스크층들(44)의 제거는 공통 공정들에서 수행되고, 디바이스 영역들(100C, 100FE 및 100IO)로부터 더미 게이트 전극들(42)의 제거는 공통 공정들에서 수행된다.
도 9를 참조하면, 포토 레지스트일 수 있는 에칭 마스크(64)가 형성되고 패터닝된다. 패터닝된 에칭 마스크(64)는 디바이스 영역들(100PE 및 100IO)에 남겨지고, 디바이스 영역(100C)으로부터 제거된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(400)에서 공정(418)으로 도시된다. 디바이스 영역들(100PE 및 100IO)의 트렌치(62)는 에칭 마스크(64)에 의해 충전된다.
다음으로, 도 10을 참조하면, 디바이스 영역(100C)의 더미 게이트 유전체(40)를 제거하기 위해 에칭 공정이 수행된다. 각각의 공정은 도 23에 도시된 공정 흐름(400)에서 공정(420)으로 도시된다. 일부 실시예에 따르면, 에칭은 이방성이다. 대안적인 실시예에 따르면, 에칭은 등방성이다. 더미 게이트 유전체(40)가 실리콘 산화물로 형성되거나 실리콘 산화물을 포함하는 일부 실시예에 따르면, NF3 및 NH3 가스들의 혼합물 또는 HF 및 NH3 가스들의 혼합물이 이용될 수 있다. 습식 에칭 공정이 이용되는 다른 실시예에 따르면, HF 용액 또는 유사한 에칭제가 이용될 수 있다. 이방성 에칭이 이용될 때, 더미 게이트 유전체(40)는, 게이트 스페이서들(46)에 의해 남겨지고 중첩되는 일부 잔류 부분들을 가질 수 있다. 다른 실시예에서, 더미 게이트 유전체(40)는 디바이스 영역(100C)의 트렌치(62)로부터 완전히 제거된다. 에칭 공정 동안, 디바이스 영역들(100FE 및 100IO)의 게이트 유전체들(40)은 에칭되는 것으로부터 보호된다.
에칭 공정 후, 디바이스 영역들(100FE 및 100IO)에서 게이트 유전체(40)를 다시 노출시키기 위해 에칭 마스크(64)가 제거된다. 결과적인 구조체가 도 11에 도시된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(400)에서 공정(422)으로 도시된다. 또한, 디바이스 영역(100C)의 더미 게이트 유전체(40)를 에칭하기 위해, 디바이스 영역(100C)의 게이트 스페이서들(46)이 에칭제에 노출되기 때문에, 디바이스 영역(100C)의 게이트 스페이서들(46)(46A로 표시됨)은 에칭제에 의해 얇아질 수 있고, 디바이스 영역들(100FE 및 100IO)의 게이트 스페이서들(46B 및 46C)보다 각각 더 얇을 수 있다. 일부 실시예에 따르면, 두께 차이(T2-T1)는 약 1 nm 내지 약 2 nm 사이의 범위일 수 있고, 여기서 두께(T1)는 게이트 스페이서(46A)의 두께이고, 두께들(T2)은 게이트 스페이서들(46B 및 46C)의 두께들이다. 비[(T2-T1)/T2]는 약 0.1 내지 약 0.3 사이의 범위일 수 있다.
다음으로, 도 12를 참조하면, 게이트 유전체들(68A, 68B, 68C) 및 게이트 전극들(70A, 70B, 70C)을 각각 포함하는 게이트 스택들(72A, 72B, 72C)이 형성된다. 이에 따라, 코어 FinFET 및 IO FinFET일 수 있는 FinFET(74A) 및 FinFET(74C)이 각각 형성된다. 게이트 유전체(68A)는 유전체층(66) 및 하이-k 유전체층(high-k dielectric layer)(67A)을 포함할 수 있다. 유전체층(66)은 돌출 핀 부분(36A)의 노출된 표면들 상에 형성되며, 실리콘 산화물로 형성되거나 실리콘 산화물을 포함할 수 있다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(400)에서 공정(424)으로 도시된다. 일부 실시예에 따르면, 유전체층(66)은, 도 11에 도시된 바와 같이, 자연 산화물층(native oxide layer)을 포함할 수 있는 계면층(Interfacial Layer, IL)이다. 자연 산화물층은, 반도체 재료의 수분 및 산소에의 노출로 인해 돌출 핀(36)의 노출된 표면들 상에 형성된다. 일부 실시예에 따르면, 자연 산화물 외에, 유전체층(66)이 화학적 산화 공정 또는 열 산화 공정을 통해 형성될 수도 있다. 유전체층(66)은 또한 SiN, SiON, SiOCN, SiOC, SiO2, SiC 등과 같은 다른 유전체 재료로 형성되거나 이를 포함할 수 있다. 디바이스 영역들(100FE 및 100IO)에서, 원래의 유전체층들(40)이 남아있다.
유전체층(66)의 형성 후, 하이-k 유전체층들(67A, 67B, 67C)이 형성된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(400)에서 공정(426)으로 도시된다. 하이-k 유전체층들(67A, 67B, 67C)의 각각은, 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은 하이-k 유전체 재료, 이들의 조합 또는 이들의 다층으로 형성될 수 있다. 본 개시의 일부 실시예에 따르면, 하이-k 유전체층들(67A, 67B 및 67C)은 ALD, CVD 등을 이용하여 형성된다. 하이-k 유전체층들(67A, 67B, 67C)은 동일한 유전체층의 부분들일 수 있으며, 동일한 재료를 이용하여 동일한 두께를 갖도록 동시에 형성되거나, 다른 재료들 및/또는 다른 두께들을 갖도록 개별적으로 형성된다. 유전체층(Dielectric Layer, IL)(66) 및 그 위에 위치하는 하이-k 유전체층(67A)은 집합적으로 게이트 유전체(68A)로 지칭된다. 디바이스 영역(100FE)의 유전체층(40) 및 그 위에 위치하는 하이-k 유전체층(67B)은 집합적으로 게이트 유전체(68B)로 지칭된다. 디바이스 영역(100IO)의 유전체층(40) 및 그 위에 위치하는 하이-k 유전체층(67C)은 집합적으로 게이트 유전체(68C)로 지칭된다. 하이-k 유전체층들(67A, 67B, 67C)은 동일한 퇴적 공정(들)으로 형성될 수 있으며, 동일한 두께를 가질 수 있다.
이어서, 게이트 전극들(70A, 70B, 70C)이 형성된다. 각각의 공정은 도 23에 도시된 바와 같은 공정 흐름(400)에서 공정(428)으로 도시된다. 본 개시의 일부 실시예에 따르면, 게이트 전극들(70A, 70B 및 70C)의 각각은 복수의 층을 포함하는 복합 구조체를 가질 수 있다. 일부 실시예에 따르면, 게이트 전극들(70A, 70B 및 70C)은 동시에 형성되고 공통의 형성 공정들을 공유하므로, 동일한 재료의 층들 및 동일한 두께들을 갖는다. 대안적인 실시예에 따르면, 게이트 전극들(70A, 70B 및 70C)은 별도의 공정들로 형성될 수 있고, 동일하거나 상이한 구조, 동일하거나 상이한 두께, 및 동일하거나 상이한 재료를 가질 수 있다.
일부 실시예에 따르면, 게이트 전극들(70A, 70B 및 70C)의 각각은 확산 방지층, 확산 방지층 위의 일함수층, 일함수층 위의 캐핑층, 및 캐핑층 위의 충전-금속 영역을 가질 수 있다. 확산 방지층은 TiN, TiSiN 등으로 형성되거나, 이를 포함할 수 있다. 일함수층은, 디바이스 영역들(100C 및 100IO)에 형성된 각각의 FinFET들이 n-형 FinFET들인지 또는 p-형 FinFET들인지에 따라 선택된 재료들로 형성되거나 이를 포함할 수 있다. 예를 들어, FinFET들이 n-형 FinFET들인 경우, 상응하는 일함수층은 알루미늄-계 층(예를 들어, TiAl, TiAlN, TiAlC, TaAlN 또는 TaAlC로 형성되거나 이를 포함함)을 포함할 수 있다. FinFET들이 p-형 FinFET들인 경우, 상응하는 일함수층은 TiN층 및 TaN층을 포함할 수 있다. 캐핑층(차단층이라고도 지칭함)은 TiN, TaN 등으로 형성되거나 이를 포함할 수 있다. 확산 방지층, 일함수층 및 캐핑층은 ALD, CVD 등을 이용하여 퇴적될 수 있다. 충전 금속 영역은 텅스텐, 코발트 등으로 형성되거나 이를 포함할 수 있다.
도 12에서, 게이트 유전체(66)는, 디바이스 영역들(100FE 및 100IO)의 유전체층들(40)과 다른 공정들에서 형성된다. 디바이스 영역(100IO)의 유전체층들(40)은 IO 디바이스에서 이용될 수 있기 때문에, 이들은, 예를 들어 약 10 Å 내지 약 60 Å 사이의 범위의 두께(T4)로 비교적 두껍다. 또한, 디바이스 영역들(100FE 및 100IO)의 유전체층들(40)의 두께들은 서로 동일하거나 서로 실질적으로 동일할 수 있으며, 예를 들어 약 20 % 미만의 차이를 갖는다. 한편, 게이트 유전체(66)는 코어 디바이스를 위해 형성될 수 있고, 두께(T3)는 두께(T4)보다 작다. 예를 들어, 두께(T3)는 약 5 Å 내지 약 20 Å 사이의 범위일 수 있다. 비(T4/T3)는 디바이스 영역들(100C 및 100IO)의 디바이스들의 성능 및 신뢰성 요건과 관련이 있다. 예를 들어, 더 큰 두께(T4)는 IO 디바이스의 디바이스 신뢰성을 향상시킬 수 있는 반면, 디바이스 영역(100C)에서 빠른 속도를 달성하도록 디바이스의 유효 산화물 두께(Effective Oxide Thickness, EOT)가 낮고, 두께(T3)는 작다. 따라서, 일부 실시예에 따라, 비(T4/T3)는 약 4.0 내지 약 6.0 사이의 범위일 수 있다.
도 13은 FinFET(74A 또는 74C)의 사시도를 도시한다. 게이트 접촉 플러그들(114), 소스/드레인 실리사이드 영역들(110), 소스/드레인 접촉 플러그들(112) 및 하드 마스크들(116)이 도시되어 있다.
상기 형성 공정, 예를 들어, 도 10 및 11에 도시된 공정에서, 유전체층(40)이 디바이스 영역(100C)으로부터 제거될 때, 유전체층(40)은 핀-단부 디바이스 영역(100FE)으로부터 제거되지 않는다. 핀-단부 부분(36B)의 길이(LE)(도 12)는 집적 회로의 진보에 따라 점점 더 작아지기 때문에, 핀-단부 부분(36B)은 예를 들어 후속하는 세정 공정에서 손상될 수 있다. 핀-단부 부분(36B)이 손상되면, 이웃하는 소스/드레인 영역(54)이 손상될 수 있다. 따라서, 디바이스 영역(100FE)에 유전체 영역(40)을 남겨 두는 것은 돌출 핀(36)의 하부 단부 부분들(36B)을 보호하고 이웃하는 소스/드레인 영역들을 보호하는 기능을 갖는다.
본 개시의 실시예는 다른 돌출 구조체들에 적용될 수 있으며, 나노-시트 트랜지스터, 나노-와이어 트랜지스터 및/또는 GAA 트랜지스터와 같은 다른 유형의 트랜지스터 및 상응하는 핀-단부 게이트 구조체를 형성하는 데 이용될 수 있다. 도 14-20, 21a 및 21b는, 본 개시의 일부 실시예에 따른 GAA 트랜지스터(나노-시트 또는 나노-와이어 트랜지스터일 수도 있음) 및 상응하는 핀-단부 게이트 구조체의 형성에서 중간 단계들의 단면도를 도시한다. 달리 명시되지 않는 한, 이들 실시예에서의 컴포넌트들의 재료들 및 형성 공정들은 유사한 컴포넌트들과 본질적으로 동일하며, 이는 선행 도면에 도시된 선행 실시예에서 유사한 참조 번호로 표시된다. 선행 도면에 도시된 컴포넌트들의 형성 공정 및 재료들에 관한 세부 사항은 선행 실시예들의 논의에서 찾을 수 있다.
도 14를 참조하면, 돌출 핀들(36')이 형성되고, 게이트 스택(38) 및 게이트 스페이서들(46)이 돌출 핀들(36')의 측벽들 및 상면들 상에 형성된다. 돌출 핀들(36')은, 채널층들(78)(세부 사항은 도 15 참조) 및 희생막(sacrificial film)들(80)을 포함하는 적층된 층들(76)을 포함할 수 있다. 채널층들(78)의 총 수 및 희생막들(80)의 총 수는, 예를 들어 1 내지 약 10 사이 및 1 내지 약 10을 포함하는 범위일 수 있다. 도시된 예시적인 실시예에서, 희생막(80)이 적층된 층(76)의 상단층인 것으로 도시되어 있지만, 다른 실시예에 따르면 채널층이 적층된 층(76)의 상단층일 수 있다는 것에 유의한다. 채널층들(78) 및 희생막들(80)의 재료는 서로 다르다. 일부 실시예에 따르면, 채널층들(78)은 Si, SiGe 등으로 형성되거나 이를 포함한다. 희생막들(80)은 SiGe, SiP, SiOCN, SiC 등으로 형성되거나 이를 포함할 수 있다. 채널층들(78) 및 희생막들(80) 각각의 두께들은 약 30 Å 내지 약 1,000 Å 사이의 범위일 수 있다. 적층된 층들(76)은 반도체 스트립들(26)과 중첩한다. 도 14에 도시된 구조체의 형성 공정은, 도 1 내지 3에 도시된 공정이 수행되기 전에 적층된 층들(76)이 예를 들어 에피택시를 통해 미리 형성되는 것을 제외하고는, 도 1-3 및 4a에 도시된 공정들과 유사하다.
도 15는 도 14에 도시된 구조체의 평면도를 도시한다. 이 평면도는, 또한,도 14의 돌출 핀들(36')이 도 4b의 돌출 핀들(36)을 대체한 것을 제외하고는 도 4b에 도시된 평면도와 유사하다.
이어서, 도 5a, 5b, 6a, 6b, 7a 및 7b에 도시된 공정들이 소스/드레인 영역들(54), CESL(58) 및 ILD(60)을 형성하기 위해 수행된다. 결과적인 구조체가 도 16에 도시되며, 여기에는 동일한 돌출 핀(36')의 중간 부분 및 단부 부분으로부터 각각 얻어진 단면도가 포함된다. 도 16은 디바이스 영역들(100C 및 100FE)에서의 구조체들의 단면도들을 도시하며, 이 단면도들은 도 15에 도시된 바와 같은 기준 단면들(100C-100C 및 100FE-100FE)로부터 각각 얻는다. 도 16에서, 내부 스페이서들(82)이 형성된다. 내부 스페이서들(82)의 예시적인 형성 공정에서, 도 5a에 도시된 핀-에칭 공정 후, 희생막(80)의 측벽들이 노출된다. 희생막(80)의 단부 부분들을 산화시켜 산화 영역들이 내부 스페이서들(82)로서 작용하도록 형성하기 위해 산화 공정이 수행된다. 내부 스페이서들(82)의 재료는 희생막들(80)의 재료에 따라 다를 수 있고, SiGe, SiP, SiOCN, SiC 등의 산화물들을 포함할 수 있다. 내부 스페이서들(82)의 폭(W1)은 약 3 Å 내지 약 500 Å 사이의 범위일 수 있다.
다음으로, 하드 마스크들(44) 및 더미 게이트 전극들(42)이 제거되어 트렌치들(62)을 형성하고, 결과적인 구조체가 도 17에 도시된다. 게이트 유전체들(40)은 디바이스 영역들(100C 및 100FE)에서 동시에 노출된다. 도 18을 참조하면, 패터닝된 에칭 마스크(64)가 디바이스 영역(100FE)에서 트렌치(62)를 충전하도록 형성되는 반면, 에칭 마스크(64)는 디바이스 영역(100C)으로부터 제거된다.
다음으로, 더미 게이트 유전체층(40)이 디바이스 영역(100C)으로부터 제거되는 반면, 디바이스 영역(100FE)의 게이트 유전체층(40)은 제거로부터 보호된다. 결과적인 구조체가 도 19에 도시된다. 이어서, 에칭 마스크(64)가 제거되고, 결과적인 구조체가 도 20에 도시된다. 후속 공정에서, 희생막들(80)이 중간 핀 부분(36A')으로부터 제거되고, 결과적인 구조체가 도 21에 도시된다. 일부 실시예에 따르면, 내부 스페이서들(82)은 제거되지 않으며, 최종 GAA 트랜지스터에 남아있을 것이다. 내부 스페이서들(82)은 희생막들(80)이 제거될 때 소스/드레인 영역들(54)을 손상되는 것으로부터 보호할 수 있고, 이후에 형성된 게이트 스택들일 소스/드레인 영역들(54)로 단락되지 않도록 격리시킬 수 있다. 희생막들(80)의 제거 결과, 공간들이 채널층들(78) 사이에 형성된다.
희생막들(80)의 제거에서, 트렌치(62)에 남아있는 유전체층(40)이 돌출 핀들(36B')의 상응하는 핀-단부 부분들을 제거되는 것으로부터 보호한다. 따라서, 돌출 핀(36')의 핀 단부 부분들(36B')은 최종 구조체에서 제거되지 않고 남아있다. 또한, 희생막들(80)이 중간 핀 부분들(36A')로부터 제거될 때, 단부 부분들(36B')의 희생막들(80)은 제거되는 것으로부터 보호되며, 최종 구조체에 남아있을 것이다.
후속 공정에서, 대체 게이트 스택들(72A 및 72B)이 형성된다. 이에 따라, GAA 트랜지스터(86)가 형성된다. 형성 동안, 유전체층(66)이 채널층들(78)을 에워싸도록 먼저 형성될 수 있으며, 유전체층(66)은 자연 산화물, 및 가능하게는 채널층들(78)의 표면 부분들의 화학적 산화 또는 열 산화에 의해 형성된 산화물층을 포함할 수 있다. 게이트 스택(72A)은 유전체층(66), 하이-k 유전체층(67A) 및 게이트 전극(70A)을 포함한다. 하이-k 유전체층(67A) 및 게이트 전극(70A)은 이웃하는 채널층들(78) 사이의 공간들로 연장될 수 있다. 핀-단부 게이트 구조체(72B)는 유전체층(40), 하이-k 유전체층(67B) 및 게이트 전극(70B)을 포함한다.
도 22b는, 도 22a에 도시된 기준 단면들(22B-22B)로부터 얻어진 기준 단면들을 도시하고, 기준 단면은 GAA 트랜지스터(86)의 채널 및 게이트부를 도시한다. 또한, 디바이스 영역(100IO)의 구조체도 도시되어 있다.
본 개시의 실시예는 몇몇 유리한 피처들을 갖는다. 돌출 핀들의 핀-단부 부분들 상에 형성된 유전체층들은, 일부 디바이스 영역들(예컨대 코어 디바이스 영역들)로부터 더미 게이트 유전체가 제거될 때 제거되는 것으로부터 보호된다. 돌출 핀들의 핀-단부 부분들 상의 남아있는 유전체층들은 돌출 핀들의 단부 부분들을 손상되는 것으로부터 보호하고, 돌출 핀들의 단부 부분들은 이웃하는 소스/드레인 영역들을 추가로 보호할 수 있다.
본 개시의 일부 실시예에 따르면, 방법은, 적층된 층들을 제1 돌출 핀 상에 퇴적하는 단계; 적층된 층들을 패터닝하여, 제1 게이트 스택으로서, 제1 돌출 핀의 중간 부분 상의 제1 게이트 유전체; 및 제1 게이트 유전체 상의 제1 게이트 전극을 포함하는 제1 게이트 스택; 및 제2 게이트 스택으로서, 제1 돌출 핀의 단부 부분 상의 제2 게이트 유전체; 및 제2 게이트 유전체 상의 제2 게이트 전극을 포함하는 제2 게이트 스택을 형성하는 단계; 제1 게이트 유전체 및 제2 게이트 유전체를 노출시키기 위해 제1 게이트 전극 및 제2 게이트 전극을 각각 제거하는 단계; 제1 게이트 유전체를 제거하는 단계 - 제1 게이트 유전체가 제거된 후 제2 게이트 유전체는 남아있음 - ; 제1 돌출 핀의 중간 부분 상에 대체 게이트 유전체를 형성하는 단계; 및 대체 게이트 유전체 및 제2 게이트 유전체 상에 제1 대체 게이트 전극 및 제2 대체 게이트 전극을 각각 형성하는 단계를 포함한다. 일 실시예에서, 대체 게이트 유전체는 제1 게이트 유전체보다 작은 두께를 갖도록 형성된다. 일 실시예에서, 제1 게이트 유전체를 제거하는 단계는, 제2 게이트 유전체를 커버하기 위해 에칭 마스크를 형성하는 단계 - 에칭 마스크는 제1 게이트 유전체가 제거될 때 제2 게이트 유전체를 보호함 - ; 및 에칭 마스크를 제거하는 단계를 포함한다. 일 실시예에서, 방법은, 제1 게이트 스택이 형성될 때, 제3 게이트 스택을 형성하는 단계 - 제3 게이트 스택은, 제2 돌출 핀의 추가적인 중간 부분 상의 제3 게이트 유전체; 및 제3 게이트 유전체 상의 제3 게이트 전극을 포함함 - ; 제3 게이트 유전체를 노출시키기 위해 제3 게이트 전극을 제거하는 단계 - 제1 게이트 유전체가 제거된 후 제3 게이트 유전체는 남아있음- ; 및 제3 게이트 유전체 상에 제3 대체 게이트 전극을 형성하는 단계를 더 포함한다. 일 실시예에서, 방법은, 적층된 층이 형성되기 전에, 반도체 기판으로 연장되는 격리 영역들을 형성하는 단계; 및 격리 영역들보다 높이 돌출되는 제1 돌출 핀을 형성하는 단계 - 격리 영역들은 제1 돌출 핀의 서로 반대측에 있는 측부들 상의 부분들을 포함함 - 를 더 포함한다. 일 실시예에서, 제1 돌출 핀 전체가 반도체이다. 일 실시예에서, 제1 돌출 핀은, 복수의 채널층; 및 복수의 희생막 - 복수의 채널층 및 복수의 희생막은 교호적으로(alternatingly) 할당됨 - 을 포함한다. 일 실시예에서, 방법은, 제1 돌출 핀의 중간 부분으로부터 복수의 희생막을 제거하는 단계를 더 포함한다. 일 실시예에서, 복수의 희생막이 제1 돌출 핀의 중간 부분으로부터 제거될 때, 제1 돌출 핀의 단부 부분 내의 복수의 희생막은 제거되는 것으로부터 제2 게이트 유전체에 의해 보호된다.
본 개시의 일부 실시예에 따르면, 방법은, 돌출 핀의 제1 부분 및 제2 부분 상에 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 동시에 형성하는 단계; 제1 더미 게이트 스택의 제1 게이트 전극 및 제2 더미 게이트 스택의 제2 게이트 전극을 동시에 제거하여 제1 트렌치 및 제2 트렌치를 각각 형성하는 단계; 에칭 마스크를 형성하는 단계 - 에칭 마스크는 제1 트렌치 및 제2 트렌치를 충전함 - ; 제1 트렌치로부터 에칭 마스크를 제거하기 위해 에칭 마스크를 패터닝하는 단계; 제1 더미 게이트 스택의 제1 더미 게이트 유전체를 제거하는 단계 - 에칭 마스크는 제1 더미 게이트 스택의 제2 게이트 유전체를 제거되는 것으로부터 보호함 - ; 및 제1 트렌치 및 제2 트렌치 내에 제1 대체 게이트 스택 및 제2 대체 게이트 스택을 각각 형성하는 단계를 포함한다. 일 실시예에서, 제2 더미 게이트 스택은 돌출 핀의 제1 측벽 표면, 제2 측벽 표면 및 제3 측벽 표면 상에서 연장되고, 제1 측벽 표면 및 제2 측벽 표면은 돌출 핀의 길이 방향을 따르고, 제3 측벽 표면은 돌출 핀의 폭 방향을 따른다. 일 실시예에서, 제1 더미 게이트 유전체는 제1 두께를 갖는 제1 실리콘 산화물층을 포함하고, 제1 대체 게이트 스택을 형성하는 단계는 제1 두께보다 작은 제2 두께를 갖는 제2 실리콘 산화물층을 형성하는 단계를 포함한다. 일 실시예에서, 방법은, 제1 더미 게이트 스택의 서로 반대측에 있는 측부들 상에 소스 영역 및 드레인 영역을 형성하는 단계; 및 제2 더미 게이트 스택의 측부 상에 추가적인 소스/드레인 영역을 형성하는 단계 - 돌출 핀은 제2 더미 게이트 스택 바로 아래에 있는 위치에서 종단됨 - 를 더 포함한다. 일 실시예에서, 에칭 마스크를 형성하는 단계는 포토 레지스트를 분배(dispense)하는 단계를 포함한다.
본 개시의 일부 실시예에 따르면, 구조체는, 반도체 기판으로 연장되는 격리 영역들; 격리 영역들의 부분들 사이의 돌출 핀 - 돌출 핀은 격리 영역들보다 높이 돌출됨 - ; 제1 게이트 스택 - 제1 게이트 스택은, 돌출 핀의 제1 부분의 제1 측벽들 및 제1 상면 상의 제1 게이트 유전체로서, 제1 두께를 갖는 제1 게이트 유전체; 및 제1 게이트 유전체 상의 제1 게이트 전극을 포함함 - ; 및 제2 게이트 스택 - 제2 게이트 스택은, 돌출 핀의 제2 부분의 제2 측벽들 및 제2 상면 상의 제2 게이트 유전체로서, 돌출 핀은 제2 게이트 스택 바로 아래에서 종단되고, 제2 게이트 유전체는 제1 두께보다 큰 제2 두께를 갖는 것인, 제2 게이트 유전체; 및 제2 게이트 유전체 상의 제2 게이트 전극을 포함함 - 을 포함한다. 일 실시예에서, 제1 게이트 유전체는 제1 산화물층 및 제1 산화물층 위의 제1 하이-k 유전체층을 포함하고, 제2 게이트 유전체는 제2 산화물층 및 제2 산화물층 위의 제2 하이-k 유전체층을 포함하고, 제2 산화물층은 제1 산화물층보다 두껍다. 일 실시예에서, 제1 하이-k 유전체층 및 제2 하이-k 유전체층은 동일한 재료로 형성된다. 일 실시예에서, 제1 두께에 대한 제2 두께의 비가 약 4 내지 약 6 사이의 범위에 있다. 일 실시예에서, 구조체는, 제1 게이트 스택의 서로 반대측에 있는 측부들 상의 소스 영역 및 드레인 영역; 및 제2 게이트 스택의 측부 상의 추가적인 소스/드레인 영역을 더 포함한다. 일 실시예에서, 제2 게이트 유전체는 돌출 핀의 제2 부분의 추가적인 측벽 상으로 더 연장되고, 추가적인 측벽은 돌출 핀의 길이 방향에 수직인 방향으로 연장된다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 피처를 개략적으로 설명한다. 당업자는 본 개시가 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조체체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
실시예들
실시예 1. 방법에 있어서,
적층된 층(stacked layer)들을 제1 돌출 핀(protruding fin) 상에 퇴적하는 단계;
상기 적층된 층들을 패터닝하여,
제1 게이트 스택으로서,
상기 제1 돌출 핀의 중간 부분 상의 제1 게이트 유전체; 및
상기 제1 게이트 유전체 상의 제1 게이트 전극을 포함하는, 상기 제1 게이트 스택; 및
제2 게이트 스택으로서,
상기 제1 돌출 핀의 단부 부분(end portion) 상의 제2 게이트 유전체; 및
상기 제2 게이트 유전체 상의 제2 게이트 전극을 포함하는, 상기 제2 게이트 스택을 형성하는 단계;
상기 제1 게이트 유전체 및 상기 제2 게이트 유전체를 각각 노출시키기 위해 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 제거하는 단계;
상기 제1 게이트 유전체를 제거하는 단계 - 상기 제1 게이트 유전체가 제거된 후 상기 제2 게이트 유전체는 남아있음 - ;
상기 제1 돌출 핀의 중간 부분 상에 대체 게이트 유전체를 형성하는 단계; 및
상기 대체 게이트 유전체 및 상기 제2 게이트 유전체 상에 제1 대체 게이트 전극 및 제2 대체 게이트 전극을 각각 형성하는 단계를 포함하는, 방법.
실시예 2, 실시예 1에 있어서, 상기 대체 게이트 유전체는 상기 제1 게이트 유전체보다 작은 두께를 갖도록 형성되는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 게이트 유전체를 제거하는 단계는,
상기 제2 게이트 유전체를 커버하기 위해 에칭 마스크를 형성하는 단계 - 상기 에칭 마스크는 상기 제1 게이트 유전체가 제거될 때 상기 제2 게이트 유전체를 보호함 - ; 및
상기 에칭 마스크를 제거하는 단계를 포함하는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 제1 게이트 스택이 형성될 때, 제3 게이트 스택을 형성하는 단계로서, 상기 제3 게이트 스택은,
제2 돌출 핀의 추가적인 중간 부분 상의 제3 게이트 유전체; 및
상기 제3 게이트 유전체 상의 제3 게이트 전극을 포함하는 것인, 상기 제3 게이트 스택을 형성하는 단계;
상기 제3 게이트 유전체를 노출시키기 위해 상기 제3 게이트 전극을 제거하는 단계 - 상기 제1 게이트 유전체가 제거된 후 상기 제3 게이트 유전체는 남아있음 - ; 및
상기 제3 게이트 유전체 상에 제3 대체 게이트 전극을 형성하는 단계를 더 포함하는, 방법.
실시예 5. 실시예 1에 있어서, 상기 적층된 층들이 형성되기 전에,
반도체 기판으로 연장되는 격리 영역들을 형성하는 단계; 및
상기 격리 영역들보다 높이 돌출되는 상기 제1 돌출 핀을 형성하는 단계 - 상기 격리 영역들은 상기 제1 돌출 핀의 서로 반대측에 있는 측부들 상의 부분들을 포함함 - 를 더 포함하는, 방법.
실시예 6. 실시예 1에 있어서, 상기 제1 돌출 핀 전체가 반도체인 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 제1 돌출 핀은,
복수의 채널층들; 및
복수의 희생막(sacrificial film)들 - 상기 복수의 채널층들 및 상기 복수의 희생막들은 교호적으로(alternatingly) 할당됨 - 을 포함하는 것인, 방법.
실시예 8. 실시예 7에 있어서, 상기 제1 돌출 핀의 중간 부분으로부터 상기 복수의 희생막들을 제거하는 단계를 더 포함하는, 방법.
실시예 9. 실시예 8에 있어서, 상기 복수의 희생막들이 상기 제1 돌출 핀의 중간 부분으로부터 제거될 때, 상기 제1 돌출 핀의 단부 부분 내의 상기 복수의 희생막들은 제거되는 것으로부터 상기 제2 게이트 유전체에 의해 보호되는 것인, 방법.
실시예 10. 방법에 있어서,
돌출 핀의 제1 부분 및 제2 부분 상에 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 동시에 형성하는 단계;
제1 트렌치 및 제2 트렌치를 각각 형성하기 위해 상기 제1 더미 게이트 스택의 제1 게이트 전극 및 상기 제2 더미 게이트 스택의 제2 게이트 전극을 동시에 제거하는 단계;
에칭 마스크를 형성하는 단계 - 상기 에칭 마스크는 상기 제1 트렌치 및 상기 제2 트렌치를 충전함 - ;
상기 제1 트렌치로부터 상기 에칭 마스크를 제거하기 위해 상기 에칭 마스크를 패터닝하는 단계;
상기 제1 더미 게이트 스택의 제1 더미 게이트 유전체를 제거하는 단계 - 상기 에칭 마스크는 상기 제1 더미 게이트 스택의 제2 게이트 유전체를 제거되는 것으로부터 보호함 - ; 및
상기 제1 트렌치 및 상기 제2 트렌치 내에 제1 대체 게이트 스택 및 제2 대체 게이트 스택을 각각 형성하는 단계를 포함하는, 방법.
실시예 11. 실시예 10에 있어서, 상기 제2 더미 게이트 스택은 상기 돌출 핀의 제1 측벽 표면, 제2 측벽 표면, 및 제3 측벽 표면 상에서 연장되고, 상기 제1 측벽 표면 및 상기 제2 측벽 표면은 상기 돌출 핀의 길이 방향을 따르고, 상기 제3 측벽 표면은 상기 돌출 핀의 폭 방향을 따르는 것인, 방법.
실시예 12. 실시예 10에 있어서, 상기 제1 더미 게이트 유전체는 제1 두께를 갖는 제1 실리콘 산화물층을 포함하고, 상기 제1 대체 게이트 스택을 형성하는 단계는 상기 제1 두께보다 작은 제2 두께를 갖는 제2 실리콘 산화물층을 형성하는 단계를 포함하는 것인, 방법.
실시예 13. 실시예 10에 있어서,
상기 제1 더미 게이트 스택의 서로 반대측에 있는 측부들 상에 소스 영역 및 드레인 영역을 형성하는 단계; 및
상기 제2 더미 게이트 스택의 측부 상에 추가적인 소스/드레인 영역을 형성하는 단계 - 상기 돌출 핀은 상기 제2 더미 게이트 스택 바로 아래에 있는 위치에서 종단됨 - 를 더 포함하는, 방법.
실시예 14. 실시예 10에 있어서, 상기 에칭 마스크를 형성하는 단계는 포토 레지스트를 분배(dispense)하는 단계를 포함하는 것인, 방법.
실시예 15. 구조체에 있어서,
반도체 기판으로 연장되는 격리 영역들;
상기 격리 영역들의 부분들 사이의 돌출 핀 - 상기 돌출 핀은 상기 격리 영역들보다 높이 돌출됨 - ;
제1 게이트 스택으로서,
상기 돌출 핀의 제1 부분의 제1 측벽들 및 제1 상면 상의 제1 게이트 유전체 - 상기 제1 게이트 유전체는 제1 두께를 가짐 - ; 및
상기 제1 게이트 유전체 상의 제1 게이트 전극을 포함하는, 상기 제1 게이트 스택 ; 및
제2 게이트 스택으로서,
상기 돌출 핀의 제2 부분의 제2 측벽들 및 제2 상면 상의 제2 게이트 유전체 - 상기 돌출 핀은 상기 제2 게이트 스택 바로 아래에서 종단되고, 상기 제2 게이트 유전체는 상기 제1 두께보다 큰 제2 두께를 가짐 - ; 및
상기 제2 게이트 유전체 상의 제2 게이트 전극을 포함하는, 상기 제2 게이트 스택을 포함하는, 구조체.
실시예 16. 실시예 15에 있어서, 상기 제1 게이트 유전체는 제1 산화물층 및 상기 제1 산화물층 위의 제1 하이-k 유전체층(high-k dielectric layer)을 포함하고, 상기 제2 게이트 유전체는 제2 산화물층 및 상기 제2 산화물층 위의 제2 하이-k 유전체층을 포함하며, 상기 제2 산화물층은 상기 제1 산화물층보다 두꺼운 것인, 구조체.
실시예 17. 실시예 16에 있어서, 상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층은 동일한 재료로 형성되는 것인, 구조체.
실시예 18. 실시예 16에 있어서, 상기 제1 두께에 대한 상기 제2 두께의 비는 약 4 내지 약 6 사이의 범위에 있는 것인, 구조체.
실시예 19. 실시예 15에 있어서,
상기 제1 게이트 스택의 측벽 상의 제1 게이트 스페이서; 및
상기 제2 게이트 스택의 측벽 상의 제2 게이트 스페이서 - 상기 제1 게이트 스페이서는 상기 제2 게이트 스페이서보다 얇음 - 를 더 포함하는, 구조체.
실시예 20. 실시예 15에 있어서, 상기 제2 게이트 유전체는 상기 돌출 핀의 제2 부분의 추가적인 측벽 상으로 더 연장되고, 상기 추가적인 측벽은 상기 돌출 핀의 길이 방향에 수직인 방향으로 연장되는 것인, 구조체.

Claims (10)

  1. 방법에 있어서,
    적층된 층(stacked layer)들을 제1 돌출 핀(protruding fin) 상에 퇴적하는 단계;
    상기 적층된 층들을 패터닝하여,
    제1 게이트 스택으로서,
    상기 제1 돌출 핀의 중간 부분 상의 제1 게이트 유전체; 및
    상기 제1 게이트 유전체 상의 제1 게이트 전극을 포함하는, 상기 제1 게이트 스택; 및
    제2 게이트 스택으로서,
    상기 제1 돌출 핀의 단부 부분(end portion) 상의 제2 게이트 유전체; 및
    상기 제2 게이트 유전체 상의 제2 게이트 전극을 포함하는, 상기 제2 게이트 스택을 형성하는 단계;
    상기 제1 게이트 유전체 및 상기 제2 게이트 유전체를 각각 노출시키기 위해 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 제거하는 단계;
    상기 제1 게이트 유전체를 제거하는 단계 - 상기 제1 게이트 유전체가 제거된 후 상기 제2 게이트 유전체는 남아있음 - ;
    상기 제1 돌출 핀의 중간 부분 상에 대체 게이트 유전체를 형성하는 단계; 및
    상기 대체 게이트 유전체 및 상기 제2 게이트 유전체 상에 제1 대체 게이트 전극 및 제2 대체 게이트 전극을 각각 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 대체 게이트 유전체는 상기 제1 게이트 유전체보다 작은 두께를 갖도록 형성되는 것인, 방법.
  3. 제1항에 있어서, 상기 제1 게이트 유전체를 제거하는 단계는,
    상기 제2 게이트 유전체를 커버하기 위해 에칭 마스크를 형성하는 단계 - 상기 에칭 마스크는 상기 제1 게이트 유전체가 제거될 때 상기 제2 게이트 유전체를 보호함 - ; 및
    상기 에칭 마스크를 제거하는 단계를 포함하는 것인, 방법.
  4. 제1항에 있어서, 상기 제1 게이트 스택이 형성될 때, 제3 게이트 스택을 형성하는 단계로서, 상기 제3 게이트 스택은,
    제2 돌출 핀의 추가적인 중간 부분 상의 제3 게이트 유전체; 및
    상기 제3 게이트 유전체 상의 제3 게이트 전극을 포함하는 것인, 상기 제3 게이트 스택을 형성하는 단계;
    상기 제3 게이트 유전체를 노출시키기 위해 상기 제3 게이트 전극을 제거하는 단계 - 상기 제1 게이트 유전체가 제거된 후 상기 제3 게이트 유전체는 남아있음 - ; 및
    상기 제3 게이트 유전체 상에 제3 대체 게이트 전극을 형성하는 단계를 더 포함하는, 방법.
  5. 제1항에 있어서, 상기 적층된 층들이 형성되기 전에,
    반도체 기판으로 연장되는 격리 영역들을 형성하는 단계; 및
    상기 격리 영역들보다 높이 돌출되는 상기 제1 돌출 핀을 형성하는 단계 - 상기 격리 영역들은 상기 제1 돌출 핀의 서로 반대측에 있는 측부들 상의 부분들을 포함함 - 를 더 포함하는, 방법.
  6. 제1항에 있어서, 상기 제1 돌출 핀 전체가 반도체인 것인, 방법.
  7. 제1항에 있어서, 상기 제1 돌출 핀은,
    복수의 채널층들; 및
    복수의 희생막(sacrificial film)들 - 상기 복수의 채널층들 및 상기 복수의 희생막들은 교호적으로(alternatingly) 할당됨 - 을 포함하는 것인, 방법.
  8. 방법에 있어서,
    돌출 핀의 제1 부분 및 제2 부분 상에 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 동시에 형성하는 단계;
    제1 트렌치 및 제2 트렌치를 각각 형성하기 위해 상기 제1 더미 게이트 스택의 제1 게이트 전극 및 상기 제2 더미 게이트 스택의 제2 게이트 전극을 동시에 제거하는 단계;
    에칭 마스크를 형성하는 단계 - 상기 에칭 마스크는 상기 제1 트렌치 및 상기 제2 트렌치를 충전함 - ;
    상기 제1 트렌치로부터 상기 에칭 마스크를 제거하기 위해 상기 에칭 마스크를 패터닝하는 단계;
    상기 제1 더미 게이트 스택의 제1 더미 게이트 유전체를 제거하는 단계 - 상기 에칭 마스크는 상기 제1 더미 게이트 스택의 제2 게이트 유전체를 제거되는 것으로부터 보호함 - ; 및
    상기 제1 트렌치 및 상기 제2 트렌치 내에 제1 대체 게이트 스택 및 제2 대체 게이트 스택을 각각 형성하는 단계를 포함하는, 방법.
  9. 구조체에 있어서,
    반도체 기판으로 연장되는 격리 영역들;
    상기 격리 영역들의 부분들 사이의 돌출 핀 - 상기 돌출 핀은 상기 격리 영역들보다 높이 돌출됨 - ;
    제1 게이트 스택으로서,
    상기 돌출 핀의 제1 부분의 제1 측벽들 및 제1 상면 상의 제1 게이트 유전체 - 상기 제1 게이트 유전체는 제1 두께를 가짐 - ; 및
    상기 제1 게이트 유전체 상의 제1 게이트 전극을 포함하는, 상기 제1 게이트 스택 ; 및
    제2 게이트 스택으로서,
    상기 돌출 핀의 제2 부분의 제2 측벽들 및 제2 상면 상의 제2 게이트 유전체 - 상기 돌출 핀은 상기 제2 게이트 스택 바로 아래에서 종단되고, 상기 제2 게이트 유전체는 상기 제1 두께보다 큰 제2 두께를 가짐 - ; 및
    상기 제2 게이트 유전체 상의 제2 게이트 전극을 포함하는, 상기 제2 게이트 스택을 포함하는, 구조체.
  10. 제9항에 있어서,
    상기 제1 게이트 스택의 측벽 상의 제1 게이트 스페이서; 및
    상기 제2 게이트 스택의 측벽 상의 제2 게이트 스페이서 - 상기 제1 게이트 스페이서는 상기 제2 게이트 스페이서보다 얇음 - 를 더 포함하는, 구조체.
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