KR102467278B1 - 게이트들로부터 스파이크들을 제거하는 공정들 - Google Patents

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천핑 천
치한 린
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Abstract

방법은 반도체 영역 상에 더미 게이트 전극을 형성하는 단계; 더미 게이트 전극의 측벽 상에 제 1 게이트 스페이서를 형성하는 단계; 제 1 게이트 스페이서의 상부 부분을 제거하여 리세스를 형성하는 단계 ― 제 1 게이트 스페이서의 하부 부분은 잔존함 ―; 리세스를 제 2 게이트 스페이서로 충전하는 단계; 더미 게이트 전극을 제거하여 트렌치를 형성하는 단계; 및 트렌치 내에 대체 게이트 전극을 형성하는 단계를 포함한다.

Description

게이트들로부터 스파이크들을 제거하는 공정들{PROCESSES FOR REMOVING SPIKES FROM GATES}
본 출원은 "스페이서 대체 접근법을 이용한 더미 게이트 대체(Dummy Gate Replacement with Spacer Replacement Approach)"라는 명칭으로 2020년 5월 20일 출원된 미국 가특허 출원 번호 제63/027,398호의 우선권을 주장하며, 이 미국 가특허 출원은 본원에 참고로 포함된다.
금속 산화물 반도체(Metal-Oxide-Semiconductor)(MOS) 디바이스들은 전형적으로 기존의 폴리실리콘 게이트들에서의 폴리 공핍 효과(poly-depletion effect)를 해결하도록 형성되는 금속 게이트들을 포함한다. 폴리 공핍 효과는 인가된 전계들이 게이트 유전체들에 가까운 게이트 영역들로부터의 캐리어들을 일소(sweep away)할 때 발생하여, 공핍 층들을 형성하게 된다. n 도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비 이동성 도너 사이트들(ionized non-mobile donor sites)을 포함하고, 여기서 p 도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비 이동성 억셉터 사이트들(ionized non-mobile acceptor sites)을 포함한다. 공핍 효과는 유효 게이트 유전체 두께를 증가시켜, 반도체의 표면에서 반전 층이 생성되는 것을 보다 어렵게 만든다.
금속 게이트들은 NMOS 디바이스들과 PMOS 디바이스들의 상이한 요구 사항들이 충족될 수 있도록 복수의 층들을 포함할 수 있다. 금속 게이트들의 형성은 전형적으로, 트렌치들을 형성하도록 더미 게이트 스택들을 제거하는 것, 트렌치들 내로 연장되는 복수의 금속 층들을 성막하는 것, 금속 영역들을 형성하여 트렌치들의 나머지 부분들을 충전하는 것, 및 화학 기계적 연마(Chemical Mechanical Polish)(CMP) 공정을 수행하여 금속 층들의 과잉 부분들을 제거하는 것을 포함한다. 금속 층들과 금속 영역들의 나머지 부분들은 금속 게이트들을 형성한다.
본 개시 내용의 양태들은 첨부 도면과 함께 읽혀지는 이하의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 및 도 15는 일부 실시예에 따른 트랜지스터의 형성에서 중간 스테이지들의 사시도들 및 단면도들을 도시한 것이다.
도 16 내지 도 23은 일부 실시예에 따른 대체 게이트 스페이서들을 도시한 것이다.
도 24는 일부 실시예에 따른 트랜지스터를 형성하기 위한 공정 흐름을 도시한 것이다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예들의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위에 놓이는", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
일부 실시예에 따라 트랜지스터 및 더미 게이트 스택들에서 스페이서 스파이크들을 제거하는 방법이 제공된다. 더미 게이트 전극들은 이웃하는 돌출 핀들 사이에 연장되는 더미 게이트 전극들의 부분들 내에 형성된 보이드들(voids)을 가질 수 있다. 후속적인 게이트 스페이서들의 형성에서, 게이트 스페이서들의 재료는 보이드들 내로 충전되어 스페이서 스파이크들을 형성할 수 있게 된다. 일부 실시예에 따르면, 게이트 스페이서들의 상단 부분들은 제거되어 대체 게이트 스페이서들로 대체되며, 이들 대체 게이트 스페이서들은 오리지널 게이트 스페이서들의 하부 부분들의 재료와는 상이한 재료로 형성된다. 따라서, 이방성 에칭 공정을 통해 스페이서 스파이크들이 에칭될 수 있으며, 에칭 동안 대체 게이트 스페이서들은 에칭 마스크로서 역할을 할 수 있다. 게이트 스페이서들의 상단 부분들의 대체를 통해, 게이트 스페이서들은 스페이서 스파이크들의 제거시에 역으로 에칭되지 않는다. 본원에서 논의된 실시예들은 본 개시 내용의 요지를 제조하거나 사용할 수 있게 하는 예들을 제공하기 위한 것이며, 본 기술 분야의 통상의 기술자는 고려되는 상이한 실시예들의 범위 내에서 행해질 수 있는 수정들을 쉽게 이해할 것이다. 다양한 도면들 및 예시적인 실시예들에 걸쳐, 유사한 요소들을 지정하기 위해 유사한 참조 번호들이 사용된다. 방법 실시예들이 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예들은 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 및 도 15는 본 개시 내용의 일부 실시예에 따른 대체 게이트 스페이서들을 포함한 트랜지스터의 형성에서 중간 스테이지들의 사시도들 및 단면도들을 도시한 것이다. 대응하는 공정들은 또한 도 24에 도시된 공정 흐름에서 개략적으로 반영된다.
도 1에서, 기판(20)이 제공된다. 기판(20)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는 반도체 기판, 예를 들어, 벌크 반도체 기판, 또는 반도체-온-절연체(semiconductor-on-insulator)(SOI) 기판 등일 수 있다. 반도체 기판(20)은 웨이퍼(10)의 일부일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide)(BOX) 층, 또는 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 글래스 기판 상에 제공된다. 다른 기판들, 예를 들어, 다중 층 또는 구배 기판(a multi-layered or gradient substrate)이 또한 사용될 수 있다. 일부 실시예에서, 반도체 기판(20)의 반도체 재료는 실리콘; 게르마늄; 탄소 도핑된 실리콘, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
도 1을 더 참조하면, 웰 영역(well region)(22)이 기판(20) 내에 형성된다. 이 공정은 도 24에 도시된 바와 같은 공정 흐름(200)에서 공정(202)으로서 예시된다. 본 개시 내용의 일부 실시예에 따르면, 웰 영역(22)은 붕소, 또는 인듐 등일 수 있는 p 타입 불순물을 기판(20) 내로 주입하는 것을 통해 형성된 p 타입 웰 영역이다. 본 개시 내용의 다른 실시예들에 따르면, 웰 영역(22)은 인, 비소, 또는 안티몬 등일 수 있는 n 타입 불순물을 기판(20) 내로 주입하는 것을 통해 형성된 n 타입 웰 영역이다. 결과적인 웰 영역(22)은 기판(20)의 상단 표면으로 연장될 수 있다. n 타입 또는 p 타입 불순물 농도는 1018 cm-3 이하일 수 있으며, 예를 들어, 약 1017 cm-3 내지 약 1018 cm-3의 범위일 수 있다.
도 2를 참조하면, 격리 영역들(24)은 기판(20)의 상단 표면으로부터 기판(20) 내로 연장되도록 형성된다. 격리 영역들(24)은 이하에서 대안적으로 얕은 트렌치 격리(Shallow Trench Isolation)(STI) 영역들로 지칭된다. 이 공정은 도 24에 도시된 공정 흐름(200)에서 공정(204)으로서 예시된다. 이웃하는 STI 영역들(24) 사이의 기판(20)의 부분들은 반도체 스트립들(26)로 지칭된다. STI 영역들(24)을 형성하기 위해, 패드 산화물 층(28) 및 하드 마스크 층(30)이 반도체 기판(20) 상에 형성될 수 있고, 그 후 패터닝된다. 패드 산화물 층(28)은 실리콘 산화물로 형성된 박막일 수 있다. 본 개시 내용의 일부 실시예에 따르면, 패드 산화물 층(28)은 반도체 기판(20)의 상단 표면 층이 산화되는 열적 산화 공정으로 형성된다. 패드 산화물 층(28)은 반도체 기판(20)과 하드 마스크 층(30) 사이의 접착제 층으로서 작용한다. 패드 산화물 층(28)은 또한 하드 마스크 층(30)을 에칭하기 위한 에칭 정지 층으로서 작용할 수 있다. 본 개시 내용의 일부 실시예에 따르면, 하드 마스크 층(30)은, 예를 들어, 저압 화학 기상 성막(Low-Pressure Chemical Vapor Deposition)(LPCVD)을 사용하여, 실리콘 질화물로 형성된다. 본 개시 내용의 다른 실시예들에 따르면, 하드 마스크 층(30)은 플라즈마 강화 화학 기상 성막(Plasma Enhanced Chemical Vapor Deposition)(PECVD)을 사용하여 형성된다. 포토레지스트(도시되지 않음)는 하드 마스크 층(30) 상에 형성되고, 그 후 패터닝된다. 하드 마스크 층(30)은 그 후 패터닝된 포토레지스트를 에칭 마스크로서 사용하여 패터닝되어, 도 2에 도시된 바와 같은 하드 마스크들(30)을 형성하게 된다.
그 후, 패터닝된 하드 마스크 층(30)은 에칭 마스크로서 사용되어 패드 산화물 층(28) 및 기판(20)을 에칭하고, 이어서 기판(20)의 결과적인 트렌치들을 유전체 재료(들)로 충전한다. 화학 기계적 연마(Chemical Mechanical Polish)(CMP) 공정 또는 기계적 연삭(mechanical grinding) 공정과 같은 평탄화 공정은 유전체 재료들의 과잉 부분들을 제거하도록 수행되고, 유전체 재료(들)의 나머지 부분들은 STI 영역들(24)이 된다. STI 영역들(24)은 라이너 유전체(liner dielectric)(도시되지 않음)를 포함할 수 있으며, 이 라이너 유전체는 기판(20)의 표면 층의 열적 산화를 통해 형성된 열적 산화물일 수 있다. 라이너 유전체는 또한, 예를 들어, 원자 층 성막(Atomic Layer Deposition)(ALD), 고밀도 플라즈마 화학 기상 성막(High-Density Plasma Chemical Vapor Deposition)(HDPCVD), 또는 화학 기상 성막(Chemical Vapor Deposition)(CVD) 등을 사용함으로써 형성되는 성막된 실리콘 산화물 층 또는 실리콘 질화물 층 등일 수 있다. STI 영역들(24)은 또한 라이너 산화물 위의 유전체 재료를 포함하고, 여기서 유전체 재료는 유동성 화학 기상 성막(Flowable Chemical Vapor Deposition)(FCVD), 또는 스핀-온(spin-on) 등을 사용하여 형성될 수 있다. 라이너 산화물 위의 유전체 재료는 일부 실시예에 따라 실리콘 산화물을 포함할 수 있다.
하드 마스크 층들(30)의 상단 표면들 및 STI 영역들(24)의 상단 표면들은 서로 실질적으로 동일한 높이에 있을 수 있다. 반도체 스트립들(26)은 이웃하는 STI 영역들(24) 사이에 있다. 본 개시 내용의 일부 실시예에 따르면, 반도체 스트립들(26)은 오리지널 기판(20)의 부분들이고, 따라서 반도체 스트립들(26)의 재료는 기판(20)의 재료와 동일하다. 본 개시 내용의 대안적인 실시예들에 따르면, 반도체 스트립들(26)은, STI 영역들(24) 간의 기판(20)의 부분들을 에칭하여 리세스들을 형성하고, 에피택시를 수행하여 리세스들 내에 다른 반도체 재료를 재성장시킴으로써 형성된 대체 스트립들(replacement strips)이다. 따라서, 반도체 스트립들(26)은 기판(20)의 것과는 상이한 반도체 재료로 형성된다. 일부 실시예에 따르면, 반도체 스트립들(26)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V 화합물 반도체 재료로 형성된다.
도 3을 참조하면, STI 영역들(24)이 리세싱되고, 그에 따라 반도체 스트립들(26)의 상단 부분들은 STI 영역들(24)의 나머지 부분들의 상단 표면들(24A)보다 높게 돌출하여, 돌출 핀들(36)을 형성하게 된다. 트렌치들(25)은 돌출 핀들(36) 사이에 위치한다. 이 공정은 도 24에 도시된 공정 흐름(200)에서 공정(206)으로서 예시된다. 에칭은 건식 에칭 공정을 사용하여 수행될 수 있으며, 여기서, 예를 들어, HF3 및 NH3가 에칭 가스로서 사용된다. 에칭 공정 동안, 플라즈마가 생성될 수 있다. 아르곤이 또한 포함될 수 있다. 본 개시 내용의 대안적인 실시예에 따르면, STI 영역들(24)의 리세싱은 습식 에칭 공정을 사용하여 수행된다. 에칭 케미칼(etching chemical)은, 예를 들어, HF를 포함할 수 있다.
위에 도시된 실시예들에서, 핀들은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들은 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 공정 및 자체 정렬 공정(self-aligned process)과 결합하여, 예를 들어, 단일 직접 포토리소그래피 공정(single, direct photolithography process)을 사용하여 얻을 수 있는 것보다 작은 피치들(pitches)을 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층은 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들은 자체 정렬 공정을 사용하여 패터닝된 희생 층 옆에 형성된다. 희생 층은 그 후 제거되고, 남아 있는 스페이서들 또는 맨드릴들(mandrels)은 그 후 핀들을 패터닝하는 데 사용될 수 있다.
도 4를 참조하면, 더미 게이트 스택들(38)은 (돌출) 핀들(36)의 상단 표면들 및 측벽들 상으로 연장되도록 형성된다. 이 공정은 도 24에 도시된 공정 흐름(200)에서 공정(208)으로서 예시된다. 더미 게이트 스택들(38)은 더미 게이트 유전체들(40)(도 7b) 및 더미 게이트 유전체들(40) 위의 더미 게이트 전극들(42)을 포함할 수 있다. 더미 게이트 스택들(38)의 각각은 또한 더미 게이트 전극들(42) 위의 단일 (또는 복수의) 하드 마스크 층(44)을 포함할 수 있다. 더미 게이트 스택들(38)은 단일 또는 복수의 돌출 핀들(36) 및 STI 영역들(24)을 가로 지를 수 있다. 더미 게이트 스택들(38)은 또한 돌출 핀들(36)의 길이 방향들에 대해 수직인 길이 방향들을 가질 수 있다.
더미 게이트 스택들(38)을 형성하는 것은 돌출 핀들(36) 상에 더미 게이트 유전체들(40)(도 7b)을 형성하는 것, 및 더미 게이트 전극 및 더미 게이트 전극 상에 하드 마스크 층(들)을 성막하는 것을 포함할 수 있다. 더미 게이트 유전체들(40)은, 예를 들어, 열적 산화, 또는 화학적 산화 등을 통해 형성될 수 있고, 그에 따라 돌출 핀들(36)의 각각의 상단 표면 층이 산화되어 대응하는 게이트 유전체를 형성하게 된다. 더미 게이트 전극들(42)은 폴리실리콘, 또는 비정질 실리콘 등으로 형성될 수 있고, 성막 공정을 통해 형성될 수 있다. 하드 마스크 층들(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 카보-질화물(silicon carbo-nitride), 또는 이들의 다중 층으로 형성될 수 있다. 성막 공정들은 원자 층 성막(Atomic Layer Deposition), 화학 기상 성막(Chemical Vapor Deposition)(CVD), 또는 플라즈마 강화 화학 기상 성막(Plasma Enhanced Chemical Vapor Deposition)(PECVD) 등을 사용하여 수행될 수 있다. 일부 실시예에 따르면, 도 3에 도시된 바와 같이, 이웃하는 돌출 핀들(36) 사이의 트렌치들(25)은 높은 종횡비들(대응하는 폭들에 대한 높이들의 비율)을 갖는다. 따라서, 트렌치들(25) 내에 더미 게이트 전극층을 충전하는 것이 어려우며, 더미 게이트 전극층 내에 (심들(seams)의 형태일 수 있는) 보이드들(voids)이 형성될 수 있다.
게이트 유전체 층, 더미 게이트 전극 층, 및 하드 마스크 층을 형성한 후에, 게이트 유전체 층, 더미 게이트 전극 층, 및 하드 마스크 층을 패터닝하도록 에칭 공정들을 수행하여, 게이트 유전체들(40)(도 7b), 더미 게이트 전극들(42), 및 도 4에서 24로 도시된 바와 같은 하드 마스크들(44)을 생성하게 된다. 더미 게이트 전극 층 내의 일부 보이드들(도 7c에서 스페이서 스파이크들(43)에 의해 충전됨)은 패터닝 공정의 결과로서 노출될 수 있으며, 이러한 보이드들은 더미 게이트 전극들(42)의 측벽들로부터 대응하는 게이트 전극들 내로 연장된다. 일부 보이드들은 심지어는 더미 게이트 전극들(42)에 침투할 수도 있다. 가능성있는 보이드(likely void)가 도 7c를 참조하여 인식될 수 있고, 여기서 보이드는 게이트 스파이크(43)에 의해 점유된다. 도 4의 평면도에서 볼 때, 보이드들은 돌출 핀들(36)의 중간에 또는 임의의 포지션에 위치할 수 있다. 더욱이, 보이드들은 트렌치들(25)의 높은 종횡비로 인해 트렌치들(25) 내부에 형성될 가능성이 높고, 돌출 핀들(36)의 상단 표면들보다 높은 위치들에 형성될 가능성은 낮다.
다음, 더미 게이트 스택들(38)의 측벽들 상에 게이트 스페이서들(46)이 형성된다. 이 공정은 또한 도 24에 도시된 공정 흐름(200)에서 공정(208)으로서 도시된다. 본 개시 내용의 일부 실시예에 따르면, 게이트 스페이서들(46)은 단일 층 구조물 또는 복수의 유전체 층들을 포함하는 다중 층 구조물을 가질 수 있다. 게이트 스페이서들(46)의 형성은 (단일 층 또는 상이한 재료들을 갖는 복수의 서브 층들을 포함할 수 있는) 블랭킷 게이트 스페이서 층을 성막하는 것을 포함할 수 있다. 게이트 스페이서들(46)은 SiN, SiON, SiOCN, SiC, SiOC, 또는 SiO2 등과 같은 실리콘 기반 유전체 재료일 수 있는 유전체 재료(들)로 형성된다.
블랭킷 게이트 스페이서 층의 성막에는 ALD 공정 또는 CVD 공정과 같은 컨포멀 성막 공정이 사용될 수 있다. 따라서, 블랭킷 게이트 스페이서 층의 재료는 더미 게이트 전극들(42)의 보이드들 내로 연장되어 스페이서 스파이크들을 형성하며, 이들 스페이서 스파이크들은 도 7c에서 스페이서 스파이크(43)로 개략적으로 도시된다. 트렌치들(25)의 각각에는 하나 또는 복수의 스페이서 스파이크들이 형성될 수 있다. 스페이서 스파이크들(43) 중 일부는 대응하는 트렌치들(25)의 중간에 위치할 수 있고, 돌출 핀들(36)의 길이 방향에 평행하게 연장된다. 스페이서 스파이크들(43) 중 일부는 대응하는 더미 게이트 전극(42)에 침투하여 대향하는 게이트 스페이서들(46)에 연결될 수 있다. 스페이서 스파이크들(43)은 이웃하는 돌출 핀들(36) 사이에 형성될 가능성이 보다 높은데, 그 이유는 보이드들이 트렌치들(25) 내에 형성될 가능성이 높고, 돌출 핀들(36)의 상단 표면보다 높은 위치들에 형성될 가능성이 낮기 때문이다.
그 후 더미 게이트 스택들(38) 및 게이트 스페이서들(46)에 의해 덮이지 않은 돌출 핀들(36)의 부분들을 에칭하도록 에칭 공정을 수행하여, 도 5에 도시된 구조물을 생성하게 된다. 이 공정은 도 24에 도시된 공정 흐름(200)에서 공정(210)으로서 예시된다. 리세싱은 이방성일 수 있고, 따라서 더미 게이트 스택들(38) 및 게이트 스페이서들(46) 바로 아래에 있는 핀들(36)의 부분들은 보호되고, 에칭되지 않는다. 일부 실시예에 따라 리세싱된 반도체 스트립들(26)의 상단 표면들은 STI 영역들(24)의 상단 표면들(24A)보다 낮을 수 있다. 이에 따라 리세스들(50)이 형성된다. 리세스들(50)은 더미 게이트 스택들(38)의 대향 측면들 상에 위치한 부분들, 및 돌출 핀들(36)의 나머지 부분들 사이의 부분들을 포함한다.
다음, 에피택시 영역들(소스/드레인 영역들)(54)은 리세스들(50) 내에 반도체 재료를 (에피택시를 통해) 선택적으로 성장시킴으로써 형성되어, 도 6의 구조물을 생성하게 된다. 이 공정은 도 24에 도시된 공정 흐름(200)에서 공정(212)으로서 예시된다. 결과적인 FinFET가 p 타입 FinFET인지 n 타입 FinFET인지에 따라, p 타입 또는 n 타입 불순물이 에피택시의 진행과 함께 인시튜(in-situ)로 도핑될 수 있다. 예를 들어, 결과적인 FinFET가 p 타입 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB), 또는 실리콘 붕소(SiB) 등이 성장될 수 있다. 반대로, 결과적인 FinFET가 n 타입 FinFET인 경우, 실리콘 인(silicon phosphorous)(SiP), 또는 실리콘 탄소 인(silicon carbon phosphorous)(SiCP) 등이 성장될 수 있다. 본 개시 내용의 대안적인 실시예들에 따르면, 에피택시 영역들(54)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합들, 또는 이들의 다중 층들과 같은 III-V 화합물 반도체들을 포함한다. 리세스들(50)이 에피택시 영역들(54)로 충전된 후, 에피택시 영역들(54)의 추가적인 에피택셜 성장은 에피택시 영역들(54)을 수평으로 확장시키고, 패싯들을 형성할 수 있다. 에피택시 영역들(54)의 추가적인 성장은 또한 이웃하는 에피택시 영역들(54)이 서로 병합되게 할 수 있다. 보이드들(공극들)(56)이 생성될 수 있다.
에피택시 공정 후, 에피택시 영역들(54)에 p 타입 또는 n 타입 불순물을 추가로 주입하여 소스 및 드레인 영역들을 형성할 수 있으며, 이들 소스 및 드레인 영역들은 또한 참조 번호 54를 사용하여 표시된다. 본 개시 내용의 대안적인 실시예들에 따르면, 에피택시 영역들(54)이 에피택시 동안 p 타입 또는 n 타입 불순물로 인시튜로 도핑될 때 주입 단계는 생략된다.
도 7a는 컨택 에칭 정지 층(Contact Etch Stop Layer)(CESL)(58) 및 층간 유전체(Inter-Layer Dielectric)(ILD)(60)의 형성 후 구조물의 사시도를 도시한 것이다. 이 공정은 도 24에 도시된 공정 흐름(200)에서 공정(214)으로서 예시된다. CESL(58)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 카보-질화물 등으로 형성될 수 있고, CVD, 또는 ALD 등을 사용하여 형성될 수 있다. ILD(60)는, 예를 들어, FCVD, 스핀-온 코팅, CVD, 또는 다른 성막 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(60)는 산소 함유 유전체 재료로 형성될 수 있으며, 이 산소 함유 유전체 재료는 실리콘 산화물, 포스포-실리케이트 글래스(phospho-Silicate Glass)(PSG), 보로-실리케이트 글래스(Boro-Silicate Glass)(BSG), 또는 붕소 도핑된 포스포-실리케이트 글래스(Boron-Doped Phospho-Silicate Glass)(BPSG) 등과 같은 실리콘 산화물 기반 재료일 수 있다. ILD(60), 더미 게이트 스택들(38), 및 게이트 스페이서들(46)의 상단 표면들이 서로 동일한 높이에 있도록 CMP 공정 또는 기계적 연삭 공정과 같은 평탄화 공정을 수행할 수 있다.
도 7b 및 도 7c는 도 7a에 도시된 구조물의 단면도들을 도시하며, 여기서 단면도들은 각각 도 7a의 참조 단면 B-B 및 C-C로부터 획득된다. 도 7b의 단면은 도 3 및 도 7a를 비교함으로써 인지될 수 있는 바와 같이 돌출 핀들(36)을 통과한다. 이후 해당 단면은 핀 내부(in-fin) 단면이라고 지칭된다. 도 7c의 단면은 도 3 및 도 7a를 비교함으로써 또한 인지될 수 있는 바와 같이 STI 영역(24)을 통과한다. 이후 해당 단면은 핀 외부(out-of-fin) 단면이라고 지칭된다. 공극들(56)이 형성될 수 있고(또는 형성되지 않을 수 있고), 공극들(56)(형성된 경우)의 포지션들이 도 7c에 도시되어 있다. 도 7c에 도시된 바와 같이, 스페이서 스파이크(43)는 더미 게이트 전극(42) 내로 연장된다. 스페이서 스파이크(43)는 더미 게이트 전극(42)의 좌측 에지와 우측 에지 사이의 중간 포지션으로 연장될 수 있다. 스페이서 스파이크(43)는 또한 파선으로 도시된 바와 같이 게이트 전극(42)의 좌측 에지로부터 연속해서 게이트 전극(42)의 우측 에지로 연장될 수 있다. 스페이서 스파이크(43)는 도 7a에 도시된 구조물의 평면도에서 볼 때 얇은 필라멘트의 형상을 가질 수 있거나 얇은 수직 플레이트의 형상을 가질 수 있다.
각각 도 7b 및 도 7c에서와 동일한 평면으로부터 획득되는 도 8a 및 도 8b를 참조하면, 게이트 스페이서들(46)의 상단 부분들을 리세싱하는 에칭 공정들(61)을 수행하여 리세스들(62)을 생성한다. 이 공정은 도 24에 도시된 공정 흐름(200)에서 공정(216)으로서 예시된다. 일부 실시예에 따르면, 게이트 스페이서들(46)은 대응하는 더미 게이트 스택(38)을 에워싸는 링을 형성하고, 대응하는 리세스(62)는 또한 풀 링(full ring)을 형성한다. 리세스(62)의 하단은 하드 마스크(44)의 상단 표면 높이와 하단 표면 높이 사이의 높이에 있을 수 있거나, 더미 게이트 전극(42)의 상단 표면 높이보다 낮을 수 있다.
에칭은 건식 에칭 또는 습식 에칭을 통해 수행될 수 있으며, 대응하는 에칭제는 게이트 스페이서들(46), 하드 마스크들(44), CESL(58), 및 ILD(60)의 재료들에 기반하여 선택된다. 일부 실시예에 따르면, 건식 에칭은 직접 플라즈마 에칭, 원격 플라즈마 에칭, 또는 라디칼 에칭 등을 사용하여 수행된다. 에칭 가스는, 게이트 스페이서들(46)이 에칭되지만 하드 마스크들(44), CESL(58), 및 ILD(60))는 에칭되지 않도록, 에칭 선택도를 조정하기 위한 메인 에칭 가스와 패시베이션 가스를 포함할 수 있다. 메인 에칭 가스는 Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6, 또는 H2 등, 또는 이들의 조합들을 포함할 수 있다. 패시베이션 가스는 N2, O2, CO2, SO2, CO, 또는 SiCl4 등, 또는 이들의 조합들을 포함할 수 있다. 또한, Ar, He, Ne, 또는 이들의 조합들과 같은 희석 (캐리어) 가스가 추가될 수 있다. 에칭 가스의 압력은 약 1 mTorr 내지 약 800 mTorr의 범위일 수 있다. 에칭 가스의 흐름 레이트(flow rate)는 약 1 sccm 내지 약 5,000 sccm의 범위일 수 있다. 에칭 공정은 약 10 와트 내지 약 3,000 와트 범위의 플라즈마 소스 전력으로 수행될 수 있으며, 이 소스 전력은 플라즈마에서 이온 대 라디칼 비율(ion-to-radical ratio)을 제어하기 위해 선택된다. 바이어스 전력은 약 3,000 와트 미만인 바이어스 전력으로 인가되거나 인가되지 않을 수 있다. 바이어스 전력은 플라즈마 에칭 방향을 제어하는 데 사용될 수 있으며, 보다 많은 이방성 에칭을 달성하기 위해 보다 높은 바이어스 전력이 사용되며, 보다 많은 등방성 에칭을 달성하기 위해 보다 낮은 바이어스 전력(또는 무 바이어스 전력)이 인가된다.
습식 에칭이 수행될 경우, 에칭을 위한 각각의 케미칼 용액은 게이트 스페이서들(46)을 에칭하기 위한 메인 에칭 케미칼(main etching chemical)과 에칭 선택도를 조정하기 위한 보조 에칭 케미칼을 포함한다. 메인 에칭 케미칼은 HF, 또는 F2 등, 또는 이들의 조합들을 포함할 수 있다. 보조 에칭 케미칼은 H2SO4, HCl, HBr, NH3, 또는 이들의 조합들을 포함할 수 있다. 케미칼 용액의 용매는 탈이온(de-ionized)(DI) 수, 알코올, 또는 아세톤 등, 또는 이들의 조합들을 포함한다.
에칭 공정(61) 후에, 리세스(62)는 도 9a 및 도 9b에 도시된 바와 같이 대체 게이트 스페이서들(64)을 형성하도록 충전된다. 이 공정은 도 24에 도시된 공정 흐름(200)에서 공정(218)으로서 예시된다. 도 8a 및 도 8b에 도시된 구조물의 평면도에서, 게이트 스페이서들(64)은 더미 게이트 스택(38)을 완전히 에워싸는 게이트 스페이서 링의 부분들일 수 있다. 게이트 스페이서들(64)의 형성 공정은 유전체 재료를 성막하는 것, 및 그 후, 유전체 재료의 과잉 부분들을 제거하기 위해 CMP 공정 또는 기계적 연삭 공정과 같은 평탄화 공정을 수행하는 것을 포함할 수 있다. 대체 게이트 스페이서들(64)의 재료는 게이트 스페이서들(46) 및 스페이서 스파이크들(43)로부터 바람직한 높은 에칭 선택도를 갖기 위해 게이트 스페이서들(46)의 재료와는 상이하고, 따라서 스페이서 스파이크들(43)을 제거하기 위한 후속 공정에서 대체 게이트 스페이서들(64)은 에칭 마스크로서 사용될 수 있다. 대체 게이트 스페이서들(64)의 재료는 SiN, SiON, SiOCN, SiC, SiOC, 또는 SiO2 등을 포함할 수 있는 게이트 스페이서들(46)을 형성하기 위한 동일한 그룹의 후보 재료들로부터 선택될 수 있다. 대체 게이트 스페이서들(64)의 재료는 또한 게이트 스페이서들(46)을 형성하기 위한 후보 재료들과는 상이한 재료들로부터 선택될 수 있고, HfO, 또는 TaN 등과 같은 금속 기반 유전체 재료로 형성될 수 있다. 대체 게이트 스페이서들(64)은 또한 게이트 스페이서들(46)과 동일한 요소들(Si 및 O와 같은 요소들)로 형성될 수 있으며, 이 요소들은 에칭 선택도를 증가시키기 위해 게이트 스페이서들(46)에서의 것과는 다른 원자 백분율들을 갖는다. 예를 들어, 대체 게이트 스페이서들(64) 및 게이트 스페이서들(46)이 모두 실리콘 산화물로 형성될 경우, 대체 게이트 스페이서들(64)은 게이트 스페이서들(46)보다 산소가 더 풍부할 수 있다.
대체 게이트 스페이서들(64)의 높이(H1)는 약 5 Å 내지 약 3,000 Å의 범위일 수 있다. 또한, 대체 게이트 스페이서들(64)은 단일 층을 포함하는 단일 층 스페이서들일 수 있거나, 도 16에 도시된 것과 같은 복수의 층들을 포함하는 다중 층 구조물을 가질 수 있다. 다수의 층들로 형성되는 경우, 각 서브 층은 약 3 Å 내지 약 2,000 Å의 범위 또는 약 3 Å 내지 약 500 Å의 범위의 높이를 가질 수 있다. 게이트 스페이서들(46)의 높이(H2)는 약 100 Å 내지 약 3,000 Å의 범위일 수 있다. 대체 게이트 스페이서들(64)의 폭(W1)은 약 3 Å 내지 약 500 Å의 범위일 수 있다. 또한, 대체 게이트 스페이서들(64)의 하단들은 돌출 핀들(36)의 상단 표면(36A)보다 높거나, 동일한 높이에 있거나, 또는 낮을 수 있으며, 파선들(37)은 대체 게이트 스페이서들(64)의 하단들의 가능한 높이들을 나타낸다. 한편, 대체 게이트 스페이서들(64)의 하단들은 모든 스페이서 스파이크들(43)보다 더 높은 것이 바람직하다. 대체 게이트 스페이서들(64)의 하단들이 돌출 핀들(36)의 상단 표면(36A)과 동일한 높이에 있거나 그 상단 표면(36A)보다 낮을 경우, 도 9a에 도시된 단면에서, 게이트 스페이서들(46)의 도시된 부분들은 모두 대체 게이트 스페이서들(64)로 대체될 것이다.
그 후, 하드 마스크들(44), 더미 게이트 전극들(42), 및 스페이서 스파이크들(43)이 제거된다. 하드 마스크들(44)은 건식 에칭 공정 또는 습식 에칭 공정일 수 있는 에칭 공정에서 먼저 제거된다. 에칭 케미칼 또는 가스는 하드 마스크들(44)의 재료들에 기반하여 선택된다. 예를 들어, 하드 마스크들(44)이 실리콘 질화물로 형성되는 경우, CF4, O2, 및 N2의 혼합물, NF3 및 O2, SF6의 혼합물, SF6 및 O2의 혼합물 등과 같은 불소 함유 가스를 포함하는 에칭 가스가 사용될 수 있다.
그 후, 더미 게이트 전극(42) 및 스페이서 스파이크들(43)이 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 및 도 11c에 도시된 예시적인 실시예 중 하나를 사용하여 제거되지만, 후속 단락들에서 논의되는 바와 같이 다른 에칭 공정들이 또한 사용될 수 있다. 도 9a 및 도 9b에 도시된 바와 같은 게이트 전극(42)이 먼저 제거되고, 결과적인 구조물 및 에칭 공정(68)이 도 10a, 도 10b, 및 도 10c에 도시된다. 따라서, 스페이서 스파이크(43)가 노출된다. 이 공정은 도 24에 도시된 공정 흐름(200)에서 공정(220)으로서 예시된다. 도 10b 및 도 10c는 도 10a에 도시된 구조물의 단면도들을 도시하며, 여기서 단면도들은 각각 도 10a의 참조 단면 B-B 및 C-C로부터 획득된다.
다음, 스페이서 스파이크(43)가 제거되고, 결과적인 구조물 및 에칭 공정(70)이 도 11a, 도 11b, 및 도 11c에 도시된다. 이 공정은 도 24에 도시된 공정 흐름(200)에서 공정(222)으로서 예시된다. 더미 게이트 전극(42)의 에칭 공정(68) 및 스페이서 스파이크(43)의 에칭 공정(70)은 상이한 에칭 가스들/케미칼들을 사용하지만 후속하는 단락들에서 상세히 논의되는 동일한 그룹의 후보 에칭 가스들/케미칼들로부터 선택된 에칭 가스들/케미칼들을 사용하여 수행될 수 있음(또는 수행되지 않을 수 있음)이 이해된다. 따라서, 에칭 공정들(68 및 70)을 위한 에칭 가스들/케미칼들은 후속 단락들에서 별도로 논의되지 않는다.
건식 에칭이 에칭 공정들(68 및 70)에 사용되는 경우, 해당 에칭 가스는, 각각의 더미 게이트 전극(42) 및 스페이서 스파이크(43)가 에칭되지만 대체 게이트 스페이서들(64), 게이트 스페이서들(46), 더미 게이트 유전체(40), CESL(58), 및 ILD(60)는 에칭되지 않도록, 에칭 선택도를 조정하기 위한 메인 에칭 가스 및 패시베이션 가스를 포함할 수 있다. 메인 에칭 가스는 Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6, 또는 H2 등, 또는 이들의 조합들을 포함할 수 있다. 패시베이션 가스는 N2, O2, CO2, SO2, CO, 또는 SiCl4 등, 또는 이들의 조합들을 포함할 수 있다. 또한, Ar, He, Ne, 또는 이들의 조합들과 같은 희석 (캐리어) 가스가 추가될 수 있다. 에칭 가스의 압력은 약 1 mTorr 내지 약 800 mTorr의 범위일 수 있다. 에칭 가스의 흐름 레이트는 약 1 sccm 내지 약 5,000 sccm의 범위일 수 있다. 에칭 공정은 약 10 와트 내지 약 3,000 와트 범위의 플라즈마 소스 전력으로 수행될 수 있으며, 이 소스 전력은 플라즈마에서 이온 대 라디칼 비율을 제어하기 위해 선택된다. 바이어스 전력은 약 3,000 와트 미만인 바이어스 전력으로 인가되거나 인가되지 않을 수 있다. 바이어스 전력은 플라즈마 에칭 방향을 제어하는 데 사용될 수 있으며, 보다 많은 이방성 에칭을 달성하기 위해 보다 높은 바이어스 전력이 사용되며, 보다 많은 등방성 에칭을 달성하기 위해 보다 낮은 바이어스 전력(또는 무 바이어스 전력)이 인가된다. 예를 들어, 등방성 에칭(이러한 에칭 공정(68))이 사용될 경우, 바이어스 전력은 약 20 와트보다 작을 수 있는 반면, 이방성 에칭(이러한 에칭 공정(70))이 사용될 경우, 바이어스 전력은 약 50 와트보다 클 수 있다.
습식 에칭이 에칭 공정(68)에 수행될 경우, 각각의 케미칼 용액은 더미 게이트 전극들(42)을 에칭하기 위한 메인 에칭 케미칼과 에칭 선택도를 조정하기 위한 보조 에칭 케미칼을 포함한다. 메인 에칭 케미칼은 HF, 또는 F2 등, 또는 이들의 조합들을 포함할 수 있다. 보조 에칭 케미칼은 H2SO4, HCl, HBr, NH3, 또는 이들의 조합들을 포함할 수 있다. 케미칼 용액의 용매는 탈이온(DI) 수, 알코올, 또는 아세톤 등, 또는 이들의 조합들을 포함한다. 에칭 공정(70)은 이방성 에칭 공정이고, 따라서 건식 에칭을 사용하여 수행되고, 습식 에칭은 사용되지 않는다.
일부 실시예에 따르면, 등방성 에칭 공정(68)은 더미 게이트 전극을 제거하여 트렌치들(66)을 형성한다. 등방성 에칭 공정(68)은 (이전 단락들에서 논의된 바와 같은) 건식 에칭 또는 습식 에칭을 사용하여 수행될 수 있고, 해당 에칭 케미칼(가스 또는 용액)은 전술한 가스들 및 케미칼 용액들 중에서 선택될 수 있고, 재료들에 따라, 더미 게이트 전극(42)이 에칭되지만 스페이서 스파이크(43), 대체 게이트 스페이서들(64), 게이트 스페이서들(46), 더미 게이트 유전체(40), CESL(58), 및 ILD(60)가 에칭되지 않도록, 선택될 수 있다. 예를 들어, 스페이서 스파이크(43), 대체 게이트 스페이서들(64), 게이트 스페이서들(46), 더미 게이트 유전체(40), CESL(58), 및 ILD(60)에 대한 더미 게이트 전극(42)의 에칭 선택도는 40 보다 클 수 있고, 약 10 내지 약 500의 범위일 수 있다. 스페이서 스파이크(43)에 대한 더미 게이트 전극(42)의 높은 에칭 선택도의 이유는, 스페이서 스파이크(43)가 게이트 스페이서들(46)과 동일한 재료로 형성되어 게이트 스페이서들(46)이 등방성 에칭 공정(68)에서 손상되지 않을 것이라는 것 때문이다. 에칭 공정(68) 후에, 스페이서 스파이크(43)는 매달린 스파이크가 될 수 있다.
도 11a, 도 11b, 및 도 11c는 스페이서 스파이크(43)를 제거하기 위한 이방성 에칭 공정(70)을 도시한 것이다. 대체 게이트 스페이서들(64)은 에칭 마스크들로서 사용된다. 에칭 공정(70)은 이방성이므로, 스페이서 스파이크(43)와 동일한 재료로 형성된 게이트 스페이서들(46)은 대체 게이트 스페이서들(64)에 의해 에칭으로부터 보호된다. 일부 실시예에 따르면, 대체 게이트 스페이서들(64)의 에칭 레이트에 대한 스페이서 스파이크(43)의 에칭 레이트인 에칭 선택도는 5 보다 클 수 있고, 약 3 내지 약 100의 범위일 수 있다.
위에서 논의된 실시예들에서, 등방성 에칭(68) 및 이방성 에칭 공정(70)은 더미 게이트 전극(42) 및 스페이서 스파이크(43)를 제거하도록 수행된다. 대안적인 실시예들에 따르면, 건식 에칭 공정일 수 있는 제 1 등방성 에칭 공정(68)은 더미 게이트 전극(42)의 상단 부분을 제거하도록 수행되며, 에칭의 깊이는, 스페이서 스파이크(43)가 제 1 등방성 에칭 공정 후에 노출되도록, 선택된다. 노출된 스페이서 스파이크(43) 아래에는 더미 게이트 전극(42)의 일부 부분들이 남아 있을 수 있거나 남아 있지 않을 수 있다. 그 후 스페이서 스파이크(43)를 제거하도록 이방성 에칭 공정(70)이 수행된다. 이방성 에칭 공정(70) 이후에, 습식 에칭 공정일 수 있는 제 2 등방성 에칭 공정을 수행하여, 남아 있는 더미 게이트 전극(42) 및 선행하는 건식 에칭 공정들에서 형성된 임의의 부산물 폴리머를 제거할 수 있다.
다른 대안적인 실시예들에 따르면, 건식 등방성 에칭 공정(68)을 수행하여 더미 게이트 전극(42)을 완전히 제거하고, 이어서 건식 이방성 에칭 공정(70)을 수행하여 스페이서 스파이크(43)를 제거한다. 이들 실시예들에 따르면, 스페이서 스파이크(43)를 제거하기 위해 적어도 하나 또는 그 이상일 수 있는 이방성 에칭 공정이 사용된다. 예를 들어, 에칭은 복수의 (예를 들어, 2, 3, 4 또는 그 이상) 사이클들을 포함할 수 있으며, 각각의 사이클은 더 많은 더미 게이트 전극(42)을 제거하고 트렌치(66)를 이전 사이클보다 더 깊게 연장하기 위한 등방성 에칭 공정과, 이어서 선행하는 등방성 에칭 공정에서 노출된 스페이서 스파이크(들)(43)를 제거하기 위한 이방성 에칭 공정을 포함한다.
다음, 더미 게이트 유전체(40)가 제거되고, 결과적인 구조물이 도 12a 및 도 12b에 도시된다. 이 공정은 도 24에 도시된 공정 흐름(200)에서 공정(224)으로서 예시된다. 따라서, 돌출 핀들(36)이 노출된다.
도 13a 및 도 13b는 일부 실시예에 따른 계면 층(Interfacial Layer)(IL)(72), 하이-k 유전체 층(74), 및 게이트 전극(76)을 포함하는 대체 게이트 스택(78)의 형성을 도시한 것이다. 이 공정은 도 24에 도시된 공정 흐름(200)에서 공정(226)으로서 예시된다. IL(72)은 돌출 핀들(36)의 각각의 표면 층을 산화시키기 위한 열적 산화 공정 또는 화학적 산화 공정을 통해 형성된 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있다. 하이-k 유전체 층(74)은 하프늄 산화물, 란타늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 또는 실리콘 질화물 등과 같은 하이-k 유전체 재료를 포함할 수 있다. 하이-k 유전체 재료의 유전 상수(k-값)는 3.9보다 높고 약 7.0보다 높을 수 있다. 하이-k 유전체 층은 컨포멀 층으로서 형성된다. 본 개시 내용의 일부 실시예에 따르면, 하이-k 유전체 층(74)은 ALD 또는 CVD를 사용하여 형성된다.
게이트 전극(76)은 하이-k 유전체 층(74) 위에 형성된다. 게이트 전극(76)은 별도로 도시되지 않는 적층된 도전성 층들을 포함하지만, 적층된 도전성 층들은 서로 구별될 수 있다. 적층된 도전성 층들의 성막은 ALD 또는 CVD와 같은 컨포멀 성막 방법(들)을 사용하여 수행될 수 있다. 적층된 도전성 층들은 접착제 층 및 접착제 층 위의 하나 (또는 그 이상의) 일함수 층(work-function layer)을 포함할 수 있다. 접착제 층은 실리콘으로 도핑될 수 있거나 도핑되지 않을 수 있는 티타늄 질화물(TiN)로 형성될 수 있다. 일함수 층은 게이트의 일함수를 결정하며, 적어도 하나의 층 또는 상이한 재료들로 형성된 복수의 층들을 포함한다. 일함수 층의 재료는 각각의 FinFET가 n 타입 FinFET인지 p 타입 FinFET인지에 따라 선택된다. 예를 들어, FinFET가 n 타입 FinFET인 경우, 일함수 층은 TaN 층 및 TaN 층 위의 티타늄 알루미늄(TiAl) 층을 포함할 수 있다. FinFET가 p 타입 FinFET인 경우, 일함수 층은 TaN 층과 TaN 층 위의 TiN 층을 포함할 수 있다. 일함수 층(들)의 성막 후에, 다른 TiN 층일 수 있는 장벽 (글루(glue)) 층이 형성된다. 글루 층은 제거된 더미 게이트 스택들에 의해 남겨진 트렌치들을 완전히 충전할 수 있거나 그렇지 않을 수 있다. 텅스텐, 또는 코발트 등과 같은 충전 도전성 재료는 트렌치(66)가 완전히 충전되지 않은 경우 트렌치(66)를 완전히 충전하도록 성막될 수 있다.
도 14a 및 도 14b는 또한 일부 실시예에 따른 (자체 정렬된) 하드 마스크(80)의 형성을 도시한 것이다. 이 공정은 도 24에 도시된 공정 흐름(200)에서 공정(228)으로서 예시된다. 다른 실시예들에 따르면, 하드 마스크(80)가 형성되지 않으며, 따라서 대체 게이트 스택(78) 및 대체 게이트 스페이서(46)의 상단 표면들은 동일 평면 상에 있다. 하드 마스크(80)의 형성은, 게이트 스택들(78)을 리세싱하기 위한 에칭 공정을 수행하여 대체 게이트 스페이서들(64) 사이에 리세스를 형성하는 것, 리세스들을 유전체 재료로 충전하는 것, 및 CMP 공정 또는 기계적 연삭 공정과 같은 평탄화 공정을 수행하여 유전체 재료의 과잉 부분들을 제거하는 것을 포함할 수 있다. 하드 마스크(80)는 실리콘 질화물, 실리콘 옥시 질화물, 또는 실리콘 옥시-카보-질화물 등으로 형성될 수 있다. 다음, 유전체 에칭 정지 층(82), 유전체 층(84), 및 게이트 컨택 플러그(86)가 형성된다.
도 15는 소스/드레인 실리사이드 영역들(88) 및 소스/드레인 컨택 플러그들(90)을 포함하는 추가 피처들의 형성에 대한 사시도를 도시한 것이다. 하드 마스크들(80) 및 게이트 컨택 플러그들(86)이 또한 형성된다. 이 공정은 도 24에 도시된 공정 흐름(200)에서 공정(230)으로서 예시된다. 따라서, 트랜지스터(92)가 형성된다.
도 16 내지 도 23은 일부 실시예에 따른 대체 게이트 스페이서들(64)의 일부 세부 사항들을 도시한 것이다. 도 16 내지 도 23은 일부 실시예에 따라 도 14a에서 영역(91)의 세부 사항들을 도시한 것이다. 이들 도면의 상이한 실시예들은 적용 가능한 경우 임의의 조합으로 동일한 트랜지스터 내로 결합될 수 있다는 것이 이해된다. 예를 들어, 도 16에 도시된 다중 층 대체 게이트 스페이서(64)는 도 17에 도시된 다중 층 게이트 스페이서들(46)과 결합될 수 있고, 대체 게이트 스페이서(64)는 하부 게이트 스페이서들(46)보다 더 좁거나(도 18) 더 넓을 수(도 19) 있다. 또한, 대체 게이트 스페이서(64)와 게이트 스페이서들(46) 사이의 계면은 예시된 실시예들의 각각에서 게이트 스택(78)과 하드 마스크(80) 사이의 계면보다 (도시된 바와 같이) 높을 수 있거나, 동일한 높이에 있을 수 있거나, 낮을 수 있다.
도 16을 참조하면, 대체 게이트 스페이서(64)는 복수의 서브 층들(64-1, 64-2, 및 64-3)을 포함하고, 이웃하는 서브 층들은 상이한 재료들로 형성되고 및/또는 상이한 조성들(요소들의 상이한 원자 백분율들)을 갖는다. 일부 실시예에 따르면, 상단 서브 층(예를 들어, 층(64-3))은 게이트 스페이서(46)에 대해 높은 (및 가능하면 가장 높은) 에칭 선택도를 가질 수 있어서, 도 11c에 도시된 단계에서와 같은 스페이서 스파이크(43)의 제거에서 상단 서브 층은 효과적인 에칭 마스크로서 작용할 수 있다. 서브 층들에 대해 상이한 재료들을 채택하면 Cgc(게이트 대 채널 캐패시턴스) 조정 요구 사항과 같은 상이한 요구 사항들을 밸런싱하는 능력, 게이트와 소스/드레인 간의 누설을 감소시키는 능력, 및 에칭 마스크로서 작용하는 능력을 제공하게 된다. 예를 들어, 하부 서브 층들은 상부 층들보다 더 높은 누설 방지 능력을 갖도록 선택될 수 있는 반면, 상부 층들은 하부 층들보다 (스페이서 스파이크(43)의 에칭을 위한) 우수한 에칭 마스크들일 수 있다. 대체 게이트 스페이서(64)의 서브 층들의 총 수는 10보다 작은 임의의 수일 수 있다.
도 17은 게이트 스페이서(46)가 상이한 재료들로 형성된 다수의 층들을 포함하는 일 실시예를 도시한 것이다. 게이트 스페이서(46)의 서브 층들의 총 수는 2, 3, 또는 그 이상일 수 있다.
도 18은 대체 게이트 스페이서(64)의 폭(W1')이 게이트 스페이서(46)의 폭(W2)보다 작은 것을 도시한 것이다. 이것은 더미 게이트 스택을 제거하는 단계에 의해 유발될 수 있으며, 이러한 제거 단계 동안 등방성 에칭 공정(68)(도 10b 및 도 10c)은 대체 게이트 스페이서(64)를 게이트 스페이서(46)보다 많이 측방으로 에칭한다. 일부 실시예에 따르면, 비율 W1'/W2는 약 0.8보다 작거나, 또는 약 0.5보다 작을 수 있다. 폭(W1')은 또한 대체 게이트 스페이서(64)의 폭(W1)(도 9b)보다 작다.
도 19는 대체 게이트 스페이서(64)의 폭(W1')이 게이트 스페이서(46)의 폭(W2)보다 큰 것을 도시한 것이다. 이것은 더미 게이트 스택을 제거하는 단계에 의해 유발될 수 있으며, 이러한 제거 단계 동안 에칭 공정(68)(도 10b 및 도 10c)은 대체 게이트 스페이서(64)를 게이트 스페이서(46)보다 적게 측방으로 에칭한다. 일부 실시예에 따르면, 비율 W2/W1'는 약 0.8보다 작거나, 또는 약 0.5보다 작을 수 있다.
도 20은 대체 게이트 스페이서(64)의 상부 부분들이 각각의 하부 부분들보다 점점 더 좁아지는 것을 도시한 것이다. 이것은 더미 게이트 스택을 제거하는 단계에 의해 유발될 수 있고, 이러한 제거 단계 동안 대체 게이트 스페이서(64)는 손상(에칭)된다. 대체 게이트 스페이서(64)의 단면도는 일부 실시예에 따라 삼각형 형상을 가질 수 있다. 일부 실시예에 따르면, 경사 에지의 각도(α)는 약 30 도 내지 약 85 도의 범위이다.
도 21, 도 22, 및 도 23은 대체 게이트 스페이서(64)와 게이트 스페이서(46) 사이의 상이한 계면들(93)을 도시한 것이다. 이러한 계면들은 게이트 스페이서(46)의 리세싱에 의해 유발될 수 있고, 이에 따라, 게이트 스페이서(46)의 대응하는 상단 표면들은 상이한 형상들을 갖게 된다. 상이한 형상들을 갖는 계면들은 게이트 스페이서(46)의 재료, 또는 에칭 케미칼 등과 관련될 수 있다. 도 21은 곡선인 계면(93)을 도시하고, 실선은 대칭인 계면(93)을 나타내고, 파선은 비대칭인 계면(93)을 나타낸다. 도 22는 계면(93)이 직선이고 경사진 것을 도시한 것이다. 도 22는 계면(93)이 V 형상을 갖는 것을 도시한 것이다.
본 개시 내용의 실시예들은 몇몇 유리한 피처들을 갖는다. 게이트 스페이서들의 상단 부분을 오리지널 게이트 스페이서들의 하부 부분들과는 상이한 재료들을 가진 대체 게이트 스페이서들로 대체하면, 대체 게이트 스페이서들은 스페이서 스파이크들을 제거하기 위한 에칭 마스크로서 역할을 할 수 있고, 따라서 이방성 에칭 공정은 오리지널 게이트 스페이서들의 하부 부분들을 손상시키지 않고 스페이서 스파이크들 제거하도록 수행될 수 있다.
본 개시 내용의 일부 실시예에 따르면, 방법은 반도체 영역 상에 더미 게이트 전극을 형성하는 단계; 상기 더미 게이트 전극의 측벽 상에 제 1 게이트 스페이서를 형성하는 단계; 상기 제 1 게이트 스페이서의 상부 부분을 제거하여 리세스를 형성하는 단계 ― 상기 제 1 게이트 스페이서의 하부 부분은 잔존함 ―; 상기 리세스를 제 2 게이트 스페이서로 충전하는 단계; 상기 더미 게이트 전극을 제거하여 트렌치를 형성하는 단계; 및 상기 트렌치 내에 대체 게이트 스택을 형성하는 단계를 포함한다. 일 실시예에서, 상기 제 1 게이트 스페이서는 제 1 재료로 형성되고, 상기 제 2 게이트 스페이서는 상기 제 1 재료와는 상이한 제 2 재료로 형성된다. 일 실시예에서, 상기 제 1 게이트 스페이서를 형성하는 단계는 상기 더미 게이트 전극 내로 연장되는 스페이서 스파이크를 형성하며, 상기 방법은 노출된 상기 스페이서 스파이크와 함께 제 1 에칭 공정을 수행하여 상기 더미 게이트 전극의 적어도 일부를 제거하는 단계; 및 제 2 에칭 공정을 수행하여 상기 스페이서 스파이크를 제거하는 단계를 더 포함한다. 일 실시예에서, 상기 제 1 에칭 공정은 등방성이고, 상기 제 2 에칭 공정은 이방성이다. 일 실시예에서, 상기 제 2 에칭 공정은 상기 제 2 게이트 스페이서를 에칭 마스크로 사용하여 수행되고, 상기 제 1 게이트 스페이서는 상기 제 2 에칭 공정에 사용되는 에칭 케미칼에 응답하여 상기 제 2 게이트 스페이서보다 높은 에칭 레이트를 갖는다. 일 실시예에서, 상기 방법은 CESL을 성막하는 단계를 더 포함하며, 상기 더미 게이트 전극 및 상기 CESL은 상기 제 1 게이트 스페이서 및 상기 제 2 게이트 스페이서의 대향 측면들 상에 있고, 상기 제 1 게이트 스페이서 및 상기 제 2 게이트 스페이서와 접촉한다. 일 실시예에서, 상기 반도체 영역은 반도체 핀을 포함하고, 상기 리세스는 상기 반도체 핀의 상단 표면보다 높은 하단 표면을 갖는다. 일 실시예에서, 상기 반도체 영역은 반도체 핀을 포함하고, 상기 리세스는 상기 반도체 핀의 상단 표면보다 낮은 하단 표면을 갖는다.
본 개시 내용의 일부 실시예에 따르면, 디바이스는 반도체 영역; 상기 반도체 영역 위의 게이트 스택; 상기 게이트 스택의 측벽 상의 제 1 게이트 스페이서; 상기 제 1 게이트 스페이서의 적어도 일부와 중첩하는 제 2 게이트 스페이서 ― 상기 제 1 게이트 스페이서 및 상기 제 2 게이트 스페이서는 상이한 재료들로 형성됨 ―; 및 상기 제 1 게이트 스페이서 및 상기 제 2 게이트 스페이서 모두의 측벽들과 접촉하는 컨택 에칭 정지 층을 포함한다. 일 실시예에서, 상기 디바이스는 유전체 층을 더 포함하고, 상기 컨택 에칭 정지 층의 제 1 상단 표면 및 상기 제 2 게이트 스페이서의 제 2 상단 표면 모두는 상기 유전체 층의 하단 표면과 접촉한다. 일 실시예에서, 상기 제 1 게이트 스페이서의 제 1 에지는 상기 제 2 게이트 스페이서의 제 2 에지와 실질적으로 같은 높이이다. 일 실시예에서, 상기 제 1 게이트 스페이서는 상기 제 2 게이트 스페이서를 넘어 측방으로 연장된다. 일 실시예에서, 상기 제 2 게이트 스페이서는 상기 제 1 게이트 스페이서를 넘어 측방으로 연장된다. 일 실시예에서, 상기 반도체 영역은 반도체 핀을 포함하고, 상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서 간의 계면은 상기 반도체 핀의 상단 표면보다 높은 높이에 있다. 일 실시예에서, 상기 반도체 영역은 반도체 핀을 포함하고, 상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서 간의 계면은 상기 반도체 핀의 상단 표면과 동일한 높이에 있다. 일 실시예에서, 상기 제 2 게이트 스페이서는 복수의 서브 층들을 포함하고, 상기 복수의 서브 층들 중 상부 서브 층은 상기 복수의 서브 층들 중 각각의 하부 서브 층과 중첩한다.
본 개시 내용의 일부 실시예에 따르면, 디바이스는 반도체 핀; 상기 반도체 핀의 상단 표면 및 측벽들 상의 게이트 스택; 상기 게이트 스택 위의 유전체 하드 마스크; 상기 게이트 스택의 제 2 측벽과 접촉하는 제 1 측벽을 포함하는 제 1 게이트 스페이서; 상기 제 1 게이트 스페이서 위의 제 2 게이트 스페이서 ― 상기 제 2 게이트 스페이서는 상기 유전체 하드 마스크의 제 4 측벽과 접촉하는 제 3 측벽을 포함하고, 상기 제 2 게이트 스페이서 및 상기 제 1 게이트 스페이서는 구별 가능한 계면을 형성함 ―; 상기 게이트 스택의 측면 상의 소스/드레인 영역; 및 상기 소스/드레인 영역 위의 일부를 포함하는 컨택 에칭 정지 층을 포함하고, 상기 컨택 에칭 정지 층은 상기 게이트 스택과 상기 유전체 하드 마스크와는, 상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서의 반대 측 상에 존재한다. 일 실시예에서, 상기 게이트 스택은 최상단 표면을 가지며, 상기 제 2 게이트 스페이서의 전체가 상기 최상단 표면보다 높다. 일 실시예에서, 상기 제 2 게이트 스페이서의 적어도 일부는 상기 제 1 게이트 스페이서의 전체보다 높다. 일 실시예에서, 상기 제 1 측벽은 상기 제 3 측벽과 같은 높이이다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예의 특징들을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 디자인하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1. 방법으로서,
반도체 영역 상에 더미 게이트 전극을 형성하는 단계;
상기 더미 게이트 전극의 측벽 상에 제 1 게이트 스페이서를 형성하는 단계;
상기 제 1 게이트 스페이서의 상부 부분을 제거하여 리세스를 형성하는 단계 ― 상기 제 1 게이트 스페이서의 하부 부분은 잔존함 ―;
상기 리세스를 제 2 게이트 스페이서로 충전하는 단계;
상기 더미 게이트 전극을 제거하여 트렌치를 형성하는 단계; 및
상기 트렌치 내에 대체 게이트 스택을 형성하는 단계
를 포함하는 방법.
실시예 2, 실시예 1에 있어서,
상기 제 1 게이트 스페이서는 제 1 재료로 형성되고,
상기 제 2 게이트 스페이서는 상기 제 1 재료와는 상이한 제 2 재료로 형성된 것인 방법.
실시예 3. 실시예 1에 있어서,
상기 제 1 게이트 스페이서를 형성하는 단계는 상기 더미 게이트 전극 내로 연장되는 스페이서 스파이크가 형성되는 것을 초래시키며,
상기 방법은,
상기 스페이서 스파이크가 노출되도록, 제 1 에칭 공정을 수행하여 상기 더미 게이트 전극의 적어도 일부를 제거하는 단계; 및
제 2 에칭 공정을 수행하여 상기 스페이서 스파이크를 제거하는 단계
를 더 포함한 것인 방법.
실시예 4. 실시예 3에 있어서,
상기 제 1 에칭 공정은 등방성이고,
상기 제 2 에칭 공정은 이방성인 것인 방법.
실시예 5. 실시예 3에 있어서,
상기 제 2 에칭 공정은 상기 제 2 게이트 스페이서를 에칭 마스크로서 사용하여 수행되고,
상기 제 1 게이트 스페이서는 상기 제 2 에칭 공정에 사용되는 에칭 케미칼에 응답하여 상기 제 2 게이트 스페이서보다 더 높은 에칭 레이트를 갖는 것인 방법.
실시예 6. 실시예 1에 있어서,
컨택 에칭 정지 층(contact etch stop layer; CESL)을 성막하는 단계
를 더 포함하며,
상기 더미 게이트 전극 및 상기 CESL은, 상기 제 1 게이트 스페이서 및 상기 제 2 게이트 스페이서의 대향 측들 상에 있고, 상기 제 1 게이트 스페이서 및 상기 제 2 게이트 스페이서와 접촉해 있는 것인 방법.
실시예 7. 실시예 1에 있어서,
상기 반도체 영역은 반도체 핀을 포함하고,
상기 리세스는 상기 반도체 핀의 상단 표면보다 더 높은 하단 표면을 갖는 것인 방법.
실시예 8. 실시예 1에 있어서,
상기 반도체 영역은 반도체 핀을 포함하고,
상기 리세스는 상기 반도체 핀의 상단 표면보다 더 낮은 하단 표면을 갖는 것인 방법.
실시예 9. 디바이스로서,
반도체 영역;
상기 반도체 영역 위의 게이트 스택;
상기 게이트 스택의 측벽 상의 제 1 게이트 스페이서;
상기 제 1 게이트 스페이서의 적어도 일부와 중첩하는 제 2 게이트 스페이서 ― 상기 제 1 게이트 스페이서 및 상기 제 2 게이트 스페이서는 상이한 재료들로 형성됨 ―; 및
상기 제 1 게이트 스페이서 및 상기 제 2 게이트 스페이서 둘 다의 측벽들과 접촉하는 컨택 에칭 정지 층
을 포함하는 디바이스.
실시예 10. 실시예 9에 있어서,
유전체 층
을 더 포함하고,
상기 컨택 에칭 정지 층의 제 1 상단 표면 및 상기 제 2 게이트 스페이서의 제 2 상단 표면 둘 다는 상기 유전체 층의 하단 표면과 접촉해 있는 것인 디바이스.
실시예 11. 실시예 9에 있어서,
상기 제 1 게이트 스페이서의 제 1 에지는 상기 제 2 게이트 스페이서의 제 2 에지와 실질적으로 동일 평면에 있는 것인 디바이스.
실시예 12. 실시예 9에 있어서,
상기 제 1 게이트 스페이서는 상기 제 2 게이트 스페이서를 넘어 측방으로 연장된 것인 디바이스.
실시예 13. 실시예 9에 있어서,
상기 제 2 게이트 스페이서는 상기 제 1 게이트 스페이서를 넘어 측방으로 연장된 것인 디바이스.
실시예 14. 실시예 9에 있어서,
상기 반도체 영역은 반도체 핀을 포함하고,
상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서 간의 계면은 상기 반도체 핀의 상단 표면보다 더 높은 높이에 있는 것인 디바이스.
실시예 15. 실시예 9에 있어서,
상기 반도체 영역은 반도체 핀을 포함하고,
상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서 간의 계면은 상기 반도체 핀의 상단 표면과 높이가 같은 것인 디바이스.
실시예 16. 실시예 9에 있어서,
상기 제 2 게이트 스페이서는 복수의 서브 층들을 포함하고,
상기 복수의 서브 층들 중 상부 서브 층들은 상기 복수의 서브 층들 중 각각의 하부 서브 층들과 중첩하는 것인 디바이스.
실시예 17. 디바이스로서,
반도체 핀;
상기 반도체 핀의 상단 표면 및 측벽들 상의 게이트 스택;
상기 게이트 스택 위의 유전체 하드 마스크;
상기 게이트 스택의 제 2 측벽과 접촉하는 제 1 측벽을 포함하는 제 1 게이트 스페이서;
상기 제 1 게이트 스페이서 위의 제 2 게이트 스페이서 ― 상기 제 2 게이트 스페이서는 상기 유전체 하드 마스크의 제 4 측벽과 접촉하는 제 3 측벽을 포함하고, 상기 제 2 게이트 스페이서 및 상기 제 1 게이트 스페이서는 구별 가능한 계면을 형성함 ―;
상기 게이트 스택의 측면 상의 소스/드레인 영역; 및
상기 소스/드레인 영역 위의 일부를 포함하는 컨택 에칭 정지 층
을 포함하고,
상기 컨택 에칭 정지 층은 상기 게이트 스택과 상기 유전체 하드 마스크와는, 상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서의 반대 측 상에 존재하는 것인 디바이스.
실시예 18. 실시예 17에 있어서,
상기 게이트 스택은 최상단 표면을 가지며,
상기 제 2 게이트 스페이서 전체는 상기 최상단 표면보다 더 높이 있는 것인 디바이스.
실시예 19. 실시예 17에 있어서,
상기 제 2 게이트 스페이서의 적어도 일부는 상기 제 1 게이트 스페이서 전체보다 더 높이 있는 것인 디바이스.
실시예 20. 실시예 17에 있어서,
상기 제 1 측벽은 상기 제 3 측벽과 동일 평면 상에 있는 것인 디바이스.

Claims (10)

  1. 방법으로서,
    반도체 영역 상에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택의 측벽 상에 제 1 게이트 스페이서를 형성하는 단계;
    컨택 에칭 정지 층을 형성하는 단계 - 상기 제 1 게이트 스페이서 및 상기 컨택 에칭 정지 층은 서로 접촉하여 계면을 형성함 -;
    상기 제 1 게이트 스페이서의 상부 부분을 제거하여 상기 더미 게이트 스택 및 상기 컨택 에칭 정지 층 사이에 리세스를 형성하는 단계 ― 상기 리세스는 상기 컨택 에칭 정지 층의 상단 가장자리로부터 상기 반도체 영역을 향해 아래쪽으로 연장되고, 상기 제 1 게이트 스페이서의 하부 부분은 잔존함 ―;
    상기 리세스를 제 2 게이트 스페이서로 충전하는 단계;
    상기 더미 게이트 스택을 제거하여 트렌치를 형성하는 단계; 및
    상기 트렌치 내에 대체 게이트 스택을 형성하는 단계
    를 포함하는 방법.
  2. 디바이스로서,
    반도체 영역;
    상기 반도체 영역 위의 게이트 스택;
    상기 게이트 스택의 측벽 상의 제 1 게이트 스페이서;
    상기 제 1 게이트 스페이서의 적어도 일부와 중첩하는 제 2 게이트 스페이서 ― 상기 제 1 게이트 스페이서 및 상기 제 2 게이트 스페이서는 상이한 재료들로 형성됨 ―; 및
    상기 제 1 게이트 스페이서 및 상기 제 2 게이트 스페이서 둘 다의 측벽들과 접촉하는 컨택 에칭 정지 층
    을 포함하고,
    상기 제 2 게이트 스페이서는 복수의 서브 층들을 포함하고,
    상기 복수의 서브 층들 중 상부 서브 층들은 상기 복수의 서브 층들 중 각각의 하부 서브 층들과 중첩하는 것인 디바이스.
  3. 제2항에 있어서,
    유전체 층
    을 더 포함하고,
    상기 컨택 에칭 정지 층의 제 1 상단 표면 및 상기 제 2 게이트 스페이서의 제 2 상단 표면 둘 다는 상기 유전체 층의 하단 표면과 접촉해 있는 것인 디바이스.
  4. 제2항에 있어서,
    상기 제 1 게이트 스페이서의 제 1 에지는 상기 제 2 게이트 스페이서의 제 2 에지와 동일 평면에 있는 것인 디바이스.
  5. 제2항에 있어서,
    상기 제 1 게이트 스페이서는 상기 제 2 게이트 스페이서를 넘어 측방으로 연장된 것인 디바이스.
  6. 제2항에 있어서,
    상기 제 2 게이트 스페이서는 상기 제 1 게이트 스페이서를 넘어 측방으로 연장된 것인 디바이스.
  7. 제2항에 있어서,
    상기 반도체 영역은 반도체 핀을 포함하고,
    상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서 간의 계면은 상기 반도체 핀의 상단 표면보다 더 높은 높이에 있는 것인 디바이스.
  8. 제2항에 있어서,
    상기 반도체 영역은 반도체 핀을 포함하고,
    상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서 간의 계면은 상기 반도체 핀의 상단 표면과 높이가 같은 것인 디바이스.
  9. 디바이스로서,
    반도체 핀;
    상기 반도체 핀의 상단 표면 및 측벽들 상의 게이트 스택;
    상기 게이트 스택 위의 유전체 하드 마스크;
    상기 게이트 스택의 제 2 측벽과 접촉하는 제 1 측벽을 포함하는 제 1 게이트 스페이서;
    상기 제 1 게이트 스페이서 위의 제 2 게이트 스페이서 ― 상기 제 2 게이트 스페이서는 상기 유전체 하드 마스크의 제 4 측벽과 접촉하는 제 3 측벽을 포함하고, 상기 제 2 게이트 스페이서 및 상기 제 1 게이트 스페이서는 구별 가능한 계면을 형성함 ―;
    상기 게이트 스택의 측면 상의 소스/드레인 영역; 및
    상기 소스/드레인 영역 위의 일부를 포함하는 컨택 에칭 정지 층 - 상기 컨택 에칭 정지 층은 상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서의 일측 상에 있고, 상기 일측은 상기 게이트 스택과 상기 유전체 하드 마스크와는 반대 측 상에 존재함 -
    을 포함하고,
    상기 제 2 게이트 스페이서는 복수의 서브 층들을 포함하고,
    상기 복수의 서브 층들 중 상부 서브 층들은 상기 복수의 서브 층들 중 각각의 하부 서브 층들과 중첩하는 것인 디바이스.
  10. 제9항에 있어서,
    상기 게이트 스택은 최상단 표면을 가지며,
    상기 제 2 게이트 스페이서 전체는 상기 최상단 표면보다 더 높이 있는 것인 디바이스.
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