DE102017127542A1 - Struktur und verfahren für einen gate-isolierstecker - Google Patents

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Abstract

Ein Verfahren zum Bilden eines Gate-Isoliersteckers für FinFETs umfasst: Bilden eines länglichen Gates, Bilden erster und zweiter Abstandshalter in Kontakt mit ersten und zweiten Seitenwänden des länglichen Gates, Trennen des länglichen Gates in erste und zweite Gate-Abschnitte mittels erster und zweiter Ätzschritte, und Bilden eines Gate-Isoliersteckers zwischen den ersten und zweiten Gate-Abschnitten, wobei eine Länge des Gate-Isoliersteckers größer ist als eine Länge eines der ersten oder zweiten Gate-Abschnitte.

Description

  • HINTERGRUND
  • Metall-Oxid-Halbleiter (MOS)-Vorrichtungen sind die grundlegenden Bauelemente integrierter Schaltkreise. Eine MOS-Vorrichtung des Standes der Technik hat in der Regel eine Gate-Elektrode, die aus Polysilizium besteht, das mittels Dotieroperationen wie zum Beispiel Ionenimplantierung oder thermischer Diffundierung mit Störatomen vom p-Typ oder vom n-Typ dotiert wurde. Die Austrittsarbeit der Gate-Elektrode kann auf die Bandkante von Silizium justiert werden. Für eine n-Typ-Metall-Oxid-Halbleiter (NMOS)-Vorrichtung kann die Austrittsarbeit auf nahe an das Leitungsband von Silizium heran justiert werden. Für eine P-Typ-Metall-Oxid-Halbleiter (PMOS)-Vorrichtung kann die Austrittsarbeit auf nahe an das Valenzband von Silizium heran justiert werden. Das Justieren der Austrittsarbeit der Polysilizium-Gate-Elektrode kann durch Auswählen zweckmäßiger Störatome erreicht werden.
  • MOS-Vorrichtungen mit Gate-Elektroden aus Polysilizium besitzen einen Trägerverarmungseffekt, der auch als ein Polyverarmungseffekt bekannt ist. Der Polyverarmungseffekt tritt ein, wenn die angelegten elektrischen Felder Träger aus Gate-Region in der Nähe der Gate-Dielektrika herausdrängen, wodurch Verarmungsschichten entstehen. In einer n-dotierten Polysiliziumschicht enthält die Verarmungsschicht ionisierte nicht-mobile Donatorstellen, wobei die Verarmungsschicht in einer p-dotierten Polysiliziumschicht ionisierte nicht-mobile Akzeptorstellen enthält. Der Verarmungseffekt führt zu einer Erhöhung der effektiven Dicke der Gate-Dielektrika, wodurch es schwieriger wird, eine Invertierungsschicht an der Oberfläche des Halbleiters zu erzeugen.
  • Das Polyverarmungsproblem kann durch das Bilden von Metall-Gate-Elektroden oder Metallsilicid-Gate-Elektroden gelöst werden, wobei die metallischen Gates, die in NMOS-Vorrichtungen und PMOS-Vorrichtungen verwendet werden, auch Bandkanten-Austrittsarbeiten haben können. Da NMOS-Vorrichtungen und PMOS-Vorrichtungen unterschiedliche Anforderungen hinsichtlich der Austrittsarbeiten haben, werden Dual-Gate-CMOS-Vorrichtungen verwendet.
  • Bei der Bildung der Metall-Gate-Elektroden wird zuerst ein langes Dummy-Gate gebildet, das dann geätzt wird, so dass die Abschnitte des langen Dummy-Gates voneinander getrennt sind. Ein dielektrisches Material wird dann in die Öffnung gefüllt, die durch den geätzten Abschnitt des langen Dummy-Gates belassen wird. Das dielektrische Material wird dann poliert, wodurch ein Abschnitt des dielektrischen Materials zwischen den verbliebenen Abschnitten der Dummy-Gate zurückbleibt. Die getrennten Abschnitte des Dummy-Gates werden dann durch Metall-Gates ersetzt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.
    • 1A bis 6D veranschaulichen Querschnittsansichten, Draufsichten und perspektivische Ansichten von Zwischenstufen bei der Bildung von Rippen-Feldeffekttransistoren (FinFETs) und eines Gate-Isoliersteckers gemäß einigen Ausführungsformen.
    • 7A und 8 veranschaulichen Prozessabläufe zum Bilden des Gate-Isoliersteckers gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Eine Gate-Isolierungsstruktur und das Verfahren zum Bilden derselben werden gemäß verschiedenen beispielhaften Ausführungsformen bereitgestellt. Die Zwischenstufen des Bildens der Gate-Isolierungsstruktur werden gemäß einigen Ausführungsformen veranschaulicht. Einige Variationen einiger Ausführungsformen werden besprochen. In all den verschiedenen Ansichten und illustrativen Ausführungsformen werden gleiche Bezugszahlen zum Bezeichnen gleicher Elemente verwendet.
  • 1A bis 6D veranschaulichen die Querschnittsansichten, die Draufsichten und die perspektivischen Ansichten von Zwischenstufen bei der Bildung von Rippen-Feldeffekttransistoren und einer Gate-Isolierungsstruktur gemäß einigen Ausführungsformen. Die in den 1A bis 6D gezeigten Zwischenstufen sind auch schematisch in den Prozessabläufen veranschaulicht, die in den 7A bis 7D und in 8 gezeigt sind.
  • 1A veranschaulicht die anfänglichen Schritte und die resultierende Struktur gemäß einigen Ausführungsformen. Das Substrat 20, das ein Abschnitt des Halbleiterwafers 2 ist, wird bereitgestellt. Das Substrat 20 kann ein Halbleitersubstrat wie zum Beispiel ein Siliziumsubstrat sein, und es können auch andere Materialien wie zum Beispiel Silizium-Germanium, Silizium-Kohlenstoff und dergleichen verwendet werden. Das Substrat 20 kann außerdem ein Volumenhalbleitersubstrat oder ein Silizium-auf-Isolator-Substrat sein.
  • Isolierungsregionen 22 werden in einer Ausführungsform so ausgebildet, dass sie sich in das Substrat 20 hinein erstrecken, obgleich dies nicht der Fall zu sein braucht, wenn andere Verfahren bei der Fertigung von Halbleiterrippen 24 verwendet werden. Die Isolierungsregionen 22 können zum Beispiel Flachgrabenisolierung (Shallow Trench Isolation, STI)-Regionen sein. Die Bildung der STI-Regionen 22 kann das Ätzen des Halbleitersubstrats 20, um (nicht gezeigte) Gräben zu bilden, und das Füllen der Gräben mit einem dielektrischen Material zum Bilden der STI-Regionen 22 enthalten. Die STI-Regionen 22 können aus Siliziumoxid gebildet werden, obgleich auch andere dielektrische Materialien wie zum Beispielnitride verwendet werden können.
  • Halbleiterrippen 24 stehen aus den Oberseiten der STI-Region 22 heraus und überlappen die darunter liegenden Halbleiterstreifen, die Abschnitte des Halbleitersubstrats 20 zwischen den STI-Regionen 22 sind. Die Bildung von Halbleiterrippen 24 kann enthalten, STI-Regionen 22 so auszubilden, dass ihre Oberseiten auf gleicher Höhe mit den Oberseiten der Halbleiterrippen 24 liegen, und STI-Regionen 22 auszusparen. Die Abschnitte von Halbleitermaterial zwischen den entfernten Abschnitten der STI-Regionen 22 werden somit zu Halbleiterrippen 24. Halbleiterrippen 24 und einige oder im Wesentlichen alle Halbleiterstreifen können aus Silizium oder anderen Silizium-haltigen Verbindungen gebildet werden, einschließlich beispielsweise Silizium-Kohlenstoff, Silizium-Germanium oder dergleichen.
  • Ein Dummy-Gate-Stapel 32 wird über den STI-Regionen 22 und Halbleiterrippen 24 gebildet. Der jeweilige Schritt ist in dem in 8 gezeigten Prozessablauf 200 als Schritt 202 veranschaulicht. Der Dummy-Gate-Stapel 32 enthält ein Gate-Dielektrikum 26 und eine Dummy-Gate-Elektrode 28 über dem Gate-Dielektrikum 26. Die Abschnitte des Gate-Dielektrikums 26 unter der Dummy-Gate-Elektrode 28 können in später Schritten entfernt werden, und folglich ist das Gate-Dielektrikum 26 gemäß diesen Ausführungsformen ein Dummy-Gate-Dielektrikum. Die Abschnitte des Gate-Dielektrikums 26 unter der Dummy-Gate-Elektrode 28 können gemäß einigen Ausführungsformen auch in der endgültigen Vorrichtung verbleiben, und folglich fungiert das Gate-Dielektrikum 26 als die Gate-Dielektrika der resultierenden FinFETs. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält das Gate-Dielektrikum 26 Siliziumoxid. Gemäß alternativen Ausführungsformen können auch andere Materialien wie zum Beispiel Siliziumnitrid, Siliziumcarbid oder dergleichen verwendet werden, um das Gate-Dielektrikum 26 zu bilden. Das Gate-Dielektrikum 26 kann durch Oxidieren der Halbleiterrippen 24 gebildet werden, und folglich wird das Gate-Dielektrikum 26 konformal auf den Halbleiterrippen 24 gebildet, wie in 1A gezeigt. Gemäß alternativen Ausführungsformen wird das Gate-Dielektrikum 26 durch Abscheiden gebildet und enthält folglich horizontale Abschnitte auf den Oberseiten der STI-Regionen 22 zusätzlich zu den veranschaulichten Abschnitten. Die jeweiligen horizontalen Abschnitte des Gate-Dielektrikums 26 sind mittels Strichlinien veranschaulicht.
  • Die Dummy-Gate-Elektrode 28 kann Polysilizium enthalten. Gemäß einigen Ausführungsformen enthält der Dummy-Gate-Stapel 32 des Weiteren eine Hartmaske 30 über der Dummy-Gate-Elektrode 28. Die Hartmaske 30 kann zum Beispiel aus Siliziumnitrid gebildet werden, obgleich auch andere Materialien wie zum Beispiel Siliziumcarbid, Siliziumoxynitrid oder dergleichen verwendet werden können. Gemäß alternativen Ausführungsformen wird die Hartmaske 30 nicht ausgebildet. Dementsprechend ist die Hartmaske 30 in 1A mittels einer Strichlinie veranschaulicht.
  • Wie in 1A gezeigt, überkreuzt der Dummy-Gate-Stapel 32 mehrere Halbleiterrippen 24. 1B veranschaulicht eine Draufsicht des Dummy-Gate-Stapels 32 gemäß einigen Ausführungsformen, wobei die in 1A gezeigte Querschnittsansicht aus der Ebene erhalten wird, welche die Linie 1A-1A in 1B enthält, von der im Weiteren gesagt wird, dass sie in der Richtung des Gates verläuft. Es versteht sich, dass zwar die 1A und 1B im Interesse der einfacheren Veranschaulichung zeigen, dass der Dummy-Gate-Stapel 32 zwei Halbleiterrippen 24 überkreuzt, doch kann der Dummy-Gate-Stapel 32 auch drei, vier oder jede größere Anzahl von Halbleiterrippen überkreuzen (und sich an ihren Seitenwänden erstrecken).
  • Wie in 1B zu sehen, wird ein Gate-Abstandshalter 34 an den Seitenwänden des Dummy-Gate-Stapels 32 gebildet. Der Gate-Abstandshalter 34 kann einen Ring bilden, der den Dummy-Gate-Stapel 32 umfängt. Der Gate-Abstandshalter 34 kann aus Oxiden, Nitriden, Oxynitriden, Carbiden oder dergleichen gebildet werden. Insbesondere kann der Abstandshalter 34 in Ausführungsformen aus SiN, SioN, SioCN, SiC oder SiOC oder sonstigen derartigen Materialien gebildet werden. Der Abstandshalter 34 haben eine Dicke von etwa 5 bis 500 Ångström kann. Gemäß einigen beispielhaften Ausführungsformen enthält der Gate-Abstandshalter 34 eine Siliziumoxidschicht und eine Siliziumnitridschicht über der Siliziumoxidschicht, wobei die Siliziumoxidschicht in einer Querschnittsansicht eine L-Form haben kann, wobei sich die Siliziumnitridschicht auf dem horizontalen Schenkel der Siliziumnitridschicht befindet.
  • Wie des Weiteren in 1B zu sehen, umgibt ein Zwischenschichtdielektrikum (Inter-Layer Dielectric, ILD) 36 den Dummy-Gate-Stapel 32 und den Gate-Abstandshalter 34. Außerdem ist in 1B eine Vorrichtungsfläche 48 veranschaulicht, die allgemein dem Bereich einer strukturierten Hartmaske 30 entspricht, wie weiter unten noch näher beschrieben wird, die Gate-Abstandshalter-Abschnitte 34A und 34B enthält.
  • 1C veranschaulicht eine Querschnittsansicht der in 1B gezeigten Struktur, wobei die Querschnittsansicht aus der Ebene erhalten wird, die die Linie 1C-1C in 1B enthält, von der im Weiteren gesagt wird, dass sie quer zur Gate-Richtung verläuft. Die Oberseite des ILD 36 verläuft koplanar zur Oberseite des Dummy-Gate-Stapels 32 und der Oberseite des Gate-Abstandshalters 34. Das ILD 36 kann als eine Deckschicht bis auf eine Höhe ausgebildet werden, die höher liegt als die Oberseite des Dummy-Gate-Stapels 32, gefolgt von einer Planarisierung (wie zum Beispiel einem chemisch-mechanischen Polieren (CMP)), um überschüssige Abschnitte der ILD 36 zu entfernen, wobei die überschüssigen Abschnitte höher liegen als die Oberseiten des Dummy-Gate-Stapels 32 und des Gate-Abstandshalters 34. Das ILD 36 kann ein fließfähiges Oxid umfassen, das beispielsweise unter Verwendung eines fließfähigen chemischen Aufdampfens (FCVD) ausgebildet wird. Das ILD 36 kann außerdem ein Spin-on-Glas sein, das mittels einer Aufschleuderbeschichtung ausgebildet wird. Das ILD 36 kann außerdem aus Phospho-Silikatglas (PSG), Bor-Silikatglas (BSG), Bor-dotiertem Phospho-Silikatglas (BPSG), Tetraethylorthosilikat (TEOS)-Oxid, TiN, SiOC oder einem anderen porenfreien dielektrischen Material mit niedrigem k-Wert gebildet werden.
  • Gemäß einigen Ausführungsformen werden, wie in 1C gezeigt, Source- und Drain-Regionen (im Weiteren als Source/Drain-Regionen bezeichnet) 38 in den gegenüberliegenden Endabschnitten von Halbleiterrippen 24 ausgebildet, die nicht durch den Dummy-Gate-Stapel 32 bedeckt sind. Source/Drain-Regionen 38 können durch Implantieren der Endabschnitte von Halbleiterrippen 24 oder durch Aussparen der Endabschnitte von Halbleiterrippen 24, um Aussparungen zu bilden, gebildet werden gefolgt von erneutem Züchten von Source/Drain-Regionen in den Aussparungen. Source/Drain-Silicidregionen 40 können auf den Oberflächen der Source/Drain-Regionen 38 gebildet werden. Source/Drain-Kontaktstecker 42 können so ausgebildet werden, dass sie sich in das ILD 36 erstrecken, um elektrisch mit Source/Drain-Regionen 38 verbunden zu werden. Source/Drain-Kontaktstecker 42 können aus Wolfram oder sonstigen leitfähigen Materialien/Metallen gebildet werden. Gemäß alternativen Ausführungsformen werden Source/Drain-Silicidregionen 40 und Kontaktstecker 42 nicht auf dieser Stufe ausgebildet, sondern werden in späteren Stufen ausgebildet. Gleichermaßen können Source/Drain-Kontaktstecker 42 auch entweder in den anfänglichen Schritten oder in später Stufen ausgebildet werden, weshalb die Source/Drain-Kontaktstecker 42 mittels Strichlinien gezeigt sind.
  • 1C veranschaulicht außerdem einen Vorrichtungsabschnitt 50, der in einem relevanten Teil einen Abschnitt der ILD-Schicht 36, der Gate-Abstandshalter 34 und des Dummy-Gate-Stapels 32 enthält. 1A bis 1C zeigen somit drei verschiedene Ansichten einer Vorrichtung in Vorbereitung auf das Bilden eines Gate-Isoliersteckers gemäß Ausführungsformen. Insbesondere veranschaulichen die 1A bis 1C Details, einschließlich einzelner Strukturelemente zwischen den in 8 gezeigten Prozessschritten 202 und 204. 1B zeigt die Draufsicht des Dummy-Gate-Stapels 32 mit zugehörigen Gate-Abstandshaltern 34A und 34B, einschließlich der Vorrichtungsfläche 48. 1A zeigt eine Querschnittsansicht der Vorrichtung quer zur Gate-Richtung des Dummy-Gate-Stapels 32, der optionalen Hartmaske 30, der Halbleiterrippen 24 und der Isolierungsregion 22. 1C zeigt eine Querschnittsansicht der Vorrichtung quer zur Gate-Richtung, die die Isolierungsregion 22, die getrennte Zwischenschichtdielektrikumschicht 36, die Abstandshalter 34A und 34B, den Dummy-Gate-Stapel 32 und die optionale Hartmaske 30 veranschaulicht.
  • Wie in 2A zu sehen, wird die Hartmaske 30 strukturiert. 2B veranschaulicht eine Draufsicht der in 2A gezeigten Struktur. Wie in 2B gezeigt, bedeckt die Hartmaske 30 die Endabschnitte des Dummy-Gate-Stapels 32, während ein Mittelabschnitt des Dummy-Gate-Stapels 32 unbedeckt bleibt. Der Dummy-Gate-Stapel 32 wird dann durch die Öffnung in der Hartmaske 30 geätzt. Der jeweilige Schritt ist in dem in 8 gezeigten Prozessablauf als Schritt 204 veranschaulicht. Infolge dessen wird, wie in den 2A und 2B gezeigt, ein Mittelabschnitt des Dummy-Gate-Stapels 32 entfernt. Der lange Dummy-Gate-Stapel 32 wird somit gemäß einigen beispielhaften Ausführungsformen in zwei diskrete Abschnitte geschnitten, die voneinander getrennt sind. Die verbliebenen Abschnitte werden als Dummy-Gate-Stapel 32A und 32B bezeichnet. In den Ausführungsformen, wo der Dummy-Gate-Stapel 32 in 1B drei, vier oder mehr Halbleiterrippen 24 überkreuzt, kann der Dummy-Gate-Stapel 32 in drei, vier oder mehr diskrete Abschnitte geschnitten werden. Des Weiteren kann jeder diskrete Abschnitt des Dummy-Datum Stapels 32 eine, zwei oder mehr Halbleiterrippen 24 überkreuzen, um Einrippen-FinFETs oder Mehrrippen-FinFETs zu bilden.
  • Als ein Ergebnis des Ätzens des Dummy-Gate-Stapels 32 wird die Öffnung 46 zwischen den Dummy-Gate-Stapeln 32A und 32B gebildet. Des Weiteren wird die Öffnung 46 zwischen Gate-Abstandshalterabschnitten 34A und 34B gebildet, die die parallelen gegenüberliegenden Abschnitte des Gate-Abstandshalters 34 sind. Jeder der Gate-Abstandshalterabschnitte 34A und 34B hat eine Seitenwand, die zu der Öffnung 46 hin frei liegt. Wie in 2A gezeigt, wenn das Dummy-Gate-Dielektrikum 26 den horizontalen Abschnitt hat, der durch eine Strichlinie gezeigt ist, kann der freigelegte horizontale Abschnitt zu der Öffnung 46 hin freigelegt werden. Des Weiteren kann der freigelegte horizontale Abschnitt des Gate-Dielektrikums 26 während des Ätzens des Dummy-Gate-Stapels 32 entfernt werden oder kann während des Ätzens des Dummy-Gate-Stapels 32 verbleiben (und ausgedünnt werden).
  • 2A bis 2C zeigen somit drei Ansichten der Vorrichtung während eines ersten Ätzschritts zum Bilden eines Gate-Isoliersteckers gemäß Ausführungsformen. Wie zuvor mit Bezug auf die 1A bis 1C besprochen, veranschaulicht 2B eine Draufsicht desselben Vorrichtungsabschnitts nach dem ersten Ätzschritt, der weiter unten ausführlich besprochen wird, wobei eine Querschnittsansicht des in 2A gezeigten Vorrichtungsabschnitts aus der Ebene erhalten wird, die die Linie 2A-2A in 2B enthält, von der zuvor gesagt wurde, dass sie in der Richtung des Gates verläuft, und wobei 2C eine Querschnittsansicht des Vorrichtungsabschnitts veranschaulicht, die aus der Ebene erhalten wird, die die Linie 2C-2C in 2B enthält, von der zuvor gesagt wurde, dass sie quer zur Gate-Richtung verläuft. „X“-, „Y“- und „Z“-Achsen sind in den 2A, 2B und 2C gezeigt, wobei die Achse, die sich aus der Oberfläche der Zeichnung heraus erstreckt, als eine Strichlinie gezeigt ist.
  • Insbesondere veranschaulichen die 2A bis 2C die Vorrichtung während eines ersten Ätzschrittabschnitts des in 8 gezeigten Prozessschrittes 204. 2B zeigt die Draufsicht des Dummy-Gate-Stapels 32, der durch einen ersten Ätzschritt unter Verwendung der Hartmaske (in 2B nicht gezeigt) an einer Position 46 in die Dummy-Gate-Stapelabschnitte 32A und 32B getrennt wird. 2A zeigt eine Querschnittsansicht der Vorrichtung entlang der Gate-Richtung des Dummy-Gate-Stapels 32, der durch einen ersten Ätzschritt unter Verwendung der Hartmaske 30 an einer Position 46 in die Dummy-Gate-Stapelabschnitte 32A und 32B getrennt wird. 2C zeigt eine Querschnittsansicht der Vorrichtungsfläche 50 quer zur Gate-Richtung, die das Entfernen des Dummy-Gate-Stapels 32 an einer Position 46 unter Verwendung des ersten Ätzschrittes veranschaulicht.
  • Gemäß Ausführungsformen wird das Ätzen des Dummy-Gate-Stapels 32 zum Bilden der Öffnung 46 zwischen Dummy-Gate-Stapeln 32A und 32B unten mit Bezug auf die 3A bis 5C näher erklärt. Insbesondere werden anschließende Verarbeitungsschritte und Strukturen und einzelne Strukturelemente, die sich auf die Querschnittsansicht von 1A, die Vorrichtungsfläche 48 (in der Draufsicht von 1B gezeigt) und die Vorrichtungsfläche 50 (in der Querschnittsansicht von 1C gezeigt) beziehen, unten ausführlicher veranschaulicht und beschrieben. 6A bis 6D veranschaulichen verschiedene geformte Gate-Isolierstecker gemäß Ausführungsformen, die in der Öffnung 46 zwischen den Dummy-Gate-Stapeln 32A und 32B angeordnet werden.
  • 3A bis 3C zeigen drei Ansichten der Vorrichtung während eines zweiten Ätzschritts zum Bilden eines Gate-Isoliersteckers gemäß Ausführungsformen. Insbesondere veranschaulichen 3A bis 3C die Vorrichtung während eines zweiten Ätzschrittabschnitts des in 8 gezeigten Prozessschrittes 204. 3B zeigt eine Draufsicht der Vorrichtungsfläche 48, die die Öffnung an einer Position 46 veranschaulicht, die gemäß Ausführungsformen unter Verwendung eines zweiten Ätzschrittes vergrößert wird und sich in Abstandshalter 34A und 34B hinein erstreckt. 3A zeigt eine Querschnittsansicht der Vorrichtung entlang der Gate-Richtung, die die fortgesetzte Trennung der Gate-Stapelabschnitte 32A und 32B an einer Position 46 unter Verwendung eines zweiten Ätzschrittes unter Verwendung der Hartmaske 30 veranschaulicht. 3C zeigt eine Verkleinerung der Abstandshalter 34A und 34B, was unter Verwendung des zweiten Ätzschrittes verkleinerte Abstandshalter 34A' und 34B' hervorbringt. Der erste Ätzschritt verwendet ein Trockenätzen, und der zweite Ätzschritt kann entweder ein Trocken- oder ein Nassätzschritt sein. Weitere Details der ersten und zweiten Ätzschritte werden unten in Verbindung mit verschiedenen Formen und Abmessungen der entsprechenden Gate-Isolierstecker beschrieben, die gemäß Ausführungsformen ausgebildet werden können.
  • 4A bis 4C zeigen drei Ansichten der Vorrichtung während der Bildung des Gate-Isoliersteckers und des Entfernens des Dummy-Gates gemäß Ausführungsformen. Insbesondere veranschaulichen die 4A bis 4C die Vorrichtung während der in 8 gezeigten Prozessschritte 206, 208 und 210. 4B zeigt eine Draufsicht der Vorrichtungsfläche 48, die das Abscheiden eines dielektrischen Gate-Isoliersteckers 52, ein chemisch-mechanischen Polieren und das anschließende Entfernen der Dummy-Gate-Stapelabschnitte an Isolierungspositionen 22A und 22B veranschaulicht. 4A zeigt eine Querschnittsansicht der Vorrichtung entlang der Gate-Richtung, die das Abscheiden eines dielektrischen Gate-Isoliersteckers 52 und das Entfernen des Dummy-Gate-Stapels veranschaulicht. 4C zeigt eine Querschnittsansicht der Vorrichtungsfläche 50 quer zur Gate-Richtung, die das Abscheiden des dielektrischen Gate-Isoliersteckers 52 und die Ergebnisse des chemisch-mechanischen Polierschrittes veranschaulicht.
  • Das in dem Gate-Isolierstecker 52 verwendete dielektrische Material kann SiN, SiON, SiCON, SiC, SiOC, SiO2, SiC und andere derartige Materialien sein. Der Gate-Isolierstecker 52 kann eine Dicke von etwa 5 bis 200 Ångström haben.
  • 5A bis 5C zeigen drei Ansichten der Vorrichtung während der Bildung des Metall-Ersetzungsgates gemäß Ausführungsformen. Insbesondere veranschaulichen die 5A bis 5C die Vorrichtung während des in 8 gezeigten Prozessschritts 214. 5B zeigt eine Draufsicht der Vorrichtungsfläche 48, die die Bildung der Metall-Gate-Abschnitte 56A und 56B veranschaulicht, die durch den Gate-Isolierstecker 52 getrennt sind. 5A zeigt eine Querschnittsansicht der Vorrichtung entlang der Gate-Richtung, die die Bildung der Metall-Gate-Abschnitte 56A und 56B veranschaulicht, die durch den Gate-Isolierstecker 52 getrennt sind. 5C zeigt eine Querschnittsansicht der Vorrichtungsfläche 50 quer zur Gate-Richtung, die die Querschnittsansicht veranschaulicht, nachdem das Metall-Gate gebildet wurde. Da das Metall-Gate in 5C nicht sichtbar ist, sind die 4C und 5C im Wesentlichen die gleichen.
  • Die Metall-Gate-Abschnitte 56A und 56B können aus Wolfram (W), Al, Cu, AlCu, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni und sonstigen Metallen und Metall-Legierungen gebildet werden. Die Metall-Gate-Abschnitte können eine Dicke von etwa 5 bis 5000 Ångström haben.
  • Die 6A bis 6D veranschaulichen vier Draufsichten der Vorrichtungsfläche 48, die erste und zweite Metall-Gate-Abschnitte 56A und 56B, zugehörige Gate-Abstandshalter 34A und 34B und entsprechende Gate-Isolierstecker 52A, 52B, 52C und 52D enthält. Die Form, die Abmessungen und das Verfahren zum Bilden eines jeden der Gate-Isolierstecker werden unten ausführlicher beschrieben.
  • 6A entspricht allgemein der vorherigen 5B, wird aber reproduziert, um einen Gegensatz zu drei anderen Gate-Isolierungsformen zu veranschaulichen, und enthält Abmessungen der Metall-Gate-Länge und der Gate-Isolierstecker-Länge. 6A zeigt eine Draufsicht der Vorrichtungsfläche 48, die Metall-Gate-Abschnitte 56A und 56B, Abstandshalter 34A und 34B und einen dielektrischen Gate-Isolierstecker 52A enthält. In einer Ausführungsform hat der Gate-Isolierstecker 52A eine ovale oder Football-Form. Die ersten und zweiten Ätzschritte zum Herstellen des ovalen Gate-Isoliersteckers 52A werden gleich unten beschrieben. Es ist zu beachten, dass eine Steckerlänge 70A größer ist als eine Metall-Gate-Länge 72A und dass sich der Gate-Isolierstecker 52A in die Abstandshalter 34A und 34B hinein erstreckt. Die Steckerlänge 70A und die Metall-Gate-Länge 72A sind in derselben Richtung definiert, wie in 6A bis 6D gezeigt ist. In einer Ausführungsform ist die Metall-Gate-Länge 72A in der Größenordnung von 7 nm, aber andere Gate-Längen wie zum Beispiel 14 nm, 16 nm, 20 nm und 45 nm können ebenfalls verwendet werden, wie auch andere Gate-Längen, die für eine bestimmte Anwendung gewünscht werden. In einer Ausführungsform ist eine Differenz zwischen der Steckerlänge 70A und der Metall-Gate-Länge 72A größer als drei Ångström. Somit ist in einer Ausführungsform die Metall-Gate-Länge 72A in der Größenordnung von 7 nm (70 Ångström), und die Steckerlänge 70A ist größer als 7,3 nm (73 Ångström).
  • In dem ersten Ätzschritt wird ein Trockenätzen verwendet, um einen Abschnitt des Silizium-Dummy-Gate zu entfernen, wie zuvor beschrieben. Die Trockenchemie in dem ersten Ätzschritt verwendet ein F-, Cl- oder HBr-Trockenätzen mit einer hohen Si-zu-SiN-Selektivität (nur Si-Ätzen) und einer sehr hohen Vorspannung (vertikales Ätzen) von 500 bis 1500 Volt und einem Druck von 20 bis 100 mTorr (oder einem anderen geeigneten Arbeitsdruck). Die Länge des Trockenätzens beträgt ungefähr 30 Minuten bis 200 Minuten, was eine Zeit ist, die von der verwendeten Spannung und dem verwendeten Druck abhängig ist. Auf dem ersten Ätzschritt folgt ein Reinigungsschritt unter Verwendung von verdünnter HF (10 und 90 %) in einem Temperaturbereich von etwa 50°C bis 100°C für etwa 20 bis 120 Minuten. Die Zeit des Reinigungsschrittes ist von der verwendeten Konzentration und der verwendeten Temperatur abhängig.
  • Der zweite Ätzschritt ist ein Nassätzschritt und wird in einer Ausführungsform dafür verwendet, das SiN der Gate-Abstandshalter zurückzuziehen. Die Nasschemie des zweiten Ätzschrittes verwendet einen Nassätzprozess (H3PO4) zum Zurückziehen des SiN, der eine hohe SiN-zu-Si-Selektivität (nur SiN-Ätzen) besitzt. H3PO4 wird bei einer Temperatur von etwa 50°C bis 100°C verwendet. Eine Ätzzeit von etwa 10 bis 35 Minuten wird verwendet. Die Ätzzeit des zweiten Ätzschrittes ist von der verwendeten Temperatur abhängig.
  • 6B zeigt eine Draufsicht der Vorrichtungsfläche 48, die Metall-Gate-Abschnitte 56A und 56B, Abstandshalter 34A und 34B und einen dielektrischen Gate-Isolierstecker 52B enthält. In einer Ausführungsform hat der Gate-Isolierstecker 52B eine quadratische Form mit gerundeten Ecken. Die ersten und zweiten Ätzschritte zum Herstellen des quadratischen Gate-Isolierstecker 52B werden gleich im Folgenden beschrieben. Es ist zu beachten, dass eine Steckerlänge 70B größer ist als eine Metall-Gate-Länge 72B und dass sich der Gate-Isolierstecker 52B in die Abstandshalter 34A und 34B hinein erstreckt. In einer Ausführungsform ist eine Differenz zwischen der Steckerlänge 70B und der Metall-Gate-Länge 72B größer als drei Ångström. In einer Ausführungsform beträgt die äußere Abmessung des Gate-Isoliersteckers 72B mindestens 73 Ångström in der Länge, wie zuvor besprochen.
  • Der erste Ätzschritt und der entsprechende Reinigungsschritt für den Gate-Isolierstecker 52B sind die gleichen wie oben mit Bezug auf den in 6A gezeigten Gate-Isolierstecker 52A beschrieben.
  • Der zweite Ätzschritt ist ein Trockenätzschritt. Die Trockenchemie des zweiten Ätzschrittes verwendet einen Trockenätzprozess (CH3F oder CHF3) mit einer hohen Vorspannung von 500 bis 1400 Volt und einen niedrigen Druck von etwa 5 bis 60 mTorr. Eine Ätzzeit zwischen 7 und 55 Minuten wird verwendet, die vom verwendeten Druck, der verwendeten Chemie und der verwendeten Vorspannung abhängig ist.
  • 6C zeigt eine Draufsicht der Vorrichtungsfläche 48, die Metall-Gate-Abschnitte 56A und 56B, Abstandshalter 34A und 34B und einen dielektrischen Gate-Isolierstecker 52C enthält. In einer Ausführungsform hat der Gate-Isolierstecker 52C eine verformte quadratische Form, die einen regelmäßigen mittigen Abschnitt 60 und einen ersten und einen zweiten unregelmäßigen Endabschnitt 58 bzw. 62 aufweist. Die ersten und zweiten Ätzschritte zum Herstellen des Gate-Isoliersteckers 52C werden gleich unten beschrieben. Es ist zu beachten, dass eine Steckerlänge 70C größer ist als eine Metall-Gate-Länge 72C und dass sich der Gate-Isolierstecker 52C in Abstandshalter 34A und 34B hinein erstreckt. In einer Ausführungsform ist eine Differenz zwischen der Steckerlänge 70C und der Metall-Gate-Länge 72C größer als drei Ångström. In einer Ausführungsform beträgt die äußere Abmessung des Gate-Isoliersteckers 52C mindestens 73 Ångström in der Länge, wie zuvor besprochen.
  • Der erste Ätzschritt und der entsprechende Reinigungsschritt für den Gate-Isolierstecker 52C sind die gleichen wie oben mit Bezug auf den in 6A gezeigten Gate-Isolierstecker 52A beschrieben.
  • Der zweite Ätzschritt ist ein Trockenätzschritt. Die Trockenchemie des Trockenätzschrittes verwendet CH3F oder CHF3 mit einer niedrigen Vorspannung von 100 bis 200 Volt und einem hohen Druck von 80 bis 160 mTorr. Eine Ätzzeit von 14 Minuten bis 100 Minuten wird verwendet, wobei die Zeit vom verwendeten Druck, der verwendeten Chemie und der verwendeten Vorspannung abhängig ist.
  • 6D zeigt eine Draufsicht der Vorrichtungsfläche 48, die Metall-Gate-Abschnitte 56A und 56B, Abstandshalter 34A und 34B und einen dielektrischen Gate-Isolierstecker 52D enthält. In einer Ausführungsform hat der Gate-Isolierstecker 52D eine Zitronenform, mit einem allgemein ovalen Mittelabschnitt 66 und zwei Endabschnitten 64 und 68. Die ersten und zweiten Ätzschritte zum Herstellen des zitronenförmigen Gate-Isoliersteckers 52D werden gleich im Folgenden beschrieben. Es ist zu beachten, dass eine Steckerlänge 70D größer ist als eine Metall-Gate-Länge 72D und dass sich der Gate-Isolierstecker 52D in die Abstandshalter 34A und 34B hinein erstreckt. In einer Ausführungsform ist eine Differenz zwischen der Steckerlänge 70D und der Metall-Gate-Länge 72D größer als drei Ångström. In einer Ausführungsform beträgt die äußere Abmessung des Gate-Isolierstecker 52D mindestens 73 Ångström in der Länge, wie zuvor besprochen.
  • Der erste Ätzschritt und der entsprechende Reinigungsschritt für den Gate-Isolierstecker 52D sind die gleichen wie oben mit Bezug auf den in 6A gezeigten Gate-Isolierstecker 52A beschrieben.
  • Der zweite Ätzschritt ist ein Nassätzschritt. Der Nassätzschritt verwendet H3PO4 zum Zurückziehen der zuvor beschriebenen SiN-Abstandshalter, das eine hohe SiN-zu-Si-Selektivität (nur SiN-Ätzen) besitzt. H3PO4 wird bei einer Temperatur zwischen 50°C und 100°C verwendet. Eine Ätzzeit zwischen 35 und 90 Minuten wird verwendet, die von der in dem zweiten Ätzschritt verwendeten Temperatur abhängig ist.
  • Die 7A bis 7D fassen die ersten und zweiten Ätzschritte sowie einen Reinigungsschritt zusammen, die beim Trennen der ersten und zweiten Dummy-Gate-Abschnitte und späteren Metall-Gate-Abschnitte, zu denen ein Gate-Isolierstecker gebildet wird, verwendet werden. Die ersten und zweiten Ätzschritte und der Reinigungsschritt vollziehen sich alle innerhalb des schneidenden Dummy-Gate-Stapels und bilden einen in 8 gezeigten Öffnungsschritt 204, der unten zusammengefasst wird. 7A veranschaulicht ein Ausführungsform-Verfahren im Zusammenhang mit dem ovalen Gate-Isolierstecker 52A, das einen Trockenätzschritt 302, einen Reinigungsschritt 304 und einen Nassätzschritt 306A enthält, die über einen ersten Zeitpunkt T1 ausgeführt werden. 7B veranschaulicht ein Ausführungsform-Verfahren im Zusammenhang mit einem quadratischen Gate-Isolierstecker 52B, das einen Trockenätzschritt 302, einen Reinigungsschritt 304 und einen Trockenätzschritt 306B enthält, die mit einer ersten Vorspannung V1 und einem ersten Druck P1 ausgeführt werden. 7C veranschaulicht ein Ausführungsform-Verfahren im Zusammenhang mit einem verformten quadratischen Gate-Isolierstecker 52C, das einen Trockenätzschritt 302, einen Reinigungsschritt 304 und einen Trockenätzschritt 306C enthält, die mit einer zweiten Vorspannung V2 und einem zweiten Druck P2 ausgeführt werden. 7D veranschaulicht ein Ausführungsform-Verfahren im Zusammenhang mit einem zitronenförmigen Gate-Isolierstecker 52D, das einen Trockenätzschritt 302, einen Reinigungsschritt 304 und einen Nassätzschritt 306D enthält, die über einen zweiten Zeitpunkt T2 ausgeführt werden. In Ausführungsformen sind die Zeiträume T1 und T2 andere Zeiträume, die Vorspannungen V1 und V2 sind andere Spannungen, und die Drücke P1 und P2 sind andere Drücke.
  • 8 fasst die Verfahrensschritte gemäß einem Ausführungsform-Verfahren 200 zum Bilden eines FinFET unter Verwendung des zuvor beschriebenen Gate-Isoliersteckers zusammen. Ein Dummy-Gate-Stapel wird bei Schritt 202 gebildet, und der Dummy-Gate-Stapel wird bei Schritt 204 geschnitten und eine Öffnung ausgebildet. Die Öffnung wird bei Schritt 206 mit einer Dielektrikumschicht gefüllt und planarisiert, um bei Schritt 208 den Gate-Isolierstecker zu bilden. Der Dummy-Gate-Stapel wird bei Schritt 210 entfernt und bei Schritt 212 planarisiert. Das Ersetzungs-Gate, wie zum Beispiel ein Metall-Gate, wird bei Schritt 214 gebildet.
  • Es versteht sich, dass im vorliegenden Text zwar FinFETs als ein Beispiel verwendet werden, dass aber das Konzept der vorliegenden Offenbarung auch auf planare Transistoren angewendet werden kann. Die Struktur und die Bildungsverfahren der planaren Transistoren und der entsprechenden Gate-Isolierstecker ähneln denen, die gezeigt und beschrieben wurden, außer dass planare aktive Regionen anstelle von Halbleiterrippen verwendet werden.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Merkmale. Wie in den 6A bis 6D zu sehen, kann jeder der Gate-Isolierstecker 52A bis 52D verwendet werden, um einen Leckstrom zwischen Metall-Gate-Abschnitten 56A und 56B im Zusammenhang mit verschiedenen elektrisch isolierten FinFETs zu verringern oder im Wesentlichen zu beseitigen. Gate-Isolierstecker 52A bis 52D.
  • In einer Ausführungsform enthält ein Verfahren: Bilden eines länglichen Gates, Bilden erster und zweiter Abstandshalter in Kontakt mit ersten und zweiten Seitenwänden des länglichen Gates, Trennen des länglichen Gates in erste und zweite Gate-Abschnitte mittels erster und zweiter Ätzschritte, und Bilden eines Gate-Isoliersteckers zwischen den ersten und zweiten Gate-Abschnitten, wobei eine Länge des Gate-Isoliersteckers größer ist als eine Länge eines der ersten oder zweiten Gate-Abschnitte. Eine Differenz zwischen der Länge des Isoliersteckers und der Länge eines der ersten und zweiten Gate-Abschnitte beträgt drei Ångström mindestens. In Ausführungsformen kann der Gate-Isolierstecker eine ovale Form, eine quadratische Form oder eine Zitronenform enthalten und kann außerdem einen regelmäßigen mittigen Abschnitt und erste und zweite unregelmäßige Endabschnitte enthalten. Die ersten und zweiten Gate-Abschnitte können Metall-Gate-Abschnitte oder Dummy-Gate-Abschnitte enthalten. Die ersten und zweiten Abstandshalter können dielektrische Abstandshalter enthalten, und der Gate-Isolierstecker kann einen dielektrischen Gate-Isolierstecker enthalten.
  • In einer weiteren Ausführungsform enthält ein Verfahren: Bilden eines länglichen Gates, das eine erste Länge enthält, Bilden erster und zweiter Abstandshalter in Kontakt mit dem länglichen Gate, Ätzen des länglichen Gates, um eine erste Öffnung zu bilden, wobei die erste Öffnung den länglichen Dummy-Gate-Stapel in einen ersten Gate-Abschnitt und einen zweiten Gate-Abschnitt trennt, Ätzen des länglichen Gates, um eine zweite Öffnung zu bilden, die größer ist als die erste Öffnung, eine zweite Länge enthält, die größer ist als die erste Länge, und Abscheiden einer Dielektrikumschicht in die zweite Öffnung. Das Ätzen des länglichen Gates, um eine erste Öffnung zu bilden, kann ein Trockenätzverfahren enthalten. Das Ätzen des länglichen Gates, um eine zweite Öffnung zu bilden, kann ein Nassätzverfahren oder ein Trockenätzverfahren enthalten. Eine Differenz zwischen der zweiten Länge und der ersten Länge beträgt mindestens drei Ångström.
  • In einer weiteren Ausführungsform enthält eine Vorrichtung ein längliches Gate, das eine erste Länge enthält, einen Gate-Isolierstecker, der das längliche Gate in einen ersten Gate-Abschnitt und einen zweiten Gate-Abschnitt teilt, wobei der Gate-Isolierstecker eine zweite Länge enthält, die größer ist als die erste Länge, einen ersten Rippen-Feldeffekttransistor (FinFET), der eine erste Halbleiterrippe enthält, wobei der erste Gate-Abschnitt die erste Halbleiterrippe überkreuzt, und einen zweiten FinFET, der eine zweite Halbleiterrippe enthält, wobei der zweite Gate-Abschnitt die zweite Halbleiterrippe überkreuzt. Eine Differenz zwischen der zweiten Länge und der ersten Länge beträgt mindestens drei Ångström. Eine Form des Gate-Isoliersteckers kann eine ovale Form, eine quadratische Form oder eine Form enthalten, die einen regelmäßigen mittigen Abschnitt und erste und zweite unregelmäßige Endabschnitte aufweist.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (21)

  1. BEANSPRUCHT WIRD:
  2. Verfahren, das Folgendes umfasst: Bilden eines länglichen Gates; Bilden erster und zweiter Abstandshalter in Kontakt mit ersten und zweiten Seitenwänden des länglichen Gates; Trennen des länglichen Gates in erste und zweite Gate-Abschnitte mittels erster und zweiter Ätzschritte; und Bilden eines Gate-Isoliersteckers zwischen den ersten und zweiten Gate-Abschnitten, wobei eine Länge des Gate-Isoliersteckers größer ist als eine Länge eines der ersten oder zweiten Gate-Abschnitte.
  3. Verfahren nach Anspruch 1, wobei eine Differenz zwischen der Länge des Isoliersteckers und der Länge eines der ersten und zweiten Gate-Abschnitte mindestens drei Ångström beträgt.
  4. Verfahren nach Anspruch 1 oder 2, wobei der Gate-Isolierstecker eine ovale Form umfasst.
  5. Verfahren nach Anspruch 1 oder 2, wobei der Gate-Isolierstecker eine quadratische Form umfasst.
  6. Verfahren nach Anspruch 1 oder 2, wobei der Gate-Isolierstecker eine Zitronenform umfasst.
  7. Verfahren nach Anspruch 1 oder 2, wobei eine Form des Gate-Isoliersteckers einen regelmäßigen mittigen Abschnitt und erste und zweite unregelmäßige Endabschnitte umfasst.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei die ersten und zweiten Gate-Abschnitte Metall-Gate-Abschnitte umfassen.
  9. Verfahren nach einem der vorangehenden Ansprüche, wobei der erste und der zweite Gate-Abschnitt Dummy-Gate-Abschnitte umfassen.
  10. Verfahren nach einem der vorangehenden Ansprüche, wobei die ersten und zweiten Abstandshalter dielektrische Abstandshalter umfassen.
  11. Verfahren nach einem der vorangehenden Ansprüche, wobei der Gate-Isolierstecker einen dielektrischen Gate-Isolierstecker umfasst.
  12. Verfahren, das Folgendes umfasst: Bilden eines länglichen Gates, das eine erste Länge umfasst; Bilden erster und zweiter Abstandshalter in Kontakt mit dem länglichen Gate; Ätzen des länglichen Gates, um eine erste Öffnung zu bilden, wobei die erste Öffnung den länglichen Dummy-Gate-Stapel in einen ersten Gate-Abschnitt und einen zweiten Gate-Abschnitt trennt; Ätzen des länglichen Gates, um eine zweite Öffnung zu bilden, die größer ist als die erste Öffnung, mit einer zweiten Länge, die größer ist als die ersten Länge; und Abscheiden einer Dielektrikumschicht in die zweite Öffnung.
  13. Verfahren nach Anspruch 11, wobei das Ätzen des länglichen Gates, um eine erste Öffnung zu bilden, ein Trockenätzverfahren umfasst.
  14. Verfahren nach Anspruch 11, wobei das Ätzen des länglichen Gates, um eine zweite Öffnung zu bilden, ein Nassätzverfahren umfasst.
  15. Verfahren nach einem der vorangehenden Ansprüche 11 bis 13, wobei das Ätzen des länglichen Gates, um eine zweite Öffnung zu bilden, ein Trockenätzverfahren umfasst.
  16. Verfahren nach einem der vorangehenden Ansprüche 11 bis 14, wobei eine Differenz zwischen der zweiten Länge und der ersten Länge mindestens drei Ångström beträgt.
  17. Vorrichtung, die Folgendes umfasst: ein längliches Gate, das eine erste Länge umfasst; einen Gate-Isolierstecker, der das längliche Gate in einen ersten Gate-Abschnitt und einen zweiten Gate-Abschnitt teilt, wobei der Gate-Isolierstecker eine zweite Länge umfasst, die größer ist als die erste Länge; einen ersten Rippen-Feldeffekttransistor (FinFET), der eine erste Halbleiterrippe umfasst, wobei der erste Gate-Abschnitt die erste Halbleiterrippe überkreuzt; und einen zweiten FinFET, der eine zweite Halbleiterrippe umfasst, wobei der zweite Gate-Abschnitt die zweite Halbleiterrippe überkreuzt.
  18. Vorrichtung nach Anspruch 16, wobei eine Differenz zwischen der zweiten Länge und der ersten Länge mindestens drei Ångström beträgt.
  19. Vorrichtung nach Anspruch 16 oder 17, wobei eine Form des Gate-Isoliersteckers eine ovale Form umfasst.
  20. Vorrichtung nach Anspruch 16 oder 17, wobei eine Form des Gate-Isoliersteckers eine quadratische Form umfasst.
  21. Vorrichtung nach Anspruch 16 oder 17, wobei eine Form des Gate-Isoliersteckers einen regelmäßigen mittigen Abschnitt und erste und zweite unregelmäßige Endabschnitte umfasst.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
US10468527B2 (en) * 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods of fabricating thereof
US11031290B2 (en) * 2017-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with cutting depth control and method for fabricating the same
US10461171B2 (en) * 2018-01-12 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with metal gate stacks
US20210202321A1 (en) * 2019-12-30 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. High Voltage Devices
US11521969B2 (en) 2020-01-29 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structures for semiconductor devices
DE102020120099A1 (de) * 2020-01-29 2021-07-29 Taiwan Semiconductor Manufacturing Co. Ltd. Isolationsstrukturen für halbleitervorrichtungen
US11437287B2 (en) 2020-01-31 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gates and methods of forming thereof
DE102020114860A1 (de) 2020-01-31 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-gates und verfahren zum bilden davon
US20230011218A1 (en) * 2021-07-08 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet with bowl-shaped gate isolation and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170040328A1 (en) * 2014-11-12 2017-02-09 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US9704754B1 (en) * 2016-09-22 2017-07-11 International Business Machines Corporation Self-aligned spacer for cut-last transistor fabrication
US20170222055A1 (en) * 2016-01-28 2017-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW567575B (en) * 2001-03-29 2003-12-21 Toshiba Corp Fabrication method of semiconductor device and semiconductor device
CN102332431B (zh) * 2010-07-13 2016-02-03 中国科学院微电子研究所 半导体器件结构及其制造方法
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US9991375B2 (en) * 2012-05-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate electrode of a semiconductor device
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US9799762B2 (en) * 2012-12-03 2017-10-24 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US9041125B2 (en) * 2013-03-11 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin shape for fin field-effect transistors and method of forming
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
KR102208063B1 (ko) * 2014-04-22 2021-01-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9312388B2 (en) * 2014-05-01 2016-04-12 Globalfoundries Inc. Methods of forming epitaxial semiconductor material in trenches located above the source and drain regions of a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170040328A1 (en) * 2014-11-12 2017-02-09 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US20170222055A1 (en) * 2016-01-28 2017-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9704754B1 (en) * 2016-09-22 2017-07-11 International Business Machines Corporation Self-aligned spacer for cut-last transistor fabrication

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Publication number Publication date
US10692723B2 (en) 2020-06-23
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CN109727854B (zh) 2021-01-22
KR102058565B1 (ko) 2019-12-24
KR20190049315A (ko) 2019-05-09

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