DE102017117793A1 - Verfahren zur Herstellung von Multi-Gate-Transistoren und resultierende Strukturen - Google Patents

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Abstract

In einem Gate-zuletzt-Metall-Gate-Prozess zur Herstellung eines Transistors wird eine dielektrische Schicht über einer Transistor-Zwischenstruktur hergestellt, wobei die Zwischenstruktur eine Dummy-Gate-Elektrode aufweist, die normalerweise aus Polysilizium besteht. Obere Teile der dielektrischen Schicht können mit verschiedenen Prozessen, wie etwa Strukturierung des Polysiliziums, Planarisierung von oberen Schichten der Struktur und dergleichen, entfernt werden, was zu einer verringerten Kontrolle der Gate-Höhe beim Herstellen des Metall-Gate an Stelle der Dummy-Gate-Elektrode, zu einer verringerten Kontrolle der Finnenhöhe für FinFETs und dergleichen führen kann. Durch Erhöhen der Beständigkeit der dielektrischen Schicht gegen einen Angriff durch diese Prozesse, wie etwa durch Implantieren von Silizium oder dergleichen in die dielektrische Schicht vor der Durchführung dieser anderen Prozesse, wird die Oberseite in geringerem Umfang entfernt, und die Kontrolle der Abmessungen der resultierenden Struktur und die Leistung werden verbessert.

Description

  • Priorität
  • Diese Anmeldung beansprucht die Priorität der am 30. November 2016 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/428.447 und dem Titel „Process for Making Multi-Gate Transistors and Resulting Structures“ („Verfahren zur Herstellung von Multi-Gate-Transistoren und resultierende Strukturen“), die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • Da die Abmessungen von integrierten Schaltkreisen kleiner werden und die Bauelementdichten zunehmen, besteht Bedarf an kleineren und schnelleren Transistorstrukturen, die dichter gepackt werden können, wobei ausreichende Leistungsniveaus auch bei niedrigeren Betriebsspannungen und niedrigerem Stromverbrauch aufrechterhalten werden. Diese Bauelemente umfassen Multi-Gate-Transistoren, wie etwa FinFETs. Um diese Bauelemente effizient und zuverlässig herzustellen, werden neue Verfahren benötigt.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Beispiel für einen Finnen-Feldeffekttransistor (FinFET) in einer dreidimensionalen Darstellung.
    • Die 2 bis 6, 7A bis 7C, 8A bis 8C, 9A bis 9C, 10A bis 10C, 11A bis 11C, 12A bis 12E, 13A bis 13C, 14A bis 14C und 15A bis 15C sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs mit Verbindungsstrukturen gemäß einigen Ausführungsformen.
    • 16 ist ein Ablaufdiagramm, das Schritte eines erfindungsgemäßen Verfahrens zeigt.
    • 17 ist ein Ablaufdiagramm, das Schritte eines weiteren erfindungsgemäßen Verfahrens zeigt.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten, Werte, Schritte, Materialien, Anordnungen und dergleichen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Es werden auch andere Komponenten, Werte, Schritte, Materialien, Anordnungen und dergleichen in Betracht gezogen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • 1 zeigt ein Beispiel für einen Finnen-Feldeffekttransistor (FinFET) 30 in einer dreidimensionalen Darstellung. Der FinFET 30 weist eine Finne 36 auf einem Substrat 32 auf. Das Substrat 32 weist Trennbereiche 34 auf, und die Finne 36 steht über benachbarte Trennbereiche 34 über und ragt zwischen benachbarten Trennbereichen 34 heraus. Ein Gate-Dielektrikum 38 verläuft entlang Seitenwänden und über einer Oberseite der Finne 36, und eine Gate-Elektrode 40 befindet sich über dem Gate-Dielektrikum 38. Source-/Drain-Bereiche 42 und 44 sind auf gegenüberliegenden Seiten der Finne 36 in Bezug zu dem Gate-Dielektrikum 38 und der Gate-Elektrode 40 angeordnet. 1 zeigt weiterhin Bezugsquerschnitte, die in späteren Figuren verwendet werden. Ein Querschnitt A - A verläuft durch einen Kanal, das Gate-Dielektrikum 38 und die Gate-Elektrode 40 des FinFET 30. Ein Querschnitt B/C - B/C ist senkrecht zu dem Querschnitt A - A und verläuft entlang einer Längsachse der Finne 36 und in einer Richtung, in der zum Beispiel ein Strom zwischen den Source-/Drain-Bereichen 42 und 44 fließt. Der Klarheit halber beziehen sich nachfolgende Figuren auf diese Bezugsquerschnitte.
  • Ausführungsformen, die hier erörtert werden, werden in Zusammenhang mit FinFETs erörtert, die unter Verwendung eines Gate-zuletzt-Prozesses hergestellt werden. Bei einigen Ausführungsformen werden Aspekte in Betracht gezogen, die bei planaren Bauelementen, wie etwa planaren FETs, verwendet werden.
  • Die 2 bis 16C sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einer beispielhaften Ausführungsform. Die 2 bis 6 zeigen den Bezugsquerschnitt A - A, der in 11 gezeigt ist, mit Ausnahme von mehreren FinFETs. Bei den 7A bis 16C sind Figuren, die mit dem Buchstaben „A“ enden, entlang einem ähnlichen Querschnitt A - A dargestellt; Figuren, die mit dem Buchstaben „B“ enden, sind entlang einem ähnlichen Querschnitt B/C - B/C und in einem ersten Bereich auf einem Substrat dargestellt; und Figuren, die mit dem Buchstaben „C“ enden, sind entlang einem ähnlichen Querschnitt B/C - B/C und in einem zweiten Bereich auf dem Substrat dargestellt.
  • 2 zeigt ein Substrat 50. Das Substrat 50 kann ein Halbleitersubstrat sein, wie etwa ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator(SOI)-Substrat oder dergleichen, das dotiert (z. B. mit einem p- oder einem n-Dotanden) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial auf, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine BOX-Schicht (BOX: vergrabenes Oxid), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht ist auf einem Substrat, normalerweise einem Silizium- oder Glassubstrat, vorgesehen. Andere Substrate, wie etwa ein mehrschichtiges oder ein Gradient-Substrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • Das Substrat 50 hat einen ersten Bereich 50B und einen zweiten Bereich 50C. Der erste Bereich 50B (der nachfolgenden Figuren entspricht, die mit „B“ enden) kann zur Herstellung von n-Bauelementen verwendet werden, wie etwa NMOS-Transistoren, z. B. n-FinFETs. Der zweite Bereich 50C (der nachfolgenden Figuren entspricht, die mit „C“ enden) kann zur Herstellung von p-Bauelementen verwendet werden, wie etwa PMOS-Transistoren, z. B. p-FinFETs.
  • Die 3 und 4 zeigen die Herstellung von Finnen 52 und Trennbereichen 54 zwischen benachbarten Finnen 52. In 3 werden Finnen 52 in dem Substrat 50 hergestellt. Bei einigen Ausführungsformen können die Finnen 52 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 hergestellt werden. Die Ätzung kann mit jedem geeigneten Ätzverfahren durchgeführt werden, wie etwa reaktives Ionenätzen (RIE), Neutralstrahlätzung (neutral beam etching; NBE) oder dergleichen oder einer Kombination davon. Die Ätzung kann anisotrop sein.
  • In 4 wird ein Isoliermaterial 54 zwischen benachbarten Finnen 52 abgeschieden, um die Trennbereiche 54 herzustellen. Das Isoliermaterial 54 kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon sein und kann durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem Remote-Plasma-System und Nachhärtung zur Umwandlung in ein anderes Material, wie etwa ein Oxid) oder dergleichen oder eine Kombination davon hergestellt werden. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Verfahren abgeschieden werden. Nachdem das Isoliermaterial hergestellt worden ist, kann ein Glühprozess durchgeführt werden. Bei der dargestellten Ausführungsform ist das Isoliermaterial 54 Siliziumoxid, das mit einem FCVD-Prozess abgeschieden wird. Das Isoliermaterial 54 kann als Trennbereiche 54 bezeichnet werden. Wie weiterhin in 4 gezeigt ist, kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP), durchgeführt werden, um überschüssiges Isoliermaterial 54 zu entfernen und Oberseiten der Trennbereiche 54 und Oberseiten der Finnen 52, die koplanar sind, herzustellen.
  • 5 zeigt das Aussparen der Trennbereiche 54, um STI-Bereiche 54 (STI: flache Grabenisolation) herzustellen. Die Trennbereiche 54 werden so ausgespart, dass Finnen 56 in dem ersten Bereich 50B und in dem zweiten Bereich 50C zwischen benachbarten Trennbereichen 54 heraus ragen. Weiterhin können die Oberseiten der Trennbereiche 54 eine ebene Oberfläche, wie gezeigt ist, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa eine gekümpelte Oberfläche) oder eine Kombination davon haben. Die Oberseiten der Trennbereiche 54 können durch eine geeignete Ätzung eben, konvex und/oder konkav hergestellt werden. Die Trennbereiche 54 können mit einem geeigneten Ätzprozess ausgespart werden, wie etwa einem Ätzprozess, der für das Material der Trennbereiche 54 selektiv ist. Zum Beispiel können eine chemische Oxidentfernung unter Verwendung einer CERTAS®-Ätzung oder ein SICONI-Tool der Fa. Applied Materials z. B. unter Verwendung von verdünnter Fluorwasserstoffsäure (DHF) verwendet werden.
  • Ein Durchschnittsfachmann dürfte ohne weiteres erkennen, dass das unter Bezugnahme auf die 3 bis 6 beschriebene Verfahren nur ein Beispiel dafür ist, wie die Finnen 56 hergestellt werden können. Bei anderen Ausführungsformen kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaxiale Strukturen können in den Gräben epitaxial aufgewachsen werden; und die dielektrische Schicht kann so ausgespart werden, dass die homoepitaxialen Strukturen aus der dielektrischen Schicht heraus ragen und Finnen bilden. Bei noch weiteren Ausführungsformen können heteroepitaxiale Strukturen für die Finnen verwendet werden. Zum Beispiel können die Halbleiter-Streifen 52 in 5 ausgespart werden, und ein Material, das von dem der Halbleiter-Streifen 52 verschieden ist, kann an ihrer Stelle epitaxial aufgewachsen werden. Bei einer noch weiteren Ausführungsform kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden; Gräben können durch die dielektrische Schicht geätzt werden; heteroepitaxiale Strukturen können unter Verwendung eines Materials, das von dem des Substrats 50 verschieden ist, in den Gräben epitaxial aufgewachsen werden; und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaxialen Strukturen aus der dielektrischen Schicht heraus ragen und die Finnen 56 bilden. Bei einigen Ausführungsformen, bei denen die homoepitaxialen oder die heteroepitaxialen Strukturen epitaxial aufgewachsen werden, können die aufgewachsenen Materialien während des Aufwachsens in situ dotiert werden, was vorhergehende und nachfolgende Implantationen überflüssig macht, aber eine In-situ-Dotierung und eine Implantationsdotierung können auch gemeinsam verwendet werden. Darüber hinaus kann es vorteilhaft sein, ein Material in einem NMOS-Bereich epitaxial aufzuwachsen, das von dem Material in einem PMOS-Bereich verschieden ist. Bei verschiedenen Ausführungsformen können die Finnen 56 Siliziumgermanium (SixGe1-x, wobei x in dem Bereich von etwa 0 bis 100 liegen kann), Siliziumcarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI-Verbindungshalbleiter oder dergleichen aufweisen. Die verfügbaren Materialien zur Herstellung eines III-V-Verbindungshalbleiters sind zum Beispiel unter anderem InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • In 5 können entsprechende Wannen (nicht dargestellt) in den Finnen 56, den Finnen 52 und/oder dem Substrat 50 hergestellt werden. Zum Beispiel kann eine p-Wanne in dem ersten Bereich 50B hergestellt werden, und eine n-Wanne kann in dem zweiten Bereich 50C hergestellt werden.
  • Die unterschiedlichen Implantationsschritte für die unterschiedlichen Bereiche 50B und 50C können mittels eines Fotoresists oder anderer Masken (nicht dargestellt) realisiert werden. Zum Beispiel wird ein Fotoresist über den Finnen 56 und den Trennbereichen 54 in dem ersten Bereich 50B hergestellt. Das Fotoresist wird strukturiert, um den zweiten Bereich 50C des Substrats 50, wie etwa einen PMOS-Bereich, freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird ein n-Dotierungsstoff in den zweiten Bereich 50C implantiert, und das Fotoresist kann als eine Maske fungieren, um weitgehend zu vermeiden, dass n-Dotierungsstoffe in den ersten Bereich 50B, wie etwa einen NMOS-Bereich, implantiert werden. Die n-Dotierungsstoffe können Phosphor, Arsen oder dergleichen sein, die in den ersten Bereich in einer Konzentration implantiert werden, die gleich oder kleiner als 1018 cm-3 ist und zum Beispiel in dem Bereich von etwa 1017 cm-3 bis etwa 1018 cm-3 liegt. Nach der Implantation wird das Fotoresist zum Beispiel mit einem geeigneten Ablöseverfahren entfernt.
  • Nachdem der zweite Bereich 50C implantiert worden ist, wird ein Fotoresist über den Finnen 56 und den Trennbereichen 54 in dem zweiten Bereich 50C hergestellt. Das Fotoresist wird strukturiert, um den ersten Bereich 50B des Substrats 50, wie etwa einen NMOS-Bereich, freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird ein p-Dotierungsstoff in den ersten Bereich 50B implantiert, und das Fotoresist kann als eine Maske fungieren, um weitgehend zu vermeiden, dass p-Dotierungsstoffe in den zweiten Bereich, wie etwa den PMOS-Bereich, implantiert werden. Die p-Dotierungsstoffe können Bor, BF2 oder dergleichen sein, die in den ersten Bereich in einer Konzentration implantiert werden, die gleich oder kleiner als 1018 cm-3 ist und zum Beispiel in dem Bereich von etwa 1017 cm-3 bis etwa 1018 cm-3 liegt. Nach der Implantation kann das Fotoresist zum Beispiel mit einem geeigneten Ablöseverfahren entfernt werden.
  • Nachdem der erste Bereich 50B und der zweite Bereich 50C implantiert worden sind, kann eine Glühung durchgeführt werden, um die implantierten p- und n-Dotierungsstoffe zu aktivieren. Durch die Implantationen können eine p-Wanne in dem ersten Bereich 50B, z. B. dem NMOS-Bereich, und eine n-Wanne in dem zweiten Bereich 50C, z. B. dem PMOS-Bereich, hergestellt werden. Bei einigen Ausführungsformen können die aufgewachsenen Materialien der epitaxialen Finnen während des Aufwachsens in situ dotiert werden, was die Implantationen überflüssig machen kann, aber eine In-situ-Dotierung und eine Implantationsdotierung können auch gemeinsam verwendet werden.
  • In 6 wird eine dielektrische Dummy-Schicht 58 auf den Finnen 56 hergestellt. Die dielektrische Dummy-Schicht 58 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden. Über der dielektrischen Dummy-Schicht 58 wird eine Dummy-Gate-Schicht 60 hergestellt, und über der Dummy-Gate-Schicht 60 wird eine Maskenschicht 62 hergestellt. Die Dummy-Gate-Schicht 60 kann über der dielektrischen Dummy-Schicht 58 abgeschieden werden und dann z. B. durch eine CMP planarisiert werden. Die Maskenschicht 62 kann über der Dummy-Gate-Schicht 60 abgeschieden werden. Die Dummy-Gate-Schicht 60 kann zum Beispiel aus Polysilizium bestehen, aber es können auch andere Materialien verwendet werden, die auf Grund der Ätzung der Trennbereiche 54 eine hohe Ätzselektivität haben. Die Maskenschicht 62 kann zum Beispiel Siliziumnitrid oder dergleichen aufweisen. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht 60 und eine einzelne Maskenschicht 62 über den ersten Bereich 50B und den zweiten Bereich 50C hinweg hergestellt. Bei anderen Ausführungsformen können getrennte Dummy-Gate-Schichten in dem ersten Bereich 50B und dem zweiten Bereich 50C hergestellt werden, und getrennte Maskenschichten können in dem ersten Bereich 50B und dem zweiten Bereich 50C hergestellt werden.
  • In den 7A, 7B und 7C kann die Maskenschicht 62 mit geeigneten fotolithografischen und Ätzverfahren strukturiert werden, um Masken 72 in einem ersten Bereich und Masken 78 in einem zweiten Bereich herzustellen. Die Strukturen der Masken 72 und 78 können dann mit einem geeigneten Ätzverfahren auf die Dummy-Gate-Schicht 60 und die dielektrische Dummy-Schicht 58 übertragen werden, um Dummy-Gates 70 in dem ersten Bereich 50B und Dummy-Gates 76 in dem zweiten Bereich 50C herzustellen. Die Dummy-Gates 70 und 76 bedecken jeweilige Kanalbereiche der Finnen 56. Die Dummy-Gates 70 und 76 können außerdem eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen epitaxialen Finnen ist.
  • In den 8A, 8B und 8C können Gate-Dichtungsabstandshalter 80 auf freigelegten Oberflächen der jeweiligen Dummy-Gates 70 und 76 und/oder der Finnen 56 hergestellt werden. Die Gate-Dichtungsabstandshalter 80 können durch eine thermische Oxidation oder eine Abscheidung mit einer anschließenden anisotropen Ätzung hergestellt werden.
  • Nach der Herstellung der Gate-Dichtungsabstandshalter 80 können Implantationen für leicht dotierte Source-/Drain-Bereiche (LDD-Bereiche) durchgeführt werden. Ähnlich wie bei den Implantationen, die vorstehend bei 5 erörtert worden sind, kann eine Maske, wie etwa ein Fotoresist, über dem ersten Bereich 50B, z. B. einem NMOS-Bereich, hergestellt werden, während der zweite Bereich 50C, z. B. ein PMOS-Bereich, freigelegt wird, und p-Dotierungsstoffe können in die freigelegten Finnen 56 in dem zweiten Bereich 50C implantiert werden. Dann kann die Maske entfernt werden. Anschließend kann eine Maske, wie etwa ein Fotoresist, über dem zweiten Bereich 50C hergestellt werden, während der erste Bereich 50B freigelegt wird, und n-Dotierungsstoffe können in die freigelegten Finnen 56 in dem ersten Bereich 50B implantiert werden. Dann kann die Maske entfernt werden. Die n-Dotierungsstoffe können einige der n-Dotierungsstoffe sein, die vorstehend erörtert worden sind, und die p-Dotierungsstoffe können einige der p-Dotierungsstoffe sein, die vorstehend erörtert worden sind. Die leicht dotierten Source-/Drain-Bereiche können eine Dotierungsstoffkonzentration von etwa 1018 cm-3 bis etwa 1019 cm-3 haben. Zum Aktivieren der implantierten Dotierungsstoffe kann eine Glühung durchgeführt werden.
  • Darüber hinaus werden in den 8A, 8B und 8C epitaxiale Source-/Drain-Bereiche 82 und 84 in den Finnen 56 hergestellt. In dem ersten Bereich 50B werden die epitaxialen Source-/Drain-Bereiche 82 in den Finnen 56 so hergestellt, dass sich jedes Dummy-Gate 70 zwischen jeweiligen benachbarten Paaren von epitaxialen Source-/Drain-Bereichen 82 befindet. Bei einigen Ausführungsformen können diese epitaxialen Source-/Drain-Bereiche 82 in die Finnen 52 hinein reichen. In dem zweiten Bereich 50C werden die epitaxialen Source-/Drain-Bereiche 84 in den Finnen 56 so hergestellt, dass sich jedes Dummy-Gate 76 zwischen jeweiligen benachbarten Paaren von epitaxialen Source-/Drain-Bereichen 84 befindet. Bei einigen Ausführungsformen können diese epitaxialen Source-/Drain-Bereiche 84 in die Finnen 52 hinein reichen.
  • Die epitaxialen Source-/Drain-Bereiche 82 in dem ersten Bereich 50B, z. B. dem NMOS-Bereich, können dadurch hergestellt werden, dass der zweite Bereich 50C, z. B. der PMOS-Bereich, maskiert wird und eine Dummy-Abstandshalterschicht in dem ersten Bereich 50B konform abgeschieden wird und anschließend eine anisotrope Ätzung durchgeführt wird, um Dummy-Gate-Abstandshalter (nicht dargestellt) entlang Seitenwänden der Dummy-Gates 70 und/oder der Gate-Dichtungsabstandshalter 80 in dem ersten Bereich 50B herzustellen. Dann werden die Source-/Drain-Bereiche der epitaxialen Finnen in dem ersten Bereich 50B geätzt, um Aussparungen herzustellen. Die epitaxialen Source-/Drain-Bereiche 82 in dem ersten Bereich 50B werden in den Aussparungen epitaxial aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 82 können ein Material aufweisen, das für n-FinFETs geeignet ist. Wenn zum Beispiel die Finnen 56 aus Silizium bestehen, können die epitaxialen Source-/Drain-Bereiche 82 Silizium, SiC, SiCP, SiP oder dergleichen aufweisen. Die epitaxialen Source-/Drain-Bereiche 82 können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 56 erhöht sind, und sie können Abschrägungen haben. Anschließend werden die Dummy-Gate-Abstandshalter in dem ersten Bereich 50B zum Beispiel durch eine Ätzung unter Verwendung der Maske auf dem zweiten Bereich 50C entfernt.
  • Die epitaxialen Source-/Drain-Bereiche 84 in dem zweiten Bereich 50C, z. B. dem PMOS-Bereich, können dadurch hergestellt werden, dass der erste Bereich 50B, z. B. der NMOS-Bereich, maskiert wird und eine Dummy-Abstandshalterschicht in dem zweiten Bereich 50C konform abgeschieden wird und anschließend eine anisotrope Ätzung durchgeführt wird, um Dummy-Gate-Abstandshalter (nicht dargestellt) entlang Seitenwänden der Dummy-Gates 76 und/oder der Gate-Dichtungsabstandshalter 80 in dem zweiten Bereich 50C herzustellen. Dann werden die Source-/Drain-Bereiche der epitaxialen Finnen in dem zweiten Bereich 50C geätzt, um Aussparungen herzustellen. Die epitaxialen Source-/Drain-Bereiche 84 in dem zweiten Bereich 50C werden in den Aussparungen epitaxial aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 84 können ein Material aufweisen, das für p-FinFETs geeignet ist. Wenn zum Beispiel die Finnen 56 aus Silizium bestehen, können die epitaxialen Source-/Drain-Bereiche 84 SiGe, SiGeB, Ge, GeSn oder dergleichen aufweisen. Die epitaxialen Source-/Drain-Bereiche 84 können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 56 erhöht sind, und sie können Abschrägungen haben. Anschließend werden die Dummy-Gate-Abstandshalter in dem zweiten Bereich 50C zum Beispiel durch eine Ätzung unter Verwendung der Maske auf dem ersten Bereich 50B entfernt.
  • In den 9A, 9B und 9C werden Gate-Abstandshalter 86 auf den Gate-Dichtungsabstandshaltern 80 entlang Seitenwänden der Dummy-Gates 70 und 76 hergestellt. Die Gate-Abstandshalter 86 können dadurch hergestellt werden, dass ein Material konform abgeschieden wird und das Material anschließend anisotrop geätzt wird. Das Material der Gate-Abstandshalter 86 kann Siliziumnitrid, SiCN, eine Kombination davon oder dergleichen sein.
  • Ähnlich wie bei dem Prozess, der vorstehend für die Herstellung von leicht dotierten Source-/Drain-Bereichen beschrieben worden ist, können die epitaxialen Source-/Drain-Bereiche 82 und 84 und/oder die epitaxialen Finnen mit Dotanden implantiert werden, um Source-/Drain-Bereiche herzustellen, und anschließend wird eine Glühung durchgeführt. Die Source-/Drain-Bereiche können eine Dotierungskonzentration in dem Bereich von etwa 1019 cm-3 bis etwa 1021 cm-3 haben. Die n-Dotierungsstoffe für die Source-/Drain-Bereiche in dem ersten Bereich 50B, z. B. dem NMOS-Bereich, können einige der n-Dotierungsstoffe sein, die vorstehend erörtert worden sind, und die p-Dotierungsstoffe für die Source-/Drain-Bereiche in dem zweiten Bereich 50C, z. B. dem PMOS-Bereich, können einige der p-Dotierungsstoffe sein, die vorstehend erörtert worden sind. Bei anderen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 82 und 84 während des Aufwachsens in situ dotiert werden.
  • In den 10A, 10B und 10C wird ein ILD 88 über der Struktur abgeschieden, die in den 9A, 9B und 9C gezeigt ist. Bei einer Ausführungsform ist das ILD 88 eine fließfähige Schicht, die durch fließfähige CVD hergestellt wird. Bei einigen Ausführungsformen besteht das ILD 88 aus einem dielektrischen Material, wie etwa Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen, und es kann mit einem geeigneten Verfahren abgeschieden werden, wie etwa CVD oder PECVD. Bei einigen Ausführungsformen wird das ILD 88 gehärtet, z. B. durch Glühen nach der Abscheidung.
  • In den 11A, 11B und 11C kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die Oberseite des ILD 88 auf gleiche Höhe mit den Oberseiten der Dummy-Gates 70 und 76 zu bringen. Durch die CMP können auch die Masken 72 und 78 auf den Dummy-Gates 70 und 76 entfernt werden. Somit werden Oberseiten der Dummy-Gates 70 und 76 durch das ILD 88 freigelegt. Bei anderen Ausführungsformen werden die Masken 72 und 78 vor der Abscheidung des ILD 88 entfernt.
  • In 12A sind ein oberer Teil einer beispielhaften Finne 56 und das ILD 88 entlang der Achse näher dargestellt, die in 1 mit B/C - B/C bezeichnet ist. Diese dargestellte Ausführungsform entspricht einer Finne 56 in dem Bereich 50B (d. h. einer Finne, in der ein oder mehrere NMOS-Transistoren hergestellt werden), obwohl die Grundsätze genauso für Finnen gelten, die in dem Bereich 50C hergestellt sind (in dem PMOS-Transistoren hergestellt werden). Es sind vier Dummy-Gates 70 dargestellt (von denen zwei in der Teildarstellung von 12A nur teilweise dargestellt sind). Der Klarheit halber sind diese vier Dummy-Gates mit 70, 70', 70" und 70''' bezeichnet. Obwohl 12A die Struktur aus einer anderen Perspektive zeigt, sollen die Prozesse, die in den 1 bis 11 erörtert werden, verwendet werden, um die Zwischenstruktur abzuleiten, die in 12A gezeigt ist. Ein Fachmann dürfte erkennen, dass mehrere Dummy-Gates über einer Finne hergestellt werden können. Obwohl vier Dummy-Gates in der abgeschnittenen Darstellung von 12A gezeigt sind, könnten nur ein Dummy-Gate oder mehrere hundert Dummy-Gates über den Finnen hergestellt werden.
  • Bei einigen Ausführungsformen ist es zweckmäßig, alle Dummy-Gates oder einen Teil eines oder mehrerer Dummy-Gates in einem Prozess zu entfernen, der meistens als Poly-Cut-Prozess bezeichnet wird. Das ist nicht der gleiche Prozess wie bei dem Schritt der Dummy-Gate-Entfernung, der später näher erörtert wird. Dieser Prozess umfasst vielmehr das Strukturieren von Dummy-Gate-Strukturen, die meistens aus Polysilizium bestehen, um Leiter herzustellen, die auf dem Bauelement verbleiben, auch nachdem die übrigen Dummy-Gate-Strukturen entfernt worden sind und durch Metall-Gates ersetzt worden sind, wie später beschrieben wird.
  • 12B zeigt die Struktur, nachdem die Dummy-Gates 70" und 70''' entfernt worden sind. Wie gezeigt ist, wird eine Maskenschicht 75 über den Dummy-Gates 70 und 70' aufgebracht, um sie zu schützen. Die Dummy-Gates 70" und 70''' werden entfernt, z. B. durch Ätzen mit einem normalen Polysilizium-Ätzprozess, wie etwa mit einer Nass- oder Trockenätzung unter Verwendung einer geeigneten Chemikalie, wie etwa Tetramethylammoniumhydroxid (TMAH), HBr, HF, einem anderen Halogenid-Ätzmittel oder dergleichen oder Kombinationen davon, die auf dem Fachgebiet bekannt sind. In einigen Fällen wird auch das ILD 88, das dem Ätzprozess ausgesetzt wird, teilweise oder vollständig entfernt, auch wenn das zur Realisierung der Merkmale der beschriebenen Ausführungsformen nicht erforderlich ist. Bei der Ausführungsform, die in 12B gezeigt ist, werden die freigelegten Teile des ILD 88 rückgeätzt, sodass übrige Teile 89 zurückbleiben. In einem nächsten Schritt wird die Maskenschicht 75 entfernt, und ein Opfermaterial 77, wie etwa Siliziumnitrid, wird über dem Bauelement abgeschieden, wie in 12C gezeigt ist. Dieses Opfermaterial 77 füllt die Hohlräume, die von den entfernten Dummy-Gates 70" und 70''' hinterlassen werden. Es ist zu beachten, dass sich das Opfermaterial 77 an die Topografie der darunter befindlichen Struktur anpasst und daher keine planare Oberseite bereitstellt. 12D zeigt das Bauelement, nachdem ein Planarisierungsprozess, wie etwa eine CMP, an dem Opfermaterial 77 durchgeführt worden ist, um das Opfermaterial 77 auf gleiche Höhe mit den Oberseiten der Dummy-Gates 70 und 70' und des ILD 88 zu bringen. Es ist zu beachten, dass der Planarisierungsprozess zu einer Kümpelung der Oberseite des ILD 88 führt. Das ist eine unerwünschte Folge, da diese Kümpelung die Gleichmäßigkeit der Gate-Höhe und/oder der Finnenhöhe in dem herzustellenden FinFET-Transistor beeinträchtigen kann.
  • 12E zeigt einen Prozess zur Reduzierung oder Vermeidung einer weiteren Wölbung oder Erosion des ILD 88 während nachfolgender Prozessschritte. Wie schematisch dargestellt ist, wird ein Prozess 79 an dem ILD 88 durchgeführt, um ein gewünschtes Ätzverhalten des ILD 88 für einen später durchgeführten Ätzprozess zu verbessern. Zum Beispiel kann der Prozess 79 die Ätzbeständigkeit des ILD 88 gegen Ätzprozesse und - chemikalien erhöhen, die später zum Entfernen der Dummy-Gates 70 und 70' verwendet werden. Bei einer Ausführungsform ist der Prozess 79 ein Implantationsprozess, bei dem eine elementare Spezies, wie etwa Silizium, in das ILD 88 implantiert wird. Es wird angenommen, dass durch das Implantieren von Silizium in das ILD 88 dessen Ätzbeständigkeit dadurch verbessert wird, dass ein Bereich 81, der reich an Si-Si-Bindungen ist, entsteht, und es wird weiterhin angenommen, dass diese Si-Si-Bindungen die Ätzeigenschaften (Ätzbeständigkeit) des ILD 88 verbessern. Es ist herausgefunden worden, dass Temperatur und Implantationsdosis so angepasst werden können, dass sie die Ätzrate des ILD 88 ändern, nachdem der Prozess 79 durchgeführt worden ist. Bei einer Ausführungsform wird Silizium mit einer Implantationsenergie von etwa 1 keV bis etwa 80 keV in einer Konzentration von etwa 1E13 Atome/cm2 bis etwa 1E17 Atome/cm2 implantiert. Die Temperatur für den Implantationsprozess kann in dem Bereich von etwa -60 °C bis etwa 500 °C liegen. Bei einer Ausführungsform liegt die Temperatur in dem Bereich von etwa 25 °C bis etwa 450 °C. Es wird angenommen, dass eine höhere Temperatur, z. B. etwa 450 °C, eine höhere resultierende Konzentration der Si-Si-Bindungen ermöglicht. Bei einer Implantationsenergie von 1,1 keV erstreckt sich der Bereich 81 von der Oberseite des ILD 88 etwa 35 Ångström nach unten. Bei einer Implantationsenergie von 2,2 keV erstreckt sich der Bereich 81 etwa 54 Ångström nach unten, und bei einer Implantationsenergie von 3,8 keV erstreckt sich der Bereich 81 etwa 1220 Ångström nach unten. Ein Fachmann dürfte in der Lage sein, die Implantationsparameter so einzustellen, dass eine gewünschte Ätzeigenschaft erreicht wird, die teilweise von dem Polysilizium-Ätzprozess, der später durchgeführt werden soll, und davon abhängt, wie wahrscheinlich die Parameter das ILD 88 beeinflussen.
  • Bei anderen Ausführungsformen kann eine andere Dotierungsstoff-Spezies verwendet werden, um die Ätzeigenschaften des ILD 88 zu ändern. Zum Beispiel kann Phosphor genauso wie Bor verwendet werden. Andere elementare Spezies und Kombinationen von Spezies liegen innerhalb des beabsichtigten Schutzumfangs der vorliegenden Erfindung. Andere Prozesse, wie etwa Plasma-Behandlung, Glühung, Härtung und dergleichen, zusätzlich zu oder an Stelle des Prozesses 79 liegen ebenfalls innerhalb des beabsichtigten Schutzumfangs der vorliegenden Erfindung.
  • Bei der vorstehend erläuterten Ausführungsform wird das ILD 88 nach der Planarisierung des Opfermaterials 77, die eine gewisse, aber hinnehmbare Kümpelung oder Erosion verursacht, bearbeitet. Es liegt innerhalb des beabsichtigten Schutzumfangs der beschriebenen Ausführungsformen, dass das ILD 88 vor dem Abscheiden des Opfermaterials 77 bearbeitet werden kann, sodass der Planarisierungsprozess eine noch geringere Kümpelung des ILD 88 bewirkt.
  • Unter Berücksichtigung der Darstellungen in den 2 bis 11 zeigen die 13A, 13B und 13C, dass die Dummy-Gates 70 (die die Dummy-Gates 70 und 70' von 12E umfassen) und 76, die Gate-Dichtungsabstandshalter 80 und Teile der dielektrischen Dummy-Schicht 58, die sich direkt unter den Dummy-Gates 70 und 76 befinden, in einem oder mehreren Ätzschritten entfernt werden, sodass Aussparungen 90 entstehen. Das ILD 88, das die Bereiche 81 hat, wird durch diesen Ätzschritt nur minimal erodiert, geätzt, gekümpelt oder in anderer Weise beeinträchtigt. Jede Aussparung 90 legt einen Kanalbereich einer jeweiligen Finne 56 frei. Die Kanalbereiche sind jeweils zwischen benachbarten Paaren von epitaxialen Source-/Drain-Bereichen 82 und 84 angeordnet. Während der Entfernung kann die dielektrische Dummy-Schicht 58 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 70 und 76 geätzt werden. Die dielektrische Dummy-Schicht 58 und die Gate-Dichtungsabstandshalter 80 können nach der Entfernung der Dummy-Gates 70 und 76 ebenfalls entfernt werden.
  • In den 14A, 14B und 14C werden dielektrische Gate-Schichten 92 und 96 und Gate-Elektroden 94 und 98 für Ersatz-Gates hergestellt. Die dielektrischen Gate-Schichten 92 und 96 werden in den Aussparungen 90 konform abgeschieden, wie etwa auf den Oberseiten und den Seitenwänden der Finnen 56 und auf Seitenwänden der Gate-Abstandshalter 86 sowie auf einer Oberseite des ILD 88. Bei einigen Ausführungsformen weisen die dielektrischen Gate-Schichten 92 und 96 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon auf. Bei anderen Ausführungsformen weisen die dielektrischen Gate-Schichten 92 und 96 ein dielektrisches High-k-Material auf, und bei diesen Ausführungsformen können die dielektrischen Gate-Schichten 92 und 96 einen k-Wert haben, der größer als etwa 7,0 ist, und sie können ein Metalloxid oder ein Silicat von HF, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon aufweisen. Die Herstellungsverfahren für die dielektrischen Gate-Schichten 92 und 96 können Molekularstrahl-Abscheidung (MBD), Atomlagenabscheidung (ALD), PECVD und dergleichen umfassen.
  • Dann werden die Gate-Elektroden 94 und 98 über den dielektrischen Gate-Schichten 92 bzw. 96 abgeschieden, und sie füllen die übrigen Teile der Aussparungen 90. Die Gate-Elektroden 94 und 98 können aus einem metallhaltigen Material, wie etwa TiN, TaN, TaC, Co, Ru, Al oder Kombinationen davon, oder aus mehreren Schichten davon bestehen. Nach dem Füllen der Gate-Elektroden 94 und 98 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die überschüssigen Teile, die sich über der Oberseite des ILD 88 befinden, der dielektrischen Gate-Schichten 92 und 96 und des Materials der Gate-Elektroden 94 und 98 zu entfernen. Die resultierenden verbliebenen Teile des Materials der Gate-Elektroden 94 und 98 und der dielektrischen Gate-Schichten 92 und 96 bilden somit Ersatz-Gates für die resultierenden FinFETs. Es ist zu beachten, dass dadurch, dass für Prozesse nach dem Prozess 79 die Kümpelung oder Erosion des ILD 88 reduziert, minimiert oder beseitigt wird, das ILD 88 durchgehend eine relativ gleichbleibende Höhe hat und daher die Höhen der resultierenden Gate-Elektroden 94 und 98 zwischen Transistoren und über die Länge der Finnen 56 hinweg relativ gleichbleibend und einheitlich sind. Diese Einheitlichkeit der Gate-Höhe verbessert die Bauelementleistung und -zuverlässigkeit.
  • Die Herstellung der dielektrischen Gate-Schichten 92 und 96 kann gleichzeitig erfolgen, sodass die dielektrischen Gate-Schichten 92 und 96 aus den gleichen Materialien bestehen, und die Herstellung der Gate-Elektroden 94 und 98 kann ebenfalls gleichzeitig erfolgen, sodass die Gate-Elektroden 94 und 98 ebenfalls aus den gleichen Materialien bestehen. Bei anderen Ausführungsformen können die dielektrischen Gate-Schichten 92 und 96 jedoch mit verschiedenen Prozessen hergestellt werden, sodass die dielektrischen Gate-Schichten 92 und 96 aus unterschiedlichen Materialien bestehen können, und die Gate-Elektroden 94 und 98 können ebenfalls mit verschiedenen Prozessen hergestellt werden, sodass sie ebenfalls aus unterschiedlichen Materialien bestehen können. Es können verschiedene Maskierungsschritte verwendet werden, um entsprechende Bereiche zu maskieren und freizulegen, wenn unterschiedliche Prozesse verwendet werden.
  • In den 15A, 15B und 15C wird ein ILD 100 über dem ILD 88 abgeschieden. Wie außerdem in den 15A, 15B und 15C gezeigt ist, werden Kontakte 102 und 104 durch das ILD 100 und das ILD 88 hergestellt, und Kontakte 106 und 108 werden durch das ILD 100 hergestellt. Bei einer Ausführungsform ist das ILD 100 eine fließfähige Schicht, die durch fließfähige CVD hergestellt wird. Bei einigen Ausführungsformen besteht das ILD 100 aus einem dielektrischen Material, wie etwa PSG, BSG, BPSG, USG oder dergleichen, und es kann mit einem geeigneten Verfahren, wie etwa CVD und PECVD, abgeschieden werden. Durch die ILDs 88 und 100 werden Öffnungen für die Kontakte 102 und 104 hergestellt. Durch das ILD 100 werden Öffnungen für die Kontakte 106 und 108 hergestellt. Diese Öffnungen können alle gleichzeitig in demselben Prozess oder in getrennten Prozessen hergestellt werden. Die Öffnungen können mit geeigneten fotolithografischen und Ätzverfahren hergestellt werden. In den Öffnungen werden eine Deckschicht, wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitendes Material abgeschieden. Die Deckschicht kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitende Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel oder dergleichen sein. Eine Planarisierung, wie etwa eine CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des ILD 100 zu entfernen. Die übrige Deckschicht und das übrige leitende Material bilden die Kontakte 102 und 104 in den Öffnungen. Damit ein Silizid an der Grenzfläche zwischen den epitaxialen Source-/Drain-Bereichen 82 und 84 und den Kontakten 102 bzw. 104 entsteht, kann ein Glühprozess durchgeführt werden. Die Kontakte 102 werden physisch und elektrisch mit den epitaxialen Source-/Drain-Bereichen 82 verbunden, die Kontakte 104 werden physisch und elektrisch mit den epitaxialen Source-/Drain-Bereichen 84 verbunden, der Kontakt 106 wird physisch und elektrisch mit der Gate-Elektrode 94 verbunden, und der Kontakt 108 wird physisch und elektrisch mit der Gate-Elektrode 98 verbunden.
  • Auch wenn es nicht ausdrücklich dargestellt ist, dürfte ein Durchschnittsfachmann ohne Weiteres erkennen, dass weitere Bearbeitungsschritte an der Struktur in den 15A, 15B und 15C ausgeführt werden können. Zum Beispiel können verschiedene IMDs (Zwischenmetall-Dielektrika) und deren entsprechende Metallisierung über dem ILD 100 hergestellt werden.
  • 16 ist ein Ablaufdiagramm, das Schritte eines Verfahrens für eine Ausführungsform zeigt. Beginnend mit dem Schritt 160 wird eine Finnenstruktur hergestellt, die von einem Substrat abgeht und von einer Trennschicht umschlossen ist. Im Schritt 161 wird eine Polysiliziumschicht über der Finnenstruktur hergestellt. Im Schritt 162 wird die Polysiliziumschicht so strukturiert, dass eine Vielzahl von Dummy-Strukturen entsteht, die eine Dummy-Gate-Struktur umfassen, die über der Finnenstruktur verläuft. Der Schritt 163 umfasst die Herstellung eines Source-Bereichs in der Finne, der an eine erste Seite der Dummy-Gate-Struktur angrenzt, und eines Drain-Bereichs in der Finne, der an eine zweite Seite der Dummy-Gate-Struktur angrenzt. Im Schritt 164 wird über der Finnenstruktur und der Dummy-Gate-Struktur ein ILD abgeschieden. Dann wird im Schritt 165 ein Teil der Dummy-Strukturen entfernt, um Aussparungen herzustellen, und im Schritt 166 wird ein Füllmaterial in den Aussparungen und über den Dummy-Gate-Strukturen abgeschieden. Der Schritt 167 umfasst die Bearbeitung des ILD, um seine Beständigkeit gegen einen festgelegten Ätzprozess zu erhöhen. Im Schritt 168 wird das Füllmaterial planarisiert, um die Dummy-Gate-Struktur freizulegen. Im Schritt 169 wird dann der festgelegte Ätzprozess durchgeführt, um die Dummy-Gate-Struktur zu entfernen, und an ihrer Stelle wird ein Metall-Gate hergestellt. Weitere Schritte vor, nach oder zwischen den Schritten, die in 16 beschrieben sind, liegen ebenfalls innerhalb des beabsichtigten Schutzumfangs dieser Ausführungsform.
  • 17 ist ein Ablaufdiagramm, das ein weiteres erfindungsgemäßes Verfahren zeigt, bei dem eine Transistor-Zwischenstruktur, die eine Dummy-Gate-Struktur hat, auf einem Substrat hergestellt wird, wie im Schritt 170 beschrieben ist. Dann wird im Schritt 171 eine dielektrische Schicht über der Transistorstruktur und der Dummy-Gate-Struktur abgeschieden. Im Schritt 172 wird mindestens ein Prozess an der dielektrischen Schicht durchgeführt, um ihre Ätzbeständigkeit gegen einen festgelegten Ätzprozess zu verbessern. Dann wird im Schritt 173 die Dummy-Gate-Struktur mit dem festgelegten Ätzprozess entfernt. Weitere Schritte vor, nach oder zwischen den Schritten, die in 17 beschrieben sind, liegen ebenfalls innerhalb des beabsichtigten Schutzumfangs dieser Ausführungsform.
  • Ein allgemeiner Aspekt der hier beschriebenen Ausführungsformen umfasst ein Verfahren mit den folgenden Schritten: Herstellen einer Transistor-Zwischenstruktur auf einem Substrat, wobei die Transistor-Zwischenstruktur eine Dummy-Gate-Struktur umfasst; Abscheiden einer dielektrischen Schicht über der Transistorstruktur und der Dummy-Gate-Struktur; Durchführen mindestens eines Prozesses an der dielektrischen Schicht, um ein gewünschtes Ätzverhalten der dielektrischen Schicht für einen festgelegten Ätzprozess zu verbessern; und Entfernen der Dummy-Gate-Struktur mit dem festgelegten Ätzprozess.
  • Ein allgemeiner Aspekt der hier beschriebenen Ausführungsformen umfasst ein Verfahren mit den folgenden Schritten: Herstellen einer Finnenstruktur, die von einem Substrat abgeht und von einer Trennschicht umschlossen ist; Abscheiden einer Polysiliziumschicht über der Finnenstruktur; Strukturieren der Polysiliziumschicht, um eine Vielzahl von Dummy-Strukturen herzustellen, wobei die Dummy-Strukturen eine Dummy-Gate-Struktur umfassen, die über der Finnenstruktur verläuft; Herstellen eines Source-Bereichs in der Finne, der an eine erste Seite der Dummy-Gate-Struktur angrenzt, und eines Drain-Bereichs in der Finne, der an eine zweite Seite der Dummy-Gate-Struktur angrenzt; Abscheiden eines Zwischenebenen-Dielektrikums (inter-level dielectric; ILD) über der Finnenstruktur und der Dummy-Gate-Struktur; Entfernen eines Teils der Dummy-Strukturen, um Aussparungen herzustellen; Abscheiden eines Füllmaterials in den Aussparungen und über den Dummy-Gate-Strukturen und dem ILD; Planarisieren des Füllmaterials, um die Dummy-Gate-Struktur und das ILD freizulegen; Bearbeiten des ILD, um seine Beständigkeit gegen einen festgelegten Ätzprozess zu erhöhen; Durchführen des festgelegten Ätzprozesses, um die Dummy-Gate-Struktur zu entfernen; und Herstellen einer Metall-Gate-Struktur an der Stelle der entfernten Dummy-Gate-Struktur.
  • Ein allgemeiner Aspekt der hier beschriebenen Ausführungsformen umfasst einen Transistor mit: einer Finnenstruktur, die von einem Substrat abgeht und entlang einer Hauptfläche des Substrats in einer ersten Richtung verläuft; einem Metall-Gate, das entlang der Hauptfläche des Substrats in einer zweiten Richtung verläuft, die senkrecht zu der ersten Richtung ist, wobei das Metall-Gate über eine Oberseite und Seitenwände der Finnenstruktur verläuft; einer ILD-Schicht (ILD: inter-level dielectric; Zwischenebenen-Dielektrikum) über der Finnenstruktur, wobei die ILD-Schicht eine Öffnung hat, in der das Metall-Gate hergestellt ist; und einem bearbeiteten Bereich in der ILD-Schicht, wobei der bearbeitete Bereich von einer Oberseite der ILD-Schicht her in die ILD-Schicht hinein reicht und ein an Silizium-Silizium-Bindungen reicher Bereich aus einem Siliziumoxid-Material ist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen oder Beispielen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Herstellen einer Transistor-Zwischenstruktur auf einem Substrat, wobei die Transistor-Zwischenstruktur eine Dummy-Gate-Struktur umfasst; Abscheiden einer dielektrischen Schicht über der Transistorstruktur und der Dummy-Gate-Struktur; Durchführen mindestens eines Prozesses an der dielektrischen Schicht, um eine Ätzbeständigkeit der dielektrischen Schicht gegen einen vorbestimmten Ätzprozess zu verbessern; und Entfernen der Dummy-Gate-Struktur mittels des vorbestimmten Ätzprozess.
  2. Verfahren nach Anspruch 1, wobei der mindestens eine Prozess das Implantieren einer elementaren Spezies in das Dielektrikum umfasst.
  3. Verfahren nach Anspruch 2, wobei die elementare Spezies ein Element aus der Gruppe Silizium, Phosphor, Bor und Kombinationen davon umfasst.
  4. Verfahren nach Anspruch 2, wobei die elementare Spezies Silizium ist, das bei einer Implantationstemperatur von etwa Raumtemperatur bis etwa 500 °C implantiert wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei für den vorbestimmten Ätzprozess ein Ätzmittel verwendet wird, das aus der Gruppe Tetramethylammoniumhydroxid (TMAH), HBr, HF, Halogenid-Ätzmittel und Kombinationen davon gewählt ist, und das gewünschte Ätzverhalten die Beständigkeit gegen einen Angriff durch eine oder mehrere der Verbindungen TMAH, HBr, HF und Halogenid-Ätzmittel ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei der mindestens eine Prozess eine Dichte von Silizium-Silizium-Bindungen zumindest eines oberen Teils der dielektrischen Schicht erhöht.
  7. Verfahren nach Anspruch 6, wobei der obere Teil von einer Oberseite der dielektrischen Schicht her bis in eine Tiefe von etwa 5 nm bis etwa 125 nm in die dielektrische Schicht hinein reicht.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das Herstellen einer Metall-Gate-Struktur in einer Aussparung umfasst, die durch Entfernen der Dummy-Gate-Elektrode entsteht.
  9. Verfahren mit den folgenden Schritten: Herstellen einer Finnenstruktur, die von einem Substrat abgeht und von einer Trennschicht umschlossen ist; Abscheiden einer Polysiliziumschicht über der Finnenstruktur; Strukturieren der Polysiliziumschicht, um eine Vielzahl von Dummy-Strukturen herzustellen, wobei die Dummy-Strukturen eine Dummy-Gate-Struktur umfassen, die über der Finnenstruktur verläuft; Herstellen eines Source-Bereichs in der Finne, die einer ersten Seite der Dummy-Gate-Struktur benachbart ist, und eines Drain-Bereichs in der Finne, die einer zweiten Seite der Dummy-Gate-Struktur benachbart ist; Abscheiden eines Zwischenebenen-Dielektrikums (inter-level dielectric; ILD) über der Finnenstruktur und der Dummy-Gate-Struktur; Entfernen eines Teils der Dummy-Strukturen, um Aussparungen herzustellen; Abscheiden eines Füllmaterials in den Aussparungen und über den Dummy-Gate-Strukturen und dem ILD; Planarisieren des Füllmaterials, um die Dummy-Gate-Struktur und das ILD freizulegen; Bearbeiten des ILD, um seine Beständigkeit gegen einen vorbestimmten Ätzprozess zu erhöhen; Durchführen des vorbestimmten Ätzprozesses, um die Dummy-Gate-Struktur zu entfernen; und Herstellen einer Metall-Gate-Struktur an der Stelle der entfernten Dummy-Gate-Struktur.
  10. Verfahren nach Anspruch 9, wobei das Bearbeiten des ILD das Implantieren einer Spezies in das Zwischenebenen-Dielektrikum umfasst.
  11. Verfahren nach Anspruch 10, wobei das ILD Siliziumoxid umfasst und die Spezies Silizium umfasst.
  12. Verfahren nach einem der Ansprüche 9 bis 11, wobei das Bearbeiten des ILD das Erhöhen einer Dichte von Silizium-Silizium-Bindungen in dem ILD umfasst.
  13. Verfahren nach einem der Ansprüche 9 bis 11, wobei das Bearbeiten des ILD das Implantieren einer elementaren Spezies bei einer Temperatur von etwa 25 °C bis etwa 500 °C mit einer Implantationsenergie von etwa 1 keV bis etwa 80 keV auf eine Dichte von etwa 1E13 bis etwa 1E17 Atome/cm2 umfasst.
  14. Verfahren nach Anspruch 13, wobei die elementare Spezies aus der Gruppe Silizium, Phosphor, Bor und Kombinationen davon gewählt ist.
  15. Verfahren nach einem der Ansprüche 9 bis 14, wobei das ILD Siliziumoxid umfasst und wobei für den festgelegten Ätzprozess TMAH, HBr, HF, ein Halogenid-Ätzmittel oder eine Kombination davon verwendet wird.
  16. Verfahren nach einem der Ansprüche 9 bis 15, wobei das Abscheiden eines Füllmaterials das Abscheiden von Siliziumnitrid umfasst und wobei das Planarisieren des Füllmaterials eine chemisch-mechanische Polierung umfasst.
  17. Verfahren nach einem der Ansprüche 9 bis 16, wobei das Bearbeiten des ILD zur Erhöhung seiner Beständigkeit eine an Silizium-Silizium-Bindungen reiche Siliziumoxidschicht in einem oberen Teil des ILD ausbildet.
  18. Transistor mit: einer Finnenstruktur, die von einem Substrat abgeht und entlang einer Hauptfläche des Substrats in einer ersten Richtung verläuft; einem Metall-Gate, das entlang der Hauptfläche des Substrats in einer zweiten Richtung verläuft, die senkrecht zu der ersten Richtung ist, wobei das Metall-Gate über eine Oberseite und Seitenwände der Finnenstruktur verläuft; einer ILD-Schicht (ILD: inter-level dielectric; Zwischenebenen-Dielektrikum) über der Finnenstruktur, wobei die ILD-Schicht eine Öffnung hat, in der das Metall-Gate hergestellt ist; und einem bearbeiteten Bereich in der ILD-Schicht, wobei der bearbeitete Bereich von einer Oberseite der ILD-Schicht her in die ILD-Schicht hinein reicht und ein an Silizium-Silizium-Bindungen reicher Bereich eines Siliziumoxid-Materials ist.
  19. Transistor nach Anspruch 18, wobei der Bearbeitungsbereich etwa 5 nm bis etwa 125 nm in die ILD-Schicht hinein reicht.
  20. Transistor nach Anspruch 18 oder 19, der weiterhin eine zweite ILD-Schicht auf der ILD-Schicht aufweist.
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