DE102018121263A1 - Dummy-finnenstrukturen und verfahren zu deren herstellung - Google Patents

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Chin-Hsiang Lin
Keng-Chu Lin
Shwang-Ming Jeng
Teng-Chun Tsai
Tsu-Hsiu Perng
Fu-Ting Yen
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

Ein beispielhaftes Verfahren umfasst das Abscheiden einer ersten dielektrischen Schicht über und entlang Seitenwänden einer Halbleiterfinne, wobei sich die Halbleiterfinne von einem Halbleitersubstrat nach oben erstreckt. Das Verfahren umfasst weiterhin Folgendes: Abscheiden eines dielektrischen Materials über der ersten dielektrischen Schicht; Aussparen der ersten dielektrischen Schicht unter einer Oberseite der Halbleiterfinne, um eine Dummy-Finne zu definieren, wobei die Dummy-Finne einen oberen Teil des dielektrischen Materials aufweist; und Herstellen eines Gate-Stapels über und entlang Seitenwänden der Halbleiterfinne und der Dummy-Finne.

Description

  • Prioritätsanspruch und Querverweis
  • Diese Anmeldung beansprucht die Priorität der am 29. September 2017 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/566.045 und dem Titel „Dummy Fin Structures and Methods of Forming Same“ („Dummy-Finnenstrukturen und Verfahren zu deren Herstellung“), die durch Bezugnahme aufgenommen ist.
  • Hintergrund der Erfindung
  • Halbleiter-Bauelemente kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie zum Beispiel Personal Computern, Mobiltelefonen, digitalen Kameras und anderen elektronischen Geräten. Halbleiter-Bauelemente werden normalerweise dadurch hergestellt, dass isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleiter-Materialschichten nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um Schaltkreiskomponenten und -elemente auf dem Substrat herzustellen.
  • Die Halbleiterindustrie verbessert immer weiter die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch ständige Verringerung der kleinsten Strukturbreite, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn die kleinste Strukturbreite verringert wird, entstehen jedoch weitere Probleme, die angegangen werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel für einen FinFET in einer dreidimensionalen Darstellung, gemäß einigen Ausführungsformen.
    • Die 2, 3, 4, 5, 6, 7A, 7B, 8, 9, 10A, 10B, 10C, 11A, 11B, 11C, 11D, 12A, 12B, 12C, 13A, 13B, 13C, 14A, 14B, 14C, 14D, 15A, 15B, 15C, 16A, 16B, 16C, 17A, 17B und 17C zeigen verschiedene Darstellungen von Zwischenstufen der Herstellung eines Bauelements gemäß einigen Ausführungsformen.
    • Die 17D, 17E und 17F zeigen verschiedene Darstellungen eines Bauelements gemäß einigen alternativen Ausführungsformen.
    • Die 18 bis 22 zeigen Schnittansichten von Zwischenstufen der Herstellung eines Bauelements gemäß einigen alternativen Ausführungsformen.
    • Die 23 bis 27 und 28A bis 28C zeigen Schnittansichten von Zwischenstufen der Herstellung eines Bauelements gemäß einigen alternativen Ausführungsformen.
    • Die 28D bis 28F zeigen verschiedene Darstellungen eines Bauelements gemäß einigen alternativen Ausführungsformen.
    • Die 29 und 30A bis 30C zeigen Schnittansichten von Zwischenstufen der Herstellung eines Bauelements gemäß einigen alternativen Ausführungsformen.
    • Die 31 und 32A bis 32C zeigen Schnittansichten von Zwischenstufen der Herstellung eines Bauelements gemäß einigen alternativen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Bei verschiedenen Ausführungsformen werden Strukturen und Verfahren zur Herstellung von Dummy-Finnen auf einem Halbleitersubstrat mit Finnen-Feldeffekttransistoren (FinFETs) bereitgestellt. Während des Herstellungsprozesses der FinFET-Bauelemente der Ausführungsformen können zunächst Dummy-Gate-Stapel über und entlang Seitenwänden von Halbleiterfinnen hergestellt werden. Diese Dummy-Gate-Stapel werden als Platzhalter zum Definieren der Position für funktionelle Gate-Stapel verwendet, die später in verschiedenen Herstellungsprozessen (z. B. Herstellung von Source-/Drain-Bereichen und dergleichen) hergestellt werden. Dieser Prozess kann auch als Gate-Ersetzungsprozess bezeichnet werden.
  • Durch die Verkleinerung von Halbleiter-Strukturelementen können Dummy-Gate-Stapel mit kleinen Rasterabständen in hochentwickelten Technologieknoten hergestellt werden. Bei der Herstellung von Dummy-Gate-Stapeln mit kleinen Rasterabständen kann es zweckmäßig sein, eine einheitliche Struktur von Dummy-Gate-Stapeln auch in Bereichen beizubehalten, in denen keine Halbleiterfinnen hergestellt werden. Zum Beispiel können Dummy-Gate-Stapel direkt auf Trennbereichen, die um die Halbleiterfinnen in Bereichen mit uneinheitlichem Finnenabstand angeordnet sind, und/oder zwischen Grenzen von unterschiedlichen FinFET-Bereichen angeordnet werden. Auf Grund des kleinen Rasterabstands und des hohen Seitenverhältnisses von Dummy-Gate-Stapeln, die nicht über und entlang Seitenwänden von Finnen hergestellt werden, können diese „unverankerten“ Dummy-Gate-Stapel während des Herstellungsprozesses leicht auseinanderbrechen. Zum Beispiel werden verankerte Dummy-Gate-Stapel über und entlang Seitenwänden von Halbleiterfinnen hergestellt und werden von den Halbleiterfinnen, auf denen sie angeordnet sind, konstruktiv abgestützt. Im Gegensatz dazu werden unverankerte Dummy-Gate-Stapel nur über einem Trennbereich (und nicht entlang Seitenwänden des Trennbereichs) hergestellt, und sie sind nicht so physisch sicher wie verankerte Gate-Stapel. Verschiedene Ausführungsformen sind darauf gerichtet, Herstellungsfehler dadurch zu reduzieren, dass Dummy-Finnen (z. B. mit einer oder mehreren Isolierschichten) hergestellt werden, um Dummy-Gate-Stapel zu verankern, die nicht auf Halbleiterfinnen hergestellt sind. Es ist festgestellt worden, dass das Verankern von Dummy-Gate-Stapeln in dieser Weise zu weniger Herstellungsfehlern führt. Ein weiterer Vorzug von Dummy-Finnen ist, dass sie zum Verringern der Source-/Drain-Brückenbildung bei epitaxialen Source-/Drain-Aufwachsprozessen verwendet werden können, wie später näher dargelegt wird.
  • 1 zeigt ein Beispiel für einen FinFET in einer dreidimensionalen Darstellung, gemäß einigen Ausführungsformen. Der FinFET weist eine Finne 52 auf einem Substrat 50 (z. B. einem Halbleitersubstrat) auf. In dem Substrat 50 sind Trennbereiche 64 angeordnet, und die Finne 52 ragt zwischen benachbarten Trennbereichen 64 heraus. Obwohl die Trennbereiche 64 als Bereiche beschrieben/dargestellt sind, die von dem Substrat 50 getrennt sind, kann der hier benutzte Begriff „Substrat“ zum Bezeichnen nur des Halbleitersubstrats oder eines Halbleitersubstrats einschließlich der Trennbereiche verwendet werden. Entlang Seitenwänden und über einer Oberseite der Finne 52 ist eine dielektrische Gate-Schicht 92 angeordnet, und über der dielektrischen Gate-Schicht 92 ist eine Gate-Elektrode 94 angeordnet. Auf gegenüberliegenden Seiten der Finne 52 in Bezug zu der dielektrischen Gate-Schicht 92 und der Gate-Elektrode 94 sind Source-/Drain-Bereiche 82 angeordnet. 1 zeigt Bezugsquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A - A ist entlang einer Längsachse der Gate-Elektrode 94 und in einer Richtung, die zum Beispiel senkrecht zu der Richtung des Stromflusses zwischen den Source-/Drain-Bereichen 82 des FinFET ist. Der Querschnitt B - B ist parallel zu dem Querschnitt A - A und verläuft durch einen Source-/Drain-Bereich des FinFET. Der Querschnitt C - C ist senkrecht zu dem Querschnitt A - A und ist entlang einer Längsachse der Finne 52 und in einer Richtung zum Beispiel eines Stromflusses zwischen den Source-/Drain-Bereichen 82 des FinFET. Spätere Figuren nehmen der Übersichtlichkeit halber auf diese Bezugsquerschnitte Bezug.
  • Die 2 bis 17C sind verschiedene Darstellungen von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. Die 2 bis 8, 18 bis 27, 29 und 30 zeigen den Bezugsquerschnitt A - A, der in 1 gezeigt ist, mit der Ausnahme, dass mehrere Finnen/FinFETs dargestellt sind. 9 zeigt eine Top-Down-Ansicht. In den 10A bis 17C und 28A bis 28C sind Figuren, die mit dem Buchstaben „A“ enden, entlang dem Bezugsquerschnitt A - A von 1 gezeigt; Figuren, die mit dem Buchstaben „B“ enden, sind entlang einem ähnlichen Querschnitt B - B von 1 gezeigt; und Figuren, die mit dem Buchstaben „C“ enden, sind entlang einem ähnlichen Querschnitt C - C von 1 gezeigt, mit der Ausnahme, dass mehrere Finnen/FinFETs dargestellt sind. Weiterhin sind 17D und 28D entlang dem Bezugsquerschnitt A - A von 1 gezeigt; die 17E, 14D und 28E sind entlang dem Bezugsquerschnitt B - B von 1 gezeigt; und die 17F und 27F sind entlang dem Bezugsquerschnitt C - C von 1 gezeigt.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein Volumenhalbleiter, ein Halbleiter-auf-Isolator(SOI)-Substrat oder dergleichen, sein, das (z. B. mit einem p- oder einem n-Dotanden) dotiert oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Im Allgemeinen ist bei einem SOI-Substrat eine Schicht aus einem Halbleitermaterial auf einer Isolierschicht hergestellt. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Substrat, normalerweise einem Silizium- oder Glassubstrat, vorgesehen. Andere Substrate, wie etwa ein mehrschichtiges oder Gradient-Substrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • Das Substrat 50 hat einen Bereich 50C und einen Bereich 50D. Der Bereich 50C kann zum Herstellen von n-Bauelementen, wie etwa NMOS-Transistoren, z. B. n-FinFETs, verwendet werden. Der Bereich 50D kann zum Herstellen von p-Bauelementen, wie etwa PMOS-Transistoren, z. B. p-FinFETs, verwendet werden. Der Bereich 50C kann von dem Bereich 50D physisch getrennt sein (wie es durch einen Teiler 51 dargestellt ist), und zwischen dem Bereich 50C und dem Bereich 50D kann eine Anzahl von Bauelementstrukturen (z. B. andere aktive Bauelemente, dotierte Bereiche, Trennstrukturen usw.) angeordnet sein. Bei einigen Ausführungsformen werden der Bereich 50C und der Bereich 50D zum Herstellen des gleichen Typs von Bauelementen verwendet, wie etwa beide Bereiche für n- oder p-Bauelemente. In der nachfolgenden Beschreibung wird nur ein Bereich (z. B. entweder der Bereich 50C oder der Bereich 50D) erläutert, und es werden Unterschiede bei der Herstellung verschiedener Strukturelemente in dem anderen Bereich beschrieben.
  • In 3 werden Finnen 52 in dem Substrat 50 hergestellt. Die Finnen 52 sind Halbleiterstreifen. Bei einigen Ausführungsformen können die Finnen 52 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 hergestellt werden. Die Ätzung kann mit einem geeigneten Ätzverfahren, wie etwa reaktive Ionenätzung (RIE), Neutralstrahlätzung (NBE) oder dergleichen, oder einer Kombination davon durchgeführt werden. Die Ätzung kann anisotrop sein. Bei dieser Ausführungsform kann eine Maskenschicht 54 zum Definieren einer Struktur der Finnen 52 verwendet werden. Bei einigen Ausführungsformen kann die Maskenschicht 54 Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder dergleichen aufweisen. Bei einigen Ausführungsformen weist die Maskenschicht 54 mehrere Teilschichten auf, wie etwa eine Teilschicht aus Siliziumnitrid über einer Teilschicht aus Siliziumoxid.
  • Die Finnen können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die andernfalls mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden Abstandshalter mit einem selbstjustierten Prozess hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann zum Strukturieren der Finnen verwendet werden.
  • In 4 wird eine dielektrische Deckschicht 56 über und entlang Seitenwänden der Finnen 52 abgeschieden. Die dielektrische Deckschicht 56 kann weiter entlang Oberseiten der Finnen 52 und Oberseiten des Substrats 50 zwischen den Finnen 52 verlaufen. Für die Abscheidung der dielektrischen Deckschicht 56 kann ein konformes Abscheidungsverfahren verwendet werden, wie etwa chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD) oder dergleichen. Die dielektrische Deckschicht 56 kann jedes geeignete Isoliermaterial, wie etwa Siliziumoxid oder dergleichen, aufweisen.
  • In 5 wird eine optionale dielektrische Deckschicht 58 über der dielektrischen Deckschicht 56 abgeschieden, sodass die dielektrische Deckschicht 58 entlang den Seitenwänden und Oberseiten der Finnen 52 angeordnet wird. Die dielektrische Deckschicht 58 kann außerdem entlang den Oberseiten des Substrats 50 zwischen den Finnen 52 verlaufen. Für die Abscheidung der dielektrischen Deckschicht 58 kann ein konformes Abscheidungsverfahren verwendet werden, wie etwa CVD, ALD oder dergleichen. Die dielektrische Deckschicht 58 kann eine kohlenstoffhaltige dielektrische Schicht (z. B. ein kohlenstoffhaltiges Oxid, wie etwa SiOC), eine metallhaltige dielektrische Schicht (z. B. ein metallhaltiges Oxid, wie etwa eine Kombination aus SiO und einem Metall), Kombinationen davon oder dergleichen umfassen. Bei alternativen Ausführungsformen kann die dielektrische Deckschicht 58 weggelassen werden (siehe z. B. 17C bis 17E).
  • In 6 wird ein dielektrisches Material 60 über den dielektrischen Schichten 56 und 58 abgeschieden. Das dielektrische Material 60 kann zwischen den Finnen 52 so abgeschieden werden, dass es Bereiche zwischen den Finnen 52 füllt oder überfüllt. Bei einigen Ausführungsformen kann das dielektrische Material 60 durch fließfähige Abscheidung, Aufschleudern oder dergleichen abgeschieden werden. Bei einigen Ausführungsformen können durch die Abscheidung des dielektrischen Materials 60 Hohlräume 61 zwischen benachbarten der Finnen 52 und zwischen dem dielektrischen Material 60 und den dielektrischen Schichten 56/58 definiert werden. Die Hohlräume 61 können zum Beispiel auf Grund eines hohen Seitenverhältnisses zwischen benachbarten der Finnen 52 entstehen. Eine Höhe der Hohlräume 61 kann kleiner als eine Endhöhe von später hergestellten Dummy-Finnen sein, zum Beispiel können obere Enden der Hohlräume 61 niedriger als obere Enden von Dummy-Finnen 62 (siehe 8) sein. Es ist festgestellt worden, dass unter Berücksichtigung dieser Höhenbeziehung die Bauelementleistung nicht von dem Vorhandensein der Hohlräume 61 beeinträchtigt wird. Bei anderen Ausführungsformen entstehen keine Hohlräume 61. Das dielektrische Material 60 kann eine kohlenstoffhaltige dielektrische Schicht (z. B. ein kohlenstoffhaltiges Oxid, wie etwa SiOC), eine metallhaltige dielektrische Schicht (z. B. ein metallhaltiges Oxid, wie etwa eine Kombination aus SiO und einem Metall) oder dergleichen umfassen. Bei einigen Ausführungsformen ist der Massenanteil von Kohlenstoff und/oder Metall in dem dielektrischen Material 60 kleiner als ein entsprechender Massenanteil von Kohlenstoff und/oder Metall in der dielektrischen Deckschicht 58 (falls vorhanden). Zum Beispiel kann die dielektrische Deckschicht 58 SiOC mit mehr als 10 Masse-% Kohlenstoff aufweisen, und das dielektrische Material 60 kann SiOC mit weniger als 10 Masse-% Kohlenstoff aufweisen.
  • In 7A werden mit einer Planarisierung, zum Beispiel einer chemischmechanischen Polierung (CMP), und/oder einem Rückätzprozess (z. B. einem Trockenätzprozess) die Oberseiten der Finnen 52 freigelegt. Insbesondere werden obere Teile des dielektrischen Materials 60, der dielektrischen Deckschicht 58 (falls vorhanden), der dielektrischen Deckschicht 56 und der Maskenschicht 54 entfernt, sodass die Finnen 52 freigelegt werden. Bei einigen Ausführungsformen sind nach dem Freilegen der Finnen 52 die Oberseiten des dielektrischen Materials 60, der dielektrischen Deckschicht 58, der dielektrischen Deckschicht 56 und der Finnen 52 im Wesentlichen koplanar. Bei anderen Ausführungsformen sind nach dem Freilegen der Finnen 52 die Oberseiten des dielektrischen Materials 60, der dielektrischen Deckschicht 58, der dielektrischen Deckschicht 56 und der Finnen 52 nicht koplanar (siehe z. B. 7B). Abweichungen in der Höhe können auf unterschiedliche Materialzusammensetzungen der Finnen 52, der dielektrischen Deckschicht 56, der dielektrischen Deckschicht 58 (falls vorhanden) und des dielektrischen Materials 60 zurückzuführen sein, die bei einem geeigneten Planarisierungsprozess mit unterschiedlichen Raten poliert oder geätzt werden. Zwar zeigen nachfolgende Figuren der einfachen Erläuterung halber diese Oberseiten als koplanar, aber es ist klar, dass Ausführungsformen mit nicht-koplanaren Oberseiten, wie sie zum Beispiel in 7B gezeigt ist, in späteren Bearbeitungsschritten und/oder später beschriebenen Ausführungsformen ebenfalls in Betracht gezogen werden.
  • In 8 wird ein weiterer Rückätzprozess an der dielektrischen Deckschicht 56 durchgeführt. Die dielektrische Deckschicht 56 wird ausgespart, sodass Teile der Halbleiterfinnen 52 und der Dummy-Finnen 62 über eine Oberseite der dielektrischen Deckschicht 56 überstehen. Bei einigen Ausführungsformen kann nach dem Aussparen eine Höhe der Halbleiterfinnen 52 im Wesentlichen gleich einer Höhe der Dummy-Finnen 62 sein. Die Dummy-Finnen 62 bestehen aus oberen Teilen der dielektrischen Deckschicht 58 (falls vorhanden) und oberen Teilen des dielektrischen Materials 60, die über die Oberseite der dielektrischen Deckschicht 56 überstehen. Somit können die Dummy-Finnen 62 eine andere Materialzusammensetzung als die Halbleiterfinnen 52 haben, und die Dummy-Finnen 62 können isolierende Finnen sein. Außerdem stellen übrige Teile der dielektrischen Deckschicht 56, untere Teile der dielektrischen Deckschicht 58 und untere Teile des dielektrischen Materials 60 (die gemeinsam als Trennbereich 64 bezeichnet werden) eine elektrische Trennung zwischen benachbarten Finnen 52 bereit, und sie können weiterhin STI-Bereiche (STI: flache Grabenisolation) zwischen den Finnen 52 bereitstellen, sodass kein gesonderter STI-Bereich hergestellt werden muss.
  • Bei weiteren Ausführungsformen wird ein gesonderter STI-Bereich hergestellt (z. B. zwischen einer Unterseite der dielektrischen Deckschicht 56 und dem Substrat 50). Zum Beispiel zeigt 29 eine Ausführungsform, bei der ein gesonderter STI-Bereich 204 zwischen Unterseiten der dielektrischen Deckschicht 56 und Oberseiten des Substrats 50 (die mit 50A bezeichnet sind) hergestellt wird. Der STI-Bereich 204 kann ein geeignetes Isoliermaterial aufweisen, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Kombinationen davon oder dergleichen. Bei der Ausführungsform von 29 können einzelne Finnen 52 durch eine Mesa 50A (die gelegentlich auch als eine Krone bezeichnet wird) verbunden sein. Die Mesa 50A ist ein Teil des Substrats 50. Von einer einzigen Mesa 50A, die mit einem unteren Teil des Substrats 50 (der mit 50B bezeichnet ist) verbunden ist, können sich mehrere Finnen 52 erstrecken. Die Mesa 50A kann bei der Herstellung von Finnen mit einem hohen Seitenverhältnis (z. B. der Finnen 52) eine bessere konstruktive Stabilität ermöglichen. Der STI-Bereich 204 kann so hergestellt werden, dass er entlang unteren Teilen der Finnen 52 sowie entlang Seitenwänden der Mesa 50A verläuft. Die Strukturierung der Mesa 50A und die Herstellung des STI-Bereichs 204 können bei verschiedenen Ausführungsformen vor der Abscheidung der dielektrischen Deckschicht 56 durchgeführt werden. Der einfachen Erläuterung halber sind in nachfolgenden Figuren Ausführungsformen gezeigt, bei denen die Mesa 50A und der STI-Bereich 204 nicht dargestellt sind. Es ist klar, dass die Ausführungsform von 29 in spätere Prozessschritte integriert und mit späteren Beschreibungen verbunden werden kann. Zum Beispiel zeigen die 30A bis 30C ein FinFET-Bauelement nach der Weiterbearbeitung, z. B. mit ähnlichen Verfahren, wie sie nachstehend in den 10A bis 17C beschrieben werden, wobei ähnliche Bezugszahlen ähnliche Elemente bezeichnen, die mit ähnlichen Verfahren hergestellt werden, wobei ein gesonderter STI-Bereich hergestellt wird, wie es unter Bezugnahme auf 29 beschrieben wird. 30A ist entlang dem Bezugsquerschnitt A - A von 1 erstellt, 30B ist entlang dem Bezugsquerschnitt B - B von 1 erstellt, und 30C ist entlang dem Bezugsquerschnitt C - C von 1 erstellt.
  • Kommen wir zu 8 zurück. Für die Strukturierung der dielektrischen Deckschicht 56 kann ein selektiver Ätzprozess verwendet werden, bei dem die dielektrische Deckschicht 56 mit einer höheren Rate als die dielektrische Deckschicht 58, das dielektrische Material 60 und die Finnen 52 selektiv geätzt wird. Zum Beispiel können für den Ätzprozess fluor- und stickstoffhaltige Chemikalien oder dergleichen verwendet werden, und die Ätzung kann bei einer Temperatur von etwa 30 °C bis etwa 120 °C durchgeführt werden. Diese selektive Ätzung kann zum Beispiel durch die Verwendung von Kohlenstoff und/oder eines Metalls in der dielektrischen Deckschicht 58 und dem dielektrischen Material 60 durchgeführt werden.
  • Bei einigen Ausführungsformen kann es vorteilhaft sein, ein Material in einem NMOS-Bereich, das von dem Material in einem PMOS-Bereich verschieden ist, epitaxial aufzuwachsen. Bei verschiedenen Ausführungsformen können die Finnen 52 aus Siliziumgermanium (SixGe1-x, wobei x in dem Bereich von 0 bis 1 liegen kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen bestehen. Zum Beispiel sind Materialien, die für die Herstellung eines III-V-Verbindungshalbleiters zur Verfügung stehen, unter anderem InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • Weiterhin können in 8 entsprechende Wannen (nicht dargestellt) in den Finnen 52 und/oder dem Substrat 50 hergestellt werden. Bei einigen Ausführungsformen kann eine p-Wanne in dem Bereich 50C hergestellt werden, und eine n-Wanne kann in dem Bereich 50D hergestellt werden. Bei einigen Ausführungsformen kann eine p-Wanne oder eine n-Wanne in beiden Bereichen 50C und 50D hergestellt werden.
  • Bei den Ausführungsformen mit unterschiedlichen Wannentypen können für die unterschiedlichen Implantationsschritte für den Bereich 50C und den Bereich 50D (siehe 2) ein Fotoresist oder andere Masken (nicht dargestellt) verwendet werden. Zum Beispiel kann ein Fotoresist über den Finnen 52 und den Dummy-Finnen 62 in dem Bereich 50C hergestellt werden. Das Fotoresist kann strukturiert werden, um den Bereich 50D, wie etwa einen PMOS-Bereich, des Substrats 50 freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit einem n-Dotierungsstoff in dem Bereich 50D durchgeführt, und das Fotoresist kann als eine Maske fungieren, um weitgehend zu vermeiden, dass n-Dotierungsstoffe in den Bereich 50C, wie etwa einen NMOS-Bereich, implantiert werden. Die n-Dotierungsstoffe können Phosphor, Arsen oder dergleichen sein, und sie werden mit einer Konzentration, die gleich oder kleiner als 1018 cm-3 ist, z. B. etwa 1017 cm-3 bis etwa 1018 cm-3 beträgt, in den Bereich implantiert. Nach der Implantation wird das Fotoresist zum Beispiel mit einem geeigneten Ablöseverfahren entfernt.
  • Nachdem der Bereich 50D implantiert worden ist, wird ein Fotoresist über den Finnen 52 und den Dummy-Finnen 62 in dem Bereich 50D hergestellt. Das Fotoresist wird strukturiert, um den Bereich 50C, wie etwa einen NMOS-Bereich, des Substrats 50 freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit einem p-Dotierungsstoff in dem Bereich 50C durchgeführt, und das Fotoresist kann als eine Maske fungieren, um weitgehend zu vermeiden, dass p-Dotierungsstoffe in den Bereich 50D, wie etwa den PMOS-Bereich, implantiert werden. Die p-Dotierungsstoffe können Bor, BF2 oder dergleichen sein, und sie werden mit einer Konzentration, die gleich oder kleiner als 1018 cm-3 ist, z. B. etwa 1017 cm-3 bis etwa 1018 cm-3 beträgt, in den Bereich implantiert. Nach der Implantation wird das Fotoresist zum Beispiel mit einem geeigneten Ablöseverfahren entfernt.
  • Nach den Implantationen der Bereiche 50C und 50D kann eine Glühung durchgeführt werden, um die p- und/oder n-Dotierungsstoffe zu aktivieren, die implantiert worden sind. Bei einigen Ausführungsformen können die aufgewachsenen Materialien der epitaxialen Finnen während des Aufwachsens in situ dotiert werden, was die Implantationen überflüssig machen kann, aber In-situ- und Implantationsdotierung können auch gemeinsam verwendet werden.
  • 9 zeigt eine Top-Down-Ansicht der Finnen 52 und der Dummy-Finnen 62. Wie gezeigt ist, sind die Finnen 52 von Isoliermaterialien (z. B. einer Kombination aus der dielektrischen Deckschicht 56, der dielektrischen Deckschicht 58 und dem dielektrischen Material 60) umschlossen. Außerdem kann in den Dummy-Finnen 62 das dielektrische Material 60 von der dielektrischen Deckschicht 58 umschlossen sein. 9 zeigt verschiedene Querschnitte, auf die in späteren Figuren Bezug genommen wird. Ein Querschnitt D - D entspricht dem Querschnitt A - A von 1, ein Querschnitt E - E entspricht dem Querschnitt B - B von 1, und ein Querschnitt F - F entspricht dem Querschnitt C - C von 1.
  • In den 10A bis 10C wird eine dielektrische Dummy-Schicht 66 auf den Finnen 52 und den Dummy-Finnen 62 hergestellt. 10A zeigt eine Schnittansicht entlang der Linie D - D von 9 und der Linie A - A von 1, 10B zeigt eine Schnittansicht entlang der Linie E - E von 9 und der Linie B - B von 1, und 10C zeigt eine Schnittansicht entlang der Linie F - F von 9 und der Linie C - C von 1. Die dielektrische Dummy-Schicht 66 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden. Zum Beispiel zeigen die 10A bis 10C die dielektrische Dummy-Schicht 66, die mit einem beispielhaften thermischen Oxidationsprozess hergestellt wird, bei dem die dielektrische Dummy-Schicht 66 selektiv auf den Halbleiterfinnen 52, jedoch nicht auf den Dummy-Finnen 62 aufgewachsen wird. Bei weiteren Ausführungsformen (bei denen die dielektrische Dummy-Schicht 66 z. B. abgeschieden wird) wird die dielektrische Dummy-Schicht 66 sowohl auf den Halbleiterfinnen 52 als auch auf den Dummy-Finnen 62 hergestellt. Über der dielektrischen Dummy-Schicht 66 wird eine Dummy-Gate-Schicht 68 hergestellt, und über der Dummy-Gate-Schicht 68 wird eine Maskenschicht 70 hergestellt. Die Dummy-Gate-Schicht 68 kann über der dielektrischen Dummy-Schicht 66 abgeschieden werden und dann zum Beispiel mit einer CMP planarisiert werden. Die Maskenschicht 70 kann über der Dummy-Gate-Schicht 68 abgeschieden werden. Die Dummy-Gate-Schicht 68 kann ein leitfähiges Material sein, das aus der Gruppe polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle gewählt ist. Bei einer Ausführungsform wird amorphes Silizium abgeschieden und rekristallisiert, um Polysilizium zu erzeugen. Die Dummy-Gate-Schicht 68 kann durch physikalische Aufdampfung (PVD), CVD, Sputtern oder mit anderen Verfahren abgeschieden werden, die auf dem Fachgebiet zur Abscheidung von leitfähigen Materialien bekannt sind und verwendet werden. Die Dummy-Gate-Schicht 68 kann auch aus anderen Materialien bestehen, die eine hohe Ätzselektivität durch die Ätzung von Trennbereichen haben. Die Maskenschicht 70 kann zum Beispiel SiN, SiON oder dergleichen aufweisen. In diesem Beispiel werden nur eine Dummy-Gate-Schicht 68 und nur eine Maskenschicht 70 über die Bereiche 50C und 50D (siehe 2) hinweg hergestellt. Bei einigen Ausführungsformen können getrennte Dummy-Gate-Schichten in dem Bereich 50C und dem Bereich 50D hergestellt werden, und getrennte Maskenschichten können in dem Bereich 50C und dem Bereich 50D hergestellt werden.
  • Die 11A bis 17C zeigen verschiedene weitere Schritte bei der Herstellung von beispielhaften Bauelementen. Die 11A bis 16C zeigen Strukturelemente in jedem der Bereiche 50C und 50D. Zum Beispiel können die in den 11A bis 16C gezeigten Strukturen sowohl für den Bereich 50C als auch für den Bereich 50D verwendet werden. Gegebenenfalls werden Unterschiede in den Strukturen des Bereichs 50C und des Bereichs 50D in dem Text beschrieben, der zu jeder Figur gehört.
  • In den 11A bis 11D kann die Maskenschicht 70 mit geeigneten fotolithografischen und Ätzverfahren strukturiert werden, um Masken 70 herzustellen. 11D zeigt eine Top-Down-Ansicht des Halbleiter-Bauelements. 11 zeigt verschiedene Querschnitte, auf die in späteren Figuren Bezug genommen wird. Der Querschnitt D - D entspricht dem Querschnitt A - A von 1, der Querschnitt E - E entspricht dem Querschnitt B - B von 1, und der Querschnitt F - F entspricht dem Querschnitt C - C von 1. 11A zeigt eine Schnittansicht entlang der Linie A - A von 1 und der Linie D - D von 11D, 11B zeigt eine Schnittansicht entlang der Linie B - B von 1 und der Linie E - E von 11D, und 11C zeigt eine Schnittansicht entlang der Linie C - C von 1 und der Linie F - F von 11D.
  • Die Struktur der Masken 70 kann dann mit einem geeigneten Ätzverfahren auf die Dummy-Gate-Schicht 68 und die dielektrische Dummy-Schicht 66 übertragen werden, um Dummy-Gates 72 herzustellen. Die Dummy-Gates 72 bedecken jeweilige Kanalbereiche der Finnen 52. Die Struktur der Masken 70 kann verwendet werden, um jedes der Dummy-Gates 72 von benachbarten Dummy-Gates physisch zu trennen. Außerdem können die Dummy-Gates 72 eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung von jeweiligen epitaxialen Finnen 52 und der Dummy-Finnen 62 ist. Darüber hinaus können die Dummy-Finnen 62 eine zusätzliche konstruktive Abstützung für die Dummy-Gates 72 bereitstellen, die über und entlang Seitenwänden der Dummy-Finnen 62 hergestellt werden. Zum Beispiel können ohne die Dummy-Finnen 62 die Dummy-Gates 72, die sich nicht über den Finnen 52 befinden, mit planaren Unterseiten hergestellt werden. Bei diesen Ausführungsformen (d. h. ohne die Dummy-Finnen 62) haben die Dummy-Gates 72 mit planaren Unterseiten eine geringere konstruktive Abstützung und sie können auseinanderbrechen, insbesondere wenn sie hohe Seitenverhältnisse (z. B. mit Höhen von etwa 130 nm bis etwa 160 nm und Breiten von etwa 10 nm bis etwa 20 nm) haben, was zu Herstellungsfehlern führt. Somit können durch die Verwendung der Dummy-Finnen 62 bei verschiedenen Ausführungsformen die konstruktive Abstützung für die Dummy-Gates 72 vorteilhaft verbessert werden und Herstellungsfehler reduziert werden.
  • Darüber hinaus können Gate-Dichtungsabstandshalter (nicht explizit dargestellt) auf freiliegenden Flächen der Dummy-Gates 72, der Masken 70 und/oder der Finnen 52 hergestellt werden. Die Gate-Dichtungsabstandshalter können mit einer thermischen Oxidation oder einer Abscheidung mit einer nachfolgenden anisotropen Ätzung hergestellt werden.
  • Nach der Herstellung der Gate-Dichtungsabstandshalter können Implantationen für leicht dotierte Source-/Drain-Bereiche (LDD-Bereiche) (nicht explizit dargestellt) durchgeführt werden. Bei den Ausführungsformen mit unterschiedlichen Bauelementtypen kann ähnlich wie bei den Implantationen, die vorstehend unter Bezugnahme auf 8 erörtert worden sind, eine Maske, wie etwa ein Fotoresist, über dem Bereich 50C hergestellt werden, während der Bereich 50D freigelegt wird, und Dotierungsstoffe eines entsprechenden Typs (z. B. n- oder p-Dotierungsstoffe) können in die freigelegten Finnen 58 in dem Bereich 50D implantiert werden. Dann kann die Maske entfernt werden. Anschließend kann eine Maske, wie etwa ein Fotoresist, über dem Bereich 50D hergestellt werden, während der Bereich 50C freigelegt wird, und Dotierungsstoffe eines entsprechenden Typs können in die freigelegten Finnen 52 in dem Bereich 50C implantiert werden. Dann kann die Maske entfernt werden. Die n-Dotierungsstoffe können einige der vorstehend erörterten n-Dotierungsstoffe sein, und die p-Dotierungsstoffe können einige der vorstehend erörterten p-Dotierungsstoffe sein. Die leicht dotierten Source-/Drain-Bereiche können eine Konzentration von Dotierungsstoffen von etwa 1015 cm-3 bis etwa 1016 cm-3 haben. Zum Aktivieren der implantierten Dotierungsstoffe kann eine Glühung durchgeführt werden.
  • In den 12A bis 12C werden Gate-Abstandshalter 74 auf den Gate-Dichtungsabstandshaltern (nicht explizit dargestellt) entlang Seitenwänden der Dummy-Gates 72 hergestellt. Die Gate-Abstandshalter 74 können durch konformes Abscheiden eines Materials und anschließendes anisotropes Ätzen des Materials hergestellt werden. Das Material der Gate-Abstandshalter 74 kann Siliziumnitrid, SiCN, eine Kombination davon oder dergleichen sein.
  • In den 13A bis 13C und 14A bis 14C werden epitaxiale Source-/Drain-Bereiche 82 in den Finnen 52 hergestellt. Die epitaxialen Source-/Drain-Bereiche 82 werden so in den Finnen 58 hergestellt, dass sich jedes Dummy-Gate 72 zwischen jeweiligen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 82 befindet. Bei einigen Ausführungsformen können diese epitaxialen Source-/Drain-Bereiche 82 in die Finnen 52 hineinreichen. Bei einigen Ausführungsformen werden die Gate-Abstandshalter 74 zum Trennen der epitaxialen Source-/Drain-Bereiche 82 von den Dummy-Gates 72 durch einen entsprechenden seitlichen Abstand verwendet, sodass die epitaxialen Source-/Drain-Bereiche 82 später hergestellte Gates der resultierenden FinFETs nicht kurzschließen.
  • Kommen wir zunächst zu den 13A bis 13C. Hier werden Teile der Halbleiterfinnen 52 geätzt, wie etwa die Teile der Finnen 52, die nicht von den Dummy-Gates 72 in den Querschnitten B - B und C - C von 1 maskiert sind (siehe 13B und 13C). Durch Ätzen der Halbleiterfinnen 52 können diese unter einer Oberseite der dielektrischen Deckschicht 56 ausgespart werden. Zum Aussparen der Finnen 52 kann ein selektiver Ätzprozess verwendet werden, bei dem die Finnen 52 geätzt werden, ohne die Dummy-Gates 72 oder die Dummy-Finnen 62 erheblich zu ätzen. Bei verschiedenen Ausführungsformen können die Finnen 52 zum Beispiel in den Bereichen 50B und 50C getrennt ausgespart werden, während der andere Bereich maskiert ist.
  • In den 14A bis 14C können die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50C, z. B. dem NMOS-Bereich, durch Maskieren des Bereichs 50D, z. B. des PMOS-Bereichs, hergestellt werden, und durch Ätzen der Source-/Drain-Bereiche der Finnen 58 in dem Bereich 50C entstehen Aussparungen in den Finnen 58. Dann werden die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50C epitaxial in den Aussparungen aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 82 können ein geeignetes Material aufweisen, wie etwa ein Material, das für n-FinFETs geeignet ist. Wenn die Finne 58 zum Beispiel aus Silizium besteht, können die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50C Silizium, SiC, SiCP, SiP oder dergleichen aufweisen. Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50C können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 58 erhaben sind, und sie können Abschrägungen haben. Bei einigen Ausführungsformen stellen die Dummy-Finnen 62 eine physische Trennung zwischen benachbarten der epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50C bereit, und sie verhindern das Verschmelzen von benachbarten epitaxialen Source-/Drain-Bereichen 82 in dem Bereich 50C während der Epitaxie.
  • Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50D, z. B. dem PMOS-Bereich, können durch Maskieren des Bereichs 50C, z. B. des NMOS-Bereichs, hergestellt werden, und durch Ätzen der Source-/Drain-Bereiche der Finnen 58 in dem Bereich 50D entstehen Aussparungen in den Finnen 58. Dann werden die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50D epitaxial in den Aussparungen aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 82 können ein geeignetes Material aufweisen, wie etwa ein Material, das für p-FinFETs geeignet ist. Wenn die Finne 58 zum Beispiel aus Silizium besteht, können die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50D SiGe, SiGeB, Ge, GeSn oder dergleichen aufweisen. Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50D können ebenfalls Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 58 erhaben sind, und sie können Abschrägungen haben. Bei einigen Ausführungsformen stellen die Dummy-Finnen 62 eine physische Trennung zwischen benachbarten der epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50D bereit, und sie verhindern das Verschmelzen von benachbarten epitaxialen Source-/Drain-Bereichen 82 in dem Bereich 50D während der Epitaxie.
  • Die epitaxialen Source-/Drain-Bereiche 82 und/oder die Finnen 52 können mit Dotanden implantiert werden, um Source-/Drain-Bereiche herzustellen, ähnlich wie bei dem Prozess, der vorstehend zur Herstellung von leicht dotierten Source-/Drain-Bereichen erörtert worden ist, und daran schließt sich eine Glühung an. Die Source-/Drain-Bereiche können eine Dotierungskonzentration von etwa 1019 cm-3 bis etwa 1021 cm-3 haben. Die n- und/oder p-Dotierungsstoffe für die Source-/Drain-Bereiche können einige der vorstehend erörterten Dotierungsstoffe sein. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 82 während des Aufwachsens in situ dotiert werden.
  • Durch die Epitaxieprozesse, die zum Herstellen der epitaxialen Source-/Drain-Bereiche 82 in den Bereichen 50C und 50D verwendet werden, haben die Oberseiten der epitaxialen Source-/Drain-Bereiche 82 Abschrägungen, die sich seitlich nach außen über Seitenwände der Finnen 52 hinaus ausdehnen. Wie in 14B gezeigt ist, können die Oberseiten der epitaxialen Source-/Drain-Bereiche 82 die Seitenwände der Dummy-Finnen 62 kontaktieren, und die Dummy-Finnen 62 können verhindern, dass benachbarte epitaxiale Source-/Drain-Bereiche 82 verschmelzen. Das kann besonders vorteilhaft in Bereichen mit kleinen Rasterabständen (z. B. in Speicherbereichen) eines Chips sein, wo unterschiedliche Bauelemente eng aneinander liegen, und die Dummy-Finnen 62 können dazu dienen, das Verschmelzen der epitaxialen Source-/Drain-Bereiche 82 von verschiedenen zueinander benachbarten Bauelementen (z. B. eines n-Bauelements und eines p-Bauelements) zu verhindern. Wie alternativ in 14D gezeigt ist, können die Dummy-Finnen 62 rückgeätzt werden, bevor die epitaxialen Source-/Drain-Bereiche 82 hergestellt werden. Zum Beispiel kann eine Höhe H2 der Dummy-Finnen 62 in 14D kleiner als eine Höhe H1 der Dummy-Finnen 62 in den 13B und 14B sein. Durch die Ätzung verhindern die Dummy-Finnen 62 nicht die Verschmelzung von benachbarten epitaxialen Source-/Drain-Bereichen. Daher verlaufen in 14D einige epitaxiale Source-/Drain-Bereiche 82 über den Dummy-Finnen 62 und sie haben ein verschmolzenes Profil. Verschmolzene epitaxiale Source-/Drain-Bereiche können zum Vergrößern eines Stromtransportbereichs des Bauelements günstig sein, was den Widerstand senkt. Bei einigen Ausführungsformen können die unterschiedlichen Profile der epitaxialen Source-/Drain-Bereiche 82 und der Dummy-Finnen 62 in den 14B und 14D in einem einzigen Die vereint werden. Zum Beispiel sind epitaxiale Source-/Drain-Bereiche 82 und Dummy-Finnen 62, die die in 14B gezeigte Konfiguration haben (d. h. nicht-verschmolzene Source-/Drain-Bereiche), in einem ersten Bereich eines Dies zu finden, und epitaxiale Source-/Drain-Bereiche 82 und Dummy-Finnen 62, die die in 14D gezeigte Konfiguration (d. h. verschmolzene Source-/Drain-Bereiche) haben, sind in einem zweiten Bereich des Dies zu finden. In einem speziellen Beispiel ist der erste Bereich des Dies ein Speicherbereich, und der zweite Bereich des Dies ist ein Logikbereich. Nachfolgende Ausführungsformen zeigen nur nicht-verschmolzene epitaxiale Source-/Drain-Bereiche 82, aber die in Verbindung mit 14D beschriebenen verschmolzenen epitaxialen Source-/Drain-Bereiche 82 können auch für die nachfolgenden Ausführungsformen entweder an Stelle der nicht-verschmolzenen epitaxialen Source-/Drain-Bereiche oder gemeinsam mit diesen verwendet werden.
  • In den 15A bis 15C wird ein ILD (Zwischenschicht-Dielektrikum) 88 über der Struktur abgeschieden, die in den 14A bis 14C gezeigt ist. Das ILD 88 kann aus einem dielektrischen Material bestehen und kann mit einem geeigneten Verfahren wie CVD, plasmaunterstützte CVD (PECVD) oder fließfähige chemische Aufdampfung (FCVD) abgeschieden werden. Die dielektrischen Materialien können Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen sein. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Verfahren hergestellt werden. Bei einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (CESL) (nicht dargestellt) zwischen dem ILD 88 und den epitaxialen Source-/Drain-Bereichen 82, der Hartmaske 70 und den Gate-Abstandshaltern 74 angeordnet.
  • Anschließend kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die Oberseite des ILD 88 auf gleiche Höhe mit den Oberseiten der Dummy-Gate-Elektroden 68 zu bringen. Bei einer Ausführungsform wird der Planarisierungsprozess unter Verwendung eines Planarisierungssystems 200 durchgeführt. In dem Planarisierungsprozess können auch die Masken 70 auf den Dummy-Gate-Elektroden 68 sowie Teile der Gate-Dichtungsabstandshalter und der Gate-Abstandshalter 74 entlang den Seitenwänden der Masken 70 entfernt werden. Nach dem Planarisierungsprozess sind die Oberseiten der Dummy-Gate-Elektroden 68, der Gate-Abstandshalter 74 und des ILD 88 auf gleicher Höhe. Somit werden die Oberseiten der Dummy-Gate-Elektroden 68 durch das ILD 88 freigelegt.
  • Nach der Planarisierung werden die Dummy-Gate-Elektroden 68 und Teile der dielektrischen Dummy-Schicht 60, die sich direkt unter den freigelegten Dummy-Gate-Elektroden 68 befinden, in einem oder mehreren Ätzschritten entfernt, sodass Aussparungen entstehen. Bei einigen Ausführungsformen werden die Dummy-Gate-Elektroden 68 mit einem anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess ein Trockenätzprozess unter Verwendung von Reaktionsgasen sein, die selektiv die Dummy-Gate-Elektroden 68 ätzen, ohne das ILD 88 oder die Gate-Abstandshalter 74 zu ätzen. Jede Aussparung legt einen Kanalbereich einer jeweiligen Finne 52 frei. Jeder Kanalbereich ist zwischen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 82 angeordnet. Während des Entfernens kann die dielektrische Dummy-Schicht 60 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gate-Elektroden 68 geätzt werden. Die dielektrische Dummy-Schicht 60 kann nach dem Entfernen der Dummy-Gate-Elektroden 68 ebenfalls entfernt werden.
  • In den 16A bis 16C werden dielektrische Gate-Schichten 92 und Gate-Elektroden 94 für Ersatz-Gates hergestellt. Die dielektrischen Gate-Schichten 92 werden konform in den Aussparungen abgeschieden, wie etwa auf den Oberseiten und den Seitenwänden der Finnen 52 und der Dummy-Finnen 62 und auf den Seitenwänden der Gate-Abstandshalter 74. Die dielektrischen Gate-Schichten 92 können auch auf der Oberseite des ILD 88 hergestellt werden. Bei einigen Ausführungsformen weisen die dielektrischen Gate-Schichten 92 Siliziumoxid, Siliziumnitrid oder Multischichten davon auf. Bei einigen Ausführungsformen bestehen die dielektrischen Gate-Schichten 92 aus einem dielektrischen High-k-Material, und bei diesen Ausführungsformen können die dielektrischen Gate-Schichten 92 einen k-Wert haben, der größer als etwa 7,0 ist, und sie können ein Metalloxid oder ein Silicat von Hf, Al, Zr, La, Mg, Ba, Ti oder Pb oder Kombinationen davon aufweisen. Die Herstellungsverfahren für die dielektrischen Gate-Schichten 92 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen sein.
  • Die Gate-Elektroden 94 werden jeweils über den dielektrischen Gate-Schichten 92 abgeschieden. Die Gate-Elektroden 94 können aus einem metallhaltigen Material wie TiN, TaN, TaC, Co, Ru, Al oder Kombinationen davon oder Multischichten davon bestehen. Es ist zwar nur eine Gate-Elektrode 94 dargestellt, aber es kann jede Anzahl von Austrittsarbeits-Einstellungsschichten in den Aussparungen 90 abgeschieden werden. Nach dem Füllen der Gate-Elektroden 94 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um überschüssige Teile, die sich über der Oberseite des ILD 88 befinden, der dielektrischen Gate-Schichten 92 und des Materials der Gate-Elektroden 94 zu entfernen. Die übrigen Teile des Materials der Gate-Elektroden 94 und der dielektrischen Gate-Schichten 92 bilden somit Ersatz-Gates der resultierenden FinFETs. Die Gate-Elektroden 94 und die dielektrischen Gate-Schichten 92 können kollektiv als ein Gate oder ein Gate-Stapel bezeichnet werden. Das Gate und der Gate-Stapel können entlang den Seitenwänden eines Kanalbereichs der Finnen 52 und entlang den Seitenwänden der Dummy-Finnen 62 verlaufen.
  • Die Herstellung der dielektrischen Gate-Schichten 92 in dem Bereich 50C kann gleichzeitig mit der in dem Bereich 50D erfolgen, sodass die dielektrischen Gate-Schichten 92 in jedem Bereich aus den gleichen Materialien bestehen, und die Herstellung der Gate-Elektroden 94 kann ebenfalls in beiden Bereichen gleichzeitig erfolgen, sodass die Gate-Elektroden 94 in jedem Bereich aus den gleichen Materialien bestehen. Bei einigen Ausführungsformen können die dielektrischen Gate-Schichten 92 in jedem Bereich mit unterschiedlichen Verfahren hergestellt werden, sodass sie aus unterschiedlichen Materialien bestehen können, und die Gate-Elektroden 94 in jedem Bereich können ebenfalls mit unterschiedlichen Verfahren hergestellt werden, sodass sie aus unterschiedlichen Materialien bestehen können. Wenn unterschiedliche Verfahren verwendet werden, können verschiedene Maskierungsschritte verwendet werden, um entsprechende Bereiche zu maskieren und freizulegen.
  • In den 17A bis 17C wird ein ILD 108 über dem ILD 88 abgeschieden. Bei einer Ausführungsform ist das ILD 108 eine fließfähige Schicht, die mit einem fließfähigen CVD-Verfahren hergestellt wird. Bei einigen Ausführungsformen besteht das ILD 108 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen, und es kann mit einem geeigneten Verfahren wie CVD oder PECVD abgeschieden werden.
  • Außerdem werden in den 17A bis 17C Kontakte 110 und 112 durch das ILD 108 und das ILD 88 mit beispielhaften Kontaktherstellungsverfahren hergestellt. Bei einigen Ausführungsformen kann ein Glühprozess durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaxialen Source-/Drain-Bereichen 82 und den Kontakten 112 zu erzeugen, bevor die Kontakte 112 hergestellt werden. Der Kontakt 110 ist physisch und elektrisch mit der Gate-Elektrode 94 verbunden, und die Kontakte 112 sind physisch und elektrisch mit den epitaxialen Source-/Drain-Bereichen 82 verbunden. 17C zeigt die Kontakte 110 und 112 in dem gleichen Querschnitt, aber bei anderen Ausführungsformen können die Kontakte 110 und 112 in unterschiedlichen Querschnitten angeordnet sein. Außerdem sind die Positionen der Kontakte 110 und 112 in den 17A bis 17C nur erläuternd, und sie sollen in keiner Weise beschränkend sein. Zum Beispiel kann der Kontakt 110 vertikal zu einer Halbleiterfinne 52 ausgerichtet sein, wie gezeigt ist, oder er kann an einer anderen Position auf der Gate-Elektrode 94 angeordnet sein. Außerdem können die Kontakte 112 vor, gleichzeitig mit oder nach der Herstellung des Kontakts 110 hergestellt werden.
  • Die 17D bis 17F zeigen ein Bauelement, bei dem die dielektrische Schicht 58 weggelassen ist. Bei diesen Ausführungsformen werden die Dummy-Finnen 62 von Teilen der dielektrischen Schicht 60 definiert, die über der dielektrischen Schicht 56 verlaufen. Da die Dummy-Finnen 62 von nur einer Schicht definiert werden, haben sie durchweg die gleiche Materialzusammensetzung. Außerdem kann eine Kombination aus der dielektrischen Schicht 56, den unteren Teilen der dielektrischen Schicht 60 und den Hohlräumen 61 (falls vorhanden) eine Trennung zwischen benachbarten Halbleiterfinnen 52 ermöglichen.
  • Die 18 bis 22 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Bauelements gemäß weiteren Ausführungsformen. Im Gegensatz zu den Ausführungsformen der 2 bis 9 wird in den 18 bis 22 die Maskenschicht 54 (z. B. mit einem geeigneten Planarisierungs- oder Rückätzprozess) entfernt, bevor die dielektrische Schicht 56 hergestellt wird. Bei diesen Ausführungsformen kann die dielektrische Schicht 56 direkt auf der Oberseite der Halbleiterfinnen 52 ohne dazwischen befindliche Maskenschichten 54 hergestellt werden. Die nachfolgende Bearbeitung kann im Wesentlichen der Bearbeitung bei der Ausführungsform der 2 bis 9 ähnlich sein, wobei ähnliche Bezugszahlen ähnliche Elemente bezeichnen, die mit ähnlichen Verfahren hergestellt werden. Zum Beispiel wird in 19 eine optionale Schicht 58 über der dielektrischen Schicht 56 abgeschieden. In 20 wird ein dielektrisches Material 60 über der dielektrischen Schicht 56 und der dielektrischen Schicht 58 (falls vorhanden) abgeschieden. Das dielektrische Material 60 wird so abgeschieden, dass es Bereiche zwischen den Halbleiterfinnen 52 zumindest teilweise füllt, und es wird weiterhin so abgeschieden, dass es die dielektrischen Schichten 56 und 58 (falls vorhanden) überfüllt und bedeckt. In 21 wird ein Planarisierungsprozess für das dielektrische Material 60 verwendet, um die Oberseiten der Finnen 52, der dielektrischen Schicht 56 und der dielektrischen Schicht 58 (falls vorhanden) freizulegen. Zwar zeigt 21, dass die Finnen 52, die dielektrische Schicht 56, die dielektrische Schicht 58 und das dielektrische Material 60 nach der Planarisierung koplanar sind, aber bei anderen Ausführungsformen können diese Oberseiten nicht-planar sein (wie es zum Beispiel in 7B gezeigt ist). Anschließend wird in 22 ein Rückätzprozess an der dielektrischen Schicht 56 durchgeführt, um die Halbleiterfinnen 52 und die Dummy-Finnen 62 zu definieren, die z. B. obere Teile der dielektrischen Schicht 58 (falls vorhanden) und des dielektrischen Materials 60 aufweisen. Nachdem die Halbleiterfinnen 52 und die Dummy-Finnen 62 hergestellt worden sind (siehe 22), können weitere Prozessschritte, die denen ähnlich sind, die vorstehend unter Bezugnahme auf die 10A bis 17C erörtert worden sind, durchgeführt werden, um funktionelle FinFET-Bauelemente herzustellen. Die 18 bis 22 zeigen zwar die Verwendung der optionalen dielektrischen Schicht 58, aber bei anderen Ausführungsformen kann die dielektrische Schicht 58 weggelassen werden und das dielektrische Material 60 kann direkt auf der dielektrischen Schicht 56 abgeschieden werden.
  • Die 23 bis 27 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Bauelements gemäß weiteren Ausführungsformen. 23 zeigt eine Schnittansicht auf einer Herstellungsstufe, die der von 6 ähnlich ist, wobei ähnliche Bezugszahlen ähnliche Elemente bezeichnen, die mit ähnlichen Verfahren hergestellt werden. 23 zeigt zwar die Verwendung der dielektrischen Schicht 58, aber die dielektrische Schicht 58 ist optional. Bei anderen Ausführungsformen wird die dielektrische Schicht 58 weggelassen (siehe z. B. die 28D bis 28F).
  • In 24 wird ein Rückätzprozess verwendet, um das dielektrische Material 60 so zu strukturieren, dass die dielektrische Schicht 58 (falls vorhanden) oder die dielektrische Schicht 56 (wenn die optionale dielektrische Schicht 58 fehlt) freigelegt wird. In 25 wird ein dielektrisches Material 202 über der dielektrischen Schicht 56 und der dielektrischen Schicht 58 (falls vorhanden) abgeschieden. Bei einigen Ausführungsformen kann das dielektrische Material 202 mit einem fließfähigen Abscheidungsverfahren, einem Aufschleuderverfahren oder dergleichen abgeschieden werden. Das dielektrische Material 202 kann eine kohlenstoffhaltige dielektrische Schicht (z. B. ein kohlenstoffhaltiges Oxid, wie etwa SiOC), eine metallhaltige dielektrische Schicht (z. B. ein metallhaltiges Oxid, wie etwa eine Kombination aus SiO und einem Metall) oder dergleichen umfassen. Bei einigen Ausführungsformen ist der Massenanteil von Kohlenstoff und/oder Metall in dem dielektrischen Material 202 kleiner als ein entsprechender Massenanteil von Kohlenstoff und/oder Metall in der dielektrischen Deckschicht 58. Zum Beispiel kann die dielektrische Deckschicht 58 SiOC mit mehr als 10 Masse-% Kohlenstoff aufweisen, und das dielektrische Material 202 kann SiOC mit weniger als 10 Masse-% Kohlenstoff aufweisen. Die Materialzusammensetzung des dielektrischen Materials 202 und die des dielektrischen Materials 60 können gleich oder unterschiedlich sein. Zum Beispiel können das dielektrische Material 202 und das dielektrische Material 60 die gleichen oder unterschiedliche Massenanteile von Kohlenstoff/Metall haben. Bei einigen Ausführungsformen bietet das dielektrische Material 202 einen zusätzlichen Schutz für das dielektrische Material 60, und das dielektrische Material 202 kapselt das dielektrische Material 60 ein.
  • In 26 werden mit einer Planarisierung (zum Beispiel einer CMP) und/oder einem Rückätzprozess (z. B. einem Trockenätzprozess) die Oberseiten der dielektrischen Schicht 56 freigelegt. Bei einigen Ausführungsformen sind nach dem Freilegen der dielektrischen Schicht 56 die Oberseiten des dielektrischen Materials 202 und der dielektrischen Schicht 56 im Wesentlichen koplanar.
  • In 27 wird ein weiterer Rückätzprozess an der dielektrischen Deckschicht 56 durchgeführt. Die dielektrische Deckschicht 56 wird ausgespart, sodass die Halbleiterfinnen 52 und die Dummy-Finnen 62 über die Oberseite der geätzten dielektrischen Deckschicht 56 überstehen. Nachdem die dielektrische Deckschicht 56 ausgespart worden ist, kann auch die Hartmaske 54 von den Oberseiten der Finnen 52 zum Beispiel mit einem geeigneten Ätzprozess entfernt werden. Bei einigen Ausführungsformen kann nach dem Aussparen eine Höhe der Halbleiterfinnen 52 kleiner als eine Höhe der Dummy-Finnen 62 sein. Die Dummy-Finnen 62 bestehen aus oberen Teilen der dielektrischen Deckschicht 58 (falls vorhanden), oberen Teilen des dielektrischen Materials 60 und verbliebenen Teilen des dielektrischen Materials 202. Somit können die Dummy-Finnen 62 eine andere Materialzusammensetzung als die Halbleiterfinnen 52 haben, und die Dummy-Finnen 62 können isolierende Finnen sein. Außerdem stellen übrige Teile der dielektrischen Deckschicht 56, untere Teile der dielektrischen Deckschicht 58 und untere Teile des dielektrischen Materials 60 (die gemeinsam als Trennbereich 64 bezeichnet werden) eine elektrische Trennung zwischen benachbarten Finnen 52 bereit, und sie können weiterhin STI-Bereiche zwischen den Finnen 52 bereitstellen, sodass kein gesonderter STI-Bereich hergestellt werden muss.
  • Bei weiteren Ausführungsformen wird ein gesonderter STI-Bereich hergestellt (z. B. zwischen einer Unterseite der dielektrischen Deckschicht 56 und dem Substrat 50). Zum Beispiel zeigt 31 eine Ausführungsform, bei der ein gesonderter STI-Bereich 204 zwischen unteren Teilen der dielektrischen Deckschicht 56 und einem oberen Teil des Substrats 50 (der mit 50A bezeichnet ist) hergestellt wird. Bei der Ausführungsform der 30A bis 30C können einzelne Finnen 52 durch eine Mesa 50A (die gelegentlich auch als eine Krone bezeichnet wird) verbunden sein. Die Mesa 50A ist ein Teil des Substrats 50. Von einer einzigen Mesa 50A, die mit einem unteren Teil des Substrats 50 (der mit 50B bezeichnet ist) verbunden ist, können sich mehrere Finnen 52 erstrecken. Die Mesa 50A kann bei der Herstellung von Finnen mit einem hohen Seitenverhältnis (z. B. der Finnen 52) eine bessere konstruktive Stabilität ermöglichen. Der STI-Bereich 204 kann so hergestellt werden, dass er entlang unteren Teilen der Finnen 52 sowie entlang Seitenwänden der Mesa 50A verläuft. Der einfachen Erläuterung halber sind in nachfolgenden Figuren Ausführungsformen gezeigt, bei denen die Mesa 50A und der STI-Bereich 204 nicht dargestellt sind. Es ist klar, dass die Ausführungsform von 31 in spätere Prozessschritte integriert und mit späteren Beschreibungen verbunden werden kann. Zum Beispiel zeigen die 32A bis 32C ein FinFET-Bauelement nach der Weiterbearbeitung, z. B. mit ähnlichen Verfahren, wie sie vorstehend in den 10A bis 17C beschrieben worden sind, wobei ähnliche Bezugszahlen ähnliche Elemente bezeichnen, die mit ähnlichen Verfahren hergestellt werden, wobei ein gesonderter STI-Bereich und das dielektrische Material 202 verwendet werden, wie es unter Bezugnahme auf 31 beschrieben wird. 32A ist entlang dem Bezugsquerschnitt A - A von 1 erstellt, 32B ist entlang dem Bezugsquerschnitt B - B von 1 erstellt, und 32C ist entlang dem Bezugsquerschnitt C - C von 1 erstellt.
  • Bei einigen Ausführungsformen kann für die Rückätzung der dielektrischen Deckschicht 56 ein selektiver Ätzprozess verwendet werden, bei dem die dielektrische Deckschicht 56 mit einer höheren Rate als die dielektrische Deckschicht 58, das dielektrische Material 60 und die Finnen 52 selektiv geätzt wird. Für diese selektive Ätzung können zum Beispiel Kohlenstoff und/oder ein Metall in der dielektrischen Deckschicht 58 und dem dielektrischen Material 60 verwendet werden.
  • Nachdem die Halbleiterfinnen 52 und die Dummy-Finnen 62 hergestellt worden sind (siehe 27), können weitere Prozessschritte, die denen ähnlich sind, die vorstehend unter Bezugnahme auf die 10A bis 17C erörtert worden sind, durchgeführt werden, um funktionelle FinFET-Bauelemente herzustellen. Die resultierenden Strukturen sind in 28A (die ein Bauelement entlang einem ähnlichen Querschnitt wie A - A von 1 zeigt), in 28B (die ein Bauelement entlang einem ähnlichen Querschnitt wie A - A von 1 zeigt) und in 28C (die ein Bauelement entlang einem ähnlichen Querschnitt wie A - A von 1 zeigt) dargestellt, wobei ähnliche Bezugszahlen ähnliche Elemente bezeichnen, die mit ähnlichen Verfahren hergestellt werden. Da die Dummy-Finnen 62 über den Halbleiterfinnen 52 verlaufen, können die Dummy-Finnen 62 beim Verringern der Verschmelzung von benachbarten epitaxialen Source-/Drain-Bereichen 82 noch effektiver sein. Die 23 bis 27 zeigen zwar das Entfernen der Maskenschicht 54 nach der Abscheidung des dielektrischen Materials 202, aber bei anderen Ausführungsformen kann die Maskenschicht 54 auch vor der Abscheidung der dielektrischen Schicht 56 entfernt werden (wie es z. B. in 18 gezeigt ist). Bei diesen Ausführungsformen kann die dielektrische Schicht 56 direkt auf den Seitenwänden und der Oberseite der Finnen 52 hergestellt werden (siehe 18).
  • Die 28D bis 28F zeigen ein Bauelement, das dem Bauelement ähnlich ist, das in den 28A bis 28C dargestellt ist, wobei die dielektrische Schicht 58 weggelassen ist. In den 28D bis 28F bezeichnen ähnliche Bezugszahlen ähnliche Elemente, die mit ähnlichen Verfahren wie in den 28A bis 28C hergestellt werden. Bei diesen Ausführungsformen werden die Dummy-Finnen 62 von Teilen der dielektrischen Schicht 60 definiert, die über der dielektrischen Schicht 56 und dem dielektrischen Material 202 verlaufen. Außerdem kann eine Kombination aus der dielektrischen Schicht 56, den unteren Teilen der dielektrischen Schicht 60 und den Hohlräumen 61 (falls vorhanden) eine Trennung zwischen benachbarten Halbleiterfinnen 52 ermöglichen.
  • Gemäß einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Abscheiden einer ersten dielektrischen Schicht über und entlang Seitenwänden einer Halbleiterfinne, wobei sich die Halbleiterfinne von einem Halbleitersubstrat nach oben erstreckt; Abscheiden eines dielektrischen Materials über der ersten dielektrischen Schicht; Aussparen der ersten dielektrischen Schicht unter einer Oberseite der Halbleiterfinne, um eine Dummy-Finne zu definieren, wobei die Dummy-Finne einen oberen Teil des dielektrischen Materials aufweist; und Herstellen eines Gate-Stapels über und entlang Seitenwänden der Halbleiterfinne und der Dummy-Finne. Bei einer Ausführungsform umfasst das Abscheiden des dielektrischen Materials das Bedecken einer Oberseite der ersten dielektrischen Schicht mit dem dielektrischen Material, wobei das Verfahren weiterhin das Planarisieren des dielektrischen Materials umfasst, um die erste dielektrische Schicht freizulegen. Bei einer Ausführungsform umfasst das Abscheiden des dielektrischen Materials das Definieren eines Hohlraums unter dem dielektrischen Material zwischen der Halbleiterfinne und einer zweiten Halbleiterfinne. Bei einer Ausführungsform umfasst das Aussparen der ersten dielektrischen Schicht das Ätzen der ersten dielektrischen Schicht mit einer höheren Rate als der für das dielektrische Material. Bei einer Ausführungsform umfasst das Verfahren vor dem Abscheiden des dielektrischen Materials weiterhin das Abscheiden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht, wobei die Dummy-Finne einen oberen Teil aufweist, der aus der zweiten dielektrischen Schicht besteht. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Aussparen des dielektrischen Materials unter einer obersten Fläche der ersten dielektrischen Schicht vor dem Aussparen der ersten dielektrischen Schicht; Abscheiden eines zweiten dielektrischen Materials über dem dielektrischen Material und der ersten dielektrischen Schicht; und Planarisieren des zweiten dielektrischen Materials, um die erste dielektrische Schicht freizulegen. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Strukturieren des Halbleitersubstrats unter Verwendung einer Maskenschicht, um die Halbleiterfinne zu definieren, wobei die erste dielektrische Schicht über und entlang Seitenwänden der Maskenschicht abgeschieden wird. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Strukturieren des Halbleitersubstrats unter Verwendung einer Maskenschicht, um die Halbleiterfinne zu definieren; und Entfernen der Maskenschicht vor dem Abscheiden der ersten dielektrischen Schicht.
  • Gemäß einer Ausführungsform weist ein Bauelement Folgendes auf: eine erste Halbleiterfinne und eine zweite Halbleiterfinne, die sich von einem Halbleitersubstrat nach oben erstrecken; einen Trennbereich, der eine erste dielektrische Schicht aufweist und zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet ist; eine Dummy-Finne, die sich von dem Trennbereich nach oben erstreckt, wobei die Dummy-Finne ein erstes dielektrisches Material aufweist, das von einer Position unter einer obersten Fläche der ersten dielektrischen Schicht bis zu einer Position über der obersten Fläche der ersten dielektrischen Schicht verläuft; und einen Gate-Stapel, der über und entlang Seitenwänden der ersten Halbleiterfinne, über und entlang Seitenwänden der zweiten Halbleiterfinne und über und entlang Seitenwänden der Dummy-Finne verläuft. Bei einer Ausführungsform weist die erste dielektrische Schicht Siliziumoxid auf, wobei das erste dielektrische Material ein kohlenstoffhaltiges Oxid, ein metallhaltiges Oxid oder eine Kombination davon umfasst. Bei einer Ausführungsform weist die Dummy-Finne eine zweite dielektrische Schicht auf, die zwischen der ersten dielektrischen Schicht und dem ersten dielektrischen Material angeordnet ist. Bei einer Ausführungsform ist ein Massenanteil des Kohlenstoffs in der zweiten dielektrischen Schicht größer als ein Massenanteil des Kohlenstoffs in dem ersten dielektrischen Material. Bei einer Ausführungsform ist ein Massenanteil des Metalls in der zweiten dielektrischen Schicht größer als ein Massenanteil des Metalls in dem ersten dielektrischen Material. Bei einer Ausführungsform weist die Dummy-Finne weiterhin ein zweites dielektrisches Material auf, das eine Oberseite des ersten dielektrischen Materials bedeckt. Bei einer Ausführungsform sind Oberseiten der Dummy-Finne und der ersten Halbleiterfinne im Wesentlichen auf gleicher Höhe. Bei einer Ausführungsform erstreckt sich die Dummy-Finne höher als die erste Halbleiterfinne. Bei einer Ausführungsform weist das Bauelement weiterhin eine Halbleiter-Mesa auf, die die erste Halbleiterfinne mit der zweiten Halbleiterfinne verbindet, wobei der Trennbereich weiterhin ein drittes dielektrisches Material aufweist, das zwischen der ersten dielektrischen Schicht und der Halbleiter-Mesa angeordnet ist, und das dritte dielektrische Material weiterhin entlang Seitenwänden der Halbleiter-Mesa verläuft. Bei einer Ausführungsform weist das Bauelement weiterhin Folgendes auf: eine zweite Dummy-Finne, die auf einer Seite der ersten Halbleiterfinne angeordnet ist, die der Dummy-Finne gegenüberliegt, wobei die zweite Dummy-Finne von dem Trennbereich nach oben verläuft und das erste dielektrische Material aufweist; und einen Source-/Drain-Bereich, der zwischen der Dummy-Finne und der zweiten Dummy-Finne angeordnet ist.
  • Gemäß einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Abscheiden einer ersten dielektrischen Schicht über und entlang Seitenwänden einer Mehrzahl von Halbleiterfinnen; Abscheiden eines dielektrischen Materials über der ersten dielektrischen Schicht, wobei das dielektrische Material Kohlenstoff, Metall oder eine Kombination davon umfasst und zwischen den einzelnen der Mehrzahl von Halbleiterfinnen angeordnet ist; Planarisieren des dielektrischen Materials, um die erste dielektrische Schicht freizulegen; Ätzen der ersten dielektrischen Schicht unter Verwendung eines Ätzmittels, das die erste dielektrische Schicht mit einer höheren Rate als das dielektrische Material ätzt, wobei durch die Ätzung der ersten dielektrischen Schicht eine Mehrzahl von Dummy-Finnen definiert wird, die über einer Oberseite der ersten dielektrischen Schicht verlaufen, wobei die Mehrzahl von Dummy-Finnen zumindest einen Teil des dielektrischen Materials aufweist; und Herstellen eines Gate-Stapels über und entlang Seitenwänden der Mehrzahl von Halbleiterfinnen und über und entlang Seitenwänden der Mehrzahl von Dummy-Finnen. Bei einer Ausführungsform weist das Verfahren vor dem Abscheiden des dielektrischen Materials weiterhin das Abscheiden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht auf, wobei die zweite dielektrische Schicht Kohlenstoff, Metall oder eine Kombination davon aufweist und die Mehrzahl von Dummy-Finnen zumindest einen Teil der zweiten dielektrischen Schicht aufweist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Abscheiden einer ersten dielektrischen Schicht über und entlang Seitenwänden einer Halbleiterfinne, wobei sich die Halbleiterfinne von einem Halbleitersubstrat nach oben erstreckt; Abscheiden eines dielektrischen Materials über der ersten dielektrischen Schicht; Aussparen der ersten dielektrischen Schicht unter einer Oberseite der Halbleiterfinne, um eine Dummy-Finne zu definieren, wobei die Dummy-Finne einen oberen Teil des dielektrischen Materials aufweist; und Herstellen eines Gate-Stapels über und entlang Seitenwänden der Halbleiterfinne und der Dummy-Finne.
  2. Verfahren nach Anspruch 1, wobei das Abscheiden des dielektrischen Materials das Bedecken einer Oberseite der ersten dielektrischen Schicht mit dem dielektrischen Material umfasst, wobei das Verfahren weiterhin das Planarisieren des dielektrischen Materials umfasst, um die erste dielektrische Schicht freizulegen.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Abscheiden des dielektrischen Materials das Definieren eines Hohlraums unter dem dielektrischen Material zwischen der Halbleiterfinne und einer zweiten Halbleiterfinne umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Aussparen der ersten dielektrischen Schicht das Ätzen der ersten dielektrischen Schicht mit einer höheren Rate als der für das dielektrische Material umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, das vor dem Abscheiden des dielektrischen Materials weiterhin das Abscheiden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht umfasst, wobei die Dummy-Finne einen oberen Teil aufweist, der aus der zweiten dielektrischen Schicht besteht.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Aussparen des dielektrischen Materials unter einer obersten Fläche der ersten dielektrischen Schicht vor dem Aussparen der ersten dielektrischen Schicht; Abscheiden eines zweiten dielektrischen Materials über dem dielektrischen Material und der ersten dielektrischen Schicht; und Planarisieren des zweiten dielektrischen Materials, um die erste dielektrische Schicht freizulegen.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das Strukturieren des Halbleitersubstrats unter Verwendung einer Maskenschicht umfasst, um die Halbleiterfinne zu definieren, wobei die erste dielektrische Schicht über und entlang Seitenwänden der Maskenschicht abgeschieden wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Strukturieren des Halbleitersubstrats unter Verwendung einer Maskenschicht, um die Halbleiterfinne zu definieren; und Entfernen der Maskenschicht vor dem Abscheiden der ersten dielektrischen Schicht.
  9. Vorrichtung mit: einer ersten Halbleiterfinne und einer zweiten Halbleiterfinne, die sich von einem Halbleitersubstrat nach oben erstrecken; einem Trennbereich, der eine erste dielektrische Schicht aufweist und zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet ist; einer Dummy-Finne, die sich von dem Trennbereich nach oben erstreckt, wobei die Dummy-Finne ein erstes dielektrisches Material aufweist, das von einer Position unter einer obersten Fläche der ersten dielektrischen Schicht bis zu einer Position über der obersten Fläche der ersten dielektrischen Schicht verläuft; und einem Gate-Stapel, der über und entlang Seitenwänden der ersten Halbleiterfinne, über und entlang Seitenwänden der zweiten Halbleiterfinne und über und entlang Seitenwänden der Dummy-Finne verläuft.
  10. Vorrichtung nach Anspruch 9, wobei die erste dielektrische Schicht Siliziumoxid aufweist und das erste dielektrische Material ein kohlenstoffhaltiges Oxid, ein metallhaltiges Oxid oder eine Kombination davon umfasst.
  11. Vorrichtung nach Anspruch 9 oder 10, wobei die Dummy-Finne eine zweite dielektrische Schicht aufweist, die zwischen der ersten dielektrischen Schicht und dem ersten dielektrischen Material angeordnet ist.
  12. Vorrichtung nach Anspruch 11, wobei ein Massenanteil des Kohlenstoffs in der zweiten dielektrischen Schicht größer als ein Massenanteil des Kohlenstoffs in dem ersten dielektrischen Material ist.
  13. Vorrichtung nach Anspruch 11 oder 12, wobei ein Massenanteil des Metalls in der zweiten dielektrischen Schicht größer als ein Massenanteil des Metalls in dem ersten dielektrischen Material ist.
  14. Vorrichtung nach einem der Ansprüche 9 bis 13, wobei die Dummy-Finne weiterhin ein zweites dielektrisches Material aufweist, das eine Oberseite des ersten dielektrischen Materials bedeckt.
  15. Vorrichtung nach einem der Ansprüche 9 bis 14, wobei Oberseiten der Dummy-Finne und der ersten Halbleiterfinne im Wesentlichen auf gleicher Höhe sind.
  16. Vorrichtung nach einem der Ansprüche 9 bis 15, wobei sich die Dummy-Finne höher als die erste Halbleiterfinne erstreckt.
  17. Vorrichtung nach einem der Ansprüche 9 bis 16, die weiterhin eine Halbleiter-Mesa aufweist, die die erste Halbleiterfinne mit der zweiten Halbleiterfinne verbindet, wobei der Trennbereich weiterhin ein drittes dielektrisches Material aufweist, das zwischen der ersten dielektrischen Schicht und der Halbleiter-Mesa angeordnet ist, und das dritte dielektrische Material weiterhin entlang Seitenwänden der Halbleiter-Mesa verläuft.
  18. Vorrichtung nach einem der Ansprüche 9 bis 17, die weiterhin Folgendes aufweist: eine zweite Dummy-Finne, die auf einer Seite der ersten Halbleiterfinne angeordnet ist, die der Dummy-Finne gegenüberliegt, wobei die zweite Dummy-Finne von dem Trennbereich nach oben verläuft und das erste dielektrische Material aufweist; und einen Source-/Drain-Bereich, der zwischen der Dummy-Finne und der zweiten Dummy-Finne angeordnet ist.
  19. Verfahren mit den folgenden Schritten: Abscheiden einer ersten dielektrischen Schicht über und entlang Seitenwänden einer Mehrzahl von Halbleiterfinnen; Abscheiden eines dielektrischen Materials über der ersten dielektrischen Schicht, wobei das dielektrische Material Kohlenstoff, Metall oder eine Kombination davon umfasst und zwischen den einzelnen der Mehrzahl von Halbleiterfinnen angeordnet ist; Planarisieren des dielektrischen Materials, um die erste dielektrische Schicht freizulegen; Ätzen der ersten dielektrischen Schicht unter Verwendung eines Ätzmittels, das die erste dielektrische Schicht mit einer höheren Rate als das dielektrische Material ätzt, wobei durch die Ätzung der ersten dielektrischen Schicht eine Mehrzahl von Dummy-Finnen, die über einer Oberseite der ersten dielektrischen Schicht verlaufen, definiert wird und die Mehrzahl von Dummy-Finnen zumindest einen Teil des dielektrischen Materials aufweist; und Herstellen eines Gate-Stapels über und entlang Seitenwänden der Mehrzahl von Halbleiterfinnen und über und entlang Seitenwänden der Mehrzahl von Dummy-Finnen.
  20. Verfahren nach Anspruch 19, das vor dem Abscheiden des dielektrischen Materials weiterhin das Abscheiden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht umfasst, wobei die zweite dielektrische Schicht Kohlenstoff, Metall oder eine Kombination davon aufweist und die Mehrzahl von Dummy-Finnen zumindest einen Teil der zweiten dielektrischen Schicht aufweist.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987790B2 (en) * 2012-11-26 2015-03-24 International Business Machines Corporation Fin isolation in multi-gate field effect transistors
US8928057B2 (en) * 2012-11-30 2015-01-06 International Business Machines Corporation Uniform finFET gate height
US8829617B2 (en) * 2012-11-30 2014-09-09 International Business Machines Corporation Uniform finFET gate height
US8815685B2 (en) * 2013-01-31 2014-08-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits having confined epitaxial growth regions
US9564353B2 (en) * 2013-02-08 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with reduced parasitic capacitance and methods of forming the same
WO2015094305A1 (en) * 2013-12-19 2015-06-25 Intel Corporation Self-aligned gate edge and local interconnect and method to fabricate same
US9306067B2 (en) * 2014-08-05 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Nonplanar device and strain-generating channel dielectric
US9214358B1 (en) * 2014-10-30 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Equal gate height control method for semiconductor device with different pattern densites
US10510580B2 (en) * 2017-09-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy fin structures and methods of forming same

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