CN109599438B - 半导体器件及其形成方法 - Google Patents

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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract

本发明的实施例提供了一种半导体器件及其形成方法。实施例方法包括在半导体鳍上方并且沿着半导体鳍的侧壁沉积第一介电膜，半导体鳍从半导体衬底向上延伸。该方法还包括在第一介电膜上方沉积介电材料；使第一介电膜凹进至半导体鳍的顶面之下以限定伪鳍，伪鳍包括介电材料的上部；以及在半导体鳍和伪鳍上方并且沿着半导体鳍和伪鳍的侧壁形成栅极堆叠件。

Description

半导体器件及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其形成方法。
背景技术
半导体器件用于诸如例如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体层以及使用光刻和蚀刻工艺图案化各个材料层以在半导体衬底上形成电路组件和元件来制造这些半导体器件。
半导体工业通过不断减小最小特征尺寸持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定的面积。然而，随着最小特征尺寸的减小，出现了应该解决的其它问题。
发明内容
根据本发明的一个方面，提供了一种形成半导体器件的方法，包括：在半导体鳍上方并且沿着所述半导体鳍的侧壁沉积第一介电膜，所述半导体鳍从半导体衬底向上延伸；在所述第一介电膜上方沉积介电材料；使所述第一介电膜凹进至所述半导体鳍的顶面之下以限定伪鳍，所述伪鳍包括所述介电材料的上部；以及在所述半导体鳍和所述伪鳍上方并且沿着所述半导体鳍和所述伪鳍的侧壁形成栅极堆叠件。
根据本发明的另一个方面，提供了一种半导体器件，包括：第一半导体鳍和第二半导体鳍，从半导体衬底向上延伸；隔离区域，包括第一介电膜，并且设置在所述第一半导体鳍和所述第二半导体鳍之间；伪鳍，从所述隔离区域向上延伸，其中，所述伪鳍包括从所述第一介电膜的最顶表面之下延伸至所述第一介电膜的最顶表面之上的第一介电材料；以及栅极堆叠件，设置在所述第一半导体鳍上方并且沿着所述第一半导体鳍的侧壁延伸、设置在所述第二半导体鳍上方并且沿着所述第二半导体鳍的侧壁延伸以及设置在所述伪鳍上方并且沿着所述伪鳍的侧壁延伸。
根据本发明的又一个方面，提供了一种形成半导体器件的方法，包括：在多个半导体鳍上方并且沿着所述多个半导体鳍的侧壁沉积第一介电膜；在所述第一介电膜上方沉积介电材料，其中，所述介电材料包括碳、金属或它们的组合，并且，所述介电材料沉积在所述多个半导体鳍中的相邻鳍之间；平坦化所述介电材料以暴露所述第一介电膜；使用蚀刻剂蚀刻所述第一介电膜，所述蚀刻剂以比蚀刻所述介电材料更快的速率蚀刻所述第一介电膜，其中，蚀刻所述第一介电膜限定在所述第一介电膜的顶面之上延伸的多个伪鳍，并且，所述多个伪鳍包括所述介电材料的至少部分；以及在所述多个半导体鳍上方并且沿着所述多个半导体鳍的侧壁以及在所述多个伪鳍上方并且沿着所述多个伪鳍的侧壁形成栅极堆叠件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图中的FinFET的实例。
图2、图3、图4、图5、图6、图7A、图7B、图8、图9、图10A、图10B、图10C、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B和图17C示出了根据一些实施例的制造器件的中间阶段的各个视图。
图17D、图17E和图17F示出了根据一些可选实施例的器件的各个视图。
图18至图22示出了根据一些其可选实施例的制造器件的中间阶段的截面图。
图23至图27、图28A、图28B和图28C示出了根据一些可选实施例的制造器件的中间阶段的截面图。
图28D、图28E和图28F示出了根据一些可选实施例的器件的各个视图。
图29、图30A、图30B和图30C根据一些可选实施例的制造器件的中间阶段的各个示图。
图31、图32A、图32B和图32C示出了根据一些可选实施例的制造器件的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“且，为便于描述，在此可以使用诸如个实施例和和布置的具体实例等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各个实施例提供用于在具有鳍式场效应晶体管(FinFET)的半导体衬底上形成伪鳍的结构和工艺。在实施例FinFET器件的制造工艺期间，可以首先在半导体鳍上方并且沿着半导体鳍的侧壁形成伪栅极堆叠件。这些伪栅极堆叠件用作预留位置，以在各个制造工艺(例如，源极/漏极区域等的形成)期间限定随后形成的功能性栅极堆叠件的位置。该工艺也可以称为替换栅极工艺。
由于减小了半导体部件的尺寸，因此可以在先进技术节点中形成精细间距的伪栅极堆叠件。在精细间距的伪栅极堆叠件的形成期间，即使在没有形成半导体鳍的区域中，也可能希望保持伪栅极堆叠件的均匀图案。例如，伪栅极堆叠件可以直接设置在设置在半导体鳍周围的隔离区域上的具有不均匀鳍间隔的区域中和/或在不同FinFET区域的边界之间。然而，由于伪栅极堆叠件的未形成在鳍上方并且沿着鳍的侧壁的鳍间距和高纵横比，这些“未锚定的”伪栅极堆叠件可能在制造工艺期间易于坍塌。例如，锚定的伪栅极堆叠件形成在半导体鳍上方并且沿着半导体鳍的侧壁，并且在结构上由伪栅极堆叠件设置在其上的半导体鳍的支撑。相比之下，未锚定的伪栅极堆叠件仅形成在隔离区域上方(例如，并且不沿着隔离区域的侧壁)，并且与锚定的栅极堆叠件相比在位置上更不安全。各个实施例旨在通过形成伪鳍(例如，包括一个或多个绝缘层)来减少制造缺陷，以锚定未形成在半导体鳍上的伪栅极堆叠件。已经观察到，以这种方式锚定伪栅极堆叠件产生更少的制造缺陷。伪鳍的另一个益处是能够在源极/漏极外延生长工艺期间使用伪鳍来减少源极/漏极桥接，如下面更详细地描述的。
图1示出了根据一些实施例的三维视图中的FinFET的实例。FinFET包括位于衬底50(例如，半导体衬底)上的鳍52。隔离区域64设置在衬底50中，并且鳍52突出在相邻隔离区域64之上并且从相邻隔离区域64之间突出。虽然隔离区域64被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以用于仅指半导体衬底或包括隔离区域的半导体衬底。栅极介电层92沿着鳍52的侧壁并且位于鳍52的顶面上方，并且栅电极94位于栅极介电层92上方。源极/漏极区域82相对于栅极介电层92和栅电极94设置在鳍52的相对两侧。图1还示出了在随后附图中使用的参考截面。截面A-A沿着栅电极94的纵轴，并且在例如垂直于源极/漏极区域82之间电流流动的方向上。截面B-B平行于截面A-A并且穿过FinFET的源极/漏极区域延伸。截面C-C垂直于截面A-A并且沿着鳍52的纵轴，并且在例如源极/漏极区域82之间的电流流动的方向上。为了清楚起见，随后的附图是指这些参考截面。
图2至图17C是根据一些实施例的在FinFET的制造中的中间阶段的各个视图。图2至图8、图18至图27、图29和图30A示出了图1中示出的参考截面A-A，除了多个鳍/FinFET之外。图9示出了自顶向下视图。在图10A至图17C、图28A至图28C中，以“A”符号结尾的图示出为沿着图1中示出的参考截面A-A；以“B”符号结尾的图示出为沿着图1中示出的类似截面B-B；并且以“C”符号结尾的图示出为沿着图1中示出的类似截面C-C，除了多个鳍/FinFET之外。此外，图17D和图28D示出为沿着图1中示出的参考截面A-A；图17E、图14D和图28E示出为沿着图1中的参考截面B-B；并且图17F和图28F示出为沿着图1中的参考截面C-C。
在图2中，提供了衬底50。衬底50可以是掺杂(例如，掺杂有p型或n型掺杂剂)或未掺杂的半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多层或渐变衬底的其它衬底。在一些实施例中，衬底50的半导体材料可包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。
衬底50具有区域50C和区域50D。区域50C可以用于形成诸如NMOS晶体管(例如，n型FinFET)的n型器件。区域50D可以用于形成诸如PMOS晶体管(例如，p型FinFET)的p型器件。区域50C可以与区域50D在位置上分隔开(如由分隔物51示出的)，并且可以在区域50C和区域50D之间设置任何数量的器件部件(例如，其它有源器件、掺杂区域、隔离结构等)。在一些实施例中，区域50C和区域50D用于形成相同类型的器件，诸如两个区域均用于n型器件或p型器件。在随后的描述中，仅示出了一个区域(例如，区域50C或者区域50D)，并且描述了在其它区域中形成不同部件的任何差异。
在图3中，在衬底50中形成鳍52。鳍52是半导体带。在一些实施例中，可以通过在衬底50中蚀刻沟槽而在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。在这种实施例中，掩模层54可以用于限定鳍52的形状。在一些实施例中，掩模层54可以包括氧化硅、氮化硅、氮氧化硅等。在一些实施例中，掩模层54包括多个子层，诸如氧化硅子层上方的氮化硅子层。
可以使用任何合适的方法图案化鳍。例如，可以使用包括双重图案化或多重图案化的一个或多个光刻工艺图案化鳍。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后，去除牺牲层，并且然后剩余的间隔件可以用于图案化鳍。
在图4中，在鳍52上方并且沿着鳍52的侧壁沉积介电衬垫56。介电衬垫56可以进一步沿着鳍52的顶面和鳍52之间的衬底50的顶面延伸。可以使用共形沉积工艺来实施介电衬垫56的沉积，共形沉积工艺诸如化学汽相沉积(CVD)、原子层沉积(ALD)等。介电衬垫56可以包括任何合适的绝缘材料，诸如氧化硅等。
在图5中，在介电衬垫56上方沉积可选介电衬垫58，从而使得介电衬垫58沿着鳍52的侧壁和顶面设置。介电衬垫58可以进一步沿着鳍52之间的衬底50的顶面延伸。可以使用诸如CVD、ALD等的共形沉积工艺来实施介电衬垫58的沉积。介电衬垫58可以包括含碳介电膜(例如，含碳氧化物，诸如SiOC)、含金属介电膜(例如，含金属氧化物，诸如SiO和金属的组合)、它们的组合等。在其它实施例中，可以省略介电衬垫58(例如，见图17C至图17E)。
在图6中，在介电膜56和58上方沉积介电材料60。介电材料60可以沉积在鳍52之间，以填充或过填充鳍52之间的区域。在一些实施例中，介电材料60可以使用可流动的沉积工艺，旋涂工艺等来沉积。在一些实施例中，介电材料60的沉积可以在相邻的鳍52之间以及介电材料60和介电膜56/58之间限定空隙61。空隙61可以例如由于相邻的鳍52之间的高纵横比而形成。空隙61的高度可以小于随后形成的伪鳍的最终高度(例如，空隙61的顶部可以低于伪鳍62的顶部，见图8)。已经观察到，通过观察该高度关系，器件性能不会因空隙61的存在而受到负面影响。在其它实施例中，没有形成空隙61。介电材料60可以包括含碳介电膜(例如，含碳氧化物，诸如SiOC)、含金属介电膜(例如，含金属氧化物，诸如SiO和金属的组合)等。在一些实施例中，介电材料60的碳和/或金属重量百分比小于介电衬垫58(如果存在的话)的相应碳/金属重量百分比。例如，介电衬垫58可以包括具有大于10的重量百分比的碳的SiOC，并且介电材料60可以包括具有小于10的重量百分比的碳的SiOC。
在图7A中，使用平坦化(例如，化学机械抛光(CMP))和/或回蚀刻工艺(例如，干蚀刻工艺)来暴露鳍52的上表面。具体地，去除介电材料60、介电衬垫58(如果存在的话)、介电衬垫56和掩模层54，以暴露鳍52。在一些实施例中，暴露鳍52使得介电材料60、介电衬垫58、介电衬垫56和鳍52的上表面基本共面。在其它实施例中，暴露鳍52使得介电材料60、介电衬垫58、介电衬垫56和鳍52的上表面是非共面的(例如，见图7B)。高度的变化可能是由于鳍52、介电衬垫56、介电衬垫58(如果存在的话)和介电材料60的不同材料成分在施加平坦化工艺期间以不同的速率被抛光/蚀刻而造成。虽然随后的附图将这些上表面示出为共面以便于说明，但是应该理解，在随后的工艺步骤和/或随后描述的实施例中也考虑了具有非共面上表面的实施例，诸如图7B示出的。
在图8中，对介电衬垫56实施额外的回蚀刻工艺。使介电衬垫56凹进，从而使得半导体鳍52和伪鳍62的部分在介电衬垫56的顶面之上突出。在一些实施例中，在凹进之后，半导体鳍52的高度可以与伪鳍62的高度基本相同。伪鳍62由在介电衬垫56的顶面之上延伸的介电衬垫58(如果存在的话)的上部和介电材料60的上部制成。因此，伪鳍62可以具有与半导体鳍52不同的材料成分，并且伪鳍62可以是绝缘鳍。此外，介电衬垫56的剩余部分、介电衬垫58的下部和介电材料60的下部(统称为隔离区域64)提供相邻鳍52之间的电隔离，并且可以进一步提供鳍52之间的浅沟槽隔离(STI)区域，从而使得不需要形成单独的STI区域。
在其它实施例中，形成单独的STI区域(例如，在介电膜56的底面和衬底50之间)。例如，图29示出了在介电膜56的底面和衬底50的顶面(标记为50A)之间形成单独的STI区域204的实施例。STI区域204可以包括合适的绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、它们的组合等。在图29的实施例中，各个鳍52可以通过台状件50A(有时称为冠部)连接。台状件50A是衬底50的部分。多个鳍52可以从单个台状件50A延伸，该台状件50A连接至衬底50的下部(标记为50B)。台状件50A可以在高纵横比鳍(例如，鳍52)的形成中提供改进的结构稳定性。STI区域204可以形成为沿着鳍52的下部以及沿着台状件50A的侧壁延伸。在各个实施例中，可以图案化台状件50A并且可以在介电膜56的沉积之前形成STI区域204。虽然随后的附图示出了排除台状件50A和STI区域204的实施例，但这仅是为了便于说明。应该意识到，图29的实施例可以结合至随后的工艺步骤中并且与随后的描述结合。例如，图30A、图30B和图30C示出了在进一步工艺之后的FinFET器件，例如，使用如下面在图10A至图17C中描述的类似工艺，其中，相同的参考标号表示使用相同的工艺形成的相同元件，并且如参照图29描述的那样结合单独的STI区域。图30A是沿着图1的参考截面A-A截取的；图30B是沿着图1的参考截面B-B截取的；并且图30C是沿着图1的参考截面C-C截取的。
返回参照图8，可以使用选择性蚀刻工艺图案化介电衬垫56，该选择性蚀刻工艺以比蚀刻介电衬垫58、介电材料60和鳍52更快的速率选择性地蚀刻介电衬垫56。例如，蚀刻工艺可以使用含氟和氮的化学物质等，并且蚀刻可以在约30℃至约120℃的温度下实施。这种选择性蚀刻可以例如通过使介电衬垫58和介电材料60包含碳和/或金属来实现。
在一些实施例中，在NMOS区域中外延生长与PMOS区域中的材料不同的材料可能是有利的。在各个实施例中，鳍52可以由硅锗(SixGe1-x，其中，x可以在0至1的范围内)、碳化硅、纯的或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
进一步在图8中，可以在鳍52的鳍和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在区域50C中形成P阱，并且可以在区域50D中形成N阱。在一些实施例中，在区域50C和区域50D中均形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光刻胶或其它掩模(未示出)来实现区域50C和区域50D(见图2)的不同注入步骤。例如，可以在区域50C中的鳍52和伪鳍62上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50D，诸如PMOS区域。可以通过使用旋涂技术形成光刻胶，并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，则在区域50D中实施n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质注入至诸如NMOS区域的区域50C中。n型杂质可以是在该区域中注入浓度等于或小于1018cm-3(诸如在约1017cm-3和约1018cm-3之间)的磷、砷等。在注入之后，诸如通过可接受的灰化工艺去除光刻胶。
在区域50D的注入之后，在区域50D中的鳍52和伪鳍62上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50C，诸如NMOS区域。可以通过使用旋涂技术形成光刻胶，并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，则可以在区域50C中实施p型杂质注入，并且光刻胶可以用作掩模以基本上防止p型杂质注入至诸如PMOS区域的区域50D中。p型杂质可以是在该区域中注入浓度等于或小于1018cm-3(诸如在约1017cm-3和约1018cm-3之间)的硼、BF2等。在注入之后，可以诸如通过可接受的灰化工艺去除光刻胶。
在区域50C和区域50D的注入之后，可以实施退火以激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间原位掺杂，这可以避免注入，但是原位和注入掺杂可以一起使用。
图9示出了鳍52和伪鳍62的自顶向下视图。如图所示，鳍52由绝缘材料(例如，介电膜56、介电膜58和介电材料60的组合)包围。此外，在伪鳍62中，介电材料60可以由介电膜58包围。图9示出了在随后的附图中参考的各个截面。截面D-D对应于图1的截面A-A；截面E-E对应于图1的截面B-B，并且截面F-F对应于图1的截面C-C。
在图10A、图10B和图10C中，在鳍52和伪鳍62上形成伪介电层66。图10A示出了沿着图9的线D-D和图1的线A-A截取的截面图；图10B示出了沿着图9的线E-E和图1的线B-B截取的截面图；并且图10C示出了沿着图9的线F-F和图1的线C-C截取的截面图。伪介电层66可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。例如，图10A至图10C示出了使用热氧化工艺实施例形成的伪介电层66，其中，伪介电层66选择性地生长在半导体鳍52上而没有生长在伪鳍62上。在其它实施例中(例如，在沉积伪介电层66的情况下)，在半导体鳍52以及伪鳍62上形成伪介电层66。在伪介电层66上形成伪栅极层68，并且在伪栅极层68上方形成掩模层70。可以在伪介电层68上方沉积伪栅极层68并且然后诸如通过CMP平坦化伪栅极层68。掩模层70可以沉积在伪栅极层68上方。伪栅极层68可以是导电材料并且可以选自包括多晶硅(poly硅)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。在一个实施例中，沉积非晶硅并且再结晶以产生多晶硅。可以通过物理汽相沉积(PVD)、CVD、溅射沉积或本领域已知和用于沉积导电材料的其它技术来沉积伪栅极层68。伪栅极层68可以由与蚀刻隔离区域具有高蚀刻选择性的其它材料制成。掩模层70可以包括例如SiN、SiON等。在该实例中，横跨区域50C和区域50D(见图2)形成单个伪栅极层68和单个掩模层70。在一些实施例中，可以在区域50C和区域50D中形成单独的伪栅极层，并且可以在区域50C和区域50D中形成单独的掩模层。
图11A至图17C示出了实施例器件的制造中的各个附加步骤。图11A至图16C示出了在区域50C和区域50D的任一个中的部件。例如，图11A至图16C中示出的结构可以适用于区域50C和区域50D。在每个附图的文本中描述了区域50C和区域50D的结构中的差异(如果存在的话)。
在图11A、图11B、图11C和图11D中，可以使用可接受的光刻和蚀刻技术图案化掩模层70以形成掩模70。图11D示出了半导体器件的自顶向下图。图11D示出了在随后的附图中参考的各个截面。截面D-D对应于图1的截面A-A；截面E-E对应于图1的截面B-B，并且截面F-F对应于图1的截面C-C。图11A示出了沿着图1的线A-A和图11D的线D-D截取的截面图。图11B示出了沿着图1的线B-B和图11D的线E-E截取的截面图；并且图11C示出了沿着图1的线C-C和图11D的线F-F的截面图。
然后可以通过可接受的蚀刻技术将掩模70的图案转印至伪栅极层68和伪介电层66，以形成伪栅极72。伪栅极72覆盖鳍52的相应沟道区域。掩模70的图案可以用于将每个伪栅极72与相邻伪栅极物理分隔开。伪栅极72也可以具有基本垂直于相应的外延鳍52和伪鳍62的纵长方向的纵长方向。此外，伪鳍62可以为在伪鳍62上方并且沿着伪鳍62的侧壁形成的伪栅极72提供额外的结构支撑。例如，在没有伪鳍62的情况下，未设置在鳍52上方的伪栅极72可以形成有平坦底面。在这样的实施例中(例如，没有伪鳍62)，具有平坦底面的伪栅极72具有较少的结构支撑并且可能塌陷，尤其是当伪栅极72具有高纵横比时(例如，高度在约130nm至约160nm的范围内并且宽度在约10nm至约20nm的范围内)，从而产生制造缺陷，因此，在各个实施例中包括伪鳍62可有利地改善对伪栅极72的结构支撑并且减少制造缺陷。
此外，可以在伪栅极72、掩模70和/或鳍52的暴露表面上形成栅极密封间隔件(未明确示出)。热氧化或沉积以及随后的各向异性蚀刻可以形成栅极密封间隔件。
在形成栅极密封间隔件之后，可以实施用于轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面在图8中讨论的注入，可以在区域50C上方形成诸如光刻胶的掩模，同时暴露区域50D，并且可以将适当类型(例如，n型或p型)的杂质注入至区域50D中的暴露的鳍58中。然后可以去除掩模。随后，可以在区域50D上方形成诸如光刻胶的掩模，同时暴露区域50C，并且可以将适当类型的杂质注入至区域50C中的暴露的鳍52中。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有在从约1015cm-3至约1016cm-3的杂质浓度。退火可以用于激活注入的杂质。
在图12A、图12B和图12C中，在沿着伪栅极72的侧壁的栅极密封间隔件(未明确示出)上形成栅极间隔件74。栅极间隔件74可以通过共形地沉积材料并且随后各向异性蚀刻材料来形成。栅极间隔件74的材料可以是氮化硅、SiCN、它们的组合等。
在图13A、图13B、图13C、图14A、图14B和图14C中，在鳍52中形成外延源极/漏极区域82。外延源极/漏极区域82形成在鳍58中，从而使得每个伪栅极72设置在相应的相邻一对外延源极/漏极区域82之间。在一些实施例中，外延源极/漏极区域82可以延伸至鳍52中。在一些实施例中，栅极间隔件74用于将外延源极/漏极区域82与伪栅极72分隔开适当的横向距离，使得外延源极/漏极区域82不会短路(short out)随后形成的产生的FinFET的栅极。
首先参照图13A、图13B和图13C，蚀刻半导体鳍52的部分，诸如在图1的截面B-B和C-C中未由伪栅极72掩蔽的鳍52的部分(见图13B和图13C)。蚀刻半导体鳍52可以使半导体鳍52凹进至介电膜56的顶面之下。使鳍52凹进可以使用蚀刻鳍52而不会显著蚀刻伪栅极72或伪鳍62的选择性蚀刻工艺。在各个实施例中，例如，可以单独地使区域50C和50D中的鳍52凹进，而掩蔽另一区域。
在图14A、图14B和图14C中，在区域50C(例如，NMOS区域)形成外延源极/漏极区域82可以通过：掩蔽区域50D(例如，PMOS区域)并且蚀刻区域50C中的鳍58的源极/漏极区域以在鳍58中形成凹槽。然后，在凹槽中外延生长区域50C中的外延源极/漏极区域82。外延源极/漏极区域82可以包括诸如适合于n型FinFET的任何可接受的材料。例如，如果鳍58是硅，则区域50C中的外延源极/漏极区域82可以包括硅、SiC、SiCP、SiP等。区域50C中的外延源极/漏极区域82可以具有从鳍58的相应表面凸起的表面，并且可以具有小平面。在一些实施例中，伪鳍62提供在区域50C中的相邻的外延源极/漏极区域82之间的物理分离，并且防止外延期间区域50C中的相邻外延源极/漏极区域82的合并。
在区域50D(例如，PMOS区域)中形成外延源极/漏极区域82可以通过：掩蔽区域50C(例如，NMOS区域)，并且蚀刻区域50D中的鳍58的源极/漏极区域以在鳍58中形成凹槽。然后，在凹槽中外延生长区域50D中的外延源极/漏极区域82。外延源极/漏极区域82可以包括诸如适合于p型FinFET的任何可接受的材料。例如，如果鳍58是硅，则区域50D中的外延源极/漏极区域82可以包括SiGe、SiGeB、Ge、GeSn等。区域50D中的外延源极/漏极区域82也可以具有从鳍58的相应表面凸起的表面，并且可以具有小平面。在一些实施例中，伪鳍62提供在区域50D中的相邻外延源极/漏极区域82之间的物理分离，并且防止外延期间区域50D中的相邻外延源极/漏极区域82的合并。
可以类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，用掺杂剂注入外延源极/漏极区域82和/或鳍52以形成源极/漏极区域，随后进行退火。源极/漏极区域的杂质浓度可以在约1019cm-3和约1021cm-3之间。源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间原位掺杂。
由于用于在区域50C和区域50D中形成外延源极/漏极区域82的外延工艺，外延源极/漏极区域82的上表面具有横向向外扩展超过鳍52的侧壁的小平面。如图14B示出的，外延源极/漏极区域82的上表面可以接触伪鳍62的侧壁，并且伪鳍62可以防止相邻的外延源极/漏极区域82合并。这在芯片的精细节距区域(例如，存储区域)中可能是特别有益的，其中不同的器件紧密间隔在一起，并且伪鳍62可以用于防止彼此相邻的不同器件(例如，n型器件和p型器件)的外延源/漏区域82的合并。可选地，如图14D示出的，可以在形成外延源极/漏极区域82之前回蚀刻伪鳍62。例如，图14D中的伪鳍62的高度H2可以小于图13B和图14B中的伪鳍62的高度H1。由于蚀刻，伪鳍62不能防止相邻的外延源极/漏极区域的合并。因此，在图14D中，一些外延源极/漏极区域82在伪鳍62上方延伸并且具有合并的轮廓。合并的外延源极/漏极区域可以有益于扩大器件的电流传输区域，这降低了电阻。在一些实施例中，图14B和图14D中的外延源极/漏极区域82和伪鳍62的不同轮廓可以组合在单个管芯中。例如，可以在管芯的第一区域中发现具有图14B示出的配置(例如，未合并的源极/漏极区域)的外延源极/漏极区域82和伪鳍62，并且可以在管芯的第二区域中发现具有图14D示出的配置(例如，合并的源极/漏极区域)的外延源极/漏极区域82和伪鳍62。在特定实例中，管芯的第一区域是存储区域，并且管芯的第二区域是逻辑区域。随后的实施例仅示出了未合并的外延源极/漏极区域82；然而，结合图14D描述的合并的外延源极/漏极区域82也可以应用于随后实施例，代替未合并的外延源极/漏极区域或与未合并的外延源极/漏极区域组合。
在图15A、图15B和图15C中，在图14A、图14B和图14C中示出的结构上方沉积ILD88。ILD 88可以由介电材料形成，并且可以通过任何合适的方法沉积，任何合适的方法诸如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，未示出的接触蚀刻停止层(CESL)设置在ILD 88与外延源极/逻辑区域82、硬掩模70和栅极间隔件74之间。
随后，可以实施诸如CMP的平坦化工艺以使ILD 88的顶面与伪栅电极68的顶面齐平。在实施例中，使用平坦化系统实施平坦化工艺。平坦化工艺也可以去除伪栅电极68上的掩模70，以及栅极密封间隔件和栅极间隔件74中沿着掩模70的侧壁的部分。在平坦化工艺之后，伪栅电极68、栅极间隔件74和ILD 88的顶面齐平。因此，伪栅电极68的顶面通过ILD88暴露。
在平坦化之后，在蚀刻步骤中去除伪栅电极68和伪介电层60的位于暴露的伪栅电极68正下面的部分，从而形成凹槽。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅电极68。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体选择性地蚀刻伪栅电极68而不蚀刻ILD 88或栅极间隔件74。每个凹槽暴露相应鳍52的沟道区域。每个沟道区域均设置在相邻的一对外延源极/漏极区域82之间。在去除期间，当蚀刻伪栅电极68时，伪介电层60可以用作蚀刻停止层。然后可以在伪栅电极68的去除之后，去除伪介电层60。
在图16A、图16B和图16C中，形成用于替换栅极的栅极介电层92和栅电极94。栅极介电层92共形地沉积在凹槽中，诸如在鳍52/伪鳍62的顶面和侧壁上以及栅极密封间隔件74的侧壁上。栅极介电层92也可以形成在ILD 88的顶面上。根据一些实施例，栅极介电层92包括氧化硅、氮化硅或它们的多层。在一些实施例中，栅极介电层92是高k介电材料，并且在这些实施例中，栅极介电层92可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐以及它们的组合。栅极介电层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
各栅电极94分别沉积在各栅极介电层92上方。栅电极94可以是含金属材料，诸如TiN、TaN、TaC、Co、Ru、Al、它们的组合或它们的多层。例如，虽然示出了单个栅电极94，但是可以在凹槽90中沉积任何数量的功函调整层。在栅电极94的填充之后，可以实施诸如CMP的平坦化工艺以去除栅极介电层92和栅电极94的材料的过量部分，过量部分位于ILD 88的顶面上方。因此，栅电极94的材料和栅极介电层92的剩余部分形成产生的FinFET的替换栅极。栅电极94和栅极介电层92可以统称为“栅极”或“栅极堆叠件”。栅极和栅极堆叠件可以沿着鳍52的沟道区域的侧壁并且沿着伪鳍62的侧壁延伸。
区域50C和区域50D中的栅极介电层92的形成可以同时发生，从而使得每个区域中的栅极介电层92由相同的材料形成，并且栅电极94的形成可以同时发生，从而使得每个区域中的栅电极94由相同的材料形成。在一些实施例中，每个区域中的栅极介电层92可以通过不同的工艺形成，从而使得栅极介电层92可以是不同的材料，并且每个区域中的栅电极94可以通过不同的工艺形成，从而使得栅电极94可以是不同的材料。当使用不同的工艺时，可以使用各个掩蔽步骤来掩蔽和暴露适当的区域。
在图17A、图17B和图17C中，ILD 108沉积在ILD 88上方。在实施例中，ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，ILD 108由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD和PECVD的任何合适的方法沉积。
同样在图17A、图17B和图17C中，使用实施例接触形成工艺形成穿过ILD 108和ILD88的接触件110和112。在一些实施例中，可以实施退火工艺以在形成接触件112之前在外延源极/漏极区域82和接触件112之间的界面处形成硅化物。接触件110物理和电连接至栅电极94，并且接触件112物理和电连接至外延源极/漏极区域82。图17C示出在相同截面中的接触件110和112；然而，在其它实施例中，接触件110和112可以设置在不同的截面中。此外，图17A、图17B和图17C中的接触件110和112的位置仅仅是说明性的，并不旨在以任何方式限制。例如，接触件110可以如图所示与半导体鳍52垂直对准，或可以设置在栅电极94上的不同位置处。此外，可以在形成接触件110之前、同时或之后形成接触件112。
图17D、图17E和图17F示出了省略介电膜58的器件。在这样的实施例中，伪鳍62由介电膜60的延伸在介电膜56上方的部分限定。因为伪鳍62由单个膜限定，所以伪鳍62可以始终具有相同的材料成分。此外，介电膜56、介电膜60的下部和空隙61(如果存在的话)的组合可以在相邻半导体鳍52之间提供隔离。
图18至图22示出了根据其它实施例的制造器件的中间步骤的截面图。与图2至图9的实施例不同，在图18至图22中，在介电膜56的形成之前去除掩模层54(例如，使用合适的平坦化或回蚀刻工艺)。在这样的实施例中，介电膜56可以直接形成在半导体鳍52的顶面上而没有插入任何掩模层54。随后的工艺可以基本类似于图2至图9的实施，其中，相同的参考标号表示使用相同工艺形成的相同元件。例如，在图19中，在介电膜56上方沉积可选的介电膜58。在图20中，在介电膜56和介电膜58(如果存在的话)上方沉积介电材料60。沉积介电材料60以至少部分地填充半导体鳍52之间的区域，并且进一步沉积介电材料60以过填充并且覆盖介电膜56和58(如果存在的话)。在图21中，将平坦化工艺应用于介电材料60，以暴露鳍52、介电膜56和介电膜58(如果存在的话)的顶面。虽然图21示出了鳍52、介电膜56、介电膜58和介电材料60在平坦化之后是共面的，但在其它实施例中，这些顶面可以是非平坦的(例如，如图7B示出的)。随后，在图22中，对介电膜56实施回蚀刻工艺以限定半导体鳍52和伪鳍62(例如，包括介电膜58(如果存在的话)和介电材料60的上部)。在形成半导体鳍52和伪鳍62(见图22)之后，可以实施类似于上面参照图10A至图17C所讨论的那些的额外工艺步骤，以形成功能性FinFET器件。虽然图18至图22示出了包括可选介电膜58，但是在其它实施例中，可以排除介电膜58，并且可以将介电材料60直接沉积在介电膜56上。
图23至图27示出了根据其它实施例的制造器件的中间步骤的截面图。图23示出了类似于图6的制造阶段的截面，其中，相同的参考标号表示使用相同工艺形成的相同元件。虽然图23示出了包含介电膜58，但是介电膜58是可选的。在其它实施例中，排除介电膜58(例如，见图28D、图28E和图28F)。
在图24中，使用回蚀刻工艺来图案化介电材料60，从而暴露介电膜58(如果存在的话)或介电膜56(如果排除可选介电膜58)。在图25中，在介电膜56和介电膜58(如果存在的话)上方沉积介电材料202。在一些实施例中，可以使用可流动沉积工艺、旋涂工艺等来沉积介电材料202。介电材料202可以包括含碳介电膜(例如，含碳氧化物，诸如SiOC)、含金属介电膜(例如，含金属氧化物，诸如SiO和金属的组合)等。在一些实施例中，介电材料60的碳和/或金属重量百分比小于介电衬垫58的相应碳/金属重量百分比。例如，介电衬垫58可以包括具有大于10的重量百分比的碳的SiOC，并且介电材料60可以包括具有小于10的重量百分比的碳的SiOC。介电材料202和介电材料60的材料成分可以相同或不同。例如，介电材料202和介电材料60可以具有相同重量百分比的碳/金属或不同重量百分比的碳/金属。在一些实施例中，介电材料202为介电材料60提供额外保护并且密封介电材料60。
在图26中，使用平坦化(例如，CMP和/或回蚀刻工艺(例如，干蚀刻工艺))来暴露介电膜56的上表面。在一些实施例中，暴露介电膜56使得介电材料202和介电膜56的上表面基本共面。
在图27中，对介电衬垫56实施额外的回蚀刻工艺。使介电衬垫56凹进，从而使得半导体鳍52和伪鳍62在蚀刻的介电衬垫56的顶面之上突出。在使介电衬垫56凹进之后，也可以使用例如可接受的蚀刻工艺从鳍52的顶面去除硬掩模54。在一些实施例中，在凹进之后，半导体鳍52的高度可以小于伪鳍62的高度。伪鳍62由介电衬垫58(如果存在的话)的上部、介电材料60的上部以及介电材料202的剩余部分制成。因此，伪鳍62可以具有与半导体鳍52不同的材料成分，并且可以是绝缘鳍。此外，介电衬垫56的剩余部分、介电衬垫58的下部和介电材料60的下部(统称为隔离区域64)提供相邻鳍52之间的电隔离，并且还可以在鳍52之间提供STI区域，从而使得不需要形成单独的STI区域。
在其它实施例中，形成单独的STI区域(例如，在介电膜56的底面和衬底50之间)。例如，图31示出了在介电膜56的底部和衬底50(标记为50A)之间形成单独的STI区域204。在图30A、图30B和图30C的实施例中，各个鳍52可以通过台状件50A(有时称为冠部)连接。台状件50A是衬底50的部分。多个鳍52可以从单个台状件50A延伸，该台状件50A连接至衬底50的下部(标记为50B)。台状件50A可以在高纵横比鳍(例如，鳍52)的形成中提供改进的结构稳定性。STI区域204可以形成为沿着鳍52的下部以及沿着台状件50A的侧壁延伸。虽然随后的附图示出了排除台状件50A和STI区域204的实施例，但这仅是为了便于说明。应该意识到，图31的实施例可以结合至随后的工艺步骤中并与随后的描述结合。例如，图32A、图32B和图32C示出了进一步工艺之后的FinFET器件，例如，使用如上面在图10A至图17C中描述的类似工艺，其中，相同的参考标号表示使用相同工艺形成的相同元件，结合如参照图31描述的单独的STI区域和介电膜202。图32A是沿着图1的参考截面A-A截取的；图32B是沿着图1的参考截面B-B截取的；并且图32C是沿着图1的参考截面C-C截取的。
在一些实施例中，可以使用选择性蚀刻工艺回蚀刻介电衬垫56，选择性蚀刻工艺以比介电衬垫58、介电材料60和鳍52更快的速率选择性地蚀刻介电衬垫56。这种选择性蚀刻可以例如通过在介电衬垫58和介电材料60中包含碳和/或金属来实现。
在形成半导体鳍52和伪鳍62(见图27)之后，可以实施类似于上面参照图10A至图17C所讨论的那些的额外工艺步骤，以形成功能性FinFET器件。产生的结构在图28A(示出沿着与图1中的A-A类似的截面的器件)、图28B(示出沿着与图1中的A-A类似的截面的器件)，以及图28C(示出沿着与图1中的A-A类似截面的器件)，其中相同的参考标号表示使用相同工艺形成的相同元件。此外，因为伪鳍62在半导体鳍62之上延伸，所以伪鳍62可以更有效地减少相邻的源极/漏极区域82的合并。虽然图23至图27示出了在形成介电材料202之后掩模层54的去除，在其它实施例中，可以在介电膜56的沉积之前去除掩模层54(例如，如图18所示)。在这样的实施例中，介电膜56可以直接形成在鳍52的侧壁和顶面上(见图18)。
图28D、图28E和图28F示出了类似于图28A、图28B和图28C中所示的器件的器件，其中，省略了介电膜58。在图28D、图28E和图28F中，相同的参考标号表示由与图28A、图28B和图28C相同的工艺形成的相同元件。在这样的实施例中，伪鳍62由介电膜60的在介电膜56和介电材料202之上延伸的部分限定。此外，介电膜56、介电膜60的下部和空隙61(如果存在的话)的组合可以在相邻的半导体鳍52之间提供隔离。
根据实施例，一种方法包括在半导体鳍上方并且沿着半导体鳍的侧壁沉积第一介电膜，半导体鳍从半导体衬底向上延伸；在第一介电膜上方沉积介电材料；使第一介电膜凹进至半导体鳍的顶面之下以限定伪鳍，伪鳍包括介电材料的上部；并且在半导体鳍和伪鳍上方并且沿着半导体鳍和伪鳍的侧壁形成栅极堆叠件。在实施例中，沉积介电材料包括用介电材料覆盖第一介电膜的顶面，该方法还包括平坦化介电材料以暴露第一介电膜。在实施例中，沉积介电材料包括限定半导体鳍和第二半导体鳍之间的介电材料下方的空隙。在实施例中，使第一介电膜凹进包括以比介电材料更快的速率蚀刻第一介电膜。在实施例中，该方法还包括在沉积介电材料之前，在第一介电膜上方沉积第二介电膜，并且其中，伪鳍包括由第二介电膜形成的上部。在实施例中，该方法还包括在使第一介电膜凹进之前，使介电材料凹进至第一介电膜的最顶表面之下；在介电材料和第一介电膜上方沉积第二介电材料；并且平坦化第二介电材料以暴露第一介电膜。在实施例中，该方法还包括使用掩模层来图案化半导体衬底以限定半导体鳍，其中，第一介电膜沉积在掩模层上方并且沿着掩模层的侧壁。在实施例中，该方法还包括使用掩模层图案化半导体衬底以限定半导体鳍；并且在沉积第一介电膜之前，去除掩模层。
根据实施例，器件包括从半导体衬底向上延伸的第一半导体鳍和第二半导体鳍；隔离区域，包括第一介电膜，并且设置在第一半导体鳍和第二半导体鳍之间；伪鳍，从隔离区域向上延伸，其中，伪鳍包括从第一介电膜的最顶表面之下延伸至第一介电膜的最顶表面之上的第一介电材料；以及栅极堆叠件，设置在第一半导体鳍上方并且沿着第一半导体鳍的侧壁、设置在第二半导体鳍上方并且沿着第二半导体鳍的侧壁以及设置在伪鳍上方并且沿着伪鳍的侧壁。在实施例中，第一介电膜包括氧化硅，并且其中，第一介电材料包括含碳氧化物、含金属氧化物或它们的组合。在实施例中，伪鳍包括设置在第一介电膜和第一介电材料之间的第二介电膜。在实施例中，第二介电膜的碳重量百分比大于第一介电材料的碳重量百分比。在实施例中，第二介电膜的金属重量百分比大于第一介电材料的金属重量百分比。在实施例中，伪鳍还包括覆盖第一介电材料的顶面的第二介电材料。在实施例中，伪鳍和第一半导体鳍的顶面基本齐平。在实施例中，伪鳍比第一半导体鳍延伸更高。在实施例中，器件还包括连接第一半导体鳍和第二半导体鳍的半导体台状件，其中，隔离区域还包括设置在第一介电膜和半导体台状件之间的第三介电材料，并且其中，第三介电材料进一步沿着半导体台状件的侧壁延伸。在实施例中，器件还包括设置在第一半导体鳍的与伪鳍相对的一侧上的第二伪鳍，其中，第二伪鳍从隔离区域向上延伸，其中，第二伪鳍包括第一介电材料；以及设置在伪鳍和第二伪鳍之间的源极/漏极区域。
根据实施例，一种方法包括在多个半导体鳍上方并且沿着多个半导体鳍的侧壁沉积第一介电膜；在第一介电膜上方沉积介电材料，其中，介电材料包括碳、金属或它们的组合，并且其中，介电材料沉积在多个半导体鳍中的每个之间；平坦化介电材料以暴露第一介电膜；使用蚀刻剂蚀刻第一介电膜，蚀刻剂以比蚀刻介电材料更快的速率蚀刻第一介电膜，其中，蚀刻第一介电膜限定在第一介电膜的顶面之上延伸的多个伪鳍，并且其中，多个伪鳍包括介电材料的至少部分；在多个半导体鳍上方并且沿着多个半导体鳍的侧壁并且在多个伪鳍上方并且沿着多个伪鳍的侧壁形成栅极堆叠件。在实施例中，该方法还包括在沉积介电材料之前，在第一介电膜上方沉积第二介电膜，其中，第二介电膜包括碳、金属或它们的组合，并且其中多个伪鳍包括第二介电膜的至少部分。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体器件的方法，包括：
在半导体鳍上方并且沿着所述半导体鳍的侧壁沉积第一介电膜，所述半导体鳍从半导体衬底向上延伸；
在所述第一介电膜上方沉积介电材料；
使所述第一介电膜凹进至所述半导体鳍的顶面之下以限定伪鳍，所述伪鳍包括所述介电材料的上部；以及
在所述半导体鳍和所述伪鳍上方并且沿着所述半导体鳍和所述伪鳍的侧壁形成栅极堆叠件，其中，所述伪鳍和所述半导体鳍的顶面基本齐平或者比所述半导体鳍延伸得更高。
2.根据权利要求1所述的方法，其中，沉积所述介电材料包括用所述介电材料覆盖所述第一介电膜的顶面，所述方法还包括平坦化所述介电材料以暴露所述第一介电膜。
3.根据权利要求2所述的方法，其中，沉积所述介电材料包括限定在所述介电材料的下方且位于所述半导体鳍和与所述半导体鳍相邻的第二半导体鳍之间的空隙。
4.根据权利要求1所述的方法，其中，使所述第一介电膜凹进包括以比所述介电材料更快的速率蚀刻所述第一介电膜。
5.根据权利要求1所述的方法，还包括，在沉积所述介电材料之前，在所述第一介电膜上方沉积第二介电膜，并且，所述伪鳍包括由所述第二介电膜形成的上部。
6.根据权利要求1所述的方法，还包括：
在使所述第一介电膜凹进之前，使所述介电材料凹进至所述第一介电膜的最顶表面之下；
在所述介电材料和所述第一介电膜上方沉积第二介电材料；以及
平坦化所述第二介电材料以暴露所述第一介电膜。
7.根据权利要求1所述的方法，还包括：使用掩模层来图案化所述半导体衬底以限定所述半导体鳍，其中，所述第一介电膜沉积在所述掩模层上方并且沿着所述掩模层的侧壁沉积。
8.根据权利要求1所述的方法，还包括：
使用掩模层图案化所述半导体衬底以限定所述半导体鳍；以及
在沉积所述第一介电膜之前，去除所述掩模层。
9.一种半导体器件，包括：
第一半导体鳍和第二半导体鳍，从半导体衬底向上延伸；
隔离区域，包括第一介电膜，并且设置在所述第一半导体鳍和所述第二半导体鳍之间；
伪鳍，从所述隔离区域向上延伸，其中，所述伪鳍包括从所述第一介电膜的最顶表面之下延伸至所述第一介电膜的最顶表面之上的第一介电材料；以及
栅极堆叠件，设置在所述第一半导体鳍上方并且沿着所述第一半导体鳍的侧壁延伸、设置在所述第二半导体鳍上方并且沿着所述第二半导体鳍的侧壁延伸以及设置在所述伪鳍上方并且沿着所述伪鳍的侧壁延伸，
其中，所述伪鳍和所述第一半导体鳍的顶面基本齐平或者比所述第一半导体鳍延伸得更高。
10.根据权利要求9所述的器件，其中，所述第一介电膜包括氧化硅，并且，所述第一介电材料包括含碳氧化物、含金属氧化物或它们的组合。
11.根据权利要求9所述的器件，其中，所述伪鳍包括设置在所述第一介电膜和所述第一介电材料之间的第二介电膜。
12.根据权利要求11所述的器件，其中，所述第二介电膜的碳重量百分比大于所述第一介电材料的碳重量百分比。
13.根据权利要求11所述的器件，其中，所述第二介电膜的金属重量百分比大于所述第一介电材料的金属重量百分比。
14.根据权利要求9所述的器件，其中，所述伪鳍还包括覆盖所述第一介电材料的顶面的第二介电材料。
15.根据权利要求11所述的器件，其中，所述第二介电膜包括具有大于10的重量百分比的碳的SiOC，并且所述第一介电膜包括具有小于10的重量百分比的碳的SiOC。
16.根据权利要求14所述的器件，其中，所述第二介电材料和所述第一介电膜具有相同重量百分比的碳/金属。
17.根据权利要求9所述的器件，还包括：连接所述第一半导体鳍和所述第二半导体鳍的半导体台状件，其中，所述隔离区域还包括设置在所述第一介电膜和所述半导体台状件之间的第三介电材料，并且，所述第三介电材料还沿着所述半导体台状件的侧壁延伸。
18.根据权利要求9所述的器件，还包括：
第二伪鳍，设置在所述第一半导体鳍的与所述伪鳍相对的一侧上，其中，所述第二伪鳍从所述隔离区域向上延伸，其中，所述第二伪鳍包括所述第一介电材料；以及
源极/漏极区域，设置在所述伪鳍和所述第二伪鳍之间。
19.一种形成半导体器件的方法，包括：
在多个半导体鳍上方并且沿着所述多个半导体鳍的侧壁沉积第一介电膜；
在所述第一介电膜上方沉积介电材料，其中，所述介电材料包括碳、金属或它们的组合，并且，所述介电材料沉积在所述多个半导体鳍中的相邻鳍之间；
平坦化所述介电材料以暴露所述第一介电膜；
使用蚀刻剂蚀刻所述第一介电膜，所述蚀刻剂以比蚀刻所述介电材料更快的速率蚀刻所述第一介电膜，其中，蚀刻所述第一介电膜限定在所述第一介电膜的顶面之上延伸的多个伪鳍，并且，所述多个伪鳍包括所述介电材料的位于蚀刻后的所述第一介电膜上的至少部分；以及
在所述多个半导体鳍上方并且沿着所述多个半导体鳍的侧壁以及在所述多个伪鳍上方并且沿着所述多个伪鳍的侧壁形成栅极堆叠件，其中，所述伪鳍和所述半导体鳍的顶面基本齐平或者比所述半导体鳍延伸得更高。
20.根据权利要求19所述的方法，还包括：在沉积所述介电材料之前，在所述第一介电膜上方沉积第二介电膜，其中，所述第二介电膜包括碳、金属或它们的组合，并且所述多个伪鳍包括所述第二介电膜的位于蚀刻后的所述第一介电膜上的至少部分。
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