CN108122983A - 用于制造多栅极晶体管的工艺和产生的结构 - Google Patents

用于制造多栅极晶体管的工艺和产生的结构 Download PDF

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Abstract

在用于形成晶体管的后栅极金属栅极工艺中，在中间晶体管结构上方形成介电层，中间晶体管结构包括伪栅电极，通常由多晶硅形成。诸如图案化多晶硅、平坦化结构的顶层等的各个工艺可以去除介电层的顶部，当形成代替伪栅电极的金属栅极时，这可以导致减少了对栅极高度的控制，减少了对用于FinFET的鳍高度的控制等。增加介电层对来自这些工艺攻击的抵抗力，诸如在实施这种其他的工艺之前通过将硅等注入至介电层内，导致了顶面的较少的去除，并且因此提高了对产生的结构尺寸和性能的控制。本发明实施例涉及用于制造多栅极晶体管的工艺和产生的结构。

Description

用于制造多栅极晶体管的工艺和产生的结构
技术领域
本发明实施例涉及用于制造多栅极晶体管的工艺和产生的结构。
背景技术
随着集成电路尺寸的缩小和器件密度的增加，需要越来越小的晶体管结构，这样的晶体管结构即使在更低的操作电压和更低的功耗要求下，该晶体管结构也可以更紧密地封装，同时仍保持可接受的性能水平。这种器件包括诸如FinFET的多栅极晶体管。需要新的工艺来有效地和可靠地制造这种器件。
发明内容
根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：在衬底上形成中间晶体管结构，所述中间晶体管结构包括伪栅极结构；在所述中间晶体管结构和所述伪栅极结构上方沉积介电层；对所述介电层实施至少一个工艺以提高所述介电层相对于预定的蚀刻工艺的蚀刻抵抗力；以及使用所述预定的蚀刻工艺去除所述伪栅极结构。
根据本发发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：形成从衬底延伸并且由隔离层围绕的鳍结构；在所述鳍结构上方沉积多晶硅层；图案化所述多晶硅层以形成多个伪结构，所述伪结构包括在所述鳍结构上方延伸的伪栅极结构；在邻近所述伪栅极结构的第一侧的鳍中形成源极区域，并且在邻近所述伪栅极结构的第二侧的鳍中形成漏极区域；在所述鳍结构和所述伪栅极结构上方沉积层间电介质(ILD)；去除所述伪结构的部分以形成凹槽；在所述凹槽中并且在所述伪栅极结构和所述层间电介质上方沉积填充材料；平坦化所述填充材料以暴露所述伪栅极结构和所述层间电介质；处理所述层间电介质以增加所述层间电介质对预定的蚀刻工艺的抵抗力；实施所述预定的蚀刻工艺以去除所述伪栅极结构；以及形成金属栅极结构代替去除的伪栅极结构。
根据本发发明的又一些实施例，还提供了一种晶体管，包括：鳍结构，从衬底延伸并且在第一方向上沿着所述衬底的主表面延伸；金属栅极，在与所述第一方向垂直的第二方向上沿着所述衬底的所述主表面延伸，所述金属栅极在所述鳍结构的顶面和侧壁上方延伸；层间介电(ILD)层，位于所述鳍结构上方，所述层间介电层中具有开口，在所述开口中形成所述金属栅极；以及处理区域，位于所述层间介电层中，所述处理区域从所述层间介电层的最顶表面延伸至所述层间介电层内，所述处理区域是富含硅-硅键的氧化硅材料的区域。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是三维视图中的鳍式场效应晶体管(FinFET)的实例。
图2至图6、图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12E、图13A至图13C、图14A至图14C以及图15A至图15C是根据一些实施例的具有互连结构的FinFET的制造中的中间阶段的截面图。
图16是示出示例性工艺的步骤的流程图。
图17是示出另一示例性工艺的步骤的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、值、操作、材料、布置等的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。考虑了其他组件、值、操作、材料、布置等。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
图1示出了三维视图中的鳍式场效应晶体管(FinFET)30的实例。FinFET 30包括位于衬底32上的鳍36。衬底32包括隔离区域34，并且鳍36从相邻的隔离区域34之间突出于隔离区域34之上。栅极电介质38沿着鳍36的侧壁并且位于鳍36的顶面上方，并且栅电极40位于栅极电介质38上方。源极/漏极区域42和44相对于栅极电介质38和栅电极40设置在鳍36的相对两侧上。图1进一步示出了用于之后的图的参考截面。截面A-A横跨FinFET 30的沟道、栅极电介质38和栅电极40。截面B/C-B/C垂直于截面A-A并且沿着鳍36的纵轴，并且在例如源极/漏极区域42和44之间的电流流动的方向上。为了清楚起见，随后的附图参考这些参考截面。
本文讨论的实施例在使用后栅极工艺形成的FinFET的上下文中讨论。一些实施例考虑了用于诸如平面FET的平面器件的方面。
图2至图15C是根据示例性实施例的FinFET的制造中的中间阶段的截面图。除了多个FinFET之外，图2至图6示出了图1中示出的参考截面A-A。在图7A至图15C中，示出了沿着类似的截面A-A截取的以“取的符号结尾的图；示出了沿着类似的截面B/C-B/C截取并且在衬底上的第一区域中以“以“符号结尾的图；并且示出了沿着类似的截面B/C-B/C截取并且在衬底上的第二区域中示出以““上符号结尾的图。
图2示出了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p-型或n-型掺杂剂)或未掺杂的半导体衬底。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底包括在绝缘层上形成的半导体材料的层。例如，该绝缘层可以是埋氧(BOX)层、氧化硅层等。在通常为硅衬底或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多层或梯度衬底的其他衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。
衬底50具有第一区域50B和第二区域50C。第一区域50B(其对应于随后以“应于结尾的图)可以用于形成诸如NMOS晶体管的n-型器件，诸如n-型FinFET。第二区域50C(其对应于随后以“应于结尾的图)可以用于形成诸如PMOS晶体管的p-型器件，诸如p-型FinFET。
图3和图4示出了鳍52以及相邻的鳍52之间的隔离区域54的形成。在图3中，在衬底50中形成鳍52。在一些实施例中，可以通过在衬底50中蚀刻沟槽而在衬底50中形成鳍52。该蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。该蚀刻可以是各向异性的。
在图4中，在相邻的鳍52之间形成绝缘材料54以形成隔离区域54。绝缘材料54可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的CVD基材料沉积以及后固化以使其转化为另一材料，诸如氧化物)等或它们的组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。一旦形成绝缘材料，可以实施退火工艺。在示出的实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。绝缘材料54可以称为隔离区域54。进一步如图4所示，诸如化学机械抛光(CMP)的平坦化工艺可以去除任何过量的绝缘材料54并且形成共面的隔离区域54的顶面和鳍52的顶面。
图5示出了隔离区域54的凹进以形成浅沟槽隔离(STI)区域54。使隔离区域54凹进，从而使得第一区域50B和第二区域50C中的鳍56从相邻的隔离区域54之间突出。此外，隔离区域54的顶面可以具有平坦的表面(如图所示)、凸表面、凹表面(诸如凹陷的)或它们的组合。可以通过适当的蚀刻使隔离区域54的顶面形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使隔离区域54凹进，诸如对隔离区域54的材料有选择性的蚀刻工艺。例如，使用蚀刻的化学氧化物去除或使用例如，稀释的氢氟(dHF)酸的应用材料公司SICONI工具可以被使用。
本领域中的普通技术人员将容易理解，关于图3至图6描述的工艺仅仅是如何可以形成鳍56的一个实例。在其他实施例中，可以在衬底50的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；可以在沟槽中外延生长同质外延结构；并且可使介电层凹进，从而使得同质外延结构从介电层突出以形成鳍。仍在其他实施例中，异质外延结构可以用于鳍。例如，可以使图5中的半导体带52凹进，并且可以在它们的位置外延生长与半导体带52不同的材料。在更进一步的实施例中，可以在衬底50的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构；并且可以使介电层凹进，从而使得异质外延结构从介电层突出以形成鳍56。在外延生长同质外延结构或异质外延结构的一些实施例中，尽管原位掺杂和注入掺杂可以一起使用，但是可以在生长期间原位掺杂生长材料，这可以避免先前和随后的注入。此外，在NMOS区域中外延生长与PMOS区域中的材料不同的材料可能是有利的。在各个实施例中，鳍56可以包括硅锗(SixGe1-x，其中，x可以介于约0和100之间)、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的可使用的材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
在图5中，可以在鳍56、鳍52和/或衬底50中形成适当的阱(未示出)。例如，可以在第一区域50B中形成P阱，并且可以在第二区域50C中形成N阱。
可以使用光刻胶或其他掩模(未示出)实现用于不同区域50B和50C的不同注入步骤。例如，在第一区域50B中的鳍56和隔离区域54上方形成光刻胶。图案化光刻胶以暴露衬底50的第二区域50C，诸如PMOS区域。光刻胶可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化。一旦图案化光刻胶，可以在第二区域50C中实施n-型杂质注入，并且光刻胶可以用作掩模以基本防止n-型杂质注入至诸如NMOS区域的第一区域50B内。n-型杂质可以是注入至第二区域的浓度等于或小于1018cm-3(诸如在从约1017cm-3至约1018cm-3的范围内)的磷、砷等。在注入之后，诸如通过可接受的灰化工艺去除光刻胶。
在第二区域50C的注入之后，在第二区域50C中的鳍56和隔离区域54上方形成光刻胶。图案化光刻胶以暴露衬底50的第一区域50B，诸如NMOS区域。光刻胶可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化。一旦图案化光刻胶，可以在第一区域50B中实施p-型杂质注入，并且光刻胶可以用作掩模以基本防止p-型杂质注入至诸如PMOS区域的第二区域内。p-型杂质可以是注入至第一区域的浓度等于或小于1018cm-3(诸如在从约1017cm-3至约1018cm-3的范围内)的硼、BF2等。在注入之后，诸如可以通过可接受的灰化工艺去除光刻胶。
在第一区域50B和第二区域50C的注入之后，可以实施退火以激活被注入的p-型和n-型杂质。该注入可以在第一区域50B(例如，NMOS区域)中形成p-阱，并且可以在第二区域50C(例如，PMOS区域)中形成n-阱。在一些实施例中，尽管原位掺杂和注入掺杂可以一起使用，但是可以在生长期间原位掺杂外延鳍的生长材料，这可以避免注入。
在图6中，在鳍56上形成伪介电层58。例如，伪介电层58可以是氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层58上方形成伪栅极层60，并且在伪栅极层60上方形成掩模层62。伪栅极层60可以沉积在伪介电层58上方，并且之后通过诸如CMP平坦化。掩模层62可以沉积在伪栅极层60上方。例如，伪栅极层60可以由多晶硅制成，但是也可以使用对隔离区域54的蚀刻具有高蚀刻选择性的其他材料。例如，掩模层62可以包括氮化硅等。在本实例中，单个伪栅极层60和单个掩模层62形成为横跨第一区域50B和第二区域50C。在其他实施例中，可以在第一区域50B和第二区域50C中形成单独的伪栅极层，并且可以在第一区域50B和第二区域50C中形成单独的掩模层。
在图7A、图7B和图7C中，可以使用可接受的光刻和蚀刻技术图案化掩模层62以形成第一区域中的掩模72和第二区域中的掩模78。之后，可以通过可接受的蚀刻技术将掩模72和78的图案转印至伪栅极层60和伪介电层58以形成第一区域50B中的伪栅极70和第二区域50C中的伪栅极76。伪栅极70和76覆盖鳍56的相应的沟道区域。伪栅极70和76也可以具有基本垂直于相应的外延鳍的纵向方向的纵向方向。
在图8A、图8B和图8C中，可以在相应的伪栅极70和76和/或鳍56的暴露的表面上形成栅极密封间隔件80。热氧化或沉积以及随后的各向异性蚀刻可以形成栅极密封间隔件80。
在栅极密封间隔件80的形成之后，可以实施用于轻掺杂源极/漏极(LDD)区域的注入。与以上图5中讨论的注入类似，可以在第一区域50B(例如，NMOS区域)上方形成诸如光刻胶的掩模，同时暴露第二区域50C(例如，PMOS区域)，并且p-型杂质可以注入至第二区域50C中暴露的鳍56内。之后，可以去除掩模。随后，可以在第二区域50C上方形成诸如光刻胶的掩模，同时暴露第一区域50B，并且n-型杂质可以注入至第一区域50B中暴露的鳍56内。之后，可以去除掩模。n-型杂质可以是先前讨论的任何n-型杂质，并且p-型杂质可以是先前讨论的任何p-型杂质。轻掺杂的源极/漏极区域可以具有从约1018cm-3至约1019cm-3的杂质浓度。可以使用退火来激活注入的杂质。
进一步在图8A、图8B和图8C中，在鳍56中形成外延源极/漏极区域82和84。在第一区域50B中，在鳍56中形成外延源极/漏极区域82，从而使得每个伪栅极70均设置在相应的相邻的一对外延源极/漏极区域82之间。在一些实施例中，外延源极/漏极区域82可以延伸至鳍52内。在第二区域50C中，在鳍56中形成外延源极/漏极区域84，从而使得每个伪栅极76均设置在相应的相邻的一对外延源极/漏极区域84之间。在一些实施例中，外延源极/漏极区域84可以延伸至鳍52内。
可以通过掩蔽例如PMOS区域的第二区域50C，在例如NMOS区域的第一区域50B中形成外延源极/漏极区域82，并且在第一区域50B中共形地沉积伪间隔件层，随后各向异性蚀刻以沿着第一区域50B中的伪栅极70和/或栅极密封间隔件80的侧壁形成伪栅极间隔件(未示出)。之后，蚀刻第一区域50B中的外延鳍的源极/漏极区域以形成凹槽。在凹槽中外延生长第一区域50B中的外延源极/漏极区域82。外延源极/漏极区域82可以包括诸如适合于n-型FinFET的任何可接受的材料。例如，如果鳍56是硅，则外延源极/漏极区域82可以包括硅、SiC、SiCP、SiP等。外延源极/漏极区域82可以具有从鳍56的相应的表面凸起的表面并且可具有小平面。随后，例如，通过蚀刻去除第一区域50B中的伪栅极间隔件，同样去除了第二区域50C上的掩模。
可以通过掩蔽例如NMOS区域的第一区域50B在例如PMOS区域的第二区域50C中形成外延源极/漏极区域84，并且在第二区域50C中共形地沉积伪间隔件层，随后各向异性蚀刻以沿着第二区域50C中的伪栅极76和/或栅极密封间隔件80的侧壁形成伪栅极间隔件(未示出)。之后，蚀刻第二区域50C中的外延鳍的源极/漏极区域以形成凹槽。在凹槽中外延生长第二区域50C中的外延源极/漏极区域84。外延源极/漏极区域84可以包括诸如适合于p-型FinFET的任何可接受的材料。例如，如果鳍56是硅，则外延源极/漏极区域84可以包括SiGe、SiGeB、Ge、GeSn等。外延源极/漏极区域84可以具有从鳍56的相应的表面凸起的表面并且可以具有小平面。随后，例如，通过蚀刻去除第二区域50C中的伪栅极间隔件，同样去除了第一区域50B上的掩模。
在图9A、图9B和图9C中，沿着伪栅极70和76的侧壁在栅极密封间隔件80上形成栅极间隔件86。可以通过共形地沉积材料和随后的各向异性蚀刻材料形成栅极间隔件86。栅极间隔件86的材料可以是氮化硅、SiCN、它们的组合等。
与先前讨论的用于形成轻掺杂的源极/漏极区域的工艺类似，外延源极/漏极区域82和84和/或外延鳍可以被注入掺杂剂以形成源极/漏极区域，随后退火。源极/漏极区域可以具有在从约1019cm-3至约1021cm-3的范围内的杂质浓度。用于例如NMOS区域的第一区域50B中的源极/漏极区域的n-型杂质可以是先前讨论的任何n-型杂质，并且用于例如PMOS区域的第二区域50C中的源极/漏极区域的p-型杂质可以是先前讨论的任何p-型杂质。在其他实施例中，可以在生长期间原位掺杂外延源极/漏极区域82和84。
在图10A、图10B和图10C中，在图9A、图9B和图9C示出的结构上方沉积ILD88。在实施例中，ILD 88是通过可流动CVD形成的可流动膜。在一些实施例中，ILD 88由诸如磷-硅酸盐玻璃(PSG)、硼-硅酸盐玻璃(BSG)、硼掺杂的磷-硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的介电材料形成，并且可以通过诸如CVD或PECVD的任何合适的方法沉积。在一些实施例中，例如，在沉积之后，通过退火固化ILD 88。
在图11A、图11B和图11C中，可以实施诸如CMP的平坦化工艺以使ILD 88的顶面与伪栅极70和76的顶面齐平。CMP也可以去除伪栅极70和76上的掩模72和78。因此，通过ILD88暴露了伪栅极70和76的顶面。在其他实施例中，在ILD 88的沉积之前，去除掩模72和78。
图12A更详细地示出了沿着标记为B/C-B/C的轴(图1中)的示例性鳍56和ILD 88的顶部。所示实施例对应于区域50B中的鳍56(即，其中将形成一个或多个NMOS晶体管的鳍)，但是该教导同样适用于区域50C中形成的鳍(其中将形成PMOS晶体管)。示出了四个伪栅极70(其中两个仅部分地在图12B-12E的部分图示中示出)。为了清楚起见，这四个伪栅极标记为70、70’、70”和70”’。虽然图12A从不同的角度示出了结构，但是可以预想到，采用图1至图11C中所讨论的工艺来推导出图12A示出的中间结构。本领域中的普通技术人员将意识到，可以在鳍上方形成多个伪栅极；而在图12A的剖视中示出了四个伪栅极，可以在鳍上方形成少至一个并且多至几十个或几百个伪栅极。
在一些实施例中，在通常称为切割多晶工艺的工艺中，去除一个或多个伪栅极的全部或部分是期望的。这与伪栅极去除步骤的工艺不同，将在以下更详细地讨论。更确切地说，该工艺涉及图案化通常由多晶硅形成的伪栅极结构，以形成即使在伪栅极结构的剩余部分已经被去除并且由金属栅极替代之后仍将保留在器件上的导体，如下所述。
图12B示出了已经去除伪栅极70”和70”’之后的结构。如图所示，将掩模层75施加在伪栅极70和70’上方以保护伪栅极70和70’并且去除伪栅极70”和70”’，例如，通过使用诸如湿蚀刻或干蚀刻(使用本领域中已知的适当的化学物质，诸如四甲基氢氧化铵(TMAH)、HBr、HF、其他卤化物蚀刻剂等以及它们的组合)的常用的多晶硅蚀刻工艺来蚀刻伪栅极70”和70”’。在某些情况下，也去除了暴露于蚀刻工艺的ILD 88的一些或全部，但是这对于完成公开的实施例的特征不是必要的。在图12B示出的实施例中，回蚀刻ILD 88的暴露的部分，留下剩余的部分89。在下一步骤中，去除掩模层75并且在如图12C所示的器件上方沉积诸如氮化硅的牺牲材料77。牺牲材料77填充在由去除的伪栅极70”和70”’留下的空隙中。注意，牺牲材料77符合下面的结构的形貌并且因此没有提供平坦的顶面。图12D示出了已经对牺牲材料77实施诸如CMP步骤的平坦化工艺以使牺牲材料77与伪栅极70和70’以及ILD 88的顶面共面之后的器件。注意，平坦化工艺引起了ILD层88的顶面的凹陷。这是不期望的结果，因为这种凹陷可能影响将要形成的FinFET晶体管中的栅极高度和/或鳍高度的均匀性。
图12E示出了用于在随后的工艺步骤期间减少或消除ILD88的进一步凹陷或侵蚀的工艺。如图所示，对ILD 88实施工艺79以改进ILD 88相对于随后实施的蚀刻工艺的期望的蚀刻性能。例如，工艺79可以增加ILD 88对随后应用于去除伪栅极70和70’的蚀刻工艺和化学物质的蚀刻选择性。在一个实施例中，工艺79是将诸如硅的元素物质注入至ILD 88内的注入工艺。虽然不希望受到任何特定的基本理论的束缚，但是应当认为，将硅注入至ILD88内通过使得区域81富含Si-Si键来提高ILD 88的蚀刻抵抗力，并且进一步认为，这种Si-Si键改进了ILD 88的蚀刻性能特性(耐蚀刻)。已经发现，可以调节温度和注入剂量以在实施工艺79之后改变ILD 88的蚀刻速率。在实施例中，以从约1keV至约80keV的注入能量注入在从约1E13原子/cm2至约1E17原子/cm2的浓度的硅内。用于注入工艺的温度可以在从约-60℃至约500℃的范围。在一个实施例中，温度在从约25℃至约450℃的范围。应当认为，更高的温度(约450℃)提供更高的Si-Si键的最终浓度。在1.1KeV的注入能量下，区域81从ILD88的顶面向下延伸约35埃。对于2.2KeV注入能量，区域81向下延伸约54埃，并且对于3.8KeV注入能量，区域81向下延伸约1220埃。本领域中的普通技术人员将能够调节注入参数以实现期望的蚀刻特性，其部分取决于随后实施的多晶硅蚀刻工艺以及它们如何影响ILD 88。
在其他实施例中，可以采用不同的物质或杂质以改变ILD 88的蚀刻特性。例如，可以采用磷，例如，也可以采用硼。其他元素物质和物质的组合在本发明的预期范围内。除了工艺79之外或代替工艺79，诸如等离子体处理、退火、固化等的其他工艺也在本发明的预期范围内。
在上述实施例中，在平坦化牺牲材料77之后处理ILD 88，平坦化引起了一些但是可接受程度的凹陷或侵蚀。在公开的实施例的预期范围内，可以在沉积牺牲材料77之前处理ILD 88，使得平坦化工艺引起ILD 88的更少的凹陷。
再次参照图2至图11C示出的立体图，图13A、图13B和图13C示出了蚀刻步骤中伪栅极70(包括图12E的70和70’)和76、栅极密封间隔件80以及直接位于伪栅极70和76下面的部分伪介电层58的去除，从而形成凹槽90。这种蚀刻步骤最小程度地侵蚀、蚀刻、凹陷或以其他方式影响具有区域81的ILD 88。每个凹槽90均暴露了相应的鳍56的沟道区域。每个沟道区域均设置在相邻的一对外延源极/漏极区域82和84之间。在去除期间，当蚀刻伪栅极70和76时，伪栅极介电层58可以用作蚀刻停止层。之后，在伪栅极70和76的去除之后，可以去除伪介电层58和栅极密封间隔件80。
在图14A、图14B和图14C中，形成栅极介电层92和96以及栅电极94和98以用于置换栅极。栅极介电层92和96共形地沉积在凹槽90(诸如鳍56的顶面和侧壁上以及栅极间隔件86的侧壁上)中以及ILD 88的顶面上。根据一些实施例，栅极介电层92和96包括氧化硅、氮化硅或它们的多层。在其他实施例中，栅极介电层92和96包括高k介电材料，并且在这些实施例中，栅极介电层92和96可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐以及它们的组合。栅极介电层92和96的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。
下一步，栅电极94和98分别沉积在栅极介电层92和96上方，并且填充凹槽90的剩余部分。栅电极94和98可以由诸如TiN、TaN、TaC、Co、Ru、Al、它们的组合或它们的多层的含金属的材料制成。在栅电极94和98的填充之后，可以实施诸如CMP的平坦化工艺以去除栅极介电层92和96以及栅电极94和98的材料的过量部分，该过量部分位于ILD 88的顶面上方。因此，栅电极94和98的材料以及栅极介电层92和96的最终的剩余部分形成了产生的FinFET的置换栅极。注意，因为减少、最小化或消除了ILD 88的凹陷或侵蚀，因此对于工艺79之后的工艺，ILD 88具有相对一致的高度，并且因此产生的栅电极94和98的高度在晶体管之间并且横跨鳍56的长度相对一致和均匀。这种栅极高度的均匀性提高了器件的性能和可靠性。
栅极介电层92和96的形成可以同时发生，从而使得栅极介电层92和96由相同的材料制成，并且栅电极94和98的形成可以同时发生，从而使得栅电极94和98可以由相同的材料制成。然而，在其他实施例中，可以通过不同的工艺形成栅极介电层92和96，从而使得栅极介电层92和96可以由不同的材料制成，并且可以通过不同的工艺形成栅电极94和98，从而使得栅电极94和98可以由不同的材料制成。当使用不同的工艺时，各个掩模步骤可以用于掩蔽和暴露适当的区域。
在图15A、图15B和图15C中，ILD 100沉积在ILD 88上方。如图15A、图15B和图15C进一步示出的，穿过ILD 100和ILD 88形成接触件102和104并且穿过ILD 100形成接触件106和108。在实施例中，ILD 100是通过可流动CVD方法形成的可流动膜。在一些实施例中，ILD100由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD和PECVD的任何合适的方法沉积。穿过ILD 88和100形成用于接触件102和104的开口。穿过ILD 100形成用于接触件106和108的开口。这些开口全部可以在相同的工艺或单独的工艺中同时形成。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成衬垫(诸如扩散阻挡层、粘合层等)和导电材料。该衬垫可以包括钛、氮化钛、钽、氮化钽等。该导电材料可以是铜、铜合金、银、金、钨、铝、镍等。可以实施诸如CMP的平坦化工艺以从ILD 100的表面去除过量的材料。剩余的衬垫和导电材料在开口中形成接触件102和104。可以实施退火工艺以在分别在外延源极/漏极区域82和接触件102之间以及外延源极/漏极区域84和接触件104之间的界面处形成硅化物。接触件102物理和电连接至外延源极/漏极区域82，接触件104物理和电连接至外延源极/漏极区域84，接触件106物理和电连接至栅电极94，并且接触件108物理和电连接至栅电极98。
虽然没有明确示出，但是本领域中的普通技术人员将容易理解，可以对图15A、图15B和图15C中的结构实施进一步处理步骤。例如，可以在ILD 100上方形成各个IMD以及它们相应的金属。
图16是示出用于实施例的工艺的步骤的流程图。从步骤160开始，形成从衬底延伸并且由隔离层围绕的鳍结构。在步骤161中，在鳍结构上方沉积多晶硅层。在步骤162中，图案化多晶硅层以形成包括在鳍结构上方延伸的伪栅极结构的多个伪结构。步骤163包括在邻近伪栅极结构的第一侧的鳍中形成源极区域以及在邻近伪栅极结构的第二侧的鳍中形成漏极区域。在步骤164中，在鳍结构和伪栅极结构上方沉积ILD。之后，在步骤165中，去除部分伪结构以形成凹槽，在步骤166中，在凹槽中并且在伪栅极结构上方沉积填充材料。步骤167涉及处理ILD以增加ILD对预定的蚀刻工艺的抵抗力。在步骤168中，平坦化填充材料以暴露伪栅极结构。之后，在步骤169中，实施预定的蚀刻工艺以去除伪栅极结构，并且在它的位置形成金属栅极。在图16所示的步骤之前、之后或中间的其他步骤也在本实施例的预期范围内。
图17是示出另一实施例工艺的流程图，其中，如步骤170所描述的，在衬底上形成具有伪栅极结构的中间晶体管结构。之后，在步骤171中，在晶体管结构和伪栅极结构上方沉积介电层。在步骤172中，对介电层实施至少一种工艺以提高介电层对预定的蚀刻工艺的蚀刻抵抗力。之后，在步骤173中，使用预定的蚀刻工艺去除伪栅极结构。在图17所示的步骤之前、之后或中间的其他步骤也在本实施例的预期范围内。
本文所描述的实施例的一个总体方面包括一种方法，包括：在衬底上形成中间晶体管结构，中间晶体管结构包括伪栅极结构；在中间晶体管结构和伪栅极结构上方沉积介电层；对介电层实施至少一种工艺以提高介电层相对于预定的蚀刻工艺的期望的蚀刻性能；并且使用预定的蚀刻工艺去除伪栅极结构。
本文所描述的实施例的一个总体方面包括一种方法，包括：形成从衬底延伸并且由隔离层围绕的鳍结构；在鳍结构上方沉积多晶硅层；图案化多晶硅层以形成多个伪结构，该伪结构包括在鳍结构上方延伸的伪栅极结构；在邻近伪栅极结构的第一侧的鳍中形成源极区域，并且在邻近伪栅极结构的第二侧的鳍中形成漏极区域；在鳍结构和伪栅极结构上方沉积层间电介质(ILD)；去除部分伪结构以形成凹槽；在凹槽中并且在伪栅极结构和ILD上方沉积填充材料；平坦化填充材料以暴露伪栅极结构和ILD；处理ILD以增加ILD对预定的蚀刻工艺的抵抗力；实施预定的蚀刻工艺以去除伪栅极结构；并且形成代替去除的伪栅极结构的金属栅极结构。
本文所描述的实施例的一个总体方面包括一种晶体管，包括：从衬底延伸并且在第一方向上沿着衬底的主表面延伸的鳍结构；在与第一方向垂直的第二方向上沿着衬底的主表面延伸的金属栅极，该金属栅极在鳍结构的顶面和侧壁上方延伸；位于鳍结构上方的层间介电(ILD)层，ILD层具有开口，在开口中形成金属栅极；以及位于ILD层中的处理区域，处理区域从ILD层的最顶表面延伸至ILD层内，处理区域是富含硅-硅键的氧化硅材料的区域。
根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：在衬底上形成中间晶体管结构，所述中间晶体管结构包括伪栅极结构；在所述中间晶体管结构和所述伪栅极结构上方沉积介电层；对所述介电层实施至少一个工艺以提高所述介电层相对于预定的蚀刻工艺的蚀刻抵抗力；以及使用所述预定的蚀刻工艺去除所述伪栅极结构。
在上述方法中，所述至少一个工艺包括将元素物质注入至所述介电层内。
在上述方法中，所述元素物质包括选自由硅、磷、硼以及它们的组合组成的组中的元素。
在上述方法中，所述元素物质是在从室温至500℃的注入温度下注入的硅。
在上述方法中，所述预定的蚀刻工艺采用选自由四甲基氢氧化铵(TMAH)、HBr、HF、卤化物蚀刻剂以及它们的组合组成的组中的蚀刻剂，并且期望的蚀刻性能是抵抗来自TMAH、HBr、HF和卤化物蚀刻剂的一种或多种的攻击。
在上述方法中，所述至少一个工艺增加了所述介电层的至少顶部的硅-硅键的密度。
在上述方法中，所述顶部从所述介电层的最顶表面延伸至所述介电层内的深度为从5nm至125nm。
在上述方法中，还包括在通过去除所述伪栅极结构形成的凹槽中形成金属栅极结构。
根据本发发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：形成从衬底延伸并且由隔离层围绕的鳍结构；在所述鳍结构上方沉积多晶硅层；图案化所述多晶硅层以形成多个伪结构，所述伪结构包括在所述鳍结构上方延伸的伪栅极结构；在邻近所述伪栅极结构的第一侧的鳍中形成源极区域，并且在邻近所述伪栅极结构的第二侧的鳍中形成漏极区域；在所述鳍结构和所述伪栅极结构上方沉积层间电介质(ILD)；去除所述伪结构的部分以形成凹槽；在所述凹槽中并且在所述伪栅极结构和所述层间电介质上方沉积填充材料；平坦化所述填充材料以暴露所述伪栅极结构和所述层间电介质；处理所述层间电介质以增加所述层间电介质对预定的蚀刻工艺的抵抗力；实施所述预定的蚀刻工艺以去除所述伪栅极结构；以及形成金属栅极结构代替去除的伪栅极结构。
在上述方法中，处理所述层间电介质包括将物质注入至所述层间电介质。
在上述方法中，所述层间电介质包括氧化硅并且所述物质包括硅。
在上述方法中，处理所述层间电介质包括增加所述层间电介质中硅-硅键的密度。
在上述方法中，处理所述层间电介质包括在从25℃至500℃的温度下，以从1KeV至80KeV的注入能量注入元素物质至密度在从1E13至1E17原子/cm2的范围内。
在上述方法中，述元素物质选自硅、磷、硼以及它们的组合组成的组。
在上述方法中，所述层间电介质包括氧化硅并且其中，所述预定的蚀刻工艺包括TMAH、HBr、HF、卤化物蚀刻剂或它们的组合。
在上述方法中，沉积填充材料包括沉积氮化硅并且其中，进一步平坦化所述填充材料包括化学机械抛光工艺。
在上述方法中，处理所述层间电介质以增加所述层间电介质的抵抗力在所述层间电介质的顶部中形成了富含硅-硅键的氧化硅层。
根据本发发明的又一些实施例，还提供了一种晶体管，包括：鳍结构，从衬底延伸并且在第一方向上沿着所述衬底的主表面延伸；金属栅极，在与所述第一方向垂直的第二方向上沿着所述衬底的所述主表面延伸，所述金属栅极在所述鳍结构的顶面和侧壁上方延伸；层间介电(ILD)层，位于所述鳍结构上方，所述层间介电层中具有开口，在所述开口中形成所述金属栅极；以及处理区域，位于所述层间介电层中，所述处理区域从所述层间介电层的最顶表面延伸至所述层间介电层内，所述处理区域是富含硅-硅键的氧化硅材料的区域。
在上述方法中，所述处理区域延伸至所述层间介电层内的深度介于5nm至125nm的范围内。
在上述方法中，还包括位于所述层间介电层的顶部的第二层间介电层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在衬底上形成中间晶体管结构，所述中间晶体管结构包括伪栅极结构；
在所述中间晶体管结构和所述伪栅极结构上方沉积介电层；
对所述介电层实施至少一个工艺以提高所述介电层相对于预定的蚀刻工艺的蚀刻抵抗力；以及
使用所述预定的蚀刻工艺去除所述伪栅极结构。
2.根据权利要求1所述的方法，其中，所述至少一个工艺包括将元素物质注入至所述介电层内。
3.根据权利要求2所述的方法，其中，所述元素物质包括选自由硅、磷、硼以及它们的组合组成的组中的元素。
4.根据权利要求2所述的方法，其中，所述元素物质是在从室温至500℃的注入温度下注入的硅。
5.根据权利要求1所述的方法，其中，所述预定的蚀刻工艺采用选自由四甲基氢氧化铵(TMAH)、HBr、HF、卤化物蚀刻剂以及它们的组合组成的组中的蚀刻剂，并且期望的蚀刻性能是抵抗来自TMAH、HBr、HF和卤化物蚀刻剂的一种或多种的攻击。
6.根据权利要求1所述的方法，其中，所述至少一个工艺增加了所述介电层的至少顶部的硅-硅键的密度。
7.根据权利要求6所述的方法，其中，所述顶部从所述介电层的最顶表面延伸至所述介电层内的深度为从5nm至125nm。
8.根据权利要求1所述的方法，还包括在通过去除所述伪栅极结构形成的凹槽中形成金属栅极结构。
9.一种制造半导体器件的方法，包括：
形成从衬底延伸并且由隔离层围绕的鳍结构；
在所述鳍结构上方沉积多晶硅层；
图案化所述多晶硅层以形成多个伪结构，所述伪结构包括在所述鳍结构上方延伸的伪栅极结构；
在邻近所述伪栅极结构的第一侧的鳍中形成源极区域，并且在邻近所述伪栅极结构的第二侧的鳍中形成漏极区域；
在所述鳍结构和所述伪栅极结构上方沉积层间电介质(ILD)；
去除所述伪结构的部分以形成凹槽；
在所述凹槽中并且在所述伪栅极结构和所述层间电介质上方沉积填充材料；
平坦化所述填充材料以暴露所述伪栅极结构和所述层间电介质；
处理所述层间电介质以增加所述层间电介质对预定的蚀刻工艺的抵抗力；
实施所述预定的蚀刻工艺以去除所述伪栅极结构；以及
形成金属栅极结构代替去除的伪栅极结构。
10.一种晶体管，包括：
鳍结构，从衬底延伸并且在第一方向上沿着所述衬底的主表面延伸；
金属栅极，在与所述第一方向垂直的第二方向上沿着所述衬底的所述主表面延伸，所述金属栅极在所述鳍结构的顶面和侧壁上方延伸；
层间介电(ILD)层，位于所述鳍结构上方，所述层间介电层中具有开口，在所述开口中形成所述金属栅极；以及
处理区域，位于所述层间介电层中，所述处理区域从所述层间介电层的最顶表面延伸至所述层间介电层内，所述处理区域是富含硅-硅键的氧化硅材料的区域。
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