DE102020120099A1 - Isolationsstrukturen für halbleitervorrichtungen - Google Patents

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    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
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    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract

Es werden eine Halbleitervorrichtung mit einer Isolationsstruktur und ein Verfahren zum Herstellen derselben offenbart. Die Halbleitervorrichtung enthält erste und zweite Finnenstrukturen, die auf einem Substrat angeordnet sind, und erste und zweite Paare von Gate-Strukturen, die auf den ersten und zweiten Finnenstrukturen angeordnet sind. Die ersten Endflächen des ersten Paares von Gate-Strukturen sind Endflächen des zweiten Paares der Gate-Struktur zugewandt. Die ersten und zweiten Endflächen des ersten und zweiten Paares von Gate-Strukturen stehen jeweils in physischem Kontakt mit ersten und zweiten Seitenwänden der Isolationsstruktur. Die Halbleitervorrichtung enthält ferner eine Isolationsstruktur, die zwischen dem ersten und dem zweiten Paar von Gate-Strukturen angeordnet ist. Ein Seitenverhältnis der Isolationsstruktur ist kleiner als ein kombiniertes Seitenverhältnis des ersten Paares von Gate-Strukturen.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der am 29. Januar 2020 eingereichten vorläufigen US-Patentanmeldung Nr. 62/967,270 mit dem Titel „Isolation Structures for Semiconductor Devices“, deren Offenbarung durch Bezugnahme in ihrer Gesamtheit hierin mit aufgenommen wird.
  • HINTERGRUND
  • Mit den Fortschritten in der Halbleitertechnologie besteht zunehmender Bedarf an Speicherkapazität, schnelleren Verarbeitungssystemen, höherer Leistung und niedrigeren Kosten. Um diesem Bedarf gerecht zu werden, skaliert die Halbleiterbranche die Abmessungen von Halbleitervorrichtungen, wie etwa Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), einschließlich planarer MOSFETs, Finnenfeldeffekttransistoren (finFETs) und Verbindungsstrukturen für die Halbleitervorrichtungen immer weiter nach unten. Diese Abwärtsskalierung hat die Komplexität von Halbleiterherstellungsprozessen erhöht.
  • Figurenliste
  • Aspekte dieser Offenbarung lassen sich am besten aus der nachfolgenden ausführlichen Beschreibung verstehen, wenn sie mit den beigefügten Figuren gelesen wird.
    • 1A veranschaulicht eine isometrische Ansicht einer Halbleitervorrichtung mit einer Isolationsstruktur gemäß manchen Ausführungsformen.
    • 1B-1E veranschaulichen eine Draufsicht und Querschnittsansichten einer Halbleitervorrichtung mit einer Isolationsstruktur gemäß manchen Ausführungsformen.
    • 1F-1I veranschaulichen eine Draufsicht und Querschnittsansichten einer Halbleitervorrichtung mit einer Isolationsstruktur gemäß manchen Ausführungsformen.
    • 1J-1M veranschaulichen eine Draufsicht und Querschnittsansichten einer Halbleitervorrichtung mit einer Isolationsstruktur gemäß manchen Ausführungsformen.
    • 2 ist ein Flussdiagramm eines Verfahrens zur Fertigung einer Halbleitervorrichtung mit einer Isolationsstruktur gemäß manchen Ausführungsformen.
    • 3A-10D und 7E-7J veranschaulichen Querschnittsansichten einer Halbleitervorrichtung mit einer Isolationsstruktur während verschiedener Phasen ihres Fertigungsprozesses gemäß manchen Ausführungsformen.
  • Es werden nun unter Bezugnahme auf die beigefügten Zeichnungen veranschaulichende Ausführungsformen beschrieben. In Zeichnungen markieren gleiche Referenzzahlen generell identische, funktional ähnliche und/oder strukturell ähnliche Elemente.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Beispiele für die Implementierung unterschiedlicher Merkmale des vorgestellten Gegenstandes bereit. Nachfolgend werden konkrete Beispiele der Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele und sie sind nicht als einschränkend beabsichtigt. Der Prozess der Bildung eines ersten Merkmals über einem zweiten Merkmal in der folgenden Beschreibung kann zum Beispiel Ausführungsformen beinhalten, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen beinhalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sind, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Wie hierin verwendet, bedeutet die Bildung eines ersten Merkmals auf einem zweiten Merkmal, dass das erste Merkmal in direktem Kontakt mit dem zweiten Merkmal gebildet wird. Zusätzlich kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung diktiert nicht an sich eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen.
  • Räumlich relative Begriffe, wie etwa „darunter“, „unter“, „tieferer“, „über“, „oberer“ und dergleichen, können hierin zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Es ist vorgesehen, dass die räumlich relativen Begriffe unterschiedliche Orientierungen der Vorrichtung im Gebrauch oder im Betrieb zusätzlich zu der in den Figuren gezeigten Orientierung mit einschließen. Die Vorrichtung kann auch anderweitig orientiert sein (um 90 Grad gedreht oder andere Orientierungen) und die hierin verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Es ist zu beachten, dass Bezugnahmen in der Spezifikation auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“, „beispielhaft“ usw. angeben, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder Charakteristik beinhalten kann, aber nicht jede Ausführungsform muss zwangsläufig diese(s) bestimmte Merkmal, Struktur oder Charakteristik beinhalten. Außerdem beziehen sich solche Formulierungen nicht zwangsläufig auf die gleiche Ausführungsform. Wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder Charakteristik in Verbindung mit einer Ausführungsform beschrieben wird, läge es im Wissen von Fachleuten, solch ein(e) Merkmal, Struktur oder Charakteristik in Verbindung mit anderen Ausführungsformen herbeizuführen, unabhängig davon, ob ausdrücklich beschrieben oder nicht.
  • Es ist zu verstehen, dass die Phraseologie bzw. Terminologie hierin dem Zweck der Beschreibung und nicht der Einschränkung dient, so dass die Terminologie bzw. Phraseologie der vorliegenden Spezifikation durch Fachleute angesichts der Lehren hierin zu interpretieren ist.
  • Wie hierin verwendet, bezieht sich die Formulierung „Ätzselektivität“ auf das Verhältnis der Ätzraten von zwei verschiedenen Materialien unter den gleichen Ätzbedingungen.
  • Wie hier verwendet, bezieht sich die Formulierung „hohes k“ auf eine hohe Dielektrikkonstante. Im Bereich von Halbleitervorrichtungsstrukturen und Fertigungsprozessen bezieht sich hohes k auf eine Dielektrikkonstante, die größer als die Dielektrikkonstante von SiO2 ist (z.B. größer als 3,9).
  • Wie hierin verwendet, bezieht sich die Formulierung „niedriges k“ auf eine niedrige Dielektrikkonstante. Im Bereich von Halbleitervorrichtungsstrukturen und Fertigungsprozessen bezieht sich niedriges k auf eine Dielektrikkonstante, die kleiner als die Dielektrikkonstante von SiO2 ist (z.B. kleiner als 3,9).
  • Wie hierin verwendet, definiert die Formulierung „p-Typ“ eine(n) als mit p-Typ-Dotierstoffen, wie etwa Boron, dotierte Struktur, Schicht und/oder Bereich.
  • Wie hierin verwendet, definiert die Formulierung „n-Typ“ eine(n) mit n-Typ-Dotierstoffen, wie etwa Phosphor, dotierte Struktur, Schicht und/oder Bereich.
  • Wie hierin verwendet, bezieht sich der Begriff „leitfähig“ auf eine(n) elektrisch leitfähige(n) Struktur, Schicht und/oder Bereich.
  • Wie hierin verwendet, bezieht sich die Formulierung „ein Gate-Pitch“ auf eine Summe des Abstandes zwischen benachbarten Gate-Strukturen und der Gate-Länge von einer der benachbarten Gate-Strukturen.
  • In manchen Ausführungsformen können die Begriffe „etwa“ und „im Wesentlichen“ einen Wert einer gegebenen Quantität angeben, die um 5 % des Wertes variiert (z.B. ±1 %, ±2 %, ±3 %, ±,4 %, ±5 % des Wertes). Diese Werte sind lediglich Beispiele und nicht als einschränkend beabsichtigt. Die Begriffe „etwa“ und „im Wesentlichen“ können sich auf einen Prozentsatz der Werte beziehen, wie durch den Fachmann angesichts der Lehren hierin interpretiert.
  • Die hierin offenbarten Finnenstrukturen können durch jedes geeignete Verfahren strukturiert werden. Die Finnenstrukturen können beispielsweise unter Verwendung von einem oder mehreren photolithografischen Prozessen strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie und selbstausrichtende Prozesse, was es ermöglicht Strukturen zu erzeugen, die beispielsweise kleinere Pitches aufweisen als was sich ansonsten unter Verwendung eines einzelnen, direkten Photolithographieprozesses erreichen lässt. In manchen Ausführungsformen wird beispielsweise eine Opferschicht unter Verwendung eines Photolithographieprozesses über einem Substrat gebildet und strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausrichtenden Verfahrens gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter können dann zum Strukturieren der Finnenstrukturen verwendet werden.
  • Gate-Strukturen in finFETs können sich über zwei oder mehr der finFETs erstrecken.
  • Die Gate-Strukturen können beispielsweise als lange Gate-Strukturen gebildet sein, die sich über die aktiven Bereiche (z.B. Finnenbereiche) der finFETs erstrecken. Nachdem die Gate-Strukturen gebildet wurden, kann ein Strukturierungsprozess eine oder mehrere der langen Gate-Strukturen in kürzere Abschnitte gemäß der gewünschten Struktur „schneiden“. Mit anderen Worten, der Strukturierungsprozess kann redundante Gate-Abschnitte der einen oder mehreren langen Gate-Strukturen entfernen, um einen oder mehrere Isolationsgräben (auch als „Metallschnitte“ bezeichnet) zwischen den finFETs zu bilden und die langen Gate-Strukturen in kürzere Abschnitte trennen. Dieser Prozess wird als ein Cut-Metal-Gate (CMG)-Prozess bezeichnet. Anschließend können die Isolationsgräben, die zwischen den getrennten Abschnitten der langen Gate-Strukturen gebildet wurden, mit einem dielektrischen Material zum Bilden von Isolationsstrukturen gefüllt werden. Die Isolationsstrukturen können die getrennten Gate-Strukturabschnitte elektrisch isolieren.
  • Mit der Abwärtsskalierung von Halbleitertechnologie haben die Seitenverhältnisse der Gate-Strukturen zugenommen, was in höherer Komplexität des CMG-Prozesses resultierte. Die hohen Seitenverhältnisse der Gate-Strukturen gestalten beispielsweise die Entfernung der redundanten Gate-Abschnitte von dem Boden und/oder der Ecke der Isolationsgräben schwierig. Das Vorhandensein von Rest-Gate-Abschnitten in den Isolationsgräben verhindert, dass die anschließend gebildeten Isolationsstrukturen die separaten Gate-Strukturabschnitte elektrisch isolieren.
  • Die vorliegende Offenbarung stellt beispielhafte Isolationsstrukturen in einer Halbleitervorrichtung zur Verbesserung der Vorrichtungsfertigungsprozesssteuerung und beispielhafte Verfahren zur Fertigung dergleichen bereit. In manchen Ausführungsformen kann die Isolationsstruktur durch das dielektrische Füllen eines Isolationsgrabens mit einem Seitenverhältnis, das kleiner ist als das von einer oder mehreren Gate-Strukturen und/oder einer horizontalen Abmessung (z.B. entlang einer X- und/oder Y-Achse), die größer als ein Gate-Abstand der Gate-Strukturen ist, gebildet werden. Solch ein Isolationsgraben kann durch Entfernen von zwei oder mehr redundanten Gate-Abschnitten von benachbarten Gate-Strukturen und durch Entfernen dielektrischer Schichten, wie etwa Gate-Abstandshalter, Ätzstoppschichten und dielektrische Zwischenschichten (ILD) zwischen den benachbarten Gate-Strukturen, gebildet werden. Die kleineren Seitenverhältnisse der Isolationsgräben helfen, die redundanten Gate-Abschnitte von den schwierig zu ätzenden Stellen, wie etwa die Ecken und/oder der Boden der Isolationsgräben, mit einem vereinfachten Ätzprozess in Bezug auf die Anzahl der erforderlichen Vorgänge effektiv zu entfernen, was wiederum Vorrichtungsherstellungskosten reduziert. Solche Isolationsgräben können auch helfen, die schwer zu füllenden Stellen, wie etwa die Ecken und/oder den Boden der Isolationsgräben, mit einer schnelleren Abscheidungsrate zu füllen, was wiederum die Gesamtprozesszeit und Vorrichtungsherstellungskosten reduziert. Somit können die Isolationsstrukturen mit kleineren Seitenverhältnissen als die der Gate-Strukturen mit besserer CMG-Prozesssteuerung gebildet werden als eine Isolationsstruktur mit Seitenverhältnissen und/oder horizontalen Abmessungen, die den Gate-Strukturen ähnlich sind.
  • Die Vorrichtungsfertigungsprozesskontrolle wird durch gleichzeitige Verwendung der einzelnen Isolationsstruktur zum Schneiden mehrerer langer Gate-Strukturen noch weiter verbessert. Der Prozess des Schneidens mehrerer langer Gate-Strukturen gleichzeitig mit einer Isolationsstruktur kann CMG-Prozess-bezogene Variabilität sowie CMG-Prozess-bezogene Komplexität, die mit dem Schneiden einzelner Gate-Strukturen mit kleineren Isolationsstrukturen (z.B. Länge entlang einer X-Achse ist kleiner als ein Gate-Abstand) verbunden sind, eliminieren. Eine Reduzierung prozessbezogener Variabilität zusammen mit prozessbezogener Komplexität bei den finFETs der Halbleitervorrichtung kann die Leistungsvariabilität der finFETs und Vorrichtungsherstellungskosten reduzieren.
  • Ferner kann sich die Isolationsstruktur in das Substrat erstrecken und elektrische Isolation zwischen p- und n-Well-Bereichen unter den finFETs bereitstellen. Die Isolationsstruktur kann auch als eine Ätzstoppschicht während der Bildung der S/D-Kontaktstrukturen verwendet werden, um die Höhe der S/D-Kontaktstrukturen zu steuern. Falls die Höhe größer als etwa 20 nm ist, kann die S/D-Kontaktstruktur parasitäre Kondensatoren mit benachbarten Gate-Strukturen bilden, was wiederum unerwünschte parasitäre Kapazitäten in den finFETs erzeugt. Parasitäre Kapazitäten können die Vorrichtungsleistung beeinträchtigen, wie etwa die Schwellenwertspannungen der finFETs. Somit wird die finFET-Fertigungsprozesssteuerung durch die Verwendung der Isolationsstruktur weiter verbessert.
  • Unter Bezugnahme auf 1A-1M wird eine Halbleitervorrichtung 100 mit finFETs 101-102 gemäß manchen Ausführungsformen beschrieben. 1A veranschaulicht eine isometrische Ansicht der Halbleitervorrichtung 100 gemäß manchen Ausführungsformen. Halbleitervorrichtung 100 kann gemäß diversen Ausführungsformen andere Draufsichten und Querschnittsansichten aufweisen als die in 1B-1M veranschaulichten. Obwohl zwei finFETs unter Bezugnahme auf 1A-1M diskutiert werden, kann Halbleitervorrichtung 100 eine beliebige Anzahl von finFETs aufweisen. FinFETs 101-102 können vom n-Typ, p-Typ oder eine Kombination davon sein. Die Diskussion der Elemente der finFETs 101-102 mit den gleichen Anmerkungen gilt, sofern nicht anders erwähnt, für alle anderen.
  • Gemäß 1A können finFETs 101-102 auf einem Substrat 106 gebildet werden. Substrat 106 kann ein Halbleitermaterial sein, wie etwa Silizium, Germanium (Ge), Silizium-Germanium (SiGe), eine Silizium-auf-Isolator (SOI)-Struktur und eine Kombination davon. Ferner kann Substrat 106 mit Dotierstoffen vom p-Typ (z.B. Boron, Indium, Aluminium oder Gallium) oder Dotierstoffen vom n-Typ (z.B. Phosphor oder Arsen) dotiert sein. In manchen Ausführungsformen kann Substrat 106 n- und p-Well-Bereiche (nicht gezeigt) enthalten, wenn finFETs 101-102 einen unterschiedlichen Leitfähigkeitstyp aufweisen. p-Typ finFET 101 kann beispielsweise auf einem n-Well-Bereich von Substrat 106 gebildet sein und n-Typ finFET 102 kann auf einem p-Well-Bereich von Substrat 106 gebildet sein.
  • finFET 101 kann Finnenstruktur 107 enthalten, die sich entlang einer X-Achse erstreckt, und Gate-Strukturen 112B-112C, die sich entlang einer Y-Achse, auf Finnenstruktur 107 angeordnet, erstrecken. Auf ähnliche Weise kann finFET 102 Finnenstruktur 109 enthalten, die sich entlang einer X-Achse erstreckt, und Gate-Strukturen 112D-112E, die sich entlang einer Y-Achse, auf Finnenstruktur 108 angeordnet, erstrecken. In manchen Ausführungsformen können finFETs 101-102, neben unabhängig gesteuerten Gate-Strukturen 112B-112E, ferner gemeinsame Gate-Strukturen 112A und 112F enthalten, die auf beiden Finnenstrukturen 107-108 angeordnet sind. Finnenstrukturen 107-108 können durch dielektrische Strukturen, wie etwa Ätzstoppschicht (ESL) 116, dielektrische Zwischenschicht (ILD) 118 und flachen Grabenisolationsbereich (STI) 120, voneinander elektrisch isoliert sein. ESL 116, ILD-Schicht 118 und STI-Bereich 120 können dielektrische Materialien enthalten, wie etwa Siliziumoxid, Siliziumnitrid, Silizium-Germanium-Oxid und eine Kombination davon. Gate-Strukturen 112A-112F können durch Gate-Abstandshalter 114, ESL 116 und ILD-Schicht 118 elektrisch voneinander isoliert sein. Gate-Abstandshalter 114 können ein Isolationsmaterial enthalten, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein Material mit niedrigem k und Kombinationen davon.
  • In manchen Ausführungsformen können Gate-Strukturen 112B-112C, zusätzlich zu Gate-Abstandshaltern 114, ESL 116 und ILD-Schicht 118, durch Isolationsstruktur 104 von Gate-Strukturen 112D-112E elektrisch isoliert sein, um unabhängig gesteuerte Gate-Strukturen für jeden der finFETs 101-102 bereitzustellen. Isolationsstruktur 104 kann in einem CMG-Prozess (der nachfolgend ausführlicher beschrieben ist) gebildet werden, um lange Gate-Strukturen, die (z.B. entlang einer Y-Achse) auf Finnenstrukturen 107-108 gebildet sind, in kürzere Gate-Strukturen zu schneiden, wie etwa Gate-Strukturen 112B-112E. Diese Praxis des Bildens kürzerer Gate-Strukturen stellt eine bessere finFET-Fertigungssprozesssteuerung im Vergleich zu anderen finFET-Fertigungsverfahren bereit, bei denen kürzere Gate-Strukturen auf einmal gebildet werden. Das Bilden kürzerer Gate-Strukturen aus der gleichen ursprünglichen Gate-Struktur kann prozessbezogene Variabilität (z.B. während Strukturierung, Schichtabscheidung, Planarisierung usw.), die mit Bilden mehrerer kürzerer Gate-Strukturen, wie Gate-Strukturen 112B-112E, verbunden ist, eliminieren.
  • Die finFET-Fertigungsprozesssteuerung wird durch Verwendung von Isolationsstruktur 104 zum gleichzeitigen Schneiden mehrerer langer Gate-Strukturen weiter verbessert. Wie in 1A gezeigt, kann Isolationsstruktur 104 mit einer Länge entlang einer X-Achse, die größer als ein Gate-Pitch ist, zwei lange Gate-Strukturen gleichzeitig in vier kürzere Gate-Strukturen 11B-112E schneiden. Obwohl Isolationsstruktur 104 als zwei lange Gate-Strukturen schneidend gezeigt ist, kann sich Isolationsstruktur 104 entlang einer X-Achse erstrecken, um mehr als zwei Gate-Strukturen (z.B. Schnitt von Gate-Strukturen 112A und/oder 112F) in kürzere Gate-Strukturen der finFETs 101-102 zu schneiden. Der Prozess des Schneidens mehrerer langer Gate-Strukturen gleichzeitig mit einer Isolationsstruktur kann CMG-Prozess-bezogene Variabilität sowie CMG-Prozess-bezogene Komplexität (wie vorstehend diskutiert), die mit dem Schneiden einzelner Gate-Strukturen mit kleineren Isolationsstrukturen (z.B. Länge entlang einer X-Achse ist kleiner als ein Gate-Abstand) verbunden sind, eliminieren. Eine Reduzierung prozessbezogener Variabilität zusammen mit prozessbezogener Komplexität bei den finFETs 101-102 kann die Leistungsvariabilität der finFETs 101-102 und Vorrichtungsherstellungskosten reduzieren. Obwohl nur eine Isolationsstruktur 104 diskutiert wird, kann Halbleitervorrichtung 100 eine beliebige Anzahl von Isolationsstrukturen aufweisen.
  • 1B veranschaulicht eine Draufsicht der Halbleitervorrichtung 100 ohne ILD-Schicht 118 und ESL 116 auf Finnenstrukturen 107-108, so dass Finnenstrukturen 107-108 sichtbar sind. 1C-1E veranschaulichen Querschnittsansichten entlang Linien A-A, B-B und C-C in 1B.
  • Unter Bezugnahme auf 1A-1E können Finnenstrukturen 107-108 Finnenbereiche 107A-108A und epitaktische Bereiche 107B-108B enthalten, die auf jeweiligen Finnenbereichen 107A-108A angeordnet sind. Abschnitte der Finnenbereiche 107A-108A unter epitaktischen Bereichen 107B-108B können innerhalb von STI-Bereich 120 im Vergleich zu Abschnitten von Finnenbereichen 107A-108A unter Gate-Strukturen 112A-112F ausgespart sein. Finnenbereiche 107A-108A können ein Material enthalten, das Substrat 106 ähnlich ist, und sie können aus Strukturierung und Ätzsubstrat 106 gebildet sein. In manchen Ausführungsformen können Finnenbereiche 107A-108A ein Halbleitermaterial enthalten, das sich von Substrat 106 unterscheidet, und sie können aus Strukturierung und Ätzen einer Epitaxieschicht, die auf Substrat 106 gezüchtet wurde, gebildet werden. In manchen Ausführungsformen können Finnenbereiche 107A-108A ein Halbleitermaterial mit einer kristallinen Mikrostruktur aufweisen - beispielsweise eine nichtamorphe oder nichtpolykristalline Mikrostruktur.
  • Epitaktische Bereiche 107B-108B werden auf Abschnitten jeweiliger Finnenbereiche 107A-108A gebildet, die nicht von Gate-Strukturen 112A-112F abgedeckt sind. Epitaktische Bereiche 107B-108B können Source-/Drain- (S/D) Bereiche jeweiliger finFETs 101-102 sein und sie können epitaktisch gezüchtete Halbleitermaterialien enthalten, die einander ähnlich sind oder sich voneinander unterscheiden. In manchen Ausführungsformen kann das epitaktisch gezüchtete Halbleitermaterial das gleiche Material oder ein anderes Material als das des Substrats 106 enthalten. Abhängig von dem Leitfähigkeitstyp der finFETs 101-102 können epitaktische Bereiche 107B-108B (i) Boron (B) dotiertes SiGe, B-dotiertes Ge oder B-dotiertes Germanium-Zinn (GeSn) für p-Typ finFETs 101-102 enthalten; und (ii) Kohlenstoff-dotiertes Si (Si:C), Phosphor-dotiertes Si (Si:P) oder Arsen-dotiertes Si (Si:As) für n-Typ finFETs 101-102. Ferner können epitaktische Bereiche 107B-108B mehrere Schichten (z.B. zwei Schichten, drei Schichten oder mehr Schichten) mit unterschiedlicher Dotierstoffkonzentration und/oder unterschiedlichen Materialzusammensetzungen enthalten.
  • Gate-Strukturen 112A-112F sind durch Gate-Abstandshalter 114 von epitaktischen Bereichen 107B-108B isoliert. Gate-Struktur 112A-112F kann mehrschichtige Strukturen sein. Die unterschiedlichen Schichten der Gate-Strukturen 112A-112F werden zur Vereinfachung nicht gezeigt. Jede der Gate-Strukturen 112A-112F kann eine Grenzflächenoxidschicht (10), eine dielektrische Gate-Schicht mit hohem k auf der IO-Schicht, eine Arbeitsfunktionsmetallschicht (WFM) auf der dielektrischen Schicht mit hohem k und eine Gate-Metallfüllschicht auf der WFM-Schicht enthalten. Die IO-Schicht kann Siliziumoxid (Si02), Silizium-Germanium-Oxid (SiGeOx) oder Germaniumoxid (GeOx) enthalten. Die dielektrische Gate-Schicht mit hohem k kann ein dielektrisches Material mit hohem k-Wert enthalten, wie etwa Hafniumoxid (Hf02), Titanoxid (TiO2), Hafnium-Zirkonium-Oxid (HfZrO), Tantaloxid (Ta2O3), Hafniumsilikat (HfSiO4), Zirkoniumoxid (ZrO2) und Zirkoniumsilikat (ZrSiO2). Die WFM-Schicht kann Titan-Aluminium (TiAl), Titan-Aluminiumcarbid (TiA1C), Tantal-Aluminium (TaA1), Tantal-Aluminiumcarbid (TaA1C) und eine Kombination davon enthalten. Die Gate-Metallfüllschicht kann ein geeignetes leitfähiges Material enthalten, wie etwa Wolfram (W), Ti, Silber (Ag), Ruthenium (Ru), Molybdän (Mo), Kupfer (Cu), Kobalt (Co), Al, Iridium (Ir), Nickel (Ni), Metalllegierungen und eine Kombination davon.
  • Unter Bezugnahme auf 1B-1E kann Isolationsstruktur 104 mit einem Seitenverhältnis gebildet werden, das größer als das Seitenverhältnis jeder der Gate-Strukturen 112A-112F ist oder als das kombinierte Seitenverhältnis von zwei oder mehr der Gate-Strukturen 112A-112F, um die CMG-Prozesssteuerung wie vorstehend diskutiert zu verbessern. Zum Erreichen eines kleineren Seitenverhältnisses kann Isolationsstruktur 104 mit einer Länge L1 entlang einer X-Achse gebildet werden, die größer oder gleich mindestens eines Gate-Abstands (z.B. in 1B gezeigte GP) der Gate-Strukturen 112A-112F ist, und einer Höhe H1 (oder H2) entlang einer Z-Achse, die größer als eine Gate-Höhe (z.B. in 1C gezeigte GH) der Gate-Strukturen 112A-112F ist. Ferner kann Isolationsstruktur 104 eine Breite Wi entlang einer Y-Achse aufweisen, die kleiner als ein Finnen-Pitch ist (z.B. in 1B gezeigter FP). Der Gate-Pitch ist als eine Summe einer Distanz entlang einer X-Achse zwischen benachbarten Gate-Strukturen und einer Gate-Länge (z.B. in 1B gezeigte GL) einer der benachbarten Gate-Strukturen definiert. Der Finnen-Pitch ist als eine Summe einer Distanz entlang einer Y-Achse zwischen benachbarten Finnenstrukturen und einer Finnenbreite entlang einer Y-Achse einer der benachbarten Finnenstrukturen definiert. Das Seitenverhältnis der Isolationsstruktur 104 ist als ein Verhältnis ihrer Länge L1 zu ihrer Höhe H1 oder H2 definiert. Das Seitenverhältnis jeder der Gate-Strukturen 112A-112F ist als ein Verhältnis ihrer Gate-Länge zu ihrer Gate-Höhe GH definiert.
  • Isolationsabschnitte 104A-104B der Isolationsstruktur 104 können unterschiedliche Höhen (z.B. in 1C gezeigte Höhen H1-H2) in unterschiedlichen Bereichen der Halbleitervorrichtung 100 aufweisen. In manchen Ausführungsformen erstrecken sich Isolationsabschnitte 104A zwischen Gate-Strukturen 112B und 112D und zwischen Gate-Strukturen 112C und 112E in Substrat 106 hinein, während sich Isolationsabschnitte 104B in STI-Bereich 120 hinein erstrecken und nicht in Substrat 106 erstrecken, wie in 1C-1E gezeigt. In manchen Ausführungsformen können sich Isolationsabschnitte 104A-104B beide in Substrat 106 (nicht gezeigt) hinein erstrecken, aber Isolationsabschnitte 104A können sich tiefer in Substrat 106 hinein erstrecken als Isolationsabschnitte 104B. Die unterschiedlichen Höhen H1-H2 jeweiliger Isolationsabschnitte 104A-104B sind ein Resultat des Ätzprozesses, der bei der Bildung der Isolationsstruktur 104 verwendet wurde und unten ausführlicher beschrieben wird. Die horizontalen Abmessungen entlang einer X-Achse der Isolationsabschnitte 104A in Substrat 106 können der Gate-Länge der Gate-Strukturen 112B-112E entsprechen. Die horizontalen Abmessungen entlang einer X-Achse der Isolationsabschnitte 104B in STI-Bereich 120 können dem Abstand zwischen Gate-Strukturen 112B-112C oder 112D-112E entsprechen.
  • In manchen Ausführungsformen kann Höhe H1 um etwa 65 nm bis etwa 250 nm größer sein als Höhe H2. Isolationsabschnitte 104A können sich um eine Distanz D1 von etwa 5 nm bis etwa 250 nm unter STI-Fläche 120b in Substrat 106 erstrecken. Die Bodenflächen der Isolationsabschnitte 104B können (i) um eine Distanz D2 von etwa 10 nm bis etwa 60 nm über STI-Fläche 120b liegen, (ii) um eine Distanz (nicht gezeigt) von etwa 10 nm unter STI-Fläche 120b oder (iii) auf STI-Fläche 120b. Isolationsstruktur 104 kann eine Länge L1 aufweisen, die in einem Bereich von etwa 80 nm bis etwa 140 nm liegt. Diese Abmessungsbereiche der Isolationsstruktur 104 stellen das Seitenverhältnis für effektive Entfernung redundanter Gate-Abschnitte vor dem Dielektrikumfüllprozess zum Bilden der Isolationsstruktur 104 bereit, was unten ausführlich beschrieben ist. Wenn Länge L1 kürzer als 80 nm ist, Distanz D1 kürzer als 5 nm und/oder Distanz D2 größer als 60 nm über STI-Fläche 120b ist, kann das Seitenverhältnis der Isolationsstruktur 104 für effektive Entfernung der redundanten Gate-Abschnitte nicht ausreichend sein. Wenn Länge L1 größer als 140 nm, Distanz D1 größer als 250 nm und/oder Distanz D2 größer als 10 nm unter STI-Fläche 120b ist, erhöht sich die Prozesszeit (z.B. die Ätz- und Dielektrikumfüllzeiten) zum Bilden der Isolationsstruktur 104, was die Vorrichtungsherstellungskosten erhöht.
  • Ferner können die Bereiche der Isolationsabschnitte 104A, die sich um Distanz D1 in Substrat 106 hinein erstrecken, elektrische Isolation zwischen p- und n-Well-Bereichen (in 1D gezeigt) bereitstellen, wenn p- und n-Well-Bereiche in Abschnitten des Substrats 106 unter finFETs 101 bzw. 102 gebildet sind. Somit kann es, wenn Distanz D1 kürzer als 5 nm ist, zu einem Leck zwischen den p- und n-Well-Bereichen kommen. Obwohl 1D p- und n-Well-Bereiche in finFETs 101 bzw. 102 zeigt, können finFETs 101-102 n- oder p-Well-Bereiche (nicht gezeigt) oder überhaupt keine Well-Bereiche aufweisen.
  • In manchen Ausführungsformen können Seiten- und Bodenflächen der Isolationsstruktur 104 Profile, wie in 1C-1E durch gestrichelte Linien angezeigt, anstatt der in 1C-1E gezeigten durchgezogenen Linien aufweisen. Die konisch zulaufenden Seitenflächen und/oder die gekrümmten Bodenflächen, die in 1C-1E durch die gestrichelten Linien veranschaulicht sind, lassen sich dem Ätzprozess zuschreiben, der bei der Bildung der Isolationsstruktur 104 verwendet und unten ausführlicher beschrieben ist. In manchen Ausführungsformen kann Isolationsstruktur 104 ein oder mehrere dielektrische Materialien enthalten, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxycarbid und eine Kombination davon.
  • 1F veranschaulicht eine Draufsicht einer Halbleitervorrichtung 100, wenn eine S/D-Kontaktstruktur 122 vorhanden ist. 1G-1I veranschaulichen Querschnittsansichten entlang Linien D-D, E-E und F-F in 1F. Die Diskussion von Elementen mit den gleichen Anmerkungen in 1B-1I gilt jeweils füreinander, sofern nicht anders angegeben.
  • In manchen Ausführungsformen kann S/D-Kontaktstruktur 122 über Finnenstrukturen 107-108 gebildet werden, um epitaktische Bereiche 107B-108B elektrisch mit anderen Elementen der finFETs 101-102 und/oder einer integrierten Schaltung (nicht gezeigt) zu verbinden. S/D-Kontaktstruktur 122 kann leitfähige Materialien enthalten, wie etwa Ruthenium (Ru), Iridium (Ir), Nickel (Ni), Osmium (Os), Rhodium (Rh), Aluminium (Al), Molybdän (Mo), Wolfram (W), Kobalt (Co) und Kupfer (Cu).
  • In manchen Ausführungsformen kann der Abschnitt der S/D-Kontaktstruktur 122 auf Isolationsstruktur eine Höhe H3 entlang einer Z-Achse aufweisen und die Abschnitte der S/D-Kontaktstruktur 122 auf epitaktischen Bereichen 107B-108B kann eine Höhe H4 entlang einer Z-Achse aufweisen, wobei Höhe H3 größer als Höhe H4 ist oder Höhe H3 Höhe H4 im Wesentlichen gleich ist. In manchen Ausführungsformen können Höhen H3-H4 in einem Bereich von etwa 5 nm bis etwa 20 nm liegen. Wenn Höhen H3-H4 kleiner als 5 nm sind, können die leitfähigen Materialien in S/D-Kontaktstruktur 122 für adäquate Leitfähigkeit der S/D-Kontaktstruktur 122 zu dünn sein. Wenn andererseits Höhe H3 größer als 20 nm beträgt, kann S/D-Kontaktstruktur 122 parasitäre Kondensatoren mit Gate-Strukturen 112B-112F bilden, was wiederum unerwünschte parasitäre Kapazitäten in finFETs 101-102 produziert. Parasitäre Kapazitäten können die Vorrichtungsleistung beeinträchtigen, wie etwa die Schwellenwertspannungen der finFETs 101-102.
  • Zum Steuern der Höhe H3 der S/D-Kontaktstruktur 122 kann Isolationsstruktur 104 als eine Ätzstoppschicht während der Bildung der S/D-Kontaktstruktur 122 verwendet werden, was unten noch ausführlich diskutiert wird. Als eine Ätzstoppschicht kann Isolationsstruktur 104 ein Überätzen der ILD-Schicht 118 zwischen Finnenstrukturen 107-108 verhindern, wenn eine Kontaktöffnung vor Füllen der Kontaktöffnung mit leitfähigem Material zum Bilden der S/D-Kontaktstruktur 122 gebildet wird. Somit wird die finFET-Fertigungsprozesssteuerung durch die Verwendung der Isolationsstruktur 104 weiter verbessert.
  • 1J veranschaulicht eine Draufsicht einer Halbleitervorrichtung 100, wenn S/D-Kontaktstrukturen 122 und 122* vorhanden sind. 1L-1M veranschaulichen Querschnittsansichten entlang Linien G-G, H-H und I-I in 1J. Die Diskussion von Elementen mit den gleichen Anmerkungen in 1B-1M gilt jeweils füreinander, sofern nicht anders angegeben. Die Diskussion der S/D-Kontaktstrukturen 122 und 122* gilt füreinander, sofern nicht anders angegeben. Die Diskussion der Isolationsstruktur 104 in 1A-1I gilt auch für Isolationsstruktur 104** in 1J-1M, sofern nicht anders angegeben.
  • Isolationsstruktur 104** kann durch Verlängern der Isolationsstruktur 104 entlang einer X-Achse durch Isolationsabschnitte 104C gebildet werden, wie in 1K gezeigt. Isolationsabschnitte 104C werden durch Entfernen von Abschnitten von ESL 116, ILD-Schicht 118 und STI 120 zwischen Isolationsstruktur 104 und Gate-Strukturen 112A und 112F gebildet. Ähnlich wie bei Isolationsabschnitt 104B können Isolationsabschnitte 104C als Ätzstoppschicht für Prozesssteuerung bei der Bildung der S/D-Kontaktstrukturen 122* verwendet werden.
  • 2 ist ein Flussdiagramm eines beispielhaften Verfahrens 200 zum Fertigen einer Halbleitervorrichtung 100 gemäß manchen Ausführungsformen. Zur Veranschaulichung werden die in 2 veranschaulichten Vorgänge unter Bezugnahme auf 3A-10D und 7E-7J beschrieben. 3A-10A sind Draufsichten verschiedener Phasen der Fertigung von Halbleitervorrichtung 100 gemäß manchen Ausführungsformen. 3B-10B, 3C-10C und 3D-10D sind Querschnittsansichten entlang jeweiliger Linien D-D, E-E und F-F in 3A-10A während verschiedenen Phasen der Fertigung von Halbleitervorrichtung 100 gemäß manchen Ausführungsformen. Vorgänge können in Abhängigkeit von spezifischen Anwendungen in einer anderen Reihenfolge oder auch nicht durchgeführt werden. Es ist zu beachten, dass Verfahren 200 möglicherweise keine vollständige Halbleitervorrichtung 100 ergibt. Dementsprechend versteht es sich, dass zusätzliche Prozesse vor, während und nach Verfahren 200 bereitgestellt werden können, und dass manche andere Prozesse hierin möglicherweise nur kurz beschrieben werden. Elemente in 3A-10D und 7E-7J mit gleichen Anmerkungen, wie Elemente in 1A-1M, sind vorstehend beschrieben.
  • In Vorgang 205 werden Finnenstrukturen und Gate-Strukturen der finFETs gebildet. Finnenstrukturen 107-108 mit Finnenbereichen 107A-108A und epitaktischen Bereichen 107B-108B können beispielsweise, wie in 3A-3D gezeigt, auf Substrat 106 gebildet werden und Gate-Strukturen 112A, 112BD, 112CE und 112F können auf Finnenbereichen 107A-108A gebildet werden. Gate-Strukturen 112BD-112CE werden in nachfolgenden Prozessen geschnitten, um Gate-Strukturen 112B-112E und Isolationsstruktur 104 zu bilden. Die Bildung von Finnenstrukturen 107-108 kann die sequenziellen Vorgänge beinhalten: (i) Strukturieren von Substrat 106 zum Bilden von Finnenbereichen 107A-108A, (ii) Bilden von Polysilizium-Gate-Strukturen (nicht gezeigt) auf Abschnitten der Finnenbereiche 107A-108B, die Gate-Strukturen 112BD, 112CE, 112A und 112F aufweisen werden, die in nachfolgenden Prozessen gebildet werden, (iii) Rückätzen von Abschnitten der Finnenbereiche 107A-108A, die nicht von den Polysilizium-Gate-Strukturen abgedeckt werden, (iv) Bilden von epitaktischen Bereichen 107B-108B auf den rückgeätzten Finnenbereichen 107A-108A und (v) Ersetzen der Polysilizium-Gate-Strukturen mit Gate-Strukturen 112A, 112BD, 112CE und 112F.
  • Unter Bezugnahme auf 2 wird in Vorgang 210 ein Isolationsgraben über mindestens zwei der Gate-Strukturen gebildet. Es kann beispielsweise ein Isolationsgraben 604 über Gate-Strukturen 112BD und 112CE gebildet werden, wie unter Bezugnahme auf 4A-6D beschrieben. Die Bildung des Isolationsgrabens 604 kann die sequenziellen Vorgänge beinhalten: (i) Strukturieren einer Maskierungsschicht 424 auf den Strukturen in 3A-3D zum Bilden einer Öffnung 424* und (ii) Ätzen redundanter Gate-Abschnitte 112* der Gate-Strukturen 112BD-112CE und redundanter dielektrischer Abschnitte durch Öffnung 424*. Die redundanten dielektrischen Abschnitte enthalten Abschnitte der Gate-Abstandshalter 114 und ESL 116 an den Seitenwänden der redundanten Gate-Abschnitte 112* und Abschnitte der ILD-Schicht 118 zwischen redundanten Gate-Abschnitten 112*.
  • In manchen Ausführungsformen ist Maskierungsschicht 424 ein Photoresistmaterial, das auf den Strukturen in 3A-3D spinbeschichtet und dann strukturiert wird, um Öffnung 424* zu bilden. In manchen Ausführungsformen ist Maskierungsschicht 424 eine Siliziumnitridschicht oder jedwedes andere geeignete Material, das als eine Ätzmaske wirken und verhindern kann, dass die maskierten Bereiche der Strukturen in 3A-3D geätzt werden. Öffnung 424* legt redundante Gate-Abschnitte 112* und die redundanten dielektrischen Abschnitte frei, die in nachfolgenden Prozessen entfernt werden, um Isolationsgraben 604 zu bilden. In manchen Ausführungsformen kann Öffnung 424* weiter entlang einer X-Achse verlängert werden, um Abschnitte der ILD-Schicht 118 zwischen redundanten Gate-Abschnitten 112* und Gate-Strukturen 112A und 112B freizulegen, um einen längeren Isolationsgraben 604 zu bilden und infolgedessen eine längere Isolationsstruktur, wie Isolationsstruktur 104** (vorstehend unter Bezugnahme auf Fig. iK diskutiert).
  • Der Ätzprozess zum Entfernen der freigelegten Strukturen durch Öffnung 424* kann einen zyklischen Prozess umfassen, wobei jeder Zyklus zwei Ätzvorgänge beinhaltet. Der erste Ätzvorgang kann einen Trockenätzprozess unter Verwendung eines ersten Ätzmittels beinhalten, das eine höhere Ätzselektivität für das Material (z.B. SiO2) der ILD-Schicht 118 aufweist als das metallische Material der redundanten Gate-Abschnitte 112*. Das erste Ätzmittel kann ein Gas auf Fluorwasserstoffbasis (HF) oder ein Gas auf Kohlenstofffluoridbasis (CxFy) enthalten. Der zweite Ätzvorgang kann einen Trockenätzprozess unter Verwendung eines zweiten Ätzmittels beinhalten, das eine höhere Ätzselektivität für das Material der redundanten Gate-Abschnitte 112* aufweist als das Material der ILD-Schicht 118. Das zweite Ätzmittel kann ein Gas auf Chlorbasis enthalten.
  • Der erste Zyklus des Ätzprozesses kann mit dem ersten oder zweiten Ätzvorgang beginnen. In manchen Ausführungsformen kann der erste Zyklus durch Durchführen des ersten Ätzvorgangs zum Bilden von Öffnung 424* in 4B-4D beginnen, wobei die freigelegten redundanten dielektrischen Abschnitte tiefer geätzt werden als redundante Gate-Abschnitte 112*. Auf den ersten Ätzvorgang kann der zweite Ätzvorgang an den Strukturen in 4A-4D zum Bilden von Öffnung 525* in 5A-5D folgen, wobei redundante Gate-Abschnitte 112* tiefer geätzt werden als die redundanten dielektrischen Abschnitte. Dieser Zyklus des Ätzprozesses wird wiederholt bis STI-Bereich 120 und Substrat 106, das unter den geätzten redundanten Gate-Abschnitten 112* liegt, und redundante dielektrische Abschnitte geätzt sind, um Isolationsgraben 104* zu bilden, wie in 6A-6D gezeigt. Isolationsgraben 104* schneidet zwei Gate-Strukturen 112BD-112CE in vier Gate-Strukturen 112B-112F, wie in 6A gezeigt.
  • Grabenabschnitte 104A*-104B* des Isolationsgrabens 104* weisen unterschiedliche Höhen H1-H2 auf. Grabenabschnitte 104*, die den geätzten redundanten Gate-Abschnitten 112* entsprechen, erstrecken sich in Substrat 106 hinein, während Grabenabschnitte 104B*, die den geätzten redundanten dielektrischen Abschnitten entsprechen, sich in STI-Bereich 120 und nicht in Substrat 106 hinein erstrecken, wie in 6B-6D gezeigt. In manchen Ausführungsformen können sich Grabenabschnitte 104A*-104B* in Substrat 106 (nicht gezeigt) hinein erstrecken, Grabenabschnitte 104A* können sich aber tiefer in Substrat 106 erstrecken als Grabenabschnitte 104B*. Die unterschiedlichen Höhen H1-H2 der jeweiligen Grabenabschnitte 104A*-104B* lassen sich auf die unterschiedlichen Ätzraten der Materialien der ILD-Schicht 118 und redundanten Gate-Abschnitte 112* zurückführen. Das metallische Material der redundanten Gate-Abschnitte 112* weist eine höhere Ätzrate auf als das Material der ILD-Schicht 118. Infolgedessen können Grabenabschnitte 104A* tiefer in Substrat 106 ätzen als Grabenabschnitte 104B*. Die horizontalen Abmessungen entlang einer X-Achse der Grabenabschnitte 104A* in Substrat 106 können der Gate-Länge der Gate-Strukturen 112BD-112CE entsprechen und die horizontalen Abmessungen entlang einer X-Achse der Grabenabschnitte 104B* in STI-Bereich 120 können dem Abstand zwischen Gate-Strukturen 112BD-112CE entsprechen.
  • In manchen Ausführungsformen kann Höhe H1 um etwa 65 nm bis etwa 250 nm größer sein als Höhe H2. Grabenabschnitte 104A* können sich um eine Distanz D1 von etwa 5 nm bis etwa 250 nm unter STI-Fläche 120b in Substrat 106 erstrecken. Die Breite der Grabenabschnitte 104A* entlang einer X-Achse hängt von der Gate-Länge der redundanten Gate-Abschnitte 112* ab. In manchen Ausführungsformen kann die Breite etwa 10 nm bis etwa 40 nm betragen oder sie kann etwa 15 nm größer oder kleiner als die Gate-Länge sein. Die Bodenflächen der Grabenabschnitte 104B* können (i) um eine Distanz D2 von etwa 10 nm bis etwa 60 nm über STI-Fläche 120b liegen, (ii) um eine Distanz (nicht gezeigt) von etwa 10 nm unter STI-Fläche 120b oder (iii) auf STI-Fläche 120b. Isolationsgraben 104* kann eine Länge L1 aufweisen, die in einem Bereich von etwa 80 nm bis etwa 140 nm liegt.
  • Diese Abmessungsbereiche des Isolationsgrabens 104* stellen das Seitenverhältnis für effektives Entfernen der redundanten Gate-Abschnitte 112* bereit, ohne Gate-Material-Rückstände in Isolationsgraben 104* zu hinterlassen. Wenn Länge L1 kleiner als etwa 80 nm ist, Distanz D1 kürzer als etwa 5 nm und/oder Distanz D2 größer als etwa 60 nm über STI-Fläche 120b, kann das Seitenverhältnis des Isolationsgrabens 104* für effektive Entfernung der redundanten Gate-Abschnitte 112* nicht ausreichend sein. Andererseits verlängert sich, wenn Länge L1 größer als etwa 140 nm, Distanz D1 größer als etwa 250 nm und/oder Distanz D2 größer als etwa 10 nm unter STI-Fläche 120b ist, die Ätzprozesszeit, was die Vorrichtungsherstellungskosten erhöht.
  • In manchen Ausführungsformen können Seiten- und Bodenflächen der Isolationsstruktur 104*, anstatt der geraden durchgezogenen Linien in 6B-6D, Profile wie in 6B-6D durch gestrichelte Linien gezeigt aufweisen. Die konisch zulaufenden Seitenflächen und/oder die gekrümmten Bodenflächen, die in 6B-6D veranschaulicht sind, lassen sich auf den Ätzprozess zurückführen.
  • Unter Bezugnahme auf 2 wird der Isolationsgraben im Vorgang 215 mit einem dielektrischen Material gefüllt, um eine Isolationsstruktur zu bilden. Wie in 7A-7D gezeigt, kann Graben 104* beispielsweise mit einem dielektrischen Material gefüllt werden, um Isolationsstruktur 104 zu bilden. In manchen Ausführungsformen kann das dielektrische Füllen des Isolationsgrabens 104* eine Bottom-up-Abscheidung des dielektrischen Materials in Isolationsgraben 104*, gefolgt von einem chemisch-mechanischem Polierprozess (CMP) umfassen, um die oberen Flächen der Isolationsstruktur 104, ILD-Schicht 118 und Gate-Strukturen 112A und 112F im Wesentlichen zu koplanarisieren, wie in 7B-7D gezeigt. In manchen Ausführungsformen kann der dielektrische Füllprozess einen ALD-Prozess umfassen, der das dielektrische Material im Wesentlichen konform in Isolationsgraben 104* abscheidet bis das dielektrische Material Isolationsgraben 104* füllt, um Isolationsstruktur 104 in 7A-7D zu bilden. Auf den ALD-Prozess kann ein CMP-Prozess folgen, um die oberen Flächen der Isolationsstruktur 104, ILD-Schicht 118 und Gate-Strukturen 112A und 112F im Wesentlichen zu koplanarisieren, wie in 7B-7D gezeigt. In manchen Ausführungsformen kann eine Doppelschicht 105A-105B aus zwei unterschiedlichen dielektrischen Materialien im Wesentlichen konform in Isolationsgraben 104* abgeschieden werden, um Isolationsstruktur 104 zu bilden, wie in 7H-7J gezeigt.
  • Unter Bezugnahme auf 2 wird im Vorgang 220 eine S/D-Kontaktstruktur über den Finnenstrukturen und der Isolationsstruktur gebildet. S/D-Kontaktstruktur 122 kann beispielsweise über Finnenstrukturen 107-108 und Isolationsstruktur 104 gebildet werden, wie unter Bezugnahme auf 8A-10D beschrieben. Die Bildung der S/D-Kontaktstruktur 122 kann die sequenziellen Vorgänge beinhalten: (i) Strukturieren einer Maskierungsschicht 826 auf den Strukturen in 7A-7D zum Bilden einer Öffnung 826*, wie in 8A-8B gezeigt, (ii) Durchführen eines ersten Ätzprozesses zum Rückätzen des Abschnitts der Isolationsstruktur 104, der durch Öffnung 826* freigelegt wurde, zum Bilden eines Hohlraums 828 (in 8B und 8D gezeigt) in Isolationsstruktur 104, (iii) Durchführen eines zweiten Ätzprozesses zum Ätzen der Abschnitte der ILD-Schicht 118 und ESL 116, die durch Öffnung 826* freigelegt wurde, zum Bilden einer S/D-Kontaktöffnung 122*, wie in 9A-9B und 9D gezeigt, und (iv) Füllen der S/D-Kontaktöffnung 122* mit einem leitfähigem Material zum Bilden von S/D-Kontaktstruktur 122, wie in 10A-10D gezeigt.
  • In manchen Ausführungsformen ist Maskierungsschicht 826 ein Photoresistmaterial, das auf den Strukturen in 7A-7D spinbeschichtet und dann strukturiert wird, um Öffnung 826* zu bilden. In manchen Ausführungsformen ist Maskierungsschicht 424 eine Siliziumnitridschicht oder jedwedes andere geeignete Material, das als eine Ätzmaske wirken und verhindern kann, dass die maskierten Bereiche der Strukturen in 7A-7D geätzt werden.
  • Der erste Ätzprozess kann einen Trockenätzprozess unter Verwendung eines ersten Ätzmittels umfassen, das eine höhere Ätzselektivität für das dielektrische Material (z.B. SiN) der Isolationsstruktur 104 aufweist als das Material (z.B. Si02) der ILD-Schicht 118. Das erste Ätzmittel kann ein Gas auf Basis von Kohlenstoffwasserstofffluorid (CxHyFz) enthalten. Der zweite Ätzprozess kann einen Trockenätzprozess unter Verwendung eines zweiten Ätzmittels umfassen, das eine höhere Ätzselektivität für das Material der ILD-Schicht 118 aufweist, als das Material der Isolationsstruktur 104. Das zweite Ätzmittel kann ein Gas auf Kohlenstofffluoridbasis (CxFy) enthalten. In manchen Ausführungsformen kann das Füllen der S/D-Kontaktöffnung 122* eine Bottom-up-Abscheidung des leitfähigen Materials in S/D-Kontaktöffnung 122* beinhalten, gefolgt von einem CMP-Prozess, um die oberen Flächen der S/D-Kontaktstruktur 122, ILD-Schicht 118 und Isolationsstruktur 104 im Wesentlichen zu koplanarisieren, wie in 10B und 10D gezeigt.
  • Die vorliegende Offenbarung stellt beispielhafte Isolationsstrukturen (z.B. Isolationsstruktur 104) zwischen finFETs (z.B. finFETs 101-102) zur Verbesserung von Vorrichtungsfertigungssteuerung und beispielhafte Verfahren zur Fertigung dergleichen bereit. In manchen Ausführungsformen kann die Isolationsstruktur durch das dielektrische Füllen eines Isolationsgrabens (z.B. Isolationsgraben 104*) mit einem Seitenverhältnis gebildet werden, das kleiner ist als das der Gate-Strukturen und/oder einer horizontalen Abmessung (z.B. entlang einer X-Achse und/oder Y-Achse), die größer als ein Gate-Pitch der Gate-Strukturen ist. Solch ein Isolationsgraben kann durch Entfernen von zwei oder mehr redundanten Gate-Abschnitten (z.B. redundante Gate-Abschnitte 112*) von benachbarten Gate-Strukturen und durch Entfernen redundanter dielektrischer Schichten zwischen den redundanten Gate-Abschnitten gebildet werden. Die kleineren Seitenverhältnisse der Isolationsgräben helfen, die redundanten Gate-Abschnitte von den schwierig zu ätzenden Stellen, wie etwa die Ecken und/oder der Boden der Isolationsgräben, mit einem vereinfachten Ätzprozess in Bezug auf die Anzahl der erforderlichen Vorgänge effektiv zu entfernen, was wiederum Vorrichtungsherstellungskosten reduziert. Somit können die Isolationsstrukturen mit kleineren Seitenverhältnissen als die der Gate-Strukturen mit besserer CMG-Prozesssteuerung gebildet werden als Isolationsstrukturen mit Seitenverhältnissen und/oder horizontalen Abmessungen, die den Gate-Strukturen ähnlich sind.
  • Die Vorrichtungsfertigungsprozessteuerung wird durch gleichzeitige Verwendung der einzelnen Isolationsstruktur zum Schneiden mehrerer langer Gate-Strukturen (z.B. Gate-Strukturen 112BD-112CE) noch weiter verbessert. Der Prozess des Schneidens mehrerer langer Gate-Strukturen gleichzeitig mit einer Isolationsstruktur kann CMG-Prozess-bezogene Variabilität sowie CMG-Prozess-bezogene Komplexität, die mit dem Schneiden einzelner Gate-Strukturen mit kleineren Isolationsstrukturen (z.B. Länge entlang einer X-Achse ist kleiner als ein Gate-Abstand) verbunden sind, eliminieren. Eine Reduzierung von prozessbezogener Variabilität zusammen mit prozessbezogener Komplexität bei den finFETs (z.B. finFETs 101-102) kann die Leistungsvariabilität der finFETs und Vorrichtungsherstellungskosten reduzieren.
  • Ferner kann sich die Isolationsstruktur in das Substrat 106 erstrecken und elektrische Isolation zwischen p- und n-Well-Bereichen unter den finFETs bereitstellen. Die Isolationsstruktur kann auch als eine Ätzstoppschicht während der Bildung der S/D-Kontaktstruktur (z.B. S/D-Kontaktstruktur 122) verwendet werden, um die Höhe (z.B. Höhe H3) der S/D-Kontaktstruktur zu steuern und um die Bildung unerwünschter parasitärer Kondensatoren mit benachbarten Gate-Strukturen zu verhindern. Somit wird die finFET-Fertigungsprozesssteuerung durch die Verwendung der Isolationsstruktur weiter verbessert.
  • In manchen Ausführungsformen enthält eine Halbleitervorrichtung ein Substrat, erste und zweite Finnenstrukturen, die auf dem Substrat angeordnet sind, ein erstes Paar von Gate-Strukturen, das auf der ersten Finnenstruktur angeordnet ist, und ein zweites Paar von Gate-Strukturen, das auf der zweiten Finnenstruktur angeordnet ist. Die ersten Endflächen des ersten Paares von Gate-Strukturen sind Endflächen des zweiten Paares der Gate-Struktur zugewandt. Die ersten Endflächen des ersten Paares von Gate-Strukturen stehen in physischem Kontakt mit einer ersten Seitenwand der Isolationsstruktur und die zweiten Endflächen des zweiten Paares von Gate-Strukturen stehen in physischem Kontakt mit einer zweiten Seitenwand der Isolationsstruktur. Die Halbleitervorrichtung enthält ferner eine Isolationsstruktur, die zwischen dem ersten und dem zweiten Paar von Gate-Strukturen angeordnet ist. Ein Seitenverhältnis der Isolationsstruktur ist kleiner als ein kombiniertes Seitenverhältnis des ersten Paares von Gate-Strukturen.
  • In manchen Ausführungsformen enthält eine Halbleitervorrichtung ein Substrat, erste und zweite Finnenstrukturen, die auf dem Substrat angeordnet sind. Die ersten und zweiten Finnenstrukturen umfassen jeweils erste und zweite epitaktische Bereiche. Die Halbleitervorrichtung enthält ferner ein erstes Paar von Gate-Strukturen, das auf den ersten Finnenstrukturen angeordnet ist, und ein zweites Paar von Gate-Strukturen, das auf der zweiten Finnenstruktur angeordnet ist. Die ersten Endflächen des ersten Paares von Gate-Strukturen sind Endflächen des zweiten Paares der Gate-Struktur zugewandt. Der erste epitaktische Bereich ist zwischen ersten Seitenwänden des ersten Paares von Gate-Strukturen angeordnet und der zweite epitaktische Bereich ist zwischen zweiten Seitenwänden des zweiten Paares von Gate-Strukturen angeordnet. Die Halbleitervorrichtung enthält ferner eine Isolationsstruktur, die zwischen den ersten Endflächen des ersten Paares von Gate-Strukturen und den zweiten Endflächen des zweiten Paares von Gate-Strukturen und zwischen der ersten und der zweiten Finnenstruktur und einer Kontaktstruktur, die auf den ersten und zweiten epitaktischen Bereichen und der Isolationsstruktur angeordnet ist, angeordnet ist. Ein Seitenverhältnis der Isolationsstruktur ist kleiner als ein kombiniertes Seitenverhältnis des ersten Paares von Gate-Strukturen.
  • In manchen Ausführungsformen umfasst ein Verfahren Bilden erster und zweiter Gate-Strukturen auf ersten und zweiten Finnenstrukturen, die auf einem Substrat angeordnet sind, Bilden eines Isolationsgrabens über die ersten und zweiten Gate-Strukturen und Bilden einer Isolationsstruktur in dem Isolationsgraben. Der Isolationsgraben teilt die erste Gate-Struktur in ein erstes Paar von Gate-Strukturen, die elektrisch voneinander isoliert sind, und teilt die zweite Gate-Struktur in ein zweites Paar von Gate-Strukturen, die elektrisch voneinander isoliert sind. Das Bilden des Isolationsgrabens beinhaltet Bilden eines ersten Grabenabschnitts, der sich um eine erste Distanz in das Substrat hinein erstreckt und Bilden eines zweiten Grabenabschnitts, der sich um eine zweite Distanz in das Substrat hinein erstreckt. Die zweite Distanz ist kürzer als die erste Distanz.
  • Die vorstehende Offenbarung gibt einen Überblick über die Merkmale mehrerer Ausführungsführungsformen, so dass der Fachmann besser die Aspekte der vorliegenden Offenbarung verstehen kann. Der Fachmann wird zu würdigen wissen, dass sich die vorliegende Offenbarung ohne weiteres als Grundlage für den Entwurf oder die Modifikation anderer Prozesse und Strukturen zur Ausführung der gleichen Zwecke und/oder dem Erreichen der gleichen Vorteile der hierin vorgestellten Ausführungsformen verwenden lassen. Der Fachmann sollte auch erkennen, dass solche gleichwertigen Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sich diverse Veränderungen, Substitutionen und Änderungen daran vornehmen lassen, ohne dass vom Geist und Umfang der vorliegenden Offenbarung abgewichen werden würde.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 62967270 [0001]

Claims (20)

  1. Halbleitervorrichtung, umfassend: ein Substrat; erste und zweite Finnenstrukturen, die auf dem Substrat angeordnet sind; ein erstes Paar von Gate-Strukturen, das auf der ersten Finnenstruktur angeordnet ist; ein zweites Paar von Gate-Strukturen, das auf der zweiten Finnenstruktur angeordnet ist, wobei erste Endflächen des ersten Paares von Gate-Strukturen zweiten Endflächen des zweiten Paares der Gate-Struktur zugewandt sind; und eine Isolationsstruktur, die zwischen dem ersten und dem zweiten Paar von Gate-Strukturen angeordnet ist, wobei die ersten Endflächen des ersten Paares von Gate-Strukturen in physischem Kontakt mit einer ersten Seitenwand der Isolationsstruktur stehen und die zweiten Endflächen des zweiten Paares von Gate-Strukturen in physischem Kontakt mit einer zweiten Seitenwand der Isolationsstruktur stehen, und wobei ein Seitenverhältnis der Isolationsstruktur kleiner als ein kombiniertes Seitenverhältnis des ersten Paares von Gate-Strukturen ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Isolationsstruktur umfasst: einen ersten Isolationsabschnitt, der sich in das Substrat erstreckt; und einen zweiten Isolationsabschnitt, der von dem Substrat beabstandet ist und sich in einen flachen Grabenisolationsbereich, der auf dem Substrat angeordnet ist, erstreckt.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die Isolationsstruktur umfasst: einen ersten Isolationsabschnitt, der sich um eine erste Distanz in das Substrat erstreckt; und einen zweiten Isolationsabschnitt, der sich um eine zweite Distanz in das Substrat erstreckt, wobei die zweite Distanz kürzer als die erste Distanz ist.
  4. Halbleitervorrichtung nach Anspruch 1, wobei die Isolationsstruktur umfasst: einen ersten Isolationsabschnitt, der sich unter einer oberen Fläche des Substrats erstreckt; und einen zweiten Isolationsabschnitt mit einer Bodenfläche, die auf der oberen Fläche des Substrats angeordnet ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei die Isolationsstruktur umfasst: einen ersten Isolationsabschnitt mit einer ersten vertikalen Abmessung; und einen zweiten Isolationsabschnitt mit einer zweiten vertikalen Abmessung, die kleiner als die erste vertikale Abmessung ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei die Isolationsstruktur umfasst: einen ersten Isolationsabschnitt, der sich in das Substrat erstreckt und eine horizontale Abmessung aufweist, die einer Gate-Länge, die dem ersten Paar von Gate-Strukturen zugeordnet ist, im Wesentlichen gleich ist; und einen zweiten Isolationsabschnitt, der sich in einen flachen Grabenisolationsbereich auf dem Substrat erstreckt und eine horizontale Abmessung aufweist, die einer Distanz zwischen Gate-Strukturen des ersten Paares von Gate-Strukturen im Wesentlichen gleich ist.
  7. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die Isolationsstruktur eine horizontale Abmessung aufweist, die größer ist als ein Gate-Abstand des ersten Paares von Gate-Strukturen.
  8. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, ferner einen p-Typ-Well-Bereich und einen n-Tpy-Well-Bereich in dem Substrat umfassend, wobei die Isolationsstruktur dafür konfiguriert ist, die p-Typ- und n-Typ-Well-Bereiche elektrisch voneinander zu isolieren.
  9. Halbleiterstruktur, umfassend: ein Substrat; erste und zweite Finnenstrukturen, die auf dem Substrat angeordnet sind, wobei die ersten und zweiten Finnenstrukturen jeweils erste und zweite epitaktische Bereiche umfassen; ein erstes Paar von Gate-Strukturen, das auf den ersten Finnenstrukturen angeordnet ist, wobei der erste epitaktische Bereich zwischen ersten Seitenwänden des ersten Paares von Gate-Strukturen angeordnet ist; ein zweites Paar von Gate-Strukturen, das auf der zweiten Finnenstruktur angeordnet ist, wobei erste Endflächen des ersten Paares von Gate-Strukturen zweiten Endflächen des zweiten Paares von Gate-Strukturen zugewandt sind, und wobei der zweite epitaktische Bereich zwischen zweiten Seitenwänden des zweiten Paares von Gate-Strukturen angeordnet ist; eine Isolationsstruktur, die zwischen den ersten Endflächen des ersten Paares von Gate-Strukturen und den zweiten Endflächen des zweiten Paares von Gate-Strukturen und zwischen den ersten und zweiten Finnenstrukturen angeordnet ist, wobei ein Seitenverhältnis der Isolationsstruktur kleiner als ein kombiniertes Seitenverhältnis des ersten Paares von Gate-Strukturen ist; und eine Kontaktstruktur, die auf den ersten und zweiten epitaktischen Bereichen und der Isolationsstruktur angeordnet ist.
  10. Halbleitervorrichtung nach Anspruch 9, wobei ein Abschnitt der Kontaktstruktur in der Isolationsstruktur eingebettet ist.
  11. Halbleitervorrichtung nach Anspruch 9 oder 10, wobei ein erster Abschnitt der Kontaktstruktur auf der Isolationsstruktur eine größere vertikale Abmessung aufweist als ein zweiter Abschnitt der Kontaktstruktur auf dem ersten epitaktischen Bereich.
  12. Halbleitervorrichtung nach einem der vorstehenden Ansprüche 9 bis 11, wobei die Isolationsstruktur umfasst: einen ersten Isolationsabschnitt mit einer ersten vertikalen Abmessung; und einen zweiten Isolationsabschnitt mit einer zweiten vertikalen Abmessung, die kleiner als die erste vertikale Abmessung ist.
  13. Halbleitervorrichtung nach einem der vorstehenden Ansprüche 9 bis 12, wobei die Isolationsstruktur umfasst: einen ersten Isolationsabschnitt, der sich um eine erste Distanz in das Substrat erstreckt; und einen zweiten Isolationsabschnitt, der sich um eine zweite Distanz in das Substrat erstreckt, wobei die zweite Distanz kürzer als die erste Distanz ist.
  14. Halbleitervorrichtung nach einem der vorstehenden Ansprüche 9 bis 13, wobei die Isolationsstruktur ein Nitridmaterial umfasst.
  15. Verfahren, umfassend: Bilden erster und zweiter Gate-Strukturen auf ersten und zweiten Finnenstrukturen, die auf einem Substrat angeordnet sind; Bilden eines Isolationsgrabens über den ersten und zweiten Gate-Strukturen, wobei der Isolationsgraben die erste Gate-Struktur in ein erstes Paar von Gate-Strukturen teilt, die elektrisch voneinander isoliert sind, und die zweite Gate-Struktur in ein zweites Paar von Gate-Strukturen teilt, die elektrisch voneinander isoliert sind, und wobei das Bilden des Isolationsgrabens Bilden eines ersten Grabenabschnitts umfasst, der sich um eine erste Distanz in das Substrat erstreckt, und Bilden eines zweiten Grabenabschnitts, der sich um eine zweite Distanz in das Substrat erstreckt, wobei die zweite Distanz kürzer als die erste Distanz ist; und Bilden einer Isolationsstruktur innerhalb des Isolationsgrabens.
  16. Verfahren nach Anspruch 15, wobei das Bilden des Isolationsgrabens umfasst: Ätzen jeweils erster und zweiter Gate-Abschnitte der ersten und zweiten Gate-Struktur mit einer ersten Ätzrate; und Ätzen dielektrischer Schichten zwischen den ersten und zweiten Gate-Abschnitten mit einer zweiten Ätzrate, die langsamer ist als die erste Ätzrate.
  17. Verfahren nach Anspruch 15, wobei das Bilden des Isolationsgrabens umfasst: Ätzen jeweils erster und zweiter Gate-Abschnitte der ersten und zweiten Gate-Struktur mit einem Ätzgas auf Fluorbasis; und Ätzen dielektrischer Schichten zwischen den ersten und zweiten Gate-Abschnitten mit einem Ätzgas auf Chlorbasis.
  18. Verfahren nach Anspruch 15, wobei Bilden des Isolationsgrabens einen zyklischen Ätzprozess umfasst, wobei jeder Zyklus des zyklischen Ätzprozesses umfasst: Durchführen eines ersten Ätzprozesses jeweils auf ersten und zweiten Gate-Abschnitten der ersten und zweiten Gate-Strukturen mit einem Ätzgas auf Fluorbasis mit einer ersten Ätzrate; und Durchführen eines zweiten Ätzprozesses an dielektrischen Schichten zwischen den ersten und zweiten Gate-Abschnitten mit einem Ätzgas auf Chlorbasis mit einer zweiten Ätzrate, die langsamer ist als die erste Ätzrate.
  19. Verfahren nach einem der vorstehenden Ansprüche 15 bis 18, wobei das Bilden der Isolationsstruktur Abscheiden eines dielektrischen Materials innerhalb des Isolationsgrabens umfasst.
  20. Verfahren nach einem der vorstehenden Ansprüche 15 bis 19, ferner Bilden einer Kontaktstruktur auf der Isolationsstruktur und den ersten und zweiten Finnenstrukturen umfassend, wobei ein Abschnitt der Kontaktstruktur in der Isolationsstruktur eingebettet ist.
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