DE102017126106B4 - Von dielektrischen finnen und abstandshaltern begrenzte epitaxiale strukturelemente - Google Patents

Von dielektrischen finnen und abstandshaltern begrenzte epitaxiale strukturelemente Download PDF

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Abstract

Halbleiterstruktur mit:
einem Substrat (102);
einer ersten Halbleiterfinne (104, 104B), die sich von dem Substrat nach oben erstreckt;
einer Trennstruktur (106) über dem Substrat und auf Seitenwänden der ersten Halbleiterfinne;
einem ersten epitaxialen Strukturelement (114, 114B) über der ersten Halbleiterfinne (104, 104B);
einer dielektrischen Finne (108, 108B), die teilweise in der Trennstruktur (106) eingebettet ist und über die Trennstruktur (106) nach oben vorsteht; und
einem ersten und einem zweiten Abstandshalterelement (112, 112B, 112C) über der Trennstruktur (106), wobei das erste Abstandshalterelement (112, 112B, 112C) seitlich zwischen dem ersten epitaxialen Strukturelement (114, 114B) und der dielektrischen Finne (108, 108B) angeordnet ist, und das erste epitaxiale Strukturelement (114, 114B) seitlich zwischen dem ersten und dem zweiten Abstandshalterelement (112, 112B, 112C) angeordnet ist, so dass das epitaxiale Strukturelement zwischen den Abstandshalterelementen seitlich begrenzt ist.

Description

  • Hintergrund der Erfindung
  • Die Druckschrift US 2016 / 0 233 298 A1 zeigt eine Halbleiterstruktur mit Hableiterfinnen und einer darauf ausgebildeter Passivierungsschicht. Zwischen den Finnen erstrecken sich Isolationsstrukturen 708b. Eine Dummy-Gate-Schicht 704b erstreckt sich quer über die Finnen und die Isolationsstrukturen.
  • Die IC-Branche (IC: integrierter Halbleiter-Schaltkreis) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte bei IC-Materialien und -Entwürfen haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation hat. Im Laufe der IC-Evolution hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente oder Leitung, die mit einem Herstellungsverfahren erzeugt werden kann) abgenommen hat. Dieser Prozess der Verkleinerung bietet im Allgemeinen Vorteile durch die Erhöhung der Produktionsleistung und die Senkung der entsprechenden Kosten. Diese Verkleinerung hat aber auch die Komplexität der Bearbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Bearbeitung und -Herstellung erforderlich.
  • Zum Beispiel werden bei FinFET-Herstellungsprozessen (FinFET: Finnen-Feldeffekttransistor) normalerweise mehrere Halbleitermaterialien über Halbleiterfinnen als S/D-Strukturelemente, die als Epi-S/D-Strukturelemente bezeichnet werden, epitaxial aufgewachsen. Viele technische Anstrengungen sind auf die technische Planung der Größe, Form und Materialien dieser Epi-S/D-Strukturelemente gerichtet worden. Aber es gibt immer noch Probleme. Ein Problem betrifft den Abstand zwischen den Epi-S/D-Strukturelementen. Wenn der Abstand zu groß ist, können Hohlräume an der Unterseite eines S/D-Kontakts entstehen, der sich über mehrere Epi-S/D-Strukturelemente erstreckt. Dies wird von einer Überätzung in ein dielektrisches Material verursacht, das die Epi-S/D-Strukturelemente während des Herstellungsprozesses der Kontakte umschließt. Ein weiteres Problem betrifft die Größe der Epi-S/D-Strukturelemente. Große Epi-S/D-Strukturelemente erhöhen normalerweise die mit den Source- und Drain-Anschlüssen verbundene parasitäre Kapazität. Außerdem sind große Epi-S/D-Strukturelemente leichter für Strukturierungsschäden während des S/D-Kontakt-Herstellungsprozesses anfällig. Wenn hingegen die Epi-S/D-Strukturelemente klein sind, vergrößert sich meistens der Abstand zwischen ihnen, sodass es zu dem vorgenannten Hohlraum-Problem kommen kann.
  • Daher sind Verbesserungen bei der FinFET-Epi-S/D-Technik wünschenswert.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1A bis 1E sind perspektivische Darstellungen eines Teils eines Halbleiter-Bauelements auf Zwischenstufen der Herstellung gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • Die 2A und 2B zeigen ein Ablaufdiagramm eines Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • Die 3A, 4A, 5A, 6A, 7, 8, 9A, 10A, 11, 12A, 13A, 14A, 15A und 16 sind perspektivische Darstellungen eines Teils des Halbleiter-Bauelements auf Zwischenstufen der Herstellung gemäß einer Ausführungsform des Verfahrens in den 2A und 2B.
    • Die 3B, 4B, 5B, 6B, 9B, 10B, 12B, 13B, 14B und 15B sind Draufsichten eines Teils des Halbleiter-Bauelements auf Zwischenstufen der Herstellung gemäß einer Ausführungsform des Verfahrens in den 2A und 2B.
    • Die 9C, 10C, 14C und 15C sind Seitenansichten eines Teils des Halbleiter-Bauelements auf Zwischenstufen der Herstellung gemäß einer Ausführungsform des Verfahrens in den 2A und 2B.
  • Detaillierte Beschreibung
  • Die vorliegende Erfindung betrifft allgemein Halbleiter-Bauelemente und Verfahren zu deren Herstellung. Insbesondere betrifft die vorliegende Erfindung die FinFET-Source-/Drain/(S/D)-Technik. Ziel der vorliegenden Erfindung ist es, den Raum zum epitaxialen Aufwachsen von S/D-Strukturelementen zum Beispiel dadurch zu begrenzen, dass dielektrische Finnen zwischen Halbleiterfinnen hergestellt werden und dielektrische Abstandshalterelemente um die dielektrischen Finnen und die Halbleiterfinnen hergestellt werden. Dadurch werden die epitaxialen S/D-Strukturelemente zwischen den dielektrischen Finnen und den dielektrischen Abstandshalterelementen begrenzt. Auf diese Weise können die epitaxialen S/D-Strukturelemente in jeder gewünschten Größe erzeugt werden, und insbesondere können kleine S/D-Strukturelemente zum Verringern der parasitären Kapazität erzeugt werden. Außerdem können die dielektrischen Finnen und die dielektrischen Abstandshalterelemente ein oder mehrere dielektrische Materialien aufweisen, die von denen einer typischen Zwischenschichtdielektrikum-Schicht (ILD-Schicht) verschieden sind, wodurch eine Überätzung der dielektrischen Materialien zwischen benachbarten epitaxialen S/D-Strukturelementen während des S/D-Kontakt-Herstellungsprozesses vermieden wird, sodass keine Hohlräume unter den S/D-Kontakten entstehen. Diese und weitere Vorzüge der vorliegenden Erfindung werden unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert.
  • 1A zeigt eine perspektivische Darstellung eines Teils eines Halbleiter-Bauelements 100 in einer Ausführungsform, gemäß Aspekten der vorliegenden Erfindung. Das Bauelement (oder die Struktur) 100 dient der Erläuterung und beschränkt die Ausführungsformen der vorliegenden Erfindung nicht unbedingt auf eine Anzahl von Transistoren, eine Anzahl von Bereichen oder eine Konfiguration von Strukturen oder Bereichen. Das Bauelement 100 kann ein IC, oder ein Teil davon, sein, der Folgendes umfassen kann: SRAM- oder Logikschaltungen (SRAM: statischer Direktzugriffsspeicher); passive Komponenten, wie etwa Widerstände, Kondensatoren und Induktoren; und aktive Komponenten, wie etwa p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), Multi-Gate-FETs, wie etwa FinFETs und Gate-all-around(GAA)-FETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), CMOS-Transistoren (CMOS: komplementärer Metall-Oxid-Halbleiter), Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon.
  • In 1A weist das Bauelement 100 ein Substrat 102 und verschiedene Strukturen (oder Strukturelemente) auf, die darin oder darauf hergestellt sind. Insbesondere weist das Bauelement 100 Folgendes auf: Halbleiterfinnen 104, die aus dem Substrat 102 herausragen; eine Trennstruktur 106 über dem Substrat 102 und zwischen den Halbleiterfinnen 104; und dielektrische Finnen 108, die teilweise in der Trennstruktur 106 eingebettet sind und nach oben aus der Trennstruktur 106 herausragen. Bei der vorliegenden Ausführungsform weist das Bauelement 100 weiterhin einen dielektrischen Block 108' auf, der aus dem gleichen Material und mit dem gleichen Verfahren wie die dielektrischen Finnen 108 hergestellt wird.
  • Das Bauelement 100 weist weiterhin eine dünne Oxidschicht 110 und ein Abstandshalterelement 112 über der Oxidschicht 110 auf. Bei der vorliegenden Ausführungsform ist die Oxidschicht 110 auf Oberseiten der Trennstruktur 106 und auf Seitenwänden der dielektrischen Finnen 108 angeordnet. Das Bauelement 100 weist außerdem epitaxiale S/D-Strukturelemente 114 über den Halbleiterfinnen 104 auf.
  • Wie in 1A gezeigt ist, weist bei der vorliegenden Ausführungsform das Bauelement 100 vier Halbleiterfinnen 104, und zwar 104A, 104B, 104C und 104D, von links nach rechts entlang der y-Richtung auf. Der Abstand zwischen den Finnen 104A und 104B ist kleiner als der zwischen den Finnen 104B, 104C und 104D. Das Bauelement 100 weist weiterhin vier epitaxiale S/D-Strukturelemente 114, und zwar 114A, 114B, 114C und 114D, von links nach rechts entlang der y-Richtung jeweils auf einer der Halbleiterfinnen 104A bis 104D auf. Das Bauelement 100 weist zwei dielektrische Finnen 108, und zwar 108A und 108B, von links nach rechts entlang der y-Richtung auf. Die dielektrische Finne 108A befindet sich zwischen den Halbleiterfinnen 104B und 104C. Die dielektrische Finne 108B befindet sich zwischen den Halbleiterfinnen 104C und 104D. Das Bauelement 100 weist sieben Abstandshalterelemente 112, und zwar 112A, 112B, 112C, 112D, 112E, 112F und 112G, von links nach rechts entlang der y-Richtung auf. Die epitaxialen S/D-Strukturelemente 114 sind jeweils zwischen benachbarte Abstandshalterelemente 112 geschichtet und sind mit diesen in physischem Kontakt. Der Zwischenraum zwischen benachbarten epitaxialen S/D-Strukturelementen 114 wird von den dielektrischen Finnen 108, der Oxidschicht 110 und dem Abstandshalterelement 112 vollständig ausgefüllt.
  • Das Bauelement 100 weist außerdem eine Kontakt-Ätzstoppschicht (CESL) 115, eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 116 über der CESL 115, einen oder mehrere Gate-Stapel 118 und ein oder mehrere S/D-Kontaktelemente 120 auf. Insbesondere können sich einige S/D-Kontaktelemente 120 über mehrere epitaxiale S/D-Strukturelemente 114 ohne einen Hohlraum darunter erstrecken. Das ist gegenüber einigen bestehenden Bauelementen vorteilhaft, bei denen die ILD-Schicht 116 (statt der dielektrischen Finnen 108 und des Abstandshalterelements 112) den Zwischenraum zwischen benachbarten epitaxialen S/D-Strukturelementen 114 füllt. Bei diesen Bauelementen könnten durch Kontaktloch-Ätzung tiefe Gräben in der ILD-Schicht erzeugt werden. Durch die Begrenzung der Metallfüllung könnten einige Hohlräume unter den S/D-Kontaktelementen entstehen. Diese Hohlräume könnten zu Problemen bei der Langzeit-Zuverlässigkeit in dem Schaltkreis führen. Das Bauelement 100 gemäß der vorliegenden Erfindung überwindet die vorgenannten Probleme. Die verschiedenen Komponenten des Bauelements 100 werden nachstehend näher beschrieben.
  • Das Substrat 102 ist bei der vorliegenden Ausführungsform ein Siliziumsubstrat. Alternativ kann das Substrat 102 Folgendes aufweisen: einen anderen elementaren Halbleiter, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Bei einer weiteren Alternative ist das Substrat 102 ein Halbleiter auf Isolator (SOI), der zum Beispiel eine vergrabene dielektrische Schicht hat.
  • Die Halbleiterfinnen 104 können ein oder mehrere Halbleitermaterialien aufweisen, wie etwa Silizium, Germanium oder Siliziumgermanium. Bei einer Ausführungsform können die Halbleiterfinnen 104 jeweils mehrere unterschiedliche Halbleiterschichten umfassen, die aufeinander gestapelt sind. Die Halbleiterfinnen 104 können mit geeigneten Verfahren hergestellt werden, wie etwa Doppelstrukturierung oder Mehrfachstrukturierung. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die andernfalls mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Dann wird die Opferschicht entfernt, und die verbliebenen Abstandshalter, oder Dorne, können dann zum Strukturieren der Halbleiterfinnen 104 durch Ätzen von ersten epitaxialen Halbleiterschichten des Substrats 102 verwendet werden. Das Ätzverfahren kann Trockenätzung, Nassätzung, reaktive Ionenätzung (RIE) und/oder andere geeignete Verfahren umfassen. Bei einigen Ausführungsformen haben die Finnen 104 eine Breite W0 in dem Bereich von etwa 9 Nanometer (nm) bis etwa 14 nm.
  • Die Trennstruktur 106 kann Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Fluorsilicatglas (FSG), ein dielektrisches Low-k-Material und/oder ein anderes geeignetes Isoliermaterial aufweisen. Die Trennstruktur 106 kann STI-Strukturelemente (STI: flache Grabenisolation) umfassen. Bei einer Ausführungsform wird die Trennstruktur 106 durch Ätzen von Gräben in dem Substrat 102, z. B. als Teil des Herstellungsprozesses der Finnen 104, hergestellt. Die Gräben können dann mit einem Isoliermaterial gefüllt wird, und daran schließen sich eine chemisch-mechanische Planarisierung (CMP) und/oder ein Rückätzprozess an. Es können auch andere Trennstrukturen verwendet werden, wie etwa Feldoxid, lokale Oxidation von Silizium (LOCOS) und/oder andere geeignete Strukturen. Die Trennstruktur 106 kann eine Mehrfachstruktur sein, die zum Beispiel eine oder mehrere thermische Oxiddeckschichten hat.
  • Die dielektrischen Finnen 108 und der dielektrische Block 108' können ein dielektrisches Material aufweisen, das von dem der Trennstruktur 106 verschieden ist. Zum Beispiel können die dielektrischen Finnen 108 bei einigen Ausführungsformen Siliziumcarbonitrid (SiCN), Siliziumoxidcarbonitrid (SiOCN) oder Siliziumoxidcarbid (SiOC) aufweisen. Alternativ oder zusätzlich können die dielektrischen Finnen 108 ein Metalloxid aufweisen, wie etwa Hafniumoxid (HfO2) oder Zirconiumoxid (ZrO2). Die dielektrischen Finnen 108 und der dielektrische Block 108' können durch chemische Aufdampfung (CVD) oder mit anderen geeigneten Verfahren abgeschieden werden. Bei einigen Ausführungsformen können die dielektrischen Finnen 108 eine Breite W1 (die entlang der y-Richtung gemessen wird) haben, die in dem Bereich von etwa 9 nm bis etwa 14 nm liegt. Die dielektrischen Finnen 108 tragen zur Verbesserung der Dichte-Gleichmäßigkeit der Finnen bei, die die Halbleiterfinnen 104 und die dielektrischen Finnen 108 umfassen. Gelegentlich werden die dielektrischen Finnen 108 auch als Dummy-Finnen bezeichnet.
  • Die Oxidschicht 110 kann Siliziumoxid (SiO2), Siliziumoxidnitrid (SiON), Aluminium-Siliziumoxid (AlSiO) oder ein anderes geeignetes Oxidmaterial aufweisen, und sie kann durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD) oder mit anderen geeigneten Verfahren abgeschieden werden.
  • Das Abstandshalterelement 112 kann eine oder mehrere dielektrische Schichten aus Siliziumnitrid (Si3N4), Siliziumoxid (SiO2), Siliziumcarbid (SiC), Siliziumcarbonitrid (SiCN), Siliziumoxidnitrid (SiON), Siliziumoxidcarbid (SiOC), Siliziumoxidcarbonitrid (SiOCN), einem dielektrischen Low-k-Material, anderen Materialien oder einer Kombination davon umfassen. Das Abstandshalterelement 112 kann mit einem oder mehreren Verfahren hergestellt werden, wie etwa chemische Oxidation, thermische Oxidation, ALD oder CVD, und/oder mit anderen geeigneten Verfahren. Bei einigen Ausführungsformen können die vereinten Schichten aus einer dielektrischen Finne 108 und den Schichten 110 und 112 auf beiden Seiten der dielektrischen Finne 108 eine Breite W2 (die entlang der y-Richtung gemessen wird) haben, die in dem Bereich von etwa 19 nm bis etwa 24 nm liegt. Bei einigen Ausführungsformen beträgt ein Verhältnis W2 / W1 etwa 1,5 bis etwa 2,5.
  • Die epitaxialen S/D-Strukturelemente 114 können epitaxial aufgewachsene Halbleitermaterialien, wie etwa epitaxial aufgewachsenes Silizium für NFETs oder epitaxial aufgewachsenes Siliziumgermanium für PFETs, aufweisen, und sie können außerdem einen oder mehrere p-Dotanden, wie etwa Bor oder Indium, oder einen oder mehrere n-Dotanden, wie etwa Phosphor oder Arsen, aufweisen. Die epitaxialen S/D-Strukturelemente 114 können durch chemische Aufdampfung bei Tiefdruck (LPCVD) mit einem Vorläufer auf Siliziumbasis, einem selektiven epitaxialen Aufwachsprozess (SEG-Prozess), einem zyklischen Abscheidungs- und Ätzprozess (CDE-Prozess) oder mit anderen epitaxialen Aufwachsprozessen hergestellt werden. Bei der vorliegenden Ausführungsform sind die epitaxialen S/D-Strukturelemente 114 in physischem Kontakt mit den Abstandshalterelementen 112, und sie sind in Zwischenräumen zwischen benachbarten Abstandshalterelementen 112 angeordnet und haben dadurch die Form eines im Wesentlichen vertikalen Stabs. Bei einigen Ausführungsformen hat der vertikale Stab eine Breite W3 (die entlang der y-Richtung gemessen wird), die in dem Bereich von etwa 10 nm bis etwa 20 nm liegt. Bei einigen Ausführungsformen beträgt ein Verhältnis W3 / W0 etwa 1,0 bis etwa 1,5. Der obere Teil der S/D-Strukturelemente 114 kann mehrere Abschrägungen haben, da er nicht mehr von den Abstandshalterelementen 112 begrenzt wird. Die meisten S/D-Strukturelemente 114 sind jedoch zwischen die Abstandshalterelemente 112 geschichtet, und der obere Teil mit mehreren Abschrägungen macht hinsichtlich der Höhe nur einen kleinen Teil (kleiner als 50 %) der S/D-Strukturelemente 114 aus. Bei einer Ausführungsform macht der obere Teil mit mehreren Abschrägungen weniger als etwa 25% der Gesamthöhe (entlang der z-Richtung) der S/D-Strukturelemente 114 aus. Bei einer anderen Ausführungsform ist eine Breite des oberen Teils mit mehreren Abschrägungen gleich oder kleiner als W3.
  • Die Kontakt-Ätzstoppschicht (CESL) 115 kann Siliziumnitrid, Siliziumoxidnitrid, Siliziumnitrid mit dem Element Sauerstoff (O) oder Kohlenstoff (C) und/oder andere Materialien aufweisen. In einem Beispiel weist die CESL 115 Siliziumnitrid (Si3N4) auf, das eine Eigenspannung mit einer Größe von 1 GPa oder mehr hat. Die Eigenspannung ist bei p-Kanal-Bauelementen eine Druckspannung und bei n-Kanal-Bauelementen eine Zugspannung. Die CESL 115 kann durch CVD, ALD oder mit anderen geeigneten Verfahren abgeschieden werden.
  • Die ILD-Schicht 116 kann TEOS-Oxid (TEOS: Tetraethylorthosilicat), undotiertes Silicatglas oder dotiertes Siliziumoxid, wie etwa Borphosphorsilicatglas (BPSG), Kieselglas (FSG), Phosphorsilicatglas (PSG) und Borsilicatglas (BSG), und/oder andere geeignete dielektrische Materialien aufweisen. Die ILD-Schicht 116 ist über der CESL 115 angeordnet und kann durch plasmaunterstützte chemische Aufdampfung (PECVD), fließfähige CVD (FCVD) oder mit anderen geeigneten Verfahren abgeschieden werden.
  • Die Gate-Stapel 118 können jeweils eine dielektrische Gate-Schicht, eine Austrittsarbeitsmetallschicht und eine metallische Füllschicht aufweisen. Die dielektrische Gate-Schicht kann ein dielektrisches High-k-Material, wie etwa Hafniumoxid (HfO2), Zirconiumoxid (ZrO2), Lanthanoxid (La2O3), Titanoxid (TiO2), Yttriumoxid (Y2O3), Strontiumtitanat (SrTiO3) oder andere geeignete Metalloxide, oder Kombinationen davon aufweisen. Die dielektrische Gate-Schicht kann durch ALD und/oder mit anderen geeigneten Verfahren hergestellt werden. Die Austrittsarbeitsmetallschicht kann eine p- oder eine n-Austrittsarbeitsschicht sein. Die p-Austrittsarbeitsschicht weist ein Metall mit einer ausreichend großen effektiven Austrittsarbeit auf, das unter anderem aus der Gruppe Titannidrid (TiN), Tantalnitrid (TaN), Ruthenium (Ru), Molybdän (Mo), Wolfram (W) und Platin (Pt) oder Kombinationen davon gewählt ist. Die n-Austrittsarbeitsschicht weist ein Metall mit einer ausreichend kleinen effektiven Austrittsarbeit auf, das unter anderem aus der Gruppe Titan (Ti), Aluminium (Al), Tantalcarbid (TaC), Tantalcarbidnitrid (TaCN) und Tantalsiliziumnitrid (TaSiN) oder Kombinationen davon gewählt ist. Die Austrittsarbeitsmetallschicht kann mehrere Schichten aufweisen und kann durch CVD, physikalische Aufdampfung (PVD) und/oder mit einem anderen geeigneten Verfahren abgeschieden werden. Die metallische Füllschicht kann Aluminium (Al), Wolfram (W), Cobalt (Co), Kupfer (Cu) und/oder andere geeignete Materialien aufweisen. Die metallische Füllschicht kann durch CVD, PVD, Plattierung und/oder mit anderen geeigneten Verfahren hergestellt werden.
  • Die S/D-Kontaktelemente 120 können Wolfram (W), Cobalt (Co), Kupfer (Cu), andere elementare Metalle, Metallnitride, wie etwa Titannidrid (TiN), Titan-Aluminiumnitrid (TiAlN), Wolframnitrid (WN) oder Tantalnitrid (TaN), oder Kombinationen davon aufweisen, und sie können durch CVD, PVD, Plattierung und/oder mit anderen geeigneten Verfahren hergestellt werden. Bei einer Ausführungsform kann das Bauelement 100 außerdem ein Silizid-Strukturelement (nicht dargestellt) zwischen den epitaxialen S/D-Strukturelementen 114 und den S/D-Kontaktelementen 120 aufweisen.
  • In 1B ist eine perspektivische Darstellung eines Teils des Bauelements 100 gemäß einer weiteren Ausführungsform gezeigt. Bei dieser Ausführungsform dehnen sich eine oder mehrere dielektrische Finnen 108 so aus, dass sie in die S/D-Kontaktelemente 120 hineinreichen, wie in dem gestrichelten Kreis von 1B gezeigt ist. Mit anderen Worten, die S/D-Kontaktelemente 120 sind auf einer Oberseite und Seitenwänden des oberen Teils einiger dielektrischer Finnen 108 angeordnet. Das ist auf den relativ hohen Ätzwiderstand der dielektrischen Finnen 108 bei dem Ätzprozess zurückzuführen, der zum Ätzen von Löchern für den S/D-Kontakt 120 verwendet wird. Bei einigen Ausführungsformen hat diese Ausdehnung eine Tiefe D1 (entlang der z-Richtung), die in dem Bereich von etwa 3 nm bis etwa 15 nm liegt. Weitere Aspekte dieser Ausführungsform sind die Gleichen wie bei 1A und werden daher der Einfachheit halber weggelassen.
  • In 1C ist eine perspektivische Darstellung eines Teils des Bauelements 100 gemäß einer noch weiteren Ausführungsform gezeigt. Bei dieser Ausführungsform haben die S/D-Strukturelemente 114 nicht die Form eines im Wesentlichen vertikalen Stabs, wie es in 1A gezeigt ist. Vielmehr haben die S/D-Strukturelemente 114 bei dieser Ausführungsform einen oberen Teil, der breiter als ihr mittlerer und unterer Teil ist. Der obere Teil hat eine Breite W4, die über die Oberseiten der Abstandshalterelemente 112 hinweg gemessen wird, und der mittlere Teil hat eine Breite W5, die auf halber Höhe der S/D-Strukturelemente 114 gemessen wird, wobei W4 größer als W5 ist. Der obere Teil befindet sich über den Oberseiten der Abstandshalterelemente 112 und kann daher mehrere Abschrägungen haben. Die übrigen Teile der S/D-Strukturelemente 114 sind zwischen den Abstandshalterelementen 112 eingezwängt. Bei einigen Ausführungsformen beträgt W4 etwa 14 nm bis etwa 30 nm, und W5 beträgt etwa 10 nm bis etwa 20 nm. Bei einigen Ausführungsformen beträgt ein Verhältnis W4 / W5 etwa 1,2 bis etwa 3,0, während ein Verhältnis W5 / W0 etwa 1,0 bis etwa 1,5 beträgt. Der obere Teil der S/D-Strukturelemente 114 kann bei einer Ausführungsform weniger als 50 %, zum Beispiel weniger als etwa 25 %, der Gesamthöhe (entlang der z-Richtung) der S/D-Strukturelemente 114 ausmachen. Weitere Aspekte dieser Ausführungsform sind die Gleichen wie bei 1A und werden daher der Einfachheit halber weggelassen.
  • In 1D ist eine perspektivische Darstellung eines Teils des Bauelements 100 gemäß einer noch weiteren Ausführungsform gezeigt. Diese Ausführungsform ist der in 1C gezeigten Ausführungsform ähnlich, mit der Ausnahme, dass sich einige dielektrische Finnen 108 in die S/D-Kontaktelemente 120 hinein erstrecken, wie in dem gestrichelten Kreis von 1D gezeigt ist. Mit anderen Worten, die S/D-Kontaktelemente 120 umschließen einen oberen Teil dieser dielektrischen Finnen 108. Bei einigen Ausführungsformen hat diese Ausdehnung eine Tiefe D1 (entlang der z-Richtung), die etwa 3 nm bis etwa 15 nm beträgt. Das ist auf den relativ hohen Ätzwiderstand der dielektrischen Finnen 108 bei dem Ätzprozess zurückzuführen, der zum Ätzen von Löchern für den S/D-Kontakt 120 verwendet wird. Weitere Aspekte dieser Ausführungsform werden der Einfachheit halber weggelassen.
  • In 1E ist eine perspektivische Darstellung eines Teils des Bauelements 100 gemäß einer weiteren Ausführungsform gezeigt. Bei dieser Ausführungsform werden die dielektrischen Finnen 108 sowie die Oxidschicht 110 und die Abstandshalterelemente 112 auf den Seitenwänden der dielektrischen Finnen 108 vor dem Herstellen der epitaxialen S/D-Strukturelemente 114 ausgespart. Bei einigen Ausführungsformen werden die dielektrischen Finnen 108 und Teile des dielektrischen Blocks 108' mit einer Tiefe D2 (entlang der z-Richtung) ausgespart, die etwa 15 nm bis etwa 40 nm beträgt. Auf Grund dieser Aussparung werden die epitaxialen S/D-Strukturelemente 114 seitlich über den dielektrischen Schichten 108, 110 und 112 aufgewachsen. Bei einigen Ausführungsformen erfolgt dieses seitliche Aufwachsen (entlang der z-Richtung) mit einer Breite W6, die von der Mitte des epitaxialen S/D-Strukturelements 114 zu dessen Rand gemessen wird und etwa 8 nm bis etwa 15 nm betragen kann. Bei einigen Ausführungsformen beträgt ein Verhältnis W6 / W0 etwa 0,9 bis etwa 1,1. Bei einigen Ausführungsformen haben die Abstandshalterelemente 112 auf den Seitenwänden der epitaxialen S/D-Strukturelemente 114 eine Höhe H1 (entlang der z-Richtung), die etwa 5 nm bis etwa 20 nm beträgt, und die dielektrischen Finnen 108 haben eine Höhe H2 (entlang der z-Richtung), die um etwa 5 nm bis etwa 15 nm größer als H1 ist. Bei einigen Ausführungsformen beträgt ein Verhältnis H2 / H1 etwa 1,5 bis etwa 4,0.
  • Die 2A und 2B zeigen ein Ablaufdiagramm eines Verfahrens 200 zur Herstellung des Halbleiter-Bauelements 100 in einer oder mehreren Ausführungsformen, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Das Verfahren 200 ist lediglich ein Beispiel und soll die vorliegende Erfindung nicht über das hinaus beschränken, was ausdrücklich in den Ansprüchen dargelegt ist. Weitere Schritte können vor, während und nach dem Verfahren 200 vorgesehen werden, und einige der beschriebenen Schritte können bei weiteren Ausführungsformen des Verfahrens ersetzt, weggelassen oder verschoben werden. Das Verfahren 200 wird nachstehend in Verbindung mit den 3A bis 16 beschrieben. Die 3A, 4A, 5A, 6A, 7, 8, 9A, 10A, 11, 12A, 13A, 14A, 15A und 16 sind perspektivische Darstellungen, die 3B, 4B, 5B, 6B, 9B, 10B, 12B, 13B, 14B und 15B sind Draufsichten, und die 9C, 10C, 14C und 15C sind Seitenansichten (entlang der x-Richtung in das Papier hinein) des Halbleiter-Bauelements 100 auf Zwischenstufen der Herstellung.
  • In 2A wird bei dem Verfahren 200 im Schritt 202 eine Struktur (oder ein Bauelement) 100 bereitgestellt, das in den 3A und 3B gezeigt ist. Die Struktur 100 umfasst das Substrat 102 und die Halbleiterfinnen 104, die von dem Substrat 102 abgehen. Die Halbleiterfinnen 104 sind längs entlang der x-Richtung angeordnet und können entlang der Finnen-Breitenrichtung (y-Richtung) gleichmäßig oder ungleichmäßig beabstandet sein. Die 3A und 3B zeigen außerdem eine Hartmaske 103, die zum Strukturieren der Halbleiterfinnen 104 verwendet wird. Bei einer Ausführungsform können in dem Schritt 202 Halbleitermaterialien epitaxial über der gesamten Oberfläche des Substrats 102 aufgewachsen werden, und dann können die Halbleitermaterialien unter Verwendung der Hartmaske 103 als eine Ätzmaske geätzt werden, um die Halbleiterfinnen 104 herzustellen. Die Materialien für das Substrat 102 und die Halbleiterfinnen 104 sind vorstehend unter Bezugnahme auf 1A offenbart worden. Die Hartmaske 103 kann ein geeignetes dielektrisches Material, wie etwa Siliziumnitrid, aufweisen. Die Hartmaske 103 kann mit geeigneten Verfahren hergestellt werden, wie etwa Doppelstrukturierung, Mehrfachstrukturierung, Fotolithografie, selbstjustierten Prozessen und Dorn-Abstandshalter-Prozessen. Die Halbleitermaterialien können durch Trockenätzung, Nassätzung, reaktive Ionenätzung (RIE) und/oder mit anderen geeigneten Verfahren geätzt werden. Zum Beispiel können für eine Trockenätzung sauerstoffhaltige Gase, fluorhaltige Gase (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), chlorhaltige Gase (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), bromhaltige Gase (z. B. HBr und/oder CHBr3), iodhaltige Gase, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon verwendet werden. Die Nassätzung kann zum Beispiel eine Ätzung in verdünnter Fluorwasserstoffsäure (DHF); Kaliumhydroxid(KOH)-Lösung; Ammoniak; einer Lösung, die Fluorwasserstoffsäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält; oder in einem anderen geeigneten Nassätzmittel umfassen.
  • Im Schritt 204 wird bei dem Verfahren 200 (2A) eine Trennstruktur 106 auf Oberflächen der Struktur 100 hergestellt. In den 4A und 4B wird die Trennstruktur 106 über der Oberseite des Substrats 102 und über den Oberseiten und den Seitenwandflächen der Halbleiterfinnen 104 abgeschieden. Bei der vorliegenden Ausführungsform wird die Trennstruktur 106 durch ALD abgeschieden, und ihre Dicke (entlang der y-Richtung) wird so gesteuert, dass dielektrische Gräben 105 zwischen einigen benachbarten Halbleiterfinnen 104 entstehen. Die dielektrischen Gräben 105 haben eine Breite W1, die bei einigen Ausführungsformen in dem Bereich von etwa 9 nm bis etwa 14 nm liegt. Die verschiedenen dielektrischen Gräben 105 können die gleichen oder unterschiedliche Breiten in ein und demselben Bauelement 100 haben. Außerdem kann bei verschiedenen Ausführungsformen die Breite W1 kleiner als die, gleich der oder größer als die Breite der Halbleiterfinnen 104 sein. Die dielektrischen Gräben 105 werden in einem späteren Herstellungsschritt mit den dielektrischen Finnen 108 (z. B. 1A) gefüllt. Ein Entwurfsaspekt ist, dass die dielektrischen Finnen 108 nach dem Einfüllen die Einheitlichkeit der Finnen verbessern, die die Halbleiterfinnen 104 und die dielektrischen Finnen 108 umfassen. Dieser Entwurfsaspekt kann in Verbindung mit der Breite und dem Rasterabstand der Halbleiterfinnen 104 zum Steuern der Dicke der Trennstruktur 106 während des Abscheidungsprozesses verwendet werden.
  • Im Schritt 206 wird bei dem Verfahren 200 (2A) ein Schneideprozess zum Zertrennen der Halbleiterfinnen 104 in mehrere Teile durchgeführt, wobei jeder Teil zum Herstellen eines einzelnen Transistors dient. In den 5A und 5B wird in dem Schritt 206 eine strukturierte Maske 107 hergestellt, und die Trennstruktur 106 und die Halbleiterfinnen 104 werden unter Verwendung der strukturierten Maske 107 als eine Ätzmaske geätzt. Bei einer Ausführungsform ist die strukturierte Maske 107 ein strukturiertes Fotoresist (oder Resist), das durch Fotoresistbeschichtung, Belichtung, Härtung nach der Belichtung und Entwicklung hergestellt wird. Bei der vorliegenden Ausführungsform werden die Trennstruktur 106 und die Halbleiterfinnen 104 so lange geätzt, bis das Substrat 102 freigelegt ist, sodass ein Graben 109 über dem Substrat 102 entsteht. Bei einer anderen Ausführungsform kann ein unterer Teil der Halbleiterfinnen 104 (der auch als Finnenstumpf bezeichnet wird) in dem Graben 109 bestehen bleiben. Anschließend wird die strukturierte Maske 107, zum Beispiel mit einem Resistablösungsprozess, von der Struktur 100 entfernt.
  • Im Schritt 208 werden bei dem Verfahren 200 (2A) eine oder mehrere dielektrische Materialien über dem Substrat 102 und der Trennstruktur 106 abgeschieden, und die Gräben 105 (4A) und 109 (5A) werden gefüllt. Anschließend wird in dem Schritt 208 eine chemisch-mechanische Planarisierung (CMP) durchgeführt, um die Oberseite der Struktur 100 zu planarisieren und die Hartmaske 103 freizulegen. Die resultierende Struktur ist in den 6A und 6B gezeigt. Das eine oder die mehreren Materialien können Siliziumcarbonitrid (SiCN), Siliziumoxidcarbonitrid (SiOCN), Siliziumoxidcarbid (SiOC), Metalloxide, wie etwa Hafniumoxid (HfO2) oder Zirconiumoxid (ZrO2), oder Kombinationen davon umfassen, und sie können durch CVD, PVD oder mit anderen geeigneten Verfahren abgeschieden werden. Das eine oder die mehreren dielektrischen Materialien in den Gräben 105 (4A) werden zu den dielektrischen Finnen 108. Das eine oder die mehreren dielektrischen Materialien in dem Graben 109 (5A) werden zu dem dielektrischen Block 108'. Wie in den 6A und 6B gezeigt ist, sind die Finnen 104 und 108 gleichmäßiger entlang der y-Richtung verteilt als die Finnen 104 allein.
  • Im Schritt 210 wird bei dem Verfahren 200 (2A) die Hartmaske 103 (z. B. Siliziumnitrid) zum Beispiel mit einem Nassätzprozess unter Verwendung von H3PO4 oder anderen geeigneten Ätzmitteln entfernt. Anschließend wird bei dem Verfahren 200 die Trennstruktur 106 zum Beispiel mit einem Trockenätzprozess oder einem Nassätzprozess ausgespart, der für das Material der Trennstruktur 106 selektiv ist und die Halbleiterfinnen 104 nicht ätzt. Bei einer Ausführungsform wird bei dem Schritt 210 ein trockenchemischer Certas-Ätzprozess bei 105 °C verwendet, um die Trennstruktur 106 auszusparen. Die dielektrischen Finnen 108 werden während des Schritts 210 teilweise aufgezehrt. Bei einer speziellen Ausführungsform werden die dielektrischen Finnen 108 gekürzt, sodass sie etwa die gleiche Höhe wie die Halbleiterfinnen 104 haben. Der Schritt 210 führt dazu, dass die Halbleiterfinnen 104, die dielektrischen Finnen 108 und der dielektrische Block 108' über die Oberseite der Trennstruktur 106 überstehen.
  • Anschließend wird im Schritt 212 bei dem Verfahren 200 (2A) eine Oxidschicht 110, zum Beispiel mit einem ALD-Verfahren, über den verschiedenen Oberflächen der Trennstruktur 106, der Halbleiterfinnen 104, der dielektrischen Finnen 108 und des dielektrischen Blocks 108' abgeschieden. Die Struktur 100, die nach den Schritten 210 und 212 entstanden ist, ist in 7 gezeigt. Die Oxidschicht 110 kann Siliziumoxid (SiO2), Siliziumoxidnitrid (SiON), Aluminium-Siliziumoxid (AlSiO) oder ein anderes geeignetes Oxidmaterial aufweisen und kann durch Atomlagenabscheidung (ALD) oder mit anderen geeigneten Verfahren abgeschieden werden. Bei einer anderen Ausführungsform wird die Oxidschicht 110 nur auf den Oberflächen der Halbleiterfinnen 104 und nicht auf den Oberflächen der Schichten 106 und 108, zum Beispiel durch chemische Oxidation, abgeschieden.
  • Im Schritt 214 werden bei dem Verfahren 200 (2A) temporäre Gate-Strukturen 128 über der Trennstruktur 106, über dem dielektrischen Block 108' und in die Halbleiterfinnen 104 und die dielektrischen Finnen 108 hinein über deren Oberseiten und Seitenwandflächen hergestellt. In 8 weisen die temporären Gate-Strukturen 128 bei der vorliegenden Ausführungsform eine Gate-Elektrodenschicht 130 und zwei Hartmaskenschichten 132 und 134 auf. Die temporären Gate-Strukturen 128 werden in späteren Herstellungsschritten durch die Gate-Stapel 118 (z. B. 1A) ersetzt. Daher können sie auch als Dummy-Gates 128 bezeichnet werden. Die Gate-Elektrode 130 kann polykristallines Silizium (Polysilizium) aufweisen und kann mit geeigneten Abscheidungsverfahren, wie etwa LPCVD und PECVD, hergestellt werden. Die Hartmaskenschichten 132 und 134 können jeweils eine oder mehrere Schichten aus einem dielektrischen Material, wie etwa Siliziumoxid und/oder Siliziumnitrid, umfassen und können durch CVD oder mit anderen geeigneten Verfahren hergestellt werden. Die verschiedenen Schichten 130, 132 und 134 können mit fotolithografischen und Ätzprozessen strukturiert werden.
  • Im Schritt 216 wird bei dem Verfahren 200 (2A) ein Abstandshalterelement 112 über der Struktur 100, auf Oberseiten und Seitenwänden der temporären Gate-Strukturen 128, abgeschieden, und Zwischenräume zwischen benachbarten Halbleiterfinnen 104 und dielektrischen Finnen 108 werden gefüllt. In dem Schritt 216 kann anschließend ein anisotroper Ätzprozess durchgeführt werden, um die Teile des Abstandshalterelements 112 direkt über den Halbleiterfinnen 104 und den dielektrischen Finnen 108 zu entfernen. Dadurch werden die Oberseiten der Halbleiterfinnen 104, der dielektrischen Finnen 108 und des dielektrischen Blocks 108' freigelegt. Der Teil des Abstandshalterelements 112 direkt über den Dummy-Gates 128 kann mit diesem anisotropen Ätzprozess vollständig entfernt werden oder auch nicht. Anschließend werden im Schritt 218 bei dem Verfahren 200 (2B) die Halbleiterfinnen 104 auf ein Niveau der Oberseite der Trennstruktur 106 oder darunter ausgespart. Die Struktur 100, die nach den Schritten 216 und 218 entstanden ist, ist in den 9A, 9B und 9C gezeigt.
  • Das Abstandshalterelement 112 kann eine oder mehrere dielektrische Schichten aus Siliziumnitrid (Si3N4), Siliziumoxid (SiO2), Siliziumcarbid (SiC), Siliziumcarbonitrid (SiCN), Siliziumoxidnitrid (SiON), Siliziumoxidcarbid (SiOC), Siliziumoxidcarbonitrid (SiOCN), einem dielektrischen Low-k-Material, anderen Materialien oder einer Kombination davon umfassen. Das Abstandshalterelement 112 kann mit einem oder mehreren Verfahren abgeschieden werden, wie etwa ALD oder CVD, und/oder mit anderen geeigneten Verfahren. Da die Zwischenräume zwischen benachbarten Dummy-Gates 128 (entlang der x-Richtung) relativ groß sind, füllt das Abstandshalterelement 112 diese Zwischenräume nicht vollständig. Hingegen sind die Zwischenräume zwischen benachbarten Finnen 104 und 108 relativ klein, und sie werden vollständig von dem Abstandshalterelement 112 ausgefüllt.
  • Bei einer Ausführungsform kann der Ätzprozess in dem Schritt 218 so angepasst werden, dass er die Halbleiterfinnen 104 selektiv ätzt und die dielektrischen Finnen 108 und das Abstandshalterelement 112 nicht ätzt, sodass Gräben 111 entstehen, die im Wesentlichen vertikale Seitenwände haben, wie es in 9A gezeigt ist. Dies führt zur Entstehung von epitaxialen S/D-Strukturelementen 114 (z. B. 1A, 1B und 10) mit einer im Wesentlichen vertikalen Stabform. Bei der vorliegenden Ausführungsform wird auch die Oxidschicht 110 auf den Seitenwänden der Halbleiterfinnen 104 mit diesem Ätzprozess entfernt. Daher haben die Gräben 111 das Abstandshalterelement 112 als ihre Seitenwände.
  • Bei einer anderen Ausführungsform kann das Abstandshalterelement 112 mit dem Ätzprozess in dem Schritt 218 auch seitlich geätzt werden, sodass bei den Gräben 111 die obere Öffnung breiter als ihre jeweilige untere Öffnung ist (in 9A nicht dargestellt, aber siehe die 1C und 1D). Zum Beispiel können die Gräben 111 bei einigen Ausführungsformen eine obere Öffnung von etwa 14 nm bis etwa 30 nm und eine untere Öffnung von etwa 10 nm bis etwa 20 nm haben. Bei einigen Ausführungsformen beträgt ein Verhältnis der oberen Öffnung jedes Grabens 111 zu der unteren Öffnung des jeweiligen Grabens 111 etwa 1,2 bis etwa 3,0. Dies führt zur Entstehung von epitaxialen S/D-Strukturelementen 114 (z. B. 1C und 1D), deren obere Teile breiter als deren jeweilige untere Teile sind.
  • Bei einer noch weiteren Ausführungsform können mit dem Ätzprozess in dem Schritt 218 auch die dielektrischen Finnen 108 und das Abstandshalterelement 112 ausgespart werden, wie es zum Beispiel in 14A gezeigt ist. Wie in 14A gezeigt ist, werden bei dieser Ausführungsform auch Teile des dielektrischen Blocks 108' in dem Schritt 218 ausgespart. Die Teile der dielektrischen Finnen 108 und des dielektrischen Blocks 108' unter den Dummy-Gates 128 werden in dem Schritt 218 nicht ausgespart, und sie haben eine Höhe H3. Andere Teile der dielektrischen Finnen 108 und des dielektrischen Blocks 108' werden in dem Schritt 218 nicht ausgespart, und sie haben eine Resthöhe H2. Bei einigen Ausführungsformen ist die Höhe H3 um etwa 15 nm bis 40 nm größer als die Höhe H2, was den Höhenverlust der dielektrischen Finnen 108 während des Schritts 218 darstellt. Bei einigen Ausführungsformen beträgt ein Verhältnis H2 / H3 etwa 0,3 bis etwa 0,7. Weiterhin wird auch das Abstandshalterelement 112 so ausgespart, dass es eine Resthöhe H1 hat, die etwa 5 nm bis etwa 20 nm beträgt. Bei einigen Ausführungsformen ist die Höhe H2 um etwa 5 nm bis etwa 15 nm größer als die Höhe H1. Diese Ausführungsform führt zum seitlichen Aufwachsen der epitaxialen S/D-Strukturelemente 114 (z. B. 1E und 15A), und die Höhen H1 und H2 können zum Steuern der Höhen-, Breiten- und seitlichen Ausdehnung der epitaxialen S/D-Strukturelemente 114 angepasst werden.
  • Im Schritt 220 werden bei dem Verfahren 200 (2B) ein oder mehrere Halbleitermaterialien 114 über den ausgesparten Halbleiterfinnen 104 epitaxial aufgewachsen. Das eine oder die mehreren Halbleitermaterialien 114 werden auch als epitaxiale S/D-Strukturelemente 114 bezeichnet. In Abhängigkeit von dem Ätzverfahren in dem Schritt 218 können die epitaxialen S/D-Strukturelemente 114 unterschiedliche Profile haben, wie etwa die, die in den 10A und 15A gezeigt sind. In den 10A, 10B und 10C haben bei dieser Ausführungsform die epitaxialen S/D-Strukturelemente 114 die Form von im Wesentlichen vertikalen Stäben, und ihr Wachstum wird im Wesentlichen von den dielektrischen Finnen 108 und dem Abstandshalterelement 112 begrenzt. Diese epitaxialen S/D-Strukturelemente 114 haben eine relativ geringe Größe und ermöglichen eine verringerte parasitäre Kapazität. In den 15A, 15B und 15C haben bei dieser Ausführungsform die epitaxialen S/D-Strukturelemente 114 einen im Wesentlichen vertikalen unteren Teil zwischen den Abstandshalterelementen 112 und einen aufgeweiteten oberen Teil über den dielektrischen Finnen 108 und dem Abstandshalterelement 112. Die Höhen der dielektrischen Finnen 108 und des Abstandshalterelements 112 können zum Anpassen der seitlichen Ausdehnung der epitaxialen S/D-Strukturelemente 114 zum Beispiel in Abhängigkeit davon verwendet werden, ob benachbarte S/D-Strukturelemente verschmolzen werden sollen oder nicht. In dem Schritt 220 können die Strukturelemente 114 mit einem LPCVD-Prozess, einem selektiven epitaxialen Aufwachsprozess (SEG-Prozess), einem zyklischen Abscheidungs- und Ätzprozess (CDE-Prozess) oder mit anderen epitaxialen Aufwachsprozessen hergestellt werden, und die Strukturelemente 114 können mit einem oder mehreren p-Dotanden (z. B. Bor oder Indium) für PFETs oder mit einem oder mehreren n-Dotanden (z. B. Phosphor oder Arsen) für NFETs in situ oder ex situ dotiert werden.
  • Im Schritt 222 werden bei dem Verfahren 200 (2B) eine Kontakt-Ätzstoppschicht (CESL) 115 über der Struktur 100 und eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 116 über der CESL 115 abgeschieden. Die 11 und 16 zeigen zwei alternative Ausführungsformen der Struktur 100, die sich an die in den 10A bzw. 15A gezeigten Ausführungsformen anschließen. In den 11 und 16 kann die CESL 115 Siliziumnitrid, Siliziumoxidnitrid, Siliziumnitrid mit dem Element Sauerstoff (O) oder Kohlenstoff (C) und/oder andere Materialien aufweisen, und sie kann durch CVD, ALD oder mit anderen geeigneten Verfahren abgeschieden werden. Die ILD-Schicht 116 kann TEOS-Oxid (TEOS: Tetraethylorthosilicat), undotiertes Silicatglas oder dotiertes Siliziumoxid, wie etwa Borphosphorsilicatglas (BPSG), Kieselglas (FSG), Phosphorsilicatglas (PSG) und Borsilicatglas (BSG), und/oder andere geeignete dielektrische Materialien aufweisen. Die ILD-Schicht 116 kann durch PECVD, FCVD oder mit anderen geeigneten Verfahren abgeschieden werden. Nachdem die ILD-Schicht 116 abgeschieden worden ist, können in dem Schritt 222 ein oder mehrere CMP-Prozesse durchgeführt werden, um die Oberseite der Struktur 100 zu planarisieren und die Dummy-Gates 128 (in den 11 und 16 nicht dargestellt) freizulegen.
  • Im Schritt 224 werden bei dem Verfahren 200 (2B) die Dummy-Gates 128 (z. B. 10A und 15A) durch endgültige Gate-Stapel 118 (11 und 16) ersetzt. Bei einer Ausführungsform werden in dem Schritt 224 ein oder mehrere Ätzprozesse verwendet, um die Dummy-Gates 128 zu entfernen. Die Ätzprozesse können Trockenätzung, Nassätzung, reaktive Ionenätzung oder andere geeignete Verfahren umfassen. Durch die Ätzprozesse entstehen zwischen benachbarten Abstandshalterelementen 112 Gräben, die die Halbleiterfinnen 104, die dielektrischen Finnen 108 und den dielektrischen Block 108' freilegen. Anschließend werden in dem Schritt 224 die endgültigen Gate-Stapel 118 in die Gräben abgeschieden. Die Gate-Stapel 118 können jeweils eine dielektrische Gate-Schicht, eine Austrittsarbeitsmetallschicht und eine metallische Füllschicht aufweisen. Die Materialien für die verschiedenen Schichten sind vorstehend unter Bezugnahme auf 1A erörtert worden. In dem Schritt 224 können zum Abscheiden der Gate-Stapel 118 CVD, ALD, PVD, Plattierung und/oder andere geeignete Verfahren verwendet werden.
  • Im Schritt 226 werden bei dem Verfahren 200 (2B) optional einige Gate-Stapel 118 zertrennt, um einzelne Gate-Anschlüsse herzustellen. Ein Beispiel ist in den 12A und 12B gezeigt. In den 12A und 12B wird ein Gate-Stapel 118 durch Ätzen in drei Teile zertrennt, und ein dielektrisches Material 119 wird zwischen den drei Teilen abgeschieden, um dadurch drei Gate-Anschlüsse herzustellen, die längs entlang der y-Richtung ausgerichtet sind. Bei der vorliegenden Ausführungsform sind die Schneidepositionen in der Regel zu den dielektrischen Finnen 108 ausgerichtet. Daher isolieren das dielektrische Material 119 und die dielektrischen Finnen 108 gemeinsam die drei Teile des Gate-Stapels 118. In dem Schritt 226 können ein oder mehrere Ätzprozesse, wie etwa Nassätzung, Trockenätzung und/oder reaktive Ionenätzung, zum Ätzen des Gate-Stapels 118 verwendet werden. Das dielektrische Material 119 kann Siliziumnitrid oder ein anderes geeignetes dielektrisches Material umfassen und kann durch ALD, CVD oder mit anderen geeigneten Verfahren abgeschieden werden.
  • Im Schritt 228 werden bei dem Verfahren 200 (2B) S/D-Kontaktelemente 120 hergestellt, die einige der epitaxialen S/D-Strukturelemente 114 leitfähig verbinden. Ein Beispiel ist in den 13A und 13B gezeigt, die der Ausführungsform des Bauelements 100 entsprechen, die in 1B gezeigt ist. Das Bauelement 100 in den anderen Ausführungsformen, die in den 1A, 1C, 1D und 1E gezeigt sind, kann durch Ausführen der Schritte 202 bis 228 in ähnlicher Weise hergestellt werden. Der Schritt 228 kann verschiedene Prozesse umfassen, wie etwa Fotolithografie, Ätzung und Abscheidung. Zum Beispiel kann in dem Schritt 228 eine Ätzmaske über der Struktur 100 durch Fotolithografie hergestellt werden, die ILD-Schicht 116 und die CESL 115 können mit einem oder mehreren Ätzprozessen geätzt werden, um S/D-Kontaktlöcher herzustellen, die die S/D-Strukturelemente 114 freilegen, und der S/D-Kontakt 120 kann in die S/D-Kontaktlöcher abgeschieden werden. Bei einer Ausführungsform kann in dem Schritt 228 ein Silizid-Element (nicht dargestellt) zwischen den S/D-Strukturelementen 114 und dem S/D-Kontakt 120 hergestellt werden. Bei einigen Ausführungsformen wird beim Ätzen der ILD-Schicht 116 und der CESL 115 zum Herstellen der Kontaktlöcher das Ätzmittel so angepasst, dass es die dielektrischen Finnen 108 nicht ätzt, was das führt, dass die dielektrischen Finnen 108 in den S/D-Kontakt 120 hineinreichen, wie es zum Beispiel in den 1B, 1D und 13A gezeigt ist. Bei einigen anderen Ausführungsformen wird das Ätzmittel so angepasst, dass es auch die dielektrischen Finnen 108 und das Abstandshalterelement 112 geringfügig ätzt, sodass eine im Wesentlichen ebene Unterseite der S/D-Kontakte 120 entsteht, wie in den 1A, 1C und 1E gezeigt ist. Bei verschiedenen Ausführungsformen wird der Ätzprozess so angepasst, dass er für die ILD-Schicht 116 selektiv ist und die dielektrischen Finnen 108 und das Abstandshalterelement 112 nicht (oder nur unerheblich) ätzt. Dadurch verlaufen die S/D-Kontaktlöcher nicht tief zwischen den epitaxialen S/D-Strukturelemente, im Gegensatz zu den Kontaktlöchern bei einigen herkömmlichen Bauelementen. Diese S/D-Kontaktlöcher können problemlos mit metallischen Strukturelementen gefüllt werden, um die S/D-Kontakte 120 herzustellen, wobei keine Hohlräume unter den S/D-Kontakten 120 zurückbleiben. Die S/D-Kontakte 120 können eine Sperrschicht und eine metallische Füllschicht über der Sperrschicht aufweisen. Die Sperrschicht kann ein leitfähiges Nitrid, wie etwa TaN oder TiN, aufweisen, und die metallische Füllschicht kann Aluminium (Al), Wolfram (W), Kupfer (Cu), Cobalt (Co), Kombinationen davon oder ein anderes geeignetes Material aufweisen. Die Sperrschicht und die metallische Füllschicht können jeweils durch PVD, CVD, Plattierung oder mit anderen geeigneten Verfahren hergestellt werden.
  • Im Schritt 230 werden bei dem Verfahren 200 (2B) weitere Prozesse durchgeführt, um ein endgültiges Bauelement herzustellen. Zum Beispiel können bei dem Verfahren 200 ein oder mehrere dielektrische Schichten auf der Struktur hergestellt werden, die in den 1A bis 1E oder 13A gezeigt ist, über den S/D-Kontakten 120 und den Gate-Stapeln 118 können S/D-Kontaktstifte bzw. Gate-Kontaktstifte hergestellt werden, und es können metallische Verbindungen zum Verbinden von Anschlüssen verschiedener Transistoren zu einem IC hergestellt werden.
  • Eine oder mehrere Ausführungsformen der vorliegenden Erfindung, die jedoch nicht beschränkend sein sollen, bieten viele Vorzüge für ein Halbleiter-Bauelement und dessen Herstellungsverfahren. Zum Beispiel stellen Ausführungsformen der vorliegenden Erfindung Verfahren zum Herstellen von dielektrischen Finnen zwischen Halbleiterfinnen bereit, sodass alle Finnen gleichmäßiger verteilt werden. Bei den Verfahren werden außerdem Abstandshalterelemente zwischen benachbarten Finnen hergestellt, und die dielektrischen Finnen und die Abstandshalterelemente werden zum Begrenzen des epitaxialen Aufwachsens von S/D-Strukturelementen verwendet. Die Verfahren können zum Anpassen der Größe der epitaxialen S/D-Strukturelemente verwendet werden, um zum Beispiel ihre parasitäre Kapazität zu verringern. Die Verfahren können außerdem zum Vermeiden von Hohlräumen unter S/D-Kontakten verwendet werden. Bauelemente, die gemäß der vorliegenden Erfindung hergestellt werden, haben die Vorteile, dass ihre parasitäre Kapazität verringert ist und sie frei von Hohlräumen unter den S/D-Kontakten sind.
  • Bei einem beispielhaften Aspekt ist die vorliegende Erfindung auf eine Halbleiterstruktur gerichtet. Die Halbleiterstruktur weist Folgendes auf: ein Substrat; eine erste Halbleiterfinne, die von dem Substrat nach oben erstreckt; eine Trennstruktur über dem Substrat und auf Seitenwänden der ersten Halbleiterfinne; ein erstes epitaxiales Strukturelement über der ersten Halbleiterfinne; eine dielektrische Finne, die teilweise in der Trennstruktur eingebettet ist und über die Trennstruktur nach oben vorsteht; und ein erstes und ein zweites Abstandshalterelement über der Trennstruktur. Das erste Abstandshalterelement ist seitlich zwischen dem ersten epitaxialen Strukturelement und der dielektrischen Finne angeordnet, und das erste epitaxiale Strukturelement ist seitlich zwischen dem ersten und dem zweiten Abstandshalterelement angeordnet.
  • Bei einer Ausführungsform der Halbleiterstruktur ist das erste epitaxiale Strukturelement in direktem Kontakt mit dem ersten und dem zweiten Abstandshalterelement. Bei einer weiteren Ausführungsform weist die Halbleiterstruktur eine Oxidschicht zwischen dem ersten Abstandshalterelement und der dielektrischen Finne auf.
  • Bei einer weiteren Ausführungsform weist die Halbleiterstruktur außerdem eine zweite Halbleiterfinne auf, die von dem Substrat nach oben erstreckt und durch die Trennstruktur verläuft, wobei die dielektrische Finne seitlich zwischen der ersten und der zweiten Halbleiterfinne angeordnet ist. Bei einer Ausführungsform weist die Halbleiterstruktur weiterhin ein zweites epitaxiales Strukturelement über der zweiten Halbleiterfinne und ein drittes und ein viertes Abstandshalterelement über der Trennstruktur auf, wobei das dritte Abstandshalterelement seitlich zwischen dem zweiten epitaxialen Strukturelement und der dielektrischen Finne angeordnet ist und das zweite epitaxiale Strukturelement seitlich zwischen dem dritten und dem vierten Abstandshalterelement angeordnet ist.
  • Bei einer weiteren Ausführungsform weist die Halbleiterstruktur außerdem ein leitfähiges Strukturelement über und in direktem Kontakt mit dem ersten epitaxialen Strukturelement auf, wobei das leitfähige Strukturelement auch über einer Oberseite und Seitenwandflächen der dielektrischen Finne angeordnet ist.
  • Bei einer Ausführungsform der Halbleiterstruktur ist eine erste Breite des ersten epitaxialen Strukturelements, die über Oberseiten des ersten und des zweiten Abstandshalterelements hinweg gemessen wird, größer als eine zweite Breite des ersten epitaxialen Strukturelements, die auf halber Höhe des ersten epitaxialen Strukturelements gemessen wird.
  • Bei einer anderen Ausführungsform weist die Halbleiterstruktur weiterhin einen Gate-Stapel auf, der über der ersten Halbleiterfinne und der dielektrischen Finne angeordnet ist und in diese hineinreicht, wobei eine erste Höhe der dielektrischen Finne direkt unter dem Gate-Stapel größer als eine zweite Höhe der dielektrischen Finne ist, die zu dem Gate-Stapel benachbart ist, aber sich nicht direkt unter dem Gate-Stapel befindet.
  • Bei einer Ausführungsform der Halbleiterstruktur weist die dielektrische Finne eine der Verbindungen Siliziumcarbonitrid, Siliziumoxidcarbid und Siliziumoxidcarbonitrid auf, und das erste und das zweite Abstandshalterelement weisen jeweils ebenfalls eine der Verbindungen Siliziumcarbonitrid, Siliziumoxidcarbid und Siliziumoxidcarbonitrid auf. Bei einer anderen Ausführungsform weist die dielektrische Finne ein Metalloxid auf.
  • Bei einem weiteren beispielhaften Aspekt ist die vorliegende Erfindung auf eine Halbleiterstruktur gerichtet. Die Halbleiterstruktur weist Folgendes auf: ein Substrat; eine erste und eine zweite Halbleiterfinne, die von dem Substrat nach oben abgehen; eine Trennstruktur über dem Substrat und auf Seitenwänden der ersten und der zweiten Halbleiterfinne; ein erstes und ein zweites epitaxiales Strukturelement über der ersten bzw. der zweiten Halbleiterfinne; und eine dielektrische Finne, die teilweise in der Trennstruktur eingebettet ist und über die Trennstruktur nach oben vorsteht. Die dielektrische Finne ist zwischen der ersten und der zweiten Halbleiterfinne angeordnet. Die dielektrische Finne und die erste und die zweite Halbleiterfinne sind längs entlang der gleichen Richtung in der Draufsicht angeordnet. Die Halbleiterstruktur weist weiterhin ein erstes und ein zweites Abstandshalterelement über der Trennstruktur auf. Das erste Abstandshalterelement ist seitlich zwischen dem ersten epitaxialen Strukturelement und der dielektrischen Finne angeordnet, und das zweite Abstandshalterelement ist seitlich zwischen der dielektrischen Finne und dem zweiten epitaxialen Strukturelement angeordnet.
  • Bei einer Ausführungsform der Halbleiterstruktur weist die dielektrische Finne eine der Verbindungen Siliziumcarbonitrid, Siliziumoxidcarbid, Siliziumoxidcarbonitrid, Hafniumoxid und Zirconiumoxid auf, und das erste und das zweite Abstandshalterelement weisen jeweils eine der Verbindungen Siliziumcarbonitrid, Siliziumoxidcarbid und Siliziumoxidcarbonitrid auf.
  • Bei einer Ausführungsform weist die Halbleiterstruktur weiterhin ein leitfähiges Strukturelement über und in direktem Kontakt mit der dielektrischen Finne, dem ersten und dem zweiten Abstandshalterelement und dem ersten und dem zweiten epitaxialen Strukturelement auf, wobei das leitfähige Strukturelement einen oberen Teil der dielektrischen Finne umschließt.
  • Bei einer anderen Ausführungsform weist die Halbleiterstruktur weiterhin ein drittes und ein viertes Abstandshalterelement über der Trennstruktur auf, wobei das erste epitaxiale Strukturelement in direktem Kontakt mit dem ersten und dem dritten Abstandshalterelement auf beiden Seiten des ersten epitaxialen Strukturelements ist und das zweite epitaxiale Strukturelement in direktem Kontakt mit dem zweiten und dem vierten Abstandshalterelement auf beiden Seiten des zweiten epitaxialen Strukturelements ist. Bei einer noch weiteren Ausführungsform weist die Halbleiterstruktur außerdem eine Oxidschicht zwischen der dielektrischen Finne und jeweils dem ersten und dem zweiten Abstandshalterelement auf.
  • Bei einem noch weiteren Aspekt ist die vorliegende Erfindung auf ein Verfahren gerichtet. Das Verfahren weist die folgenden Schritte auf: Bereitstellen einer Struktur mit einem Substrat und einer ersten und einer zweiten Halbleiterfinne über dem Substrat; und Abscheiden einer Trennstruktur über dem Substrat und auf Seitenwänden der ersten und der zweiten Halbleiterfinne, sodass ein Graben zwischen zwei Teilen der Trennstruktur entsteht, die sich auf zwei gegenüberliegenden Seitenwänden der ersten und der zweiten Halbleiterfinne befinden. Das Verfahren umfasst weiterhin Folgendes: Abscheiden einer dielektrischen Finne in dem Graben; Aussparen der Trennstruktur, sodass sie sich unter Oberseiten der ersten und der zweiten Halbleiterfinne und der dielektrischen Finne befindet; Abscheiden einer Oxidschicht zumindest über Oberseiten und Seitenwandflächen der ersten und der zweiten Halbleiterfinne; Abscheiden eines Abstandshalterelements über der Oxidschicht und Füllen von Zwischenräumen zwischen der ersten und der zweiten Halbleiterfinne und der dielektrischen Finne; Aussparen der ersten und der zweiten Halbleiterfinne, sodass zwei Gräben zwischen Teilen des Abstandshalterelements entstehen; und epitaxiales Aufwachsen eines oder mehrerer Halbleitermaterialien in den zwei Gräben.
  • Bei einer Ausführungsform des Verfahrens erfolgt das Abscheiden der Trennstruktur durch Atomlagenabscheidung (ALD), und das Abscheiden der Oxidschicht erfolgt ebenfalls durch ALD. Bei einer anderen Ausführungsform des Verfahrens werden bei dem Aussparen der ersten und der zweiten Halbleiterfinne auch die Teile des Abstandshalterelements ausgespart, die Seitenwände der zwei Gräben bilden. Bei einer weiteren Ausführungsform wird bei dem Aussparen der ersten und der zweiten Halbleiterfinne auch die dielektrische Finne ausgespart. Bei einer noch weiteren Ausführungsform umfasst das Verfahren vor dem Abscheiden des Abstandshalterelements weiterhin das Herstellen einer Gate-Struktur über der Oxidschicht, wobei das Abstandshalterelement außerdem auf Seitenwänden der Gate-Struktur abgeschieden wird.

Claims (20)

  1. Halbleiterstruktur mit: einem Substrat (102); einer ersten Halbleiterfinne (104, 104B), die sich von dem Substrat nach oben erstreckt; einer Trennstruktur (106) über dem Substrat und auf Seitenwänden der ersten Halbleiterfinne; einem ersten epitaxialen Strukturelement (114, 114B) über der ersten Halbleiterfinne (104, 104B); einer dielektrischen Finne (108, 108B), die teilweise in der Trennstruktur (106) eingebettet ist und über die Trennstruktur (106) nach oben vorsteht; und einem ersten und einem zweiten Abstandshalterelement (112, 112B, 112C) über der Trennstruktur (106), wobei das erste Abstandshalterelement (112, 112B, 112C) seitlich zwischen dem ersten epitaxialen Strukturelement (114, 114B) und der dielektrischen Finne (108, 108B) angeordnet ist, und das erste epitaxiale Strukturelement (114, 114B) seitlich zwischen dem ersten und dem zweiten Abstandshalterelement (112, 112B, 112C) angeordnet ist, so dass das epitaxiale Strukturelement zwischen den Abstandshalterelementen seitlich begrenzt ist.
  2. Halbleiterstruktur nach Anspruch 1, wobei das erste epitaxiale Strukturelement (114, 114B) in direktem Kontakt mit dem ersten und dem zweiten Abstandshalterelement (112, 112B, 112C) ist.
  3. Halbleiterstruktur nach Anspruch 1 oder 2, die weiterhin eine Oxidschicht (110) zwischen dem ersten Abstandshalterelement (112, 112B, 112C) und der dielektrischen Finne (108, 108B) aufweist.
  4. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, die weiterhin eine zweite Halbleiterfinne (104C) aufweist, die sich von dem Substrat (102) nach oben erstreckt und durch die Trennstruktur (106) verläuft, wobei die dielektrische Finne (108, 108B) seitlich zwischen der ersten und der zweiten Halbleiterfinne (104B, 104C) angeordnet ist.
  5. Halbleiterstruktur nach Anspruch 4, die weiterhin Folgendes aufweist: ein zweites epitaxiales Strukturelement (114C) über der zweiten Halbleiterfinne (104C); und ein drittes und ein viertes Abstandshalterelement (112D, 112E) über der Trennstruktur (106), wobei das dritte Abstandshalterelement (112D) seitlich zwischen dem zweiten epitaxialen Strukturelement (114C) und der dielektrischen Finne (108) angeordnet ist und das zweite epitaxiale Strukturelement (114C) seitlich zwischen dem dritten und dem vierten Abstandshalterelement (112D, 112E) angeordnet ist.
  6. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, die weiterhin ein leitfähiges Strukturelement über und in direktem Kontakt mit dem ersten epitaxialen Strukturelement (114B) aufweist, wobei das leitfähige Strukturelement auch über einer Oberseite und Seitenwandflächen der dielektrischen Finne angeordnet ist.
  7. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei eine erste Breite des ersten epitaxialen Strukturelements (114B), die über Oberseiten des ersten und des zweiten Abstandshalterelements (112, 112B, 112C) hinweg gemessen wird, größer als eine zweite Breite des ersten epitaxialen Strukturelements (114B) ist, die auf halber Höhe des ersten epitaxialen Strukturelements (114B) gemessen wird.
  8. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, die weiterhin einen Gate-Stapel (118) aufweist, der über der ersten Halbleiterfinne (104, 104B) und der dielektrischen Finne (108) angeordnet ist und in diese hineinreicht, wobei eine erste Höhe der dielektrischen Finne (108) direkt unter dem Gate-Stapel (118) größer als eine zweite Höhe der dielektrischen Finne (108) ist, die zu dem Gate-Stapel (118) benachbart ist, aber sich nicht direkt unter dem Gate-Stapel (118) befindet.
  9. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die dielektrische Finne (108) eine der Verbindungen Siliziumcarbonitrid, Siliziumoxidcarbid und Siliziumoxidcarbonitrid aufweist, und das erste und das zweite Abstandshalterelement (112, 112B, 112C) jeweils ebenfalls eine der Verbindungen Siliziumcarbonitrid, Siliziumoxidcarbid und Siliziumoxidcarbonitrid aufweisen.
  10. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die dielektrische Finne (108) ein Metalloxid aufweist.
  11. Halbleiterstruktur nach einem der vorangehenden Ansprüche mit: einer zweiten Halbleiterfinne (104B, 104C), die sich von dem Substrat nach oben erstrecken; einem zweiten epitaxialen Strukturelement (114B, 114C) über der zweiten Halbleiterfinne; wobei die dielektrische Finne (108) zwischen der ersten und der zweiten Halbleiterfinne (104B, 104C) angeordnet ist, wobei die dielektrische Finne (108) und die erste und die zweite Halbleiterfinne (104B, 104C) längs entlang der gleichen Richtung in der Draufsicht angeordnet sind; und wobei sich jeweils der größte Teil des ersten und des zweiten epitaxialen Strukturelements (114B, 114C) unter einer Oberseite des ersten und des zweiten Abstandshalterelements (112C, 112D) befindet.
  12. Halbleiterstruktur nach Anspruch 11, wobei ein Verhältnis einer Breite des ersten epitaxialen Strukturelements (114B) zu einer Breite der ersten Halbleiterfinne (104B) in dem Bereich von etwa 1,0 bis etwa 1,5 liegt.
  13. Halbleiterstruktur nach Anspruch 11 oder 12, die weiterhin ein leitfähiges Strukturelement über und in direktem Kontakt mit der dielektrischen Finne (108), dem ersten und dem zweiten Abstandshalterelement (112C, 112D) und dem ersten und dem zweiten epitaxialen Strukturelement (114B, 114C) aufweist, wobei das leitfähige Strukturelement einen oberen Teil der dielektrischen Finne (108) umschließt.
  14. Halbleiterstruktur nach einem der Ansprüche 11 bis 13, die weiterhin ein drittes und ein viertes Abstandshalterelement (112D, 112E) über der Trennstruktur (106) aufweist, wobei das erste epitaxiale Strukturelement (114B) in direktem Kontakt mit dem ersten und dem dritten Abstandshalterelement (112D, 112E) auf beiden Seiten des ersten epitaxialen Strukturelements (114B) ist und das zweite epitaxiale Strukturelement (114C) in direktem Kontakt mit dem zweiten und dem vierten Abstandshalterelement (112C, 112E) auf beiden Seiten des zweiten epitaxialen Strukturelements (114C) ist.
  15. Halbleiterstruktur nach einem der Ansprüche 11 bis 14, die weiterhin eine Oxidschicht (110) zwischen der dielektrischen Finne (108) und jeweils dem ersten und dem zweiten Abstandshalterelement (112B, 112C) aufweist.
  16. Verfahren mit den folgenden Schritten: Bereitstellen (202) einer Struktur mit einem Substrat (102) und einer ersten und einer zweiten Halbleiterfinne (104) über dem Substrat; Abscheiden (204) einer Trennstruktur (106) über dem Substrat und auf Seitenwänden der ersten und der zweiten Halbleiterfinne (104), sodass ein Graben zwischen zwei Teilen der Trennstruktur (106) entsteht, die sich auf zwei gegenüberliegenden Seitenwänden der ersten und der zweiten Halbleiterfinne (104) befinden; Abscheiden (208) einer dielektrischen Finne (108) in dem Graben; Aussparen (210) der Trennstruktur (106), sodass sie sich unter Oberseiten der ersten und der zweiten Halbleiterfinne (104) und der dielektrischen Finne (108) befindet; Abscheiden (212) einer Oxidschicht (110) zumindest über Oberseiten und Seitenwandflächen der ersten und der zweiten Halbleiterfinne (104); Abscheiden (216) eines Abstandshalterelements (112) über der Oxidschicht (110) und Füllen von Zwischenräumen zwischen der ersten und der zweiten Halbleiterfinne (104) und der dielektrischen Finne (108); Aussparen (218) der ersten und der zweiten Halbleiterfinne (104), sodass zwei Gräben zwischen Teilen des Abstandshalterelements (112) entstehen; und epitaxiales Aufwachsen (220) eines oder mehrerer Halbleitermaterialien in den zwei Gräben, wobei das Abstandshalterelement (112) das Aufwachsen des oder der Halbleitermaterialien seitlich begrenzt.
  17. Verfahren nach Anspruch 16, wobei das Abscheiden (204) der Trennstruktur (106) durch Atomlagenabscheidung (ALD) erfolgt und das Abscheiden der Oxidschicht (110) ebenfalls durch ALD erfolgt.
  18. Verfahren nach Anspruch 16 oder 17, wobei bei dem Aussparen (218) der ersten und der zweiten Halbleiterfinne (104) auch die Teile des Abstandshalterelements (112) ausgespart werden, die Seitenwände der zwei Gräben bilden.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei bei dem Aussparen (218) der ersten und der zweiten Halbleiterfinne (104) auch die dielektrische Finne (108) ausgespart wird.
  20. Verfahren nach einem der Ansprüche 16 bis 19, das vor dem Abscheiden (216) des Abstandshalterelements weiterhin das Herstellen (214) einer Gate-Struktur (118) über der Oxidschicht (110) umfasst, wobei das Abstandshalterelement (112) außerdem auf Seitenwänden der Gate-Struktur (118) abgeschieden wird.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160233298A1 (en) 2013-12-19 2016-08-11 Intel Corporation Self-Aligned Gate Edge and Local Interconnect and Method to Fabricate Same

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