DE102018124725A1 - Verfahren zur Herstellung einer Halbleitervorrichtung mit verbesserter epitaxialer Source/Drain-Abstandsregelung - Google Patents

Verfahren zur Herstellung einer Halbleitervorrichtung mit verbesserter epitaxialer Source/Drain-Abstandsregelung Download PDF

Info

Publication number
DE102018124725A1
DE102018124725A1 DE102018124725.7A DE102018124725A DE102018124725A1 DE 102018124725 A1 DE102018124725 A1 DE 102018124725A1 DE 102018124725 A DE102018124725 A DE 102018124725A DE 102018124725 A1 DE102018124725 A1 DE 102018124725A1
Authority
DE
Germany
Prior art keywords
fin
recess
semiconductor material
gate structure
over
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018124725.7A
Other languages
English (en)
Inventor
Fu-Tsun Tsai
Tong Jun Huang
I-Chih Chen
Chi-Cherng Jeng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018124725A1 publication Critical patent/DE102018124725A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Ein Verfahren wird an einer Struktur durchgeführt, die ein Substrat mit ersten und zweiten Gebieten für logische bzw. RF-Vorrichtungen, erster Finne und erster Gate-Struktur über dem ersten Gebiet, zweiter Finne und zweiter Gate-Struktur über dem zweiten Gebiet und Gate-Abstandhaltern über Seitenwänden der Gate-Strukturen enthält. Das Verfahren enthält ein Durchführen einer ersten Ätzung an der ersten Finne zur Bildung einer ersten Vertiefung; und Durchführen einer zweiten Ätzung an der zweiten Finne zur Bildung einer zweiten Vertiefung. Die erste und zweite Ätzung sind abgestimmt, um sich in zumindest einem Parameter zu unterscheiden, sodass die erste Vertiefung seichter ist als die zweite Vertiefung und eine erste Distanz zwischen der ersten Vertiefung und der ersten Gate-Struktur entlang der ersten Finne in Längsrichtung kleiner ist als eine zweite Distanz zwischen der zweiten Vertiefung und der zweiten Gate-Struktur entlang der zweiten Finne in Längsrichtung.

Description

  • Priorität
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US Anmeldung, Seriennr. 62/591,961, eingereicht am 29. November 2017, deren gesamte Offenbarung hier zum Zwecke der Bezugnahme zitiert wird.
  • HINTERGRUND
  • Die Industrie integrierter Halbleiterschaltungen (IC) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und Design haben Generationen von ICs erzeugt, wo jede Generation kleinere und komplexere Schaltungen als die vorherige Generation hat. Im Verlauf der IC-Entwicklung hat sich die Funktionsdichte (d.h., die Anzahl miteinander verbundener Vorrichtungen pro Chipfläche) allgemein erhöht, während die geometrische Größe (d.h., die kleinste Komponente (oder Leitung), die mit einem Herstellungsprozess geschaffen werden kann) abgenommen hat. Dieser Abwärtsskalierungsprozess bietet im Allgemeinen Vorteile durch eine Erhöhung der Produktionseffizienz und Senkung damit verbundener Kosten. Dieses Abwärtsskalieren hat auch die Komplexität einer IC-Verarbeitung und -Herstellung erhöht.
  • Wenn zum Beispiel die Vorrichtungsgeometrie kleiner wird, wird eine Koppelkapazität zwischen Source/Drain-Merkmalen und naheliegenden Gates höher. In einigen Fällen senkt die erhöhte Koppelkapazität die Betriebsfrequenz der Transistoren. Dies wurde in FinFET-Vorrichtungen offenkundiger als in planaren Vorrichtungen und hat Transistoren für Funkfrequenz-, (RF-), Vorrichtungen („RF-Transistoren“) stärker beeinträchtigt als jene für logische Vorrichtungen („logische Transistoren“). Wie die Koppelkapazität für RF-Transistoren (insbesondere RF FinFET-Transistoren) zu verringern ist, während eine hohe gesamte Transistordichte in einer IC beibehalten wird, ist eine Aufgabe der vorliegenden Offenbarung.
  • Figurenliste
  • Die vorliegende Offenbarung wird aus der folgenden ausführlichen Beschreibung am besten verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird betont, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind und nur der Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert sein.
    • 1 zeigt Querschnittsansichten einer Halbleiterstruktur, in Teilen, die gemäß einer Ausführungsform der vorliegenden Offenbarung konstruiert ist.
    • 2A und 2B zeigen ein Blockdiagramm eines Verfahrens zum Bildern einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 3A, 3B, 3C, 3D, 3E und 3F zeigen perspektivische Ansichten einer Halbleitervorrichtung, in Teilen, in verschiedenen Herstellungsstufen gemäß dem Verfahren von 2A und 2B gemäß einigen Ausführungsformen.
    • 3G und 3H zeigen Querschnittsansichten einer Halbleitervorrichtung, in Teilen, in verschiedenen Herstellungsstufen gemäß dem Verfahren von 2A und 2B gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale des vorgesehenen Gegenstands vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
  • Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
  • Die vorliegende Offenbarung betrifft im Allgemeinen Verfahren zur Herstellung einer Halbleitervorrichtung und insbesondere Verfahren zum Bilden von Feldeffekttransistoren (FETs) mit erhöhten epitaxialen S/D-Merkmalen in RF-Vorrichtungen (oder Schaltungen) und logischen Vorrichtungen (oder Schaltungen). Zum Beispiel können RF-Vorrichtungen Leistungsverstärkung, Teilen und/oder Kombinieren ausführen; und logische Vorrichtungen können Eingabe/Ausgabe-, (I(O-), Funktionen und logische Funktionen, enthaltend UND, ODER, NODER und Wechselrichter, wie auch andere Funktionen durchführen. Im Allgemeinen arbeiten RF-Vorrichtungen bei einer Frequenz, die etwa zehn Mal höher als bei logischen Vorrichtungen ist. Zum Beispiel können RF-Vorrichtungen bei einer Frequenz in einem Bereich von 10 GHz bis 500 GHz arbeiten, wie von 20 GHz bis 500 GHz, während logische Vorrichtungen bei einer Frequenz unter 20 Ghz arbeiten. Ferner können RF-Vorrichtungen und logische Vorrichtung in getrennten Gebieten einer IC liegen oder können in einem gemeinsamen Gebiet einer IC gemischt sein. Designzielsetzungen für Transistoren in RF-Vorrichtungen („RF-Transistoren“) und jene in logischen Vorrichtungen („logische Transistoren“) können unterschiedlich sein. Für RF-Transistoren ist eine geringere Koppelkapazität zwischen Source/Drain-, (S/D-), Merkmale und naheliegenden Gates äußerst wünschenswert, um die Betriebsfrequenz der RF-Transistoren zu erhöhen.
  • Unter Bezugnahme auf 1 sind darin Querschnittsansichten einer Halbleitervorrichtung 100, in Teilen, dargestellt, die gemäß der vorliegenden Offenbarung konstruiert ist. Die Halbleitervorrichtung 100 enthält einen ersten Transistor 101a und einen zweiten Transistor 101b. Die Transistoren 101a und 10b sind in der dargestellten Ausführungsform FinFET. Alternativ können sie planare Transistoren oder andere Arten von dreidimensionalen Transistoren sein. Insbesondere ist der Transistor 101a ein logischer Transistor (d.h. ein Transistor, der eine logische Funktion einer IC durchführt) und der Transistor 101b ist ein RF-Transistor (d.h. ein Transistor, der eine RF-Funktion einer IC durchführt).
  • Der logische Transistor 101a enthält eine Halbleiterfinne 104a, epitaxiale S/D-Merkmale 142a, die zumindest teilweise in der Halbleiterfinne 104a eingebettet sind, eine Gate-Struktur 128a, die mit der Halbleiterfinne 104a zwischen den epitaxialen S/D-Merkmalen 142a in Eingriff steht, Gate-Abstandshalter 109 an Seitenwänden der Gate-Struktur 128a und eine Zwischenschichtdielektrikums-, (ILD-), Schicht 144 über der Halbleiterfinne 104a, den S/D-Merkmalen 142a, die die Gate-Abstandhalter 109 und die Gate-Struktur 128a umgibt.
  • Der RF-Transistor 101b enthält eine Halbleiterfinne 104b, epitaxiale S/D-Merkmale 142b, die zumindest teilweise in der Halbleiterfinne 104b eingebettet sind, eine Gate-Struktur 128b, die mit der Halbleiterfinne 104b zwischen den epitaxialen S/D-Merkmalen 142b in Eingriff steht, Gate-Abstandshalter 109 an Seitenwänden der Gate-Struktur 128b und eine ILD-Schicht 144 über der Halbleiterfinne 104b, den S/D-Merkmalen 142b, die die Gate-Abstandhalter 109 und die Gate-Struktur 128b umgibt.
  • Die epitaxialen S/D-Merkmale 142a sind von der Gate-Struktur 128a durch eine erste Distanz (oder einen Abstand) X1 entlang der Längsrichtung der Halbleiterfinne 104a beabstandet. Die epitaxialen S/D-Merkmale 142b sind von der Gate-Struktur 128b durch eine zweite Distanz (oder einen Abstand) X2 entlang der Längsrichtung der Halbleiterfinne 104b beabstandet. In der vorliegenden Ausführungsform sind die Längsrichtungen der Halbleiterfinnen 104a und 104b dieselben (beide entlang der X-Richtung). In alternativen Ausführungsformen können die Längsrichtungen der Halbleiterfinnen 104a und 104b unterschiedlich sein. Mit anderen Worten, die Halbleiterfinnen 104a und 104b können in verschiedenen Ausführungsformen entlang derselben oder unterschiedlichen Richtungen orientiert sein. In der vorliegenden Ausführungsform ist die Distanz X1 kleiner als die Distanz X2 . In einer Ausführungsform liegt ein Verhältnis zwischen X1 und X2 in einem Bereich von 1:1,2 bis 1:3, wie von 1:2 bis 1:3. Die speziellen Verhältnisse sind so gestaltet, dass die folgenden Vorteile vorgesehen sind: eine kleinere Distanz X1 ermöglicht, dass die epitaxialen S/D-Merkmale 142a eine größere Belastung auf den Kanal des logischen Transistors 101a ausüben und dessen Trägermobilität erhöhen, und eine größere Distanz X2 verringert die Koppelkapazität C2 zwischen den epitaxialen S/D-Merkmalen 142b und der Gate-Struktur 128b, wodurch ein Frequenzgang des RF-Transistors 101b verbessert wird. Für den logischen Transistor 101a kann die Koppelkapazität C1 zwischen den epitaxialen S/D-Merkmalen 142b und der Gate-Struktur 128b größer sein als die Koppelkapazität C2 , ist aber innerhalb eines annehmbaren Bereichs für logische Vorrichtungen, die bei einer niedrigeren Frequenz als RF-Vorrichtungen arbeiten. Der oben genannte Verhältnisbereich (X1:X2 ist etwa 1:1,2 bis 1:3) ist gewählt, um die zwei konkurrierenden Faktoren; Koppelkapazität und Trägermobilität, sowohl für den logischen Transistor 101a als auch den RF-Transistor 101b in derselben integrierte Schaltung auszugleichen. Falls das Verhältnis außerhalb dieses Bereichs liegt, kann entweder der logische Transistor 101a oder der RF-Transistor an einer verschlechterten Leistung leiden, die zum Beispiel zu einer geringeren Betriebsgeschwindigkeit führt. Falls zum Beispiel X1 beibehalten wird und X2 zu groß ist, nimmt die Koppelkapazität im RF-Transistor ab, aber seine Trägermobilität nimmt auch ab, wodurch seine Betriebsgeschwindigkeit verringert wird. Falls zum Beispiel X2 beibehalten wird und X1 zu groß ist, nimmt die Koppelkapazität im logischen Transistor ab, aber seine Trägermobilität nimmt auch ab, wodurch seine Betriebsgeschwindigkeit verringert wird.
  • Ferner erstrecken sich die epitaxialen S/D-Merkmale 142a und 142b in die Finnen 104a und 104b über eine Tiefe D1 bzw. D2 . In einer Ausführungsform ist die Tiefe D2 konfiguriert, größer als D1 zu sein. Dies vergrößert effektiv die Breite der S/D-Merkmale wie auch die Breite des Kanalgebiets des RF-Transistors 101b, wodurch der Sättigungsstrom des RF-Transistors 101b erhöht wird. Mit einem höheren Sättigungsstrom sieht der RF-Transistor 101b eine höhere Oszillationsfrequenz und Spannungsverstärkung zum Vorteil von RF-Anwendungen vor. Ferner hat ein Teil jedes S/D-Merkmals 142a, der sich über die Finne 104a erstreckt, ein Volumen V1 und ein Teil jedes S/D-Merkmals 142b, der sich über die Finne 104b erstreckt, hat ein Volumen V2 . In einer Ausführungsform ist das Volumen V2 konfiguriert, kleiner zu sein als das Volumen V1 . Ein kleineres Volumen V2 über der Finne verringert die Koppelkapazität C2 zwischen dem Gate 128b und den epitaxialen Merkmalen 142b, wodurch ein Frequenzganz des RF-Transistors 101b verbessert wird.
  • In verschiedenen Ausführungsform können die epitaxialen Merkmale 142b mit einer höheren Konzentration eines Dotierungsmittels dotiert sein als die epitaxialen Merkmale 142a. Wenn zum Beispiel sowohl die Transistoren 101a als auch 101b NMOSFETs sind, können die epitaxialen Merkmale 142b mit höheren Konzentration an Phosphor (P) oder anderen geeigneten Dotierungsmitteln dotiert sein als die epitaxialen Merkmale 142a. In einem anderen Beispiel, wenn sowohl die Transistoren 101a als auch 101b PMOSFETs sind, können die epitaxialen Merkmale 142b mit höheren Konzentration an Bor (B) oder anderen geeigneten Dotierungsmitteln dotiert sein als die epitaxialen Merkmale 142a. Bei einer höheren Dotierungsmittelkonzentration steigt die Trägermobilität im RF-Transistor 101b. In einigen Ausführungsformen enthalten beide epitaxialen Merkmale 142a und 142b Siliziumgermanium (z.B. sind beide Transistoren 101a und 101b PMOSFETs), aber die Germaniumkonzentration (relativ zu Silizium) ist in den epitaxialen Merkmalen 142b höher als in den epitaxialen Merkmalen 142a. Zum Beispiel enthalten die epitaxialen Merkmale 142a Si1-xGEx-Legierung und die epitaxialen Merkmale 142a enthalten Si1-yGEy-Legierung, wobei x und y Verhältnisse in Atomzahlen darstellen und x kleiner als y ist. Dies erhöht die Belastung auf dem Kanalgebiet und erhöht die Trägermobilität im RF-Transistor 101b.
  • Auch wenn in dieser Ausführungsform zwei Transistoren dargestellt sind, kann die Vorrichtung 100 jede Anzahl von Transistoren enthalten, die in einer beliebigen Anzahl von Vorrichtungsgebieten konfiguriert sind. Ferner kann die Vorrichtung 100 andere Arten von Transistoren zusätzlich zu FinFETs enthalten, wie planare Transistoren, Gate-all-around-Transistoren und Nanodraht-Transistoren. Ferner kann die Vorrichtung 100 passive Komponenten wie Widerstände, Kondensatoren und Induktoren enthalten, und aktive Komponenten wie FETs vom p-Typ (PFETs), FETs vom n-Typ (NFETs), Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxid-Halbleiter- (CMOS) Transistoren, bipolare Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, statische Direktzugriffsspeicher (SRAM), andere Speicherzellen und Kombinationen davon. Nähere Einzelheiten der Vorrichtung 100 werden in der Folge in Verbindung mit 2A-3H besprochen, die Herstellungsschritte zur Fertigung der Vorrichtung 100 zeigen.
  • Unter Bezugnahme auf 2A und 2B ist darin ein Verfahren 200 zum Bilden der Halbleitervorrichtung 100 gemäß verschiedenen Aspekten der vorliegenden Offenbarung dargestellt. Das Verfahren 200 ist ein Beispiel und ist nicht als Einschränkung der vorliegenden Offenbarung über das hinaus gedacht, was ausdrücklich in den Ansprüchen angeführt ist. Zusätzliche Operationen können vor, während oder nach dem Verfahren 200 vorgesehen sein und einige Operationen können für zusätzliche Ausführungsformen des Verfahrens ersetzt, eliminiert oder verschoben werden. Das Verfahren 200 ist in der Folge in Verbindung mit 3A-3H beschrieben, die Ansichten in Perspektive und Querschnitt der Halbleitervorrichtung 100 gemäß verschiedenen Aspekten der vorliegenden Offenbarung zeigen.
  • Unter Bezugnahme auf 2A empfängt das Verfahren 200 in Operation 202 ein Werkstück der Halbleitervorrichtung (oder Halbleiterstruktur) 100 oder wird mit diesem versehen. Der einfachen Besprechung wegen wird das Werkstück auch als die Halbleiterstruktur 100 bezeichnet. Unter Bezugnahme auf 3A enthält die Halbleiterstruktur 100 ein Substrat 102 mit einem ersten Gebiet 102a und einem zweiten Gebiet 102b. Verschiedene Komponenten des logischen Transistors 101a sind in oder über dem ersten Gebiet 102a gefertigt und verschiedene Komponenten des RF-Transistors 101b sind in oder über dem zweiten Gebiet 102b gefertigt. Die Vorrichtung 100 kann logische FinFETs vom p-Typ, logische FinFETs vom n-Typ RF-FinFETs vom p-Typ und RF-FinFETs vom n-Typ enthalten. Der Einfachheit wegen wird in der folgenden Besprechung angenommen, dass die Transistoren 101a und 101b von derselben Art sind. In einer Ausführungsform sind die Transistoren 101a und 101b beide FinFETs vom p-Typ. In einer anderen Ausführungsform sind die Transistoren 101a und 101b beide FinFETs vom n-Typ.
  • Über dem ersten Gebiet 102a enthält die Halbleiterstruktur 100 verschiedene Halbleiterfinnen (oder „Finnen“) die Seite an Seite angeordnet sind, und eine Gate-Struktur 108a, die mit den Finnen 104a über oberen und Seitenwänden in Eingriff steht. Über dem zweiten Gebiet 102b enthält die Halbleiterstruktur 100 verschiedene Finnen 104b (zwei sind dargestellt), die Seite an Seite angeordnet sind, und eine Gate-Struktur 108b, die mit den Finnen 104b über oberen und Seitenwänden in Eingriff steht. In verschiedenen Ausführungsformen kann jeder der Transistoren 101a und 101b eine beliebige Anzahl von Halbleiterfinnen enthalten, wie eine einzelne Finne, doppelte Finne, dreifache Finne und so weiter. Ferner können die Transistoren 101a und 101b unterschiedliche Anzahlen von Finnen enthalten.
  • Die Halbleiterstruktur 100 enthält ferner eine Isolierungsstruktur 106 über dem Substrat 102. Die Finnen 104a und 104b ragen aus dem Substrat 102 und durch die Isolierungsstruktur 106 heraus. Die Halbleiterstruktur 100 enthält ferner eine oder mehrere dielektrische Schichten („dielektrische Abstandhalter“) 109, die über oberen und Seitenwänden der Gate-Strukturen 108a und 108b der Finnen 104a und 104b angeordnet sind. Die verschiedenen Komponenten der Halbleiterstruktur 100 sind in der Folge näher beschrieben.
  • Das Substrat 102 ist in der vorliegenden Ausführungsform ein Siliziumsubstrat. Alternativ kann das Substrat 102 einen anderen elementaren Halbleiter enthalten, wie Germanium; einen Verbindungshalbleiter, der Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; einen Legierungshalbleiter, der SiGE, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon enthält. In einer weiteren Alternative ist das Substrat 102 ein Halbleiter auf Isolator (SOI), wie ein Halbleitersubstrat mit einer vergrabenen dielektrischen Schicht, auf der die Finnen 104a und 104b stehen.
  • Die Halbleiterfinnen 104a und 104b können ein oder mehrere Halbleitermaterialien wie Silizium, Germanium oder Siliziumgermanium enthalten. In einer Ausführungsform kann jede der Halbleiterfinnen 104a und 104b mehrere verschiedene Halbleiterschichten enthalten, die übereinander gestapelt sind. Die Halbleiterfinnen 104a und 104b können unter Verwendung geeigneter Prozesse gefertigt werden, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse enthalten. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und Selbstausrichtungsprozesse, wodurch Strukturen entstehen können, die zum Beispiel kleinere Teilungen aufweisen als sonst mit einem einzigen, direkten Fotolithografieprozess erreichbar sind. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und mit einem Fotolithografieprozess strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht mit einem Selbstausrichtungsprozess gebildet. Dann wird die Opferschicht entfernt und die übrigen Abstandhalter oder Dorne können dann zum Strukturieren der Halbleiterfinnen 104a und 104b durch Ätzen anfänglicher epitaxialer Schichten des Substrats 102 verwendet werden. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse enthalten.
  • Die Isolierstruktur 106 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluoriddotiertes Silicatglas (FSG), ein Material mit niedriger Dielektrizitätskonstante, Luftspalt und/oder andere Isoliermaterialien enthalten. Die Isolierstruktur 106 kann eine flache Grabenisolation (STI), Feldoxid, lokale Oxidation von Silizium (LOCOS) und/oder andere geeignete Strukturen sein. Die Isolierstruktur 106 kann eine mehrschichtige Struktur enthalten, zum Beispiel mit einer oder mehreren thermischen Oxidverkleidungschichten. In einer Ausführungsform wird die Isolierstruktur 106 durch Ätzen von Gräben im Substrat 102 gebildet, z.B. als Teil des Bildungsprozesses der Finnen 104a und 104b. Die Gräben können dann mit Isoliermaterial gefüllt werden, gefolgt von einem chemischen mechanischen Einebnungs-, (CMP-), Prozess und/oder einem Rückätzprozess. Das Isoliermaterial kann durch jede geeignete Abscheidungstechnik abgeschieden werden, die chemisches Aufdampfen (CVD), plasmaverstärktes CVD (PECVD) und fließfähiges CVD (FCVD) enthält.
  • Jede der Gate-Strukturen 108a und 108b kann eine dielektrische Gate-Schicht, eine Gate-Elektrodenschicht und eine Hartmaskenschicht enthalten, die in dieser Reihenfolge übereinander liegen. Die Gate-Strukturen 108a und 108b können eine oder mehrere zusätzliche Schichten enthalten. In einer Ausführungsform sind die Gate-Strukturen 108a und 108b Gate-Opferstrukturen, d.h. Platzhalter für endgültige Gate-Strukturen (oder Gate-Stapel). Die dielektrische Gate-Schicht kann ein dielektrisches Material wie Siliziumoxid enthalten und kann durch chemische Oxidation, Wärmeoxidation, Atomlagenabscheidung (ALD), CVD und/oder andere geeignete Verfahren gebildet werden. Die Gate-Elektrodenschicht kann polykristallines Silizium (Polysilizium) oder amorphes Silizium enthalten und kann durch geeignete Abscheidungsprozesse, wie Niederdruck-CVD (LPCVD) und PECVD gebildet werden. Die Hartmaskenschicht kann eine oder mehrere Schichten aus Siliziumnitrid oder Siliziumoxid enthalten und kann durch CVD, physikalisches Aufdampfen (PVD) und/oder andere geeignete Abscheidungstechniken gebildet werden. In einer Ausführungsform werden die verschiedenen Schichten der Gate-Struktur 108a und 108b zuerst als Deckschicht über der Isolierstruktur 106 und den Finnen 104a und 104b abgeschieden. Dann werden die Deckschichten durch einen Prozess strukturiert, der Fotolithografieprozesse und Ätzprozesse enthält, um dadurch Teile der Deckschichten zu entfernen und die übrigen Teile als die Gate-Strukturen 108a und 108b zu bewahren.
  • Die dielektrischen Abstandhalter 109 können eine oder mehrere Schichten aus dielektrischem Material enthalten, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbonnitrid, ein Material mit niedriger Dielektrizitätskonstante oder eine Kombination davon. Zum Beispiel können die dielektrischen Abstandhalter 109 eine Siliziumnitridschicht über einer Siliziumnitridschicht enthalten. In einer Ausführungsform können die dielektrischen Abstandhalter 109 eine Dicke im Bereich von etwa 2 bis etwa 10 nm haben. Die dielektrischen Abstandhalter 109 können unter Verwendung von CVD, ALD oder anderen geeigneten Verfahren abgeschieden werden.
  • In Operation 204 bildet das Verfahren 200 (2A) ein erstes Maskierungselement 111 über dem zweiten Gebiet 102b. Unter Bezugnahme auf 3b enthält in einer Ausführungsform das erste Maskierungselement 111 einen Fotolack, der durch einen Fotolithografieprozess strukturiert wird. Der Fotolithografieprozess kann ein Auftragen einer Fotolack- (oder Resist-) Schicht über dem Substrat 102; Freilegen der Resistschicht mit einer Struktur, Durchführen eines Backens nach dem Freilegen und Entwicklung der Resistschicht zum Bilden einer strukturierten Resistschicht enthalten. In einer weiteren Ausführungsform enthält das erste Maskierungselement 111 eine Bodenschicht mit Antireflexionsbeschichtung (BARC) und eine Resistschicht über der BARC-Schicht. Die Resistschicht wird unter Verwendung eines Fotolithografieprozesses wie oben besprochen strukturiert und die BARC-Schicht wird anschließend geätzt (z.B. durch Trockenätzen, Nassätzen oder andere Ätzverfahren), wobei die strukturierte Resistschicht als eine Ätzmaske verwendet wird. Die strukturierte BARC-Schicht und die Resistschicht werden Teil des ersten Maskierungselements 111. In einer Ausführungsform bedeckt das erste Maskierungselement 111 jeden Teil der Halbleiterstruktur 100 mit Ausnahme jener Gebiete zum Fertigen einer besonderen Art von logischen Vorrichtungen, wie logischer Vorrichtungen vom n-Typ oder logischer Vorrichtungen vom p-Typ, die den logischen Transistor 101a enthalten.
  • In Operation 206 führt das Verfahren 200 (2A) einen ersten Ätzprozess 124 an der Halbleiterstruktur 100 aus, während das erste Maskierungselement 111 in Position ist (3c). In der vorliegenden Ausführungsform wird der erste Ätzprozess 124 bei allen logischen Vorrichtungen vom n-Typ oder allen logischen Vorrichtungen vom p-Typ angewendet, nicht aber bei beiden. Der erste Ätzprozess 124 kann einen oder mehrere Schritte enthalten. Zum Beispiel kann ein erster Schritt abgestimmt sein, die dielektrischen Abstandhalter 109 von den oberen Oberflächen der Gate-Strukturen 108a, den Finnen 104a und der Isolierstruktur 106 zu entfernen; und ein zweiter Schritt kann abgestimmt sein, die Finnen 104a zur Bildung von Vertiefungen 140a zu vertiefen. In einer Ausführungsform enthält der erste Ätzprozess 124 einen Trockenätzprozess, der ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z.B. CF4, SF6, CH2F2, CHF3, NF3 und/oder C2F6), ein chlorhaltiges Gas (z.B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z.B. HBr und/oder CHBR3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon implementieren kann. Infolge der Operation 206 werden die dielektrischen Abstandhalter 109 teilweise entfernt, wobei einige Abschnitte an den Seitenwänden der Gate-Struktur 108a verbleiben, die Gate-Abstandhalter 109 werden. Ebenso verbleiben in der vorliegenden Ausführungsform einige Teile der dielektrischen Abstandhalter 109, die sich an den unteren Seitenwänden der Finnen 104a (siehe 3B und 3C) befinden, und werden Finnenseitenwand-, (FSW-), Abstandhalter 109. In einigen Ausführungsformen können die Teile der dielektrischen Abstandhalter 109, die sich an Seitenwänden der Finnen 104a befinden, vollständig entfernt werden. In der vorliegenden Ausführungsform ist der erste Ätzprozess 124 abgestimmt (z.B. durch Einstellen von Ätzchemikalie(n), Dauer, Temperatur, Druck, Vorspannung usw.), so dass die Finnen 104a unter der oberen Oberfläche der Isolierstruktur 106 entlang der Z-Richtung vertieft werden und seitlich entlang der X-Richtung vertieft werden, wodurch sich die Vertiefungen 140a unter den Gate-Abstandhaltern 109 erstrecken. Der erste Ätzprozess 124 ist gestaltet, die Vertiefungen 140a mit Eigenschaften zu erzeugen (z.B. Tiefe, Breite und Form), die zum Züchten epitaxialer S/D-Merkmale 142 geeignet sind, wie in 1 für den logischen Transistor 101a dargestellt. Mehr Aspekte des ersten Ätzprozesses 124 und der Vertiefungen 140a sind nach Operation 213 (2B) näher beschrieben.
  • In Operation 208 entfernt das Verfahren 200 (2A) das erste Maskierungselement 111 zum Beispiel durch Abstreifen oder Veraschen des Resists oder durch andere geeignete Verfahren. In Operation 210 bildet das Verfahren 200 (2A) ein zweites Maskierungselement 113 über dem ersten Gebiet 102a. Unter Bezugnahme auf 3D enthält das zweite Maskierungselement 113 einen Fotolack, der durch einen Fotolithografieprozess strukturiert ist In einer weiteren Ausführungsform enthält das zweite Maskierungselement 113 eine BARC-Schicht unter der Fotolackschicht. Das Verfahren zum Bilden des zweiten Maskierungselements 113 ist jenem zum Bilden des ersten Maskierungselements 111 ähnlich. In einer Ausführungsform bedeckt das zweite Maskierungselement 113 jeden Teil der Halbleiterstruktur 100 mit Ausnahme jener Gebiete zur Fertigung einer besonderen Art von RF-Vorrichtungen, wie RF-Vorrichtungen vom n-Typ oder RF-Vorrichtungen vom p-Typ, die den RF-Transistor 101b enthalten. Insbesondere ist die Art von RF-Vorrichtungen (entweder n-Typ oder p-Typ) dieselbe wie die Art von logischen Vorrichtungen (entweder n-Typ oder p-Typ), die durch das erste Maskierungselement 111 freigelegt werden (siehe die Operation 204).
  • In Operation 212 führt das Verfahren 200 (2A) einen zweiten Ätzprozess 126 an der Gate-Struktur 100 durch, während das zweite Maskierungselement 113 in Position ist ( 3E). In der vorliegenden Ausführungsform wird der zweite Ätzprozess 126 bei allen RF-Vorrichtungen vom n-Typ oder allen RF-Vorrichtungen vom p-Typ angewendet, nicht aber bei beiden. Der zweite Ätzprozess 126 kann einen oder mehrere Schritte enthalten. Zum Beispiel kann ein erster Schritt abgestimmt sein, die dielektrischen Abstandhalter 109 von den oberen Oberflächen der Gate-Strukturen 108b, den Finnen 104b und der Isolierstruktur 106 zu entfernen; und ein zweiter Schritt kann abgestimmt sein, die Finnen 104b zur Bildung von Vertiefungen 140b zu vertiefen. In einer Ausführungsform enthält der zweite Ätzprozess 126 einen Trockenätzprozess, der ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas z.B. CF4, SF6, CH2F2, CHF3, NF3 und/oder C2F6), ein chlorhaltiges Gas (z.B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z.B. HBr und/oder CHBR3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon implementieren kann. Infolge der Operation 212 werden die dielektrischen Abstandhalter 109 teilweise entfernt, wobei einige Abschnitte an den Seitenwänden der Gate-Struktur 108b verbleiben, die Gate-Abstandhalter 109 werden. Ebenso verbleiben in der vorliegenden Ausführungsform einige Teile der dielektrischen Abstandhalter 109, die sich an den unteren Seitenwänden der Finnen 104b (siehe 3D und 3E) befinden, und werden Finnenseitenwand-, (FSW-), Abstandhalter 109. In einigen Ausführungsformen können die Teile der dielektrischen Abstandhalter 109, die sich an Seitenwänden der Finnen 104a befinden, vollständig entfernt werden.
  • In der vorliegenden Ausführungsform ist der zweite Ätzprozess 126 abgestimmt, sich vom ersten Ätzprozess 124 zu unterscheiden (wie Isotropie, Anisotropie, Ätzdauer, Ätztemperatur, Ätzvorspannung, Ätzleistung, Ätzdruck, eine Konzentration einer Ätzchemikalie oder ein Verhältnis unter Ätzchemikalien), so dass die Vertiefungen 140b andere Eigenschaften (z.B. Tiefe, Breite oder Formen) als die Vertiefungen 140a haben (siehe 3C). Insbesondere erstrecken sich die Vertiefungen 140b unter den Gate-Abstandhaltern 109 über eine kürzere Distanz als die Vertiefungen 140a (E2 < §1 und X2 > X1) in 30. In einigen Ausführungsformen können die Vertiefungen 140b flacher als oder bei etwa derselben Tiefe wie die Vertiefungen 140a geätzt werden. In einer besonderen Ausführungsform werden die Vertiefungen 140b tiefer als die Vertiefungen 140a geätzt (D2 > D1 in 3G), sodass sich die epitaxialen Merkmale 142b tiefer in die Finnen 104b erstrecken können als die epitaxialen Merkmale 142a sich in die Finnen 104a erstrecken (siehe) 1) Zum Beispiel erhöhen tiefere epitaxiale Merkmale 142b die leitende Fläche für die Transistorfinne, wodurch die Antriebsfähigkeit des Transistors 101b erhöht wird. Zum Beispiel kann D2 um 20% bis 80% größer sein als D1. Mit anderen Worten, D2:D1 kann in einigen Ausführungsformen von 1,2:1 bis 1,8:1 reichen. Falls das Verhältnis kleiner als dieser Bereich ist, können die Vorteile einer erhöhten Antriebsfähigkeit des Transistors 101b schwinden. Falls das Verhältnis größer als dieser Bereich ist, was bedeutet, das D1 zu klein ist, kann der Transistor 101a an einer verschlechterten Leistung leiden. In verschiedenen Ausführungsformen kann die Differenz zwischen den Tiefen der Vertiefungen 140a und 140b und die Differenz zwischen den Breiten der Vertiefungen 140a und 140b (daher Abstand zu den Gates 108a bzw. 108b) separat durch Abstimmen der Ätzprozesse 124 und 126 geregelt werden. Zum Beispiel kann jeder der Ätzprozesse 124 und 126 ein physikalisches Ätzen (z.B. anisotropisches Ätzen unter Verwendung von HBr und anderen geeigneten Ätzmitteln) verwenden, um die Differenz in den Vertiefungstiefe D1 und D2 zu regeln. Ebenso kann jeder der Ätzprozesse 124 und 126 ein chemisches Ätzen (z.B. isotropisches Ätzen unter Verwendung eines Ätzmittels mit NF3, F2 , Cl2 oder anderen geeigneten Chemikalien) verwenden, um die Differenz im Vertiefungsabstand C1 und X2 zu regeln.
  • Ferner können beim physikalischen Ätzen und chemischen Ätzen einige Parameter, wie Ätzdauer, Ätztemperatur, Ätzvorspannung, Ätzleistung, Ätzdruck, eine Konzentration von Ätzchemikalien oder ein Verhältnis unter Ätzchemikalien, ferner abgestimmt sein, um gewünschte Tiefen- und Abstandsprofile in den Vertiefungen 140a und 140b zu erzeugen. Zum Beispiel führt ein physikalisches Ätzen mit längerer Ätzdauer, höherer Ätztemperatur, höherer Ätzvorspannung, höherer Ätzleistung, höherem Ätzdruck oder eine Kombination davon zu tieferen Vertiefungen. Zum Beispiel führt beim chemischen Ätzen die Verwendung von längerer Ätzdauer, höherer Ätztemperatur, höherem Ätzdruck, höherer Konzentration von Ätzchemikalien oder eine Kombination davon zu breiteren Vertiefungen. In Ausführungsformen kann die Konzentration von Ätzchemikalien durch Einstellen von Ätzchemikaliengasströmungsrate(n) und/oder Trägerinertgasströmungsrate(n) in die Ätzkammer abgestimmt werden. In einer anderen Ausführungsform, wo jeder der ersten und zweiten Ätzprozesse 124 und 126 mit einem Gemisch aus chemischen Ätzgasen durchgeführt wird, kann das Verhältnis chemischer Ätzgase in dem Gemisch für die zwei Ätzprozesse unterschiedlich abgestimmt werden, sodass die Ätzraten der zwei Ätzprozesse unterschiedlich sind.
  • In einigen Ausführungsformen werden die ersten und zweiten Ätzprozesse 124 und 126 so abgestimmt, dass sie sich nur in einem Parameter unterscheiden, der einer ist von : Ätzdauer, Ätzvorspannung, Ätztemperatur, Ätzleistung, einer Konzentration von Ätzchemikalien und einem Verhältnis unter Ätzchemikalien, während alle anderen Parameter zwischen den zwei Ätzprozessen gleich sind. Dies kann es leichter machen, den Unterschied zwischen den Vertiefungen 140a und 140b zu regeln. In alternativen Ausführungsformen werden die ersten und zweiten Ätzprozesse 124 und 126 so abgestimmt, dass sie sich in einer Kombination von zwei oder mehr Parametern unterscheiden, die ausgewählt sind aus Ätzdauer, Ätzvorspannung, Ätztemperatur, Ätzleistung, einer Konzentration von Ätzchemikalien und einem Verhältnis unter Ätzchemikalien, ohne aber darauf beschränkt zu sein. Die ersten und zweiten Ätzprozesse 124 und 126 können in derselben Prozesskammer, mit unterschiedlichen Ätzrezepturen ausgeführt werden. Alternativ können sie in verschiedenen Prozesskammern ausgeführt werden.
  • In Operation 214 entfernt das Verfahren 200 (2B) das zweite Maskierungselement 113 (3F) durch Resistabstreifen oder -veraschen oder andere geeignete Verfahren. In einer Ausführungsform kann die Operation 214 einen Reinigungsprozess an den Vertiefungen 140a und 140b ausführen, um sie für ein epitaxiales Wachstum vorzubereiten. 3G zeigt Querschnittsansichten der Halbleiterstruktur 100 in dieser Fertigungsstufe entlang den A-A- und B-B-Linien von 3F, die die Finnen 104a und 104b entlang der X-Richtung schneiden. Unter Bezugnahme auf 3G werden die Vertiefungen 140a in die S/D-Gebiete 110a der Finnen 104a geätzt und die Vertiefungen 140b werden in die S/D-Gebiete 110b der Finnen 104b geätzt. Die Gate-Struktur 108b steht mit den Kanalgebieten 112a der Finnen 104a in Eingriff. Die Gate-Struktur 108b steht mit den Kanalgebieten 112b der Finnen 104b in Eingriff. Die Gate-Abstandhalter 109 enthalten in der vorliegenden Ausführungsform einen Dichtungsabstandhalter 130 (z.B. Siliziumoxid) und einen Hauptabstandhalter 132 (z.B. Siliziumnitrid). Jede der Vertiefungen 140a und 140b kann sich direkt unter dem Hauptabstandhalter 132, nicht aber dem Dichtungsabstandhalter erstrecken oder kann sich direkt unter sowohl dem Hauptabstandhalter 132 als auch dem Dichtungsabstandhalter 130 erstrecken.
  • Die Vertiefungen 140a haben eine Tiefe D1 (gemessen von der oberen Oberfläche der Finne 104a zur Bodenfläche der Vertiefung 140a) und die Vertiefungen 140b haben eine Tiefe D2 (gemessen von der oberen Oberfläche der Finne 104b zur Bodenfläche der Vertiefung 140b). In einigen Ausführungsformen ist D1 größer oder gleich D2 . In der vorliegenden Ausführungsform ist D1 kleiner D2 . Ferner ist die Distanz X1 zwischen den Vertiefungen 140a und der Gate-Struktur 108a (gemessen von der vertikalen Verlängerung einer Seite der Gate-Struktur 108a zu der nächsten Oberfläche der Vertiefungen 140a entlang der X-Richtung) kleiner als die Distanz X2 zwischen den Vertiefungen 140b und der Gate-Struktur 108b (gemessen von der vertikalen Verlängerung einer Seite der Gate-Struktur 108b zu der nächsten Oberfläche der Vertiefungen 140b entlang der X-Richtung). In einer Ausführungsform liegt ein Verhältnis zwischen X1 und X2 im Bereich von 1:1,2 bis 1:3, sie von 1:2 bis 1:3. Ferner erstrecken sich die Vertiefungen 140a unter dem Gate-Abstandhalter 109 über eine Distanz E1 (gemessen von der vertikalen Verlängerung einer Seite des Gate-Abstandhalters 109 zu der nächsten Oberfläche der Vertiefungen 140a entlang der X-Richtung) und die Vertiefungen 140b erstrecken sich unter dem Gate-Abstandhalter 109 über eine Distanz E2 (gemessen von der vertikalen Verlängerung einer Seite des Gate-Abstandhalters 109 zu der nächsten Oberfläche der Vertiefungen 140b entlang der X-Richtung). In der vorliegenden Erfindung ist E1 größer als E2. Die Differenzen zwischen den Dimensionen der Vertiefungen 140a und 140b können durch Abstimmen der ersten und zweiten Ätzprozesse 124 und 126 wie oben besprochen geregelt werden. In der oben erwähnten Ausführungsform werden die Vertiefungen 140a vor den Vertiefungen 140b geätzt. Alternativ können die Vertiefungen 140b vor den Vertiefungen 140a geätzt werden. Mit anderen Worten, die Ätzprozesse 124 und 126 können in beliebiger Reihenfolge durchgeführt werden.
  • In Operation 216 züchtet das Verfahren 200 (2B) epitaxial ein erstes Halbleitermaterial 142a in den Vertiefungen 140a (3H). In Operation 218 züchtet das Verfahren 200 (2B) epitaxial ein zweites Halbleitermaterial 142b in den Vertiefungen 140b (3H). Die Halbleitermaterialien 142a und 142b sind die epitaxialen S/D-Merkmale für die Transistoren 101a bzw. 101b. In einer Ausführungsform können die Operationen 216 und 218 gleichzeitig durch Züchten desselben Halbleitermaterials in den Vertiefungen 140a und 140b durchgeführt werden. Dies spart Produktionszeit. In einer alternativen können die Operationen 216 und 218 separat durchgeführt werden. Zum Beispiel kann die Operation 216 nach der Operation 206 aber vor der Operation 208 durchgeführt werden, während die Operation 218 nach der Operation 212, aber vor der Operation 214 durchgeführt werden kann. Eine getrennte Durchführung 216 und 218 erlaubt, dass verschiedene Halbleitermaterialien für die S/D-Merkmale 142a und 142b für den Zweck einer separaten Abstimmung der Leistung von logischen Vorrichtungen und RF-Vorrichtungen epitaxial gezüchtet werden können. Natürlich können die Halbleitermaterialien der S/D-Merkmale 142a und 142b noch immer dieselben sein, selbst wenn die Operationen 216 und 218 separat durchgeführt werden. Aufgrund der Differenz in den Vertiefungen 140a und 140b, wie oben besprochen, sind in der vorliegenden Ausführungsform die S/D-Merkmale 142b tiefer in der Finne 140b eingebettet als die S/D-Merkmale 124a in der Finne 104a eingebettet sind (D2 > D1). Ferner sind die S/D-Merkmale 142a der entsprechenden Gate-Struktur 108a näher (mit einer Distanz X1 ) als die S/D-Merkmale 142b relativ zu der entsprechenden Gate-Struktur 108a sind (mit einer Distanz X2 ). Ferner wird jedes der S/D-Merkmale 142a und 142b aus den entsprechenden Vertiefungen 140 und 140b gezüchtet und über die entsprechenden Finnen 104a und 104b hochgezogen. Zum Beispiel hat jedes S/D-Merkmal 142a einen Teil 142a-1, der in der Finne 104a eingebettet ist, und einen anderen Teil 142a-2, der über die Finne 104a hochgezogen ist. Ähnlich hat jedes S/D-Merkmal 142b einen Teil 142b-1, der in der Finne 104b eingebettet ist, und einen anderen Teil 142b-2, der über die Finne 104b hochgezogen ist. In einer Ausführungsform werden die Operationen 216 und 218 so gesteuert, dass der S/D-Teil ein kleineres Volumen als der S/D-Teil 142a-2 hat. Mit einem kleineren Volumen im erhabenen Teil 142-b wird die Koppelkapazität zwischen den S/D-Merkmalen 142b und dem Gate 108b verringert. In einigen Beispielen können die Operationen 216 und 218 die epitaxialen Wachstumsparameter (z.B. Wachstumszeit, Wachstumsvorläufer, Wachstumsdruck usw.) steuern, um die verschiedenen Volumina in den erhabenen Teilen 142a und 142b zu erzeugen.
  • In einer Ausführungsform können die epitaxialen Wachstumsprozesse in den Operationen 216 und 218 ein chemischer Niederdruckaufdampfungs-, (LPCVD-), Prozess sein, der ein Vorläufergas auf Siliziumbasis verwendet. Ferner kann der epitaxiale Wachstumsprozess eine In-situ-Dotierung der gezüchteten S/D-Merkmale 142a und 142b mit einem Dotierungsmittel vom n-Typ sein, wie P, As oder Kombinationen davon, um die S/D-Merkmale für FinFETs vom n-Typ zu bilden, oder mit einem Dotierungsmittel vom p-Typ, wie B, um die S/D-Merkmale für FinFETs vom p-Typ zu bilden. In einer Ausführungsform werden die S/D-Merkmale 142b mit einer höheren Konzentration des Dotierungsmittels gebildet als die S/D-Merkmale 142a, sodass der RF-Transistor 101b eine höhere Trägermobilität vorsieht. In einigen Beispielen können die S/D-Merkmale 142a und 142b für FinFETs vom p-Typ Siliziumgermanium. Germanium oder eine Kombination enthalten. In einer Ausführungsform können sowohl die S/D-Merkmale 142a als auch 142b Siliziumgermanium enthalten, aber die S/D-Merkmale 142b ein höheres Germanium-zu-Silizium-Verhältnis aufweisen als die S/D-Merkmale 142a. Für FinFETS vom n-Typ können die S/D-Merkmale 142a und 142b Siliziumcarbid, Silizium oder eine Kombination enthalten.
  • In Operation 220 führt das Verfahren 200 (2B) Operationen durch, die den Operationen 204, 206, 208, 210, 212, 214, 216 und 218 ähnlich sind, um S/D-Merkmale in anderen Gebieten des Substrats 102 zu bilden. In einer Ausführungsform sind die Transistoren 101a und 101b beide FinFETs vom n-Typ. Zur Weiterentwicklung dieser Ausführungsform führt die Operation 220 Fertigungen durch, die oben unter Bezugnahme auf Operationen 204-218 besprochen wurden, um FinFETS vom p-Typ in der Vorrichtungsstruktur 100 zu bilden. In einer Ausführungsform sind die Transistoren 101a und 10b beide FinFETs vom p-Typ. Zur Weiterentwicklung dieser Ausführungsform führt die Operation 220 Fertigungen durch, die oben unter Bezugnahme auf Operationen 204-218 besprochen wurden, um FinFETS vom n-Typ in der Vorrichtungsstruktur 100 zu bilden.
  • In Operation 222 führt das Verfahren 200 (2B) weitere Schritte durch, um eine fertige IC-Vorrichtung zu fertigen, die sowohl RF- als auch logische Transistoren enthält. In einer Ausführungsform ersetzt das Verfahren 200 die Gate-Struktur 108a und 108b mit Gate-Metallstapeln 128a bzw. 128b mit hoher Dielektrizitätskonstante. Unter Bezugnahme auf 1 wird eine Zwischenschichtdielektrikums-, (ILD-), Schicht 144 über dem Substrat 102 (in 1 nicht dargestellt, siehe aber 3H) durch eine Prozedur, wie Abscheidung und CMP, gebildet. In einer Ausführungsform wird die ILD-Schicht 144 durch einen fließfähigen CVD-, (FCVD-), Prozess gebildet. Der FCVD-Prozess enthält ein Abscheiden eines fließfähigen Materials (wie einer flüssigen Verbindung) auf dem Substrat 102, um die Lücken zwischen den verschiedenen Strukturen zu füllen (die die Finnen 104a-b, die Gate-Strukturen 108a-b und die Gate-Abstandhalter 109 enthalten) und das fließfähige Material durch eine geeignete Technik, wie Tempern in einem Beispiel, zu einem festen Material umzuwandeln. Dann wird ein CMP-Prozess an der ILD-Schicht 144 durchgeführt, um die Gate-Strukturen 108a-b freizulegen. Anschließend werden die Gate-Strukturen 108a-b durch einen oder mehrere selektive Ätzprozesse entfernt, wodurch Öffnungen gebildet werden, die von den Gate-Abstandhaltern 109 und der ILD 144 umgeben sind. Anschließend werden eine oder mehrere Materialschichten in die Öffnungen abgeschieden, um Metall-Gates 128a und 128b mit hoher Dielektrizitätskonstante zu bilden.
  • Jede der Gate-Struktur 128a und 128b kann eine Grenzflächenschicht, eine Schicht mit hoher Dielektrizitätskonstante, eine Arbeitsfunktionsmetallschicht und eine Metallfüllschicht enthalten. Die Grenzflächenschicht kann ein dielektrisches Material wie Siliziumoxid oder Siliziumoxynitrid enthalten und kann durch chemische Oxidation, Wärmeoxidation, ALD, CVD und/oder andere geeignete Dielektrika gebildet werden. Die Schicht mit hoher Dielektrizitätskonstante kann Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2), Lanthanoxid (La2O3), Titanoxid (TiO2), Yttriumoxid (Y2 O3 ), Strontiumtitanat (SrTiO3), andere geeignete Metalloxide oder Kombinationen davon enthalten. Die dielektrische Schicht kann durch ALD und/oder andere geeignete Verfahren gebildet werden. Die Arbeitsfunktionsmetallschicht kann eine Arbeitsfunktionsschicht für FinFETs vom n-Typ oder eine Arbeitsfunktionsschicht für FinFETs vom p-Typ sein und kann durch CVD, PVD und/oder einen anderen geeigneten chemischen Prozess abgeschieden werden. Die Arbeitsfunktionsschicht vom p-Typ umfasst ein Metall, ausgewählt aus der Gruppe von Titannitrid (TiN), Tantalnitrid (TaN), Ruthenium (Ru), Molybdän (Mo), Wolfram (W), Platin (Pt) oder Kombinationen davon, ohne aber darauf beschränkt zu sein. Die Arbeitsfunktionsschicht vom n-Typ umfasst ein Metall, ausgewählt aus der Gruppe von Titan (Ti), Aluminium (Al), Tantalcarbid (TaC), Tantalcarbidnitrid (TaCN), Tantalsiliziumnitrid (TaSiN) oder Kombinationen davon, ohne aber darauf beschränkt zu sein. Die Metallfüllschicht kann Aluminium (Al) Wolfram (W) oder Kupfer (Cu) und/oder andere geeignete Materialien enthalten und kann durch CVD, PVD, Plattieren und/oder andere geeignete Prozesse gebildet werden. Weitere Prozesse, wie Kontakt- und Durchkontaktierungsbildung, Zwischenverbindungsverarbeitung usw., können anschließend durchgeführt werden, um die Fertigstellung der Halbleiterstruktur 100 zu vollenden.
  • Eine oder mehrere Ausführungsformen der vorliegenden Offenbarung, die nicht als Einschränkung gedacht sind, sehen viele Vorteile für eine Halbleitervorrichtung und deren Bildung vor. Zum Beispiel sehen Ausführungsformen der vorliegenden Offenbarung Verfahren zum Bilden erhabener epitaxialer S/D-Merkmale für sowohl logische Transistoren als auch RF-Transistoren in derselben IC und zur Abstandsregelung der epitaxialen S/D-Merkmale zu naheliegenden Gate-Strukturen vor. Insbesondere ist ein Verhältnis zwischen dem Abstand in logischen Transistor zum Abstand in RF-Transistoren offenbart, das einen Frequenzgang für RF-Transistoren verbessert, während eine Integration für logische Transistoren verbessert wird. Fertigungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung können leicht in einen bestehenden Herstellungsablauf integriert werden.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren, das an einer Struktur durchgeführt wird, die ein Substrat mit einem ersten Gebiet, das für logische Vorrichtungen konfiguriert ist, und einem zweiten Gebiet, das für Funkfrequenz-, (RF-), Vorrichtungen konfiguriert ist, eine erste Finne über dem ersten Gebiet, eine erste Gate-Struktur, die mit der ersten Finne in Eingriff steht, eine zweite Finne über dem zweiten Gebiet, eine zweite Gate-Struktur, die mit der zweiten Finne in Eingriff steht, und Gate-Abstandhalter über Seitenwänden der ersten und zweiten Gate-Strukturen enthält. Das Verfahren enthält ein Bilden eines ersten Maskierungselements, das Teile der ersten Finne freilegt und das zweite Gebiet bedeckt; Durchführen eines ersten Ätzprozesses an der ersten Finne, wodurch eine erste Vertiefung nahe der ersten Gate-Struktur erhalten wird; Entfernen des ersten Maskierungselements; Bilden eines zweiten Maskierungselements, das Teile der zweiten Finne freilegt und das erste Gebiet bedeckt; und Durchführen eines zweiten Ätzprozesses an der zweiten Finne, wodurch eine zweite Vertiefung nahe der zweiten Gate-Struktur erhalten wird; wobei die ersten und zweiten Ätzprozesse abgestimmt sind, sich in zumindest einem Parameter zu unterscheiden, sodass die erste Vertiefung seichter ist als die zweite Vertiefung und eine erste Distanz zwischen der ersten Vertiefung und der ersten Gate-Struktur entlang der ersten Finne in Längsrichtung kleiner ist als eine zweite Distanz zwischen der zweiten Vertiefung und der zweiten Gate-Struktur entlang der zweiten Finne in Längsrichtung.
  • In einer Ausführungsform enthält das Verfahren ferner ein epitaxiales Züchten eines ersten Halbleitermaterials in der ersten Vertiefung; und ein epitaxiales Züchten eines zweiten Halbleitermaterials in der zweiten Vertiefung. In einer weiteren Ausführungsform ist ein Volumen eines Teils des zweiten Halbleitermaterials über der zweiten Finne kleiner als ein Volumen eines Teils des ersten Halbleitermaterials über der ersten Finne. In einer anderen Ausführungsform ist das zweite Halbleitermaterial mit einer höheren Konzentration an Dotierungsmittel dotiert als das erste Halbleitermaterial. In einer weiteren Ausführungsform enthalten sowohl das erste Halbleitermaterial als auch das zweite Halbleitermaterial Siliziumgermanium und das zweite Halbleitermaterial hat eine höhere Germaniumkonzentration als das erste Halbleitermaterial.
  • In einer Ausführungsform des Verfahrens liegt ein Verhältnis der ersten Distanz zur zweiten Distanz in einem Bereich von 1:1,2 bis 1:3. In einer weiteren Ausführungsform liegt das Verhältnis in einem Bereich von 1:2 bis 1:3. In einer anderen Ausführungsform des Verfahrens enthält der zumindest eine Parameter Ätzdauer, Ätztemperatur, Ätzleistung, Ätzdruck, eine Konzentration einer Ätzchemikalie oder ein Verhältnis unter Ätzchemikalien oder eine Kombination davon. In einer anderen Ausführungsform des Verfahrens sind die ersten und zweiten Finnen beide zur Bildung von FinFETs vom p-Typ konfiguriert oder beide zur Bildung von FinFETS vom n-Typ konfiguriert.
  • In einer Ausführungsform enthält das Verfahren ferner, vor dem Bilden des zweiten Maskierungselements, ein epitaxiales Züchten eines ersten Halbleitermaterials in der ersten Vertiefung; und nach Durchführung des zweiten Ätzprozesses, ein epitaxiales Züchten eines zweiten Halbleitermaterials in der zweiten Vertiefung. In einer anderen Ausführungsform werden die ersten und zweiten Ätzprozesse in derselben Prozesskammer durchgeführt.
  • In einem anderen beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren enthält ein Empfangen einer Struktur mit einem Halbleitersubstrat mit einem ersten Gebiet und einem zweiten Gebiet, einer ersten Finne über dem ersten Gebiet, einer ersten Gate-Struktur, die mit der ersten Finne in Eingriff steht, einer zweiten Finne über dem zweiten Gebiet, einer zweiten Gate-Struktur, die mit der zweiten Finne in Eingriff steht, und Gate-Abstandhaltern über Seitenwänden der ersten und zweiten Gate-Strukturen. Das Verfahren enthält ferner ein Bilden eines ersten Maskierungselements, das das zweite Gebiet bedeckt; Durchführen eines ersten Ätzprozesses an der ersten Finne, während das erste Maskierungselement über dem zweiten Gebiet ist, wodurch eine erste Vertiefung nahe der ersten Gate-Struktur erhalten wird, wobei sich die erste Vertiefung unter den Gate-Abstandhaltern für eine erste Distanz erstreckt; Entfernen des ersten Maskierungselements; Bilden eines zweiten Maskierungselements, das das erste Gebiet bedeckt; und Durchführen eines zweiten Ätzprozesses an der zweiten Finne, während das zweite Maskierungselement über dem ersten Gebiet ist, wodurch eine zweite Vertiefung nahe der ersten Gate-Struktur erhalten wird. Die zweite Vertiefung erstreckt sich unter den Gate-Abstandhaltern für eine zweite Distanz, die kleiner als die erste Distanz ist, wobei eine Differenz zwischen der ersten und zweiten Distanz darauf zurückzuführen ist, dass zumindest ein Parameter in den ersten und zweiten Ätzprozessen anders ist. Das Verfahren enthält ferner ein epitaxiales Züchten eines ersten Halbleitermaterials in der ersten Vertiefung; und ein epitaxiales Züchten des ersten Halbleitermaterials in der zweiten Vertiefung, wobei ein Volumen eines ersten Teils des ersten Halbleitermaterials über der ersten Finne größer ist als ein Volumen eines zweiten Teils des ersten Halbleitermaterials über der zweiten Finne.
  • In einer Ausführungsform des Verfahrens enthält jeder der ersten und zweiten Ätzprozesse einen anisotropischen Ätzprozess und einen isotropischen Ätzprozess. In einer anderen Ausführungsform des Verfahrens sind die ersten und zweiten Ätzprozesse abgestimmt, sich in einem oder mehreren Ätzparametern zu unterscheiden, die Ätzdauer, Ätztemperatur, Ätzvorspannung, Ätzleistung, Ätzdruck, eine Konzentration einer Ätzchemikalie oder ein Verhältnis unter Ätzchemikalien enthalten.
  • In einer anderen Ausführungsform des Verfahrens wird die zweite Vertiefung tiefer geätzt als die erste Vertiefung. In einer weiteren Ausführungsform des Verfahrens ist das erste Halbleitermaterial in der zweiten Vertiefung mit einer höheren Konzentration eines Dotierungsmittels dotiert als das erste Halbleitermaterial in der ersten Vertiefung.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleitervorrichtung. Die Halbleitervorrichtung enthält ein Substrat mit einem ersten Gebiet und einem zweiten Gebiet; erste und zweite Finnen über dem ersten bzw. zweiten Gebiet; erste und zweite Gate-Strukturen, die mit den ersten und zweiten Finnen in Eingriff stehen; Gate-Abstandhalter über Seitenwänden der ersten und zweiten Gate-Strukturen. ein erstes epitaxiales Merkmal, das zumindest teilweise in der ersten Finne und nahe der ersten Gate-Struktur eingebettet ist; und ein zweites epitaxiales Merkmal, das zumindest teilweise in der zweiten Finne und nahe der zweiten Gate-Struktur eingebettet ist. Eine erste Distanz zwischen dem ersten epitaxialen Merkmal und der ersten Gate-Struktur entlang der ersten Finne in Längsrichtung ist kleiner als eine zweite Distanz zwischen dem zweiten epitaxialen Merkmal und der zweiten Gate-Struktur entlang der zweiten Finne in Längsrichtung. Eine Tiefe des ersten epitaxialen Merkmals in die erste Finne ist kleiner als eine Tiefe des zweiten epitaxialen Merkmals in die zweite Finne.
  • In einer Ausführungsform der Halbleitervorrichtung liegt ein Verhältnis zwischen der ersten Distanz und der zweiten Distanz in einem Bereich von 1:1,2 bis 1:3. In einer weiteren Ausführungsform der Halbleitervorrichtung hat ein Teil des ersten epitaxialen Merkmals über der ersten Finne ein größeres Volumen als ein Teil des zweiten epitaxialen Merkmals über der zweiten Finne. In einer weiteren Ausführungsform der Halbleitervorrichtung enthalten die ersten und die zweiten epitaxialen Merkmale beide n-Typ dotiertes Silizium oder beide p-Typ dotiertes Siliziumgermanium, und wobei das zweite epitaxiale Merkmal eine höhere Konzentration an Dotierungsmitteln enthält als das erste epitaxiale Merkmal.
  • Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Durchschnittsfachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Durchschnittsfachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Durchschnittsfachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (21)

  1. BEANSPRUCHT WIRD:
  2. Verfahren, das an einer Struktur durchgeführt wird, die ein Substrat mit einem ersten Gebiet, das für logische Vorrichtungen konfiguriert ist, und einem zweiten Gebiet, das für Funkfrequenz-, (RF-), Vorrichtungen konfiguriert ist, eine erste Finne über dem ersten Gebiet, eine erste Gate-Struktur, die mit der ersten Finne in Eingriff steht, eine zweite Finne über dem zweiten Gebiet, eine zweite Gate-Struktur, die mit der zweiten Finne in Eingriff steht, und Gate-Abstandhalter über Seitenwänden der ersten und zweiten Gate-Strukturen enthält, das Verfahren umfassend: Bilden eines ersten Maskierungselements, das Teile der ersten Finne freilegt und das zweite Gebiet bedeckt; Durchführen eines ersten Ätzprozesses an der ersten Finne, wodurch eine erste Vertiefung nahe der ersten Gate-Struktur erhalten wird; Entfernen des ersten Maskierungselements; Bilden eines zweiten Maskierungselements, das Teile der zweiten Finne freilegt und das erste Gebiet bedeckt; und Durchführen eines zweiten Ätzprozesses an der zweiten Finne, wodurch eine zweite Vertiefung nahe der zweiten Gate-Struktur erhalten wird; wobei die ersten und zweiten Ätzprozesse abgestimmt sind, sich in zumindest einem Parameter zu unterscheiden, sodass die erste Vertiefung seichter ist als die zweite Vertiefung und eine erste Distanz zwischen der ersten Vertiefung und der ersten Gate-Struktur entlang der ersten Finne in Längsrichtung kleiner ist als eine zweite Distanz zwischen der zweiten Vertiefung und der zweiten Gate-Struktur entlang der zweiten Finne in Längsrichtung.
  3. Verfahren nach Anspruch 1, ferner umfassend: epitaxiales Züchten eines ersten Halbleitermaterials in der ersten Vertiefung; und epitaxiales Züchten eines zweiten Halbleitermaterials in der zweiten Vertiefung.
  4. Verfahren nach Anspruch 2, wobei ein Volumen eines Teils des zweiten Halbleitermaterials über der zweiten Finne kleiner als ein Volumen eines Teils des ersten Halbleitermaterials über der ersten Finne ist.
  5. Verfahren nach Anspruch 2 oder 3, wobei das zweite Halbleitermaterial mit einer höheren Konzentration an Dotierungsmittel dotiert ist als das erste Halbleitermaterial.
  6. Verfahren nach einem der vorangehenden Ansprüche 2 bis 4, wobei sowohl das erste Halbleitermaterial als auch das zweite Halbleitermaterial Siliziumgermanium enthalten und das zweite Halbleitermaterial eine höhere Germaniumkonzentration als das erste Halbleitermaterial hat.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei ein Verhältnis der ersten Distanz zur zweiten Distanz in einem Bereich von 1:1,2 bis 1:3 liegt.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei das Verhältnis in einem Bereich von 1:2 bis 1:3 liegt.
  9. Verfahren nach einem der vorangehenden Ansprüche, wobei der zumindest eine Parameter Ätzdauer, Ätztemperatur, Ätzleistung, Ätzdruck, eine Konzentration einer Ätzchemikalie oder ein Verhältnis unter Ätzchemikalien oder eine Kombination davon enthält.
  10. Verfahren nach einem der vorangehenden Ansprüche, wobei die ersten und zweiten Finnen beide zur Bildung von FinFETs vom p-Typ konfiguriert oder beide zur Bildung von FinFETS vom n-Typ konfiguriert sind.
  11. Verfahren nach einem der vorangehenden Ansprüche, ferner umfassend: vor dem Bilden des zweiten Maskierungselements, epitaxiales Züchten eines ersten Halbleitermaterials in der ersten Vertiefung; und nach Durchführung des zweiten Ätzprozesses, epitaxiales Züchten eines zweiten Halbleitermaterials in der zweiten Vertiefung.
  12. Verfahren nach einem der vorangehenden Ansprüche, wobei die ersten und zweiten Ätzprozesse in derselben Prozesskammer durchgeführt werden.
  13. Verfahren, umfassend: Empfangen einer Struktur mit einem Halbleitersubstrat mit einem ersten Gebiet und einem zweiten Gebiet, einer ersten Finne über dem ersten Gebiet, einer ersten Gate-Struktur, die mit der ersten Finne in Eingriff steht, einer zweiten Finne über dem zweiten Gebiet, einer zweiten Gate-Struktur, die mit der zweiten Finne in Eingriff steht, und Gate-Abstandhaltern über Seitenwänden der ersten und zweiten Gate-Strukturen; Bilden eines ersten Maskierungselements, das das zweite Gebiet bedeckt; Durchführen eines ersten Ätzprozesses an der ersten Finne, während das erste Maskierungselement über dem zweiten Gebiet ist, wodurch eine erste Vertiefung nahe der ersten Gate-Struktur erhalten wird, wobei sich die erste Vertiefung unter den Gate-Abstandhaltern für eine erste Distanz erstreckt; Entfernen des ersten Maskierungselements; Bilden eines zweiten Maskierungselements, das das erste Gebiet bedeckt; Durchführen eines zweiten Ätzprozesses an der zweiten Finne, während das zweite Maskierungselement über dem ersten Gebiet ist, wodurch eine zweite Vertiefung nahe der ersten Gate-Struktur erhalten wird, wobei sich die zweite Vertiefung unter den Gate-Abstandhaltern für eine zweite Distanz erstreckt, die kleiner als die erste Distanz ist, wobei eine Differenz zwischen der ersten und zweiten Distanz darauf zurückzuführen ist, dass zumindest ein Parameter in den ersten und zweiten Ätzprozessen anders ist; epitaxiales Züchten eines ersten Halbleitermaterials in der ersten Vertiefung; und epitaxiales Züchten des ersten Halbleitermaterials in der zweiten Vertiefung, wobei ein Volumen eines ersten Teils des ersten Halbleitermaterials über der ersten Finne größer ist als ein Volumen eines zweiten Teils des ersten Halbleitermaterials über der zweiten Finne.
  14. Verfahren nach Anspruch 12, wobei jeder der ersten und zweiten Ätzprozesse einen anisotropischen Ätzprozess und einen isotropischen Ätzprozess enthält.
  15. Verfahren nach Anspruch 12 oder 13, wobei die ersten und zweiten Ätzprozesse abgestimmt sind, sich in einem oder mehreren Ätzparametern zu unterscheiden, die Ätzdauer, Ätztemperatur, Ätzvorspannung, Ätzleistung, Ätzdruck, Konzentration einer Ätzchemikalie oder ein Verhältnis unter Ätzchemikalien enthalten.
  16. Verfahren nach einem der vorangehenden Ansprüche 12 bis 14, wobei die zweite Vertiefung tiefer geätzt ist als die erste Vertiefung.
  17. Verfahren nach einem der vorangehenden Ansprüche 12 bis 15, wobei das erste Halbleitermaterial in der zweiten Vertiefung mit einer höheren Konzentration eines Dotierungsmittels dotiert ist als das erste Halbleitermaterial in der ersten Vertiefung.
  18. Halbleitervorrichtung, umfassend: ein Substrat mit einem ersten Gebiet und einem zweiten Gebiet; erste und zweite Finnen über dem ersten bzw. zweiten Gebiet; erste und zweite Gate-Strukturen, die mit den ersten und zweiten Finnen in Eingriff stehen; Gate-Abstandhalter über Seitenwänden der ersten und zweiten Gate-Strukturen; ein erstes epitaxiales Merkmal, das zumindest teilweise in der ersten Finne und nahe der ersten Gate-Struktur eingebettet ist; und ein zweites epitaxiales Merkmal, das zumindest teilweise in der zweiten Finne und nahe der zweiten Gate-Struktur eingebettet ist, wobei eine erste Distanz zwischen dem ersten epitaxialen Merkmal und der ersten Gate-Struktur entlang der ersten Finne in Längsrichtung kleiner ist als eine zweite Distanz zwischen dem zweiten epitaxialen Merkmal und der zweiten Gate-Struktur entlang der zweiten Finne in Längsrichtung, wobei eine Tiefe des ersten epitaxialen Merkmals in die erste Finne kleiner ist als eine Tiefe des zweiten epitaxialen Merkmals in die zweite Finne.
  19. Halbleitervorrichtung nach Anspruch 17, wobei ein Verhältnis zwischen der ersten Distanz und der zweiten Distanz in einem Bereich von 1:1,2 bis 1:3 liegt.
  20. Halbleitervorrichtung nach Anspruch 17 oder 18, wobei ein Teil des ersten epitaxialen Merkmals über der ersten Finne ein größeres Volumen als ein Teil des zweiten epitaxialen Merkmals über der zweiten Finne hat.
  21. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 17 bis 18, wobei die ersten und die zweiten epitaxialen Merkmale beide n-Typ dotiertes Silizium enthalten oder beide p-Typ dotiertes Siliziumgermanium enthalten und wobei das zweite epitaxiale Merkmal eine höhere Konzentration an Dotierungsmitteln enthält als das erste epitaxiale Merkmal.
DE102018124725.7A 2017-11-29 2018-10-08 Verfahren zur Herstellung einer Halbleitervorrichtung mit verbesserter epitaxialer Source/Drain-Abstandsregelung Pending DE102018124725A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762591961P 2017-11-29 2017-11-29
US62/591,961 2017-11-29
US15/934,017 US10804378B2 (en) 2017-11-29 2018-03-23 Method for semiconductor device fabrication with improved epitaxial source/drain proximity control
US15/934,017 2018-03-23

Publications (1)

Publication Number Publication Date
DE102018124725A1 true DE102018124725A1 (de) 2019-05-29

Family

ID=66442136

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018124725.7A Pending DE102018124725A1 (de) 2017-11-29 2018-10-08 Verfahren zur Herstellung einer Halbleitervorrichtung mit verbesserter epitaxialer Source/Drain-Abstandsregelung

Country Status (5)

Country Link
US (2) US10804378B2 (de)
KR (1) KR102184595B1 (de)
CN (1) CN109841570B (de)
DE (1) DE102018124725A1 (de)
TW (1) TWI707389B (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019102589A (ja) * 2017-11-30 2019-06-24 株式会社ジャパンディスプレイ 表示装置と表示装置の製造方法
KR102618493B1 (ko) * 2018-08-03 2023-12-27 삼성전자주식회사 반도체 장치
CN113764279A (zh) * 2020-06-03 2021-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN114530417A (zh) * 2022-04-24 2022-05-24 合肥晶合集成电路股份有限公司 一种半导体结构的制作方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
KR101964262B1 (ko) 2011-11-25 2019-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR20150133012A (ko) 2014-05-19 2015-11-27 삼성전자주식회사 반도체 장치
US10084060B2 (en) * 2014-08-15 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
US9484346B2 (en) * 2014-10-15 2016-11-01 Taiwan Semiconductor Manufacturing Company Ltd Semiconductor structure and manufacturing method thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10411067B2 (en) * 2015-12-21 2019-09-10 Intel Corporation Integrated RF frontend structures
US10163912B2 (en) 2016-01-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain proximity
CN108091570B (zh) * 2016-11-23 2020-09-04 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
KR102140358B1 (ko) * 2016-12-23 2020-08-03 매그나칩 반도체 유한회사 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자
KR102579874B1 (ko) * 2016-12-27 2023-09-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10439026B2 (en) * 2017-10-17 2019-10-08 Globalfoundries Inc. Fins with single diffusion break facet improvement using epitaxial insulator

Also Published As

Publication number Publication date
US10804378B2 (en) 2020-10-13
US11532728B2 (en) 2022-12-20
CN109841570A (zh) 2019-06-04
US20200098896A1 (en) 2020-03-26
TWI707389B (zh) 2020-10-11
KR20190063421A (ko) 2019-06-07
KR102184595B1 (ko) 2020-12-02
US20190165138A1 (en) 2019-05-30
TW201926428A (zh) 2019-07-01
CN109841570B (zh) 2021-03-19

Similar Documents

Publication Publication Date Title
DE102017012299B3 (de) Von dielektrischen finnen und abstandshaltern begrenzte epitaxlale strukturelemente und verfahren zu ihrer herstellung
DE102017114427B4 (de) Verfahren zur Herstellung von Trennelementen für Halbleiterstrukturen
DE102016119017B4 (de) Verfahren zur Halbleitervorrichtungsherstellung mit verbesserter Source-Drain-Epitaxie
DE102014106152B4 (de) FinFET-Vorrichtung mit High-k-Metallgate-Stapel
DE102015112267B4 (de) Verfahren und struktur für finfet
DE102020111602B4 (de) Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür
DE102017113681A1 (de) Halbleiter-bauelement mit luft-abstandshalter
DE102016100049A1 (de) Verfahren und Struktur für Halbleitermid-End-Of-Line- (MEOL) -Prozess
DE102017123950A1 (de) Finfet-bauelement und verfahren zur herstellung desselben
DE102017120267B4 (de) Verfahren zur herstellung von source/drain-kontakten in halbleitervorrichtungen
DE102020105633B4 (de) Halbleitervorrichtungen mit verbesserten Kondensatoren
DE102018124725A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit verbesserter epitaxialer Source/Drain-Abstandsregelung
DE102021108885A1 (de) Bilden von esd-bauelementen unter verwendung von multigatekompatiblen prozessen
DE102020106231A1 (de) Vorrichtung mit niedrigem leckstrom
DE102018114209A1 (de) Source -und-drain-struktur mit einem reduzierten kontaktwiderstand und einer verbesserten beweglichkeit
DE102019121750B4 (de) Metallgatestrukturschneidverfahren und damit hergestellte halbleitervorrichtung
DE102020130964A1 (de) Vertikal ausgerichteter komplementärer transistor
DE102020124625A1 (de) Transistoren mit nanostrukturen
DE102020131140A1 (de) Gateisolierungsstruktur
DE102022129051A1 (de) Halbleitervorrichtung mit verwendung von abstimmbaren kanalschichten und verfahren zu deren herstellung
DE102021109770B4 (de) Hybrid-halbleitervorrichtung
DE102021116191A1 (de) Bilden von source- und drain-merkmalen in halbleiterbauelementen
DE102021115012A1 (de) Nanostrukturen und verfahren zu deren herstellung
DE102018100940B4 (de) Integrierte Schaltung mit Finne und Gatestruktur und Herstellungsverfahren
DE102019119716A1 (de) Hybrid-source-drain-regionen, die basierend auf derselben finne gebildet sind und verfahren zur bildung dieser

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021336000

Ipc: H01L0021823400

R016 Response to examination communication