KR20150133012A - 반도체 장치 - Google Patents

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KR20150133012A
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양설운
김성봉
박승한
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삼성전자주식회사
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Abstract

SRAM의 읽기(reading) 및 쓰기(writing) 안정성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 영역 및 제2 영역이 정의된 기판, 상기 제1 영역에서, 상기 기판 상에 형성되고, 제1 방향으로 연장되고, 제1 부분 및 제2 부분을 포함하는 제1 핀형 액티브 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되는 제1 핀형 액티브 패턴, 상기 제2 영역에서, 상기 기판 상에 형성되고, 제2 방향으로 연장되고, 제3 부분 및 제4 부분을 포함하는 제2 핀형 액티브 패턴으로, 상기 제4 부분은 상기 제3 부분을 중심으로 상기 제2 방향으로 양측에 배치되고, 상기 제4 부분은 상기 제3 부분보다 리세스되는 제2 핀형 액티브 패턴, 상기 제1 방향과 다른 제3 방향으로 연장되고, 상기 제1 부분 상에 형성되는 제1 게이트 전극, 상기 제2 방향과 다른 제4 방향으로 연장되고, 상기 제3 부분 상에 형성되는 제2 게이트 전극, 상기 제2 부분 내에 형성되고, 제1 형의 불순물이 도핑된 제1 소오스/드레인, 및 상기 제1 형의 불순물이 도핑된 제1 에피층을 포함하고, 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, SRAM의 읽기(reading) 및 쓰기(writing) 안정성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 영역 및 제2 영역이 정의된 기판, 상기 제1 영역에서, 상기 기판 상에 형성되고, 제1 방향으로 연장되고, 제1 부분 및 제2 부분을 포함하는 제1 핀형 액티브 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되는 제1 핀형 액티브 패턴, 상기 제2 영역에서, 상기 기판 상에 형성되고, 제2 방향으로 연장되고, 제3 부분 및 제4 부분을 포함하는 제2 핀형 액티브 패턴으로, 상기 제4 부분은 상기 제3 부분을 중심으로 상기 제2 방향으로 양측에 배치되고, 상기 제4 부분은 상기 제3 부분보다 리세스되는 제2 핀형 액티브 패턴, 상기 제1 방향과 다른 제3 방향으로 연장되고, 상기 제1 부분 상에 형성되는 제1 게이트 전극, 상기 제2 방향과 다른 제4 방향으로 연장되고, 상기 제3 부분 상에 형성되는 제2 게이트 전극, 상기 제2 부분 내에 형성되고, 제1 형의 불순물이 도핑된 제1 소오스/드레인, 및 상기 제1 형의 불순물이 도핑된 제1 에피층을 포함하고, 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 부분의 상면 및 상기 제2 부분의 상면은 동일 평면 상에 놓여있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 액티브 패턴의 상면은 상기 기판 상에 형성된 필드 절연막의 상면보다 위로 돌출되고, 상기 제1 소오스/드레인은 상기 제2 부분의 상면 및 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 측벽 상에 형성된 제2 에피층을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 에피층과 상기 제2 에피층은 서로 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 부분의 상면으로부터 상기 제1 형의 불순물이 도핑된 깊이는 상기 제3 부분의 상면으로부터 상기 제1 형의 불순물이 도핑된 깊이보다 얕다.
본 발명의 몇몇 실시예에서, 상기 제1 부분의 상면으로부터 상기 제1 형의 불순물이 도핑된 깊이는 상기 제3 부분의 상면으로부터 상기 제1 형의 불순물이 도핑된 깊이와 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 형의 불순물은 p형 불순물이다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은 SRAM 형성 영역이고, 상기 제2 영역은 로직 영역이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 제1 방향으로 연장되고, 제1 부분 및 제2 부분을 포함하는 제1 핀형 액티브 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되는 제1 핀형 액티브 패턴, 상기 기판 상에, 상기 제1 방향으로 연장되고, 제3 부분 및 제4 부분을 포함하는 제2 핀형 액티브 패턴으로, 상기 제4 부분은 상기 제3 부분을 중심으로 상기 제1 방향으로 양측에 배치되고, 상기 제4 부분은 상기 제3 부분보다 리세스되는 제2 핀형 액티브 패턴, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 부분 및 상기 제3 부분 상에 형성되는 게이트 전극, 상기 제2 부분 내에 형성되고, 제1 형의 불순물이 도핑된 제1 소오스/드레인, 및 상기 제1 형의 불순물과 다른 제2 형의 불순물이 도핑된 제1 에피층을 포함하고, 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 부분의 상면 및 상기 제2 부분의 상면은 동일 평면 상에 놓여있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 액티브 패턴의 상면은 상기 기판 상에 형성된 필드 절연막의 상면보다 위로 돌출되고, 상기 제1 소오스/드레인은 상기 제2 부분의 상면 및 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 측벽 상에 형성된 제2 에피층을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 에피층과 상기 제2 에피층은 서로 다른 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 부분의 상면으로부터 상기 제1 형의 불순물이 도핑된 깊이는 상기 제3 부분의 상면으로부터 상기 제2 형의 불순물이 도핑된 깊이보다 얕다.
본 발명의 몇몇 실시예에서, 상기 제1 부분의 상면으로부터 상기 제1 형의 불순물이 도핑된 깊이는 상기 제3 부분의 상면으로부터 상기 제2 형의 불순물이 도핑된 깊이와 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 형의 불순물은 p형 불순물이고, 상기 제2 형의 불순물은 n형 불순물이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역이 정의된 기판, 상기 제1 영역에 형성된 제1 핀형 트랜지스터로서, 제1 핀형 액티브 패턴과, 상기 제1 핀형 액티브 패턴 상에 상기 제1 핀형 액티브 패턴을 교차하는 제1 게이트 전극과, 상기 제1 게이트 전극의 양측에 형성되고 제1 형의 불순물이 도핑된 제1 소오스/드레인을 포함하는 제1 핀형 트랜지스터, 및 상기 제2 영역에 형성된 제2 핀형 트랜지스터로서, 제2 핀형 액티브 패턴과, 상기 제2 핀형 액티브 패턴 상에 상기 제2 핀형 액티브 패턴을 교차하는 제2 게이트 전극과, 상기 제2 게이트 전극의 양측에 형성되고 제2 형의 불순물이 도핑된 제2 소오스/드레인을 포함하는 제2 핀형 트랜지스터를 포함하고, 상기 제1 게이트 전극과 오버랩되는 상기 제1 핀형 액티브 패턴의 상면으로부터 상기 제1 형의 불순물이 도핑된 제1 깊이와, 상기 제2 게이트 전극과 오버랩되는 상기 제2 핀형 액티브 패턴의 상면으로부터 상기 제2 형의 불순물이 도핑된 제2 깊이는 서로 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 트랜지스터는 상기 제1 게이트 전극의 양측의 상기 제1 핀형 액티브 패턴 내에 형성되는 제1 리세스를 더 포함하고, 상기 제2 핀형 트랜지스터는 상기 제2 게이트 전극의 양측의 상기 제2 핀형 액티브 패턴 내에 형성되는 제2 리세스를 더 포함하고, 상기 제1 소오스/드레인은 상기 제1 리세스 내에 형성되는 제1 에피층을 포함하고, 상기 제2 소오스/드레인은 상기 제2 리세스 내에 형성되는 제2 에피층을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 형의 불순물 및 상기 제2 형의 불순물은 각각 p 형의 불순물이고, 상기 제1 영역은 SRAM 형성 영역이고, 제2 영역은 로직 영역이다.
본 발명의 몇몇 실시예에서, 상기 제1 형의 불순물은 p형 불순물이고, 상기 제2 형의 불순물은 n형의 불순물이고, 상기 제1 핀형 트랜지스터는 SRAM의 풀업(pull-up) 트랜지스터이고, 제2 핀형 트랜지스터는 SRAM의 풀다운(pull-down) 트랜지스터 또는 패스(pass) 트랜지스터이다.
본 발명의 몇몇 실시예에서, 상기 제2 형의 불순물이 도핑된 상기 제2 깊이는 상기 제1 형의 불순물이 도핑된 상기 제1 깊이보다 깊다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역과, 제2 영역과, 제3 영역이 정의된 기판, 상기 제1 영역에 형성된 제1 핀형 트랜지스터로서, 제1 핀형 액티브 패턴과, 상기 제1 핀형 액티브 패턴 상에 상기 제1 핀형 액티브 패턴을 교차하는 제1 게이트 전극과, 상기 제1 게이트 전극 및 상기 제1 핀형 액티브 패턴 사이에 형성되는 제1 게이트 절연막과, 상기 제1 게이트 전극의 양측에 형성되는 제1 소오스/드레인을 포함하는 제1 핀형 트랜지스터, 상기 제2 영역에 형성된 제2 핀형 트랜지스터로서, 제2 핀형 액티브 패턴과, 상기 제2 핀형 액티브 패턴 상에 상기 제2 핀형 액티브 패턴을 교차하는 제2 게이트 전극과, 상기 제2 게이트 전극 및 상기 제2 핀형 액티브 패턴 사이에 형성되는 제2 게이트 절연막과, 상기 제2 게이트 전극의 양측에 형성되는 제2 소오스/드레인을 포함하는 제2 핀형 트랜지스터, 및 상기 제3 영역에 형성된 제3 핀형 트랜지스터로서, 제3 핀형 액티브 패턴과, 상기 제3 핀형 액티브 패턴 상에 상기 제3 핀형 액티브 패턴을 교차하는 제3 게이트 전극과, 상기 제3 게이트 전극 및 상기 제3 핀형 액티브 패턴 사이에 형성되는 제3 게이트 절연막과, 상기 제3 게이트 전극의 양측에 형성되는 제3 소오스/드레인을 포함하는 제3 핀형 트랜지스터를 포함하고, 상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두껍고, 상기 제3 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두껍다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 절연막의 두께는 상기 제3 게이트 절연막의 두께와 동일하다.
본 발명의 몇몇 실시예에서, 상기 제3 게이트 절연막의 두께는 상기 제1 게이트 절연막의 두께보다 두껍다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 절연막은 상기 제1 핀형 액티브 패턴의 측벽 및 상면을 따라서 형성되고, 상기 제2 게이트 절연막은 상기 제2 핀형 액티브 패턴의 측벽 및 상면을 따라서 형성되고, 상기 제3 게이트 절연막은 상기 제3 핀형 액티브 패턴의 측벽 및 상면을 따라서 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은 SRAM 형성 영역이고, 상기 제2 영역은 로직 영역이고, 상기 제3 영역은 I/O 영역이다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 트랜지스터와, 상기 제2 핀형 트랜지스터와, 상기 제3 핀형 트랜지스터는 p형 트랜지스터이다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극에 대응되는 위치에 형성된 제1 트렌치와, 상기 제2 게이트 전극에 대응되는 위치에 형성된 제2 트렌치와, 상기 제3 게이트 전극에 대응되는 위치에 형성된 제3 트렌치를 포함하고, 상기 기판 상에 형성되는 층간 절연막을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 절연막은 상기 제1 트렌치의 측면 및 바닥면을 따라서 형성되고, 상기 제2 게이트 절연막은 상기 제2 트렌치의 측면 및 바닥면을 따라서 형성되고, 상기 제3 게이트 절연막은 상기 제3 트렌치의 측면 및 바닥면을 따라서 형성된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역과, 제2 영역과, 제3 영역이 정의된 기판, 상기 제1 영역에 형성된 제1 핀형 트랜지스터로서, 제1 핀형 액티브 패턴과, 상기 제1 핀형 액티브 패턴 상에 상기 제1 핀형 액티브 패턴을 교차하는 제1 게이트 전극과, 상기 제1 게이트 전극 및 상기 제1 핀형 액티브 패턴 사이에 상기 제1 핀형 액티브 패턴의 측벽 및 상면을 따라서 형성되는 제1 게이트 절연막과, 상기 제1 게이트 전극의 양측에 형성되는 제1 소오스/드레인을 포함하는 제1 핀형 트랜지스터, 상기 제2 영역에 형성된 제2 핀형 트랜지스터로서, 제2 핀형 액티브 패턴과, 상기 제2 핀형 액티브 패턴 상에 상기 제2 핀형 액티브 패턴을 교차하는 제2 게이트 전극과, 상기 제2 게이트 전극 및 상기 제2 핀형 액티브 패턴 사이에 상기 제2 핀형 액티브 패턴의 측벽 및 상면을 따라서 형성되는 제2 게이트 절연막과, 상기 제2 게이트 전극의 양측에 형성되는 제2 소오스/드레인을 포함하는 제2 핀형 트랜지스터, 및 상기 제3 영역에 형성된 제3 핀형 트랜지스터로서, 제3 핀형 액티브 패턴과, 상기 제3 핀형 액티브 패턴 상에 상기 제3 핀형 액티브 패턴을 교차하는 제3 게이트 전극과, 상기 제3 게이트 전극 및 상기 제3 핀형 액티브 패턴 사이에 상기 제3 핀형 액티브 패턴의 측벽 및 상면을 따라서 형성되는 제3 게이트 절연막과, 상기 제3 게이트 전극의 양측에 형성되는 제3 소오스/드레인을 포함하는 제3 핀형 트랜지스터를 포함하고, 상기 제1 게이트 절연막의 두께와 상기 제2 게이트 절연막의 두께는 서로 다르고, 상기 제3 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께와 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두껍다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 액티브 패턴과, 제2 핀형 액티브 패턴과, 상기 제3 핀형 액티브 패턴은 각각 장변과 단변을 포함하고, 상기 제1 핀형 액티브 패턴의 단변의 폭과, 상기 제2 핀형 액티브 패턴의 단변의 폭과, 상기 제3 핀형 액티브 패턴의 단변의 폭은 서로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제2 핀형 트랜지스터와 상기 제3 핀형 트랜지스터는 서로 동일한 형의 트랜지스터이고, 상기 제1 핀형 트랜지스터와 상기 제2 핀형 트랜지스터는 서로 다른 형의 트랜지스터이다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 트랜지스터는 p형 트랜지스터이고, 상기 제2 핀형 트랜지스터는 n형 트랜지스터이다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 트랜지스터는 SRAM의 풀업(pull-up) 트랜지스터이고, 제2 핀형 트랜지스터는 SRAM의 풀다운(pull-down) 트랜지스터이고, 제3 핀형 트랜지스터는 SRAM의 패스(pass) 트랜지스터이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 제1 방향으로 연장되고, 서로 간에 나란하게 형성되는 제1 및 제2 핀형 액티브 패턴, 상기 제1 방향과 다른 제2 방향으로 연장되고, 제1 핀형 액티브 패턴 및 상기 제2 핀형 액티브 패턴 상에 상기 제1 핀형 액티브 패턴과 제2 핀형 액티브 패턴을 교차하는 제1 게이트 전극으로, 제1 핀형 액티브 패턴과 교차하는 제1 부분과 제2 핀형 액티브 패턴과 교차하는 제2 부분을 포함하는 제1 게이트 전극, 상기 제2 방향으로 연장되고, 제2 핀형 액티브 패턴 상에 상기 제2 핀형 액티브 패턴과 교차하는 제2 게이트 전극으로, 상기 제1 핀형 액티브 패턴과 비교차하는 제2 게이트 전극, 상기 제1 핀형 액티브 패턴과 상기 제1 부분 사이에 형성되는 제1 게이트 절연막, 상기 제2 핀형 액티브 패턴과 상기 제2 부분 사이에 형성되고, 상기 제1 게이트 절연막의 두께와 다른 두께를 갖는 제2 게이트 절연막, 및 상기 제2 핀형 액티브 패턴과 상기 제2 게이트 전극 사이에 형성되고, 상기 제2 게이트 절연막의 두께와 동일한 두께를 갖는 제3 게이트 절연막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두껍다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 절연막 및 상기 제3 게이트 절연막은 상기 제2 핀형 액티브 패턴의 상면 및 측벽을 따라서 형성되고, 상기 제1 게이트 절연막은 상기 제1 핀형 액티브 패턴의 상면 및 측벽을 따라서 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 직접 접촉한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극의 제1 부분의 양측에 형성되는 제1 소오스/드레인과, 상기 제2 게이트 전극의 제2 부분의 양측에 형성되는 제2 소오스/드레인과, 상기 제2 게이트 전극의 양측에 형성되는 제3 소오스/드레인을 더 포함하고, 상기 제2 소오스/드레인과 상기 제3 소오스/드레인은 도핑된 n형 불순물을 포함하고, 제1 소오스/드레인은 도핑된 p형 불순물을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 2는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 4는 도 3의 I, II 및 III 영역을 나타낸 사시도이다.
도 5는 도 3의 A - A, B - B 및 C - C를 따라 절단한 단면도이다.
도 6은 도 3의 D - D를 따라 절단한 단면도이다.
도 7은 도 3의 A - A 및 B - B를 따라 절단한 부분에서 불순물의 도핑된 깊이를 비교하는 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9 내지 도 11은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 12는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13 및 도 14는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 15 및 도 16은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 17은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 18은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 19는 도 18의 E - E 및 F - F를 따라서 절단한 단면도이다.
도 20은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 21 및 도 22는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 23은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 24 및 도 25는 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 26은 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 27은 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 28은 도 27의 E - E, F - F 및 G - G를 따라서 절단한 단면도이다.
도 29는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 30 및 도 31은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 및 도 2을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 회로도 및 레이아웃도에 대해 설명한다.
도 1 및 도 2는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 1 및 도 2를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 1 및 도 2를 참조하면, 서로 이격된 제1 활성 영역(20), 제2 활성 영역(30), 제3 활성 영역(40), 제4 활성 영역(50)은 일 방향(예를 들어, 도 2의 상하방향)으로 길게 연장되도록 형성된다. 제2 활성 영역(30), 제3 활성 영역(40)은 제1 활성 영역(20), 제4 활성 영역(50)보다 연장 길이가 짧을 수 있다.
또한, 제1 도전성 라인(61), 제2 도전성 라인(62), 제3 도전성 라인(63), 제4 도전성 라인(64)은 타 방향(예를 들어, 도 2의 좌우 방향)으로 길게 연장되고, 제1 활성 영역(20) 내지 제4 활성 영역(50)을 교차하도록 형성된다. 구체적으로, 제1 도전성 라인(61)은 제1 활성 영역(20)과 제2 활성 영역(30)을 완전히 교차하고, 제3 활성 영역(40)의 종단과 일부 오버랩될 수 있다. 제3 도전성 라인(63)은 제4 활성 영역(50)과 제3 활성 영역(40)을 완전히 교차하고, 제2 활성 영역(30)의 종단과 일부 오버랩될 수 있다. 제2 도전성 라인(62), 제4 도전성 라인(64)은 각각 제1 활성 영역(20), 제4 활성 영역(50)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 도전성 라인(61)과 제2 활성 영역(30)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 도전성 라인(61)과 제1 활성 영역(20)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 도전성 라인(62)과 제1 활성 영역(20)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 도전성 라인(63)과 제3 활성 영역(40)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 도전성 라인(63)과 제4 활성 영역(50)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 도전성 라인(64)과 제4 활성 영역(50)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 도전성 라인(61~64)과, 제1 내지 제4 활성 영역(20, 30, 40, 50)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(60)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(71)은 제2 활성 영역(30), 제3 도전성 라인(63)과, 배선(81)을 동시에 연결한다. 공유 컨택(72)은 제3 활성 영역(40), 제1 도전성 라인(61)과, 배선(82)을 동시에 연결한다.
도 3 내지 도 7을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 4는 도 3의 I, II 및 III 영역을 나타낸 사시도이다. 도 5는 도 3의 A - A, B - B 및 C - C를 따라 절단한 단면도이다. 도 6은 도 3의 D - D를 따라 절단한 단면도이다. 도 7은 도 3의 A - A 및 B - B를 따라 절단한 부분에서 불순물의 도핑된 깊이를 비교하는 단면도이다. 설명의 편의상, 도 3은 다수의 핀형 액티브 패턴과 다수의 게이트 전극만을 도시하였고, 도 4에서 층간 절연막(90)은 도시하지 않았다.
도 3 내지 도 7을 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 핀형 액티브 패턴(110)과, 제2 핀형 액티브 패턴(120)과, 제1 게이트 전극 구조체(130)와, 제2 게이트 전극 구조체(140)와, 제1 소오스/드레인(230)과, 제2 소오스/드레인(232) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 핀형 액티브 패턴(110) 및 제2 핀형 액티브 패턴(120)은 기판(100)으로부터 돌출되어, 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 액티브 패턴(110) 및 제2 핀형 액티브 패턴(120)의 측벽 일부를 각각 덮을 수 있다. 따라서, 제1 핀형 액티브 패턴(110)의 상면의 적어도 일부와, 제2 핀형 액티브 패턴(120)의 상면의 적어도 일부는 기판(100) 상에 형성된 필드 절연막(105)의 상면보다 위로 돌출될 수 있다.
필드 절연막(105)에 의해 정의되는 제1 핀형 액티브 패턴(110) 및 제2 핀형 액티브 패턴(120)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 핀형 액티브 패턴(110) 및 제2 핀형 액티브 패턴(120)은 서로 인접하여 나란하게 형성될 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
제1 핀형 액티브 패턴(110) 및 제2 핀형 액티브 패턴(120)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 액티브 패턴(110) 및 제2 핀형 액티브 패턴(120)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 액티브 패턴(110) 및 제2 핀형 액티브 패턴(120)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 액티브 패턴(110) 및 제2 핀형 액티브 패턴(120)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 제1 핀형 액티브 패턴(110) 및 제2 핀형 액티브 패턴(120)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 액티브 패턴(110) 및 제2 핀형 액티브 패턴(120)은 각각 실리콘을 포함하는 것으로 설명한다.
제1 게이트 전극 구조체(130)는 제2 방향(Y1)으로 연장되고, 제1 핀형 액티브 패턴(110) 및 제2 핀형 액티브 패턴(120)과 교차하도록 형성된다. 제2 게이트 전극 구조체(140)는 제2 방향(Y1)으로 연장되고, 제2 핀형 액티브 패턴(120)과 교차하도록 형성된다. 하지만, 제2 게이트 전극 구조체(140)는 제1 핀형 액티브 패턴(110)과 교차하지 않는다.
제1 게이트 전극 구조체(130)는 제1 게이트 전극(130a)과 제2 게이트 전극(130b)을 포함한다. 제1 게이트 전극 구조체(130) 중, 제1 게이트 전극(130a)은 제1 핀형 액티브 패턴(110)과 교차하도록 형성된 부분이고, 제2 게이트 전극(130b)은 제2 핀형 액티브 패턴(120)과 교차하도록 형성된 부분이다. 제1 게이트 전극(130a) 및 제2 게이트 전극(130b)은 서로 연결되어 있다.
제2 게이트 전극 구조체(140)는 제3 게이트 전극(140)을 포함한다. 제3 게이트 전극(140)은 제2 핀형 액티브 패턴(120)과 교차하도록 형성된 부분이다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 기판(100)은 제1 영역(I)과, 제2 영역(II)과 제3 영역(III)을 포함할 수 있다. 제1 영역(I)은 제1 핀형 액티브 패턴(110)과 제1 게이트 전극 구조체(130)가 교차하는 영역일 수 있고, 제2 영역(II)은 제2 핀형 액티브 패턴(120)과 제1 게이트 전극 구조체(130)가 교차하는 영역일 수 있다. 또한, 제3 영역(III)은 제2 핀형 액티브 패턴(120)와 제2 게이트 전극 구조체(140)가 교차하는 영역일 수 있다.
좀 더 구체적으로, 제1 영역(I)은 제1 핀형 액티브 패턴(110)과 제1 게이트 전극(130a)이 교차하는 영역이고, 제2 영역(II)은 제2 핀형 액티브 패턴(120)과 제2 게이트 전극(130b)이 교차하는 영역이고, 제3 영역(III)은 제2 핀형 액티브 패턴(120)과 제3 게이트 전극(140)이 교차하는 영역일 수 있다.
제1 영역(I)에는 제1 핀형 트랜지스터(101)가 형성되고, 제2 영역(II)에는 제2 핀형 트랜지스터(102)가 형성되고, 제3 영역(III)에는 제3 핀형 트랜지스터(103)가 형성될 수 있다.
예를 들어, 제1 내지 제3 영역(I, II, III)을 도 1 및 도 2에서 설명한 반도체 장치에 대응을 시키면, 제1 내지 제3 영역(I, II, III)은 SRAM 영역에 포함될 수 있다. 또한, 제1 영역(I)은 SRAM의 풀업(pull-up) 트랜지스터가 형성되는 영역이고, 제2 영역(II)은 SRAM의 풀다운(pull-down) 트랜지스터가 형성되는 영역이고, 제3 영역(III)은 SRAM의 패스(pass) 트랜지스터가 형성되는 영역일 수 있다.
이하의 설명은 제1 내지 제3 핀형 트랜지스터(101, 102, 103)을 중심으로 설명한다.
도 3 내지 도 7을 참고하면, 제1 핀형 트랜지스터(101)는 제1 핀형 액티브 패턴(110)과, 제1 게이트 전극(130a)과, 제1 소오스/드레인(230) 등을 포함한다. 제2 핀형 트랜지스터(102)는 제2 핀형 액티브 패턴(120)와, 제2 게이트 전극(130b)과, 제2 소오스/드레인(232)을 포함하고, 제3 핀형 트랜지스터(103)는 제2 핀형 액티브 패턴(120)과, 제3 게이트 전극(140)과, 제3 소오스/드레인(234) 등을 포함한다.
제1 핀형 액티브 패턴(110)는 제1 부분(110a) 및 제2 부분(110b)를 포함한다. 제1 핀형 액티브 패턴의 제2 부분(110b)은 제1 핀형 액티브 패턴의 제1 부분(110a)을 중심으로 제1 방향(X1)으로 양측에 배치된다.
제1 핀형 액티브 패턴의 제1 부분(110a)의 상면과 제1 핀형 액티브 패턴의 제2 부분(110b)의 상면은 필드 절연막(105)의 상면보다 위로 돌출되어 있다. 또한, 제1 핀형 액티브 패턴의 제1 부분(110a)의 상면 및 제1 핀형 액티브 패턴의 제2 부분(110b)의 상면은 동일 평면 상에 놓여있을 수 있다.
제2 핀형 트랜지스터(102)에 포함되는 제2 핀형 액티브 패턴(120)은 제1 부분(120a)과 제2 부분(120b)을 포함한다. 제3 핀형 트랜지스터(103)에 포함되는 제2 핀형 액티브 패턴(120)은 제3 부분(120c)과 제4 부분(120d)을 포함한다. 제2 핀형 액티브 패턴의 제2 부분(120b)은 제2 핀형 액티브 패턴의 제1 부분(120a)을 중심으로 제1 방향(X1)으로 양측에 배치되고, 제2 핀형 액티브 패턴의 제4 부분(120d)은 제2 핀형 액티브 패턴의 제3 부분(120c)을 중심으로 제1 방향(X1)으로 양측에 배치된다.
제2 게이트 전극(130b)과 제3 게이트 전극(140) 사이에 위치하는 제2 핀형 액티브 패턴의 제2 부분(120b) 및 제2 핀형 액티브 패턴의 제4 부분(120d)은 서로 직접 연결될 수 있다. 다시 말하면, 제2 게이트 전극(130b)과 제3 게이트 전극(140) 사이에 위치하는 제2 핀형 액티브 패턴의 제2 부분(120b) 및 제2 핀형 액티브 패턴의 제4 부분(120d)은 제2 핀형 트랜지스터(102) 및 제3 핀형 트랜지스터(103)에 공통되는 부분일 수 있다.
제2 핀형 액티브 패턴의 제1 부분(120a)의 상면과 제2 핀형 액티브 패턴의 제3 부분(120c)의 상면은 필드 절연막(105)의 상면보다 위로 돌출되어 있다.
또한, 제2 핀형 액티브 패턴의 제2 부분(120b)의 상면은 제2 핀형 액티브 패턴의 제1 부분(120a)의 상면보다 리세스되어 있다. 즉, 기판(100)으로부터 제2 핀형 액티브 패턴의 제1 부분(120a)의 상면까지의 높이는 기판(100)으로부터 제2 핀형 액티브 패턴의 제2 부분(120b)의 상면까지의 높이보다 높다.
제2 핀형 액티브 패턴의 제4 부분(120d)의 상면은 제2 핀형 액티브 패턴의 제3 부분(120c)의 상면보다 리세스되어 있을 수 있다.
제1 게이트 전극 구조체(130)의 일부인 제1 게이트 전극(130a)은 제1 핀형 액티브 패턴(110) 및 필드 절연막(105) 상에 형성될 수 있다. 예를 들어, 제1 게이트 전극(130a)은 제1 핀형 액티브 패턴의 제1 부분(110a) 상에 형성될 수 있다.
제1 게이트 전극 구조체(130)의 일부인 제2 게이트 전극(130b)은 제2 핀형 액티브 패턴(120) 및 필드 절연막(105) 상에 형성될 수 있다. 예를 들어, 제2 게이트 전극(130b)은 제2 핀형 액티브 패턴의 제1 부분(120a) 상에 형성될 수 있다.
즉, 제1 게이트 전극 구조체(130)는 제1 핀형 액티브 패턴의 제1 부분(110a) 및 제2 핀형 액티브 패턴의 제1 부분(120a) 상에 형성될 수 있다. 제1 게이트 전극 구조체(130)는 제1 핀형 액티브 패턴의 제1 부분(110a) 및 제2 핀형 액티브 패턴의 제1 부분(120a)과 오버랩된다.
제3 게이트 전극(140)은 제2 핀형 액티브 패턴(120) 및 필드 절연막(105) 상에 형성될 수 있다. 예를 들어, 제3 게이트 전극(140)은 제2 핀형 액티브 패턴의 제3 부분(120c) 상에 형성될 수 있다. 제3 게이트 전극(140)은 제2 핀형 액티브 패턴의 제3 부분(120c)과 오버랩된다.
제1 게이트 전극(130a)은 제1 및 제2 금속층(MG1, MG2)을 포함하고, 제2 게이트 전극(130b)은 제3 및 제4 금속층(MG3, MG4)을 포함하고, 제3 게이트 전극(140)은 제5 및 제6 금속층(MG5, MG6)을 포함할 수 있다. 제1 게이트 전극(130a), 제2 게이트 전극(130b) 및 제3 게이트 전극(140)은 도시된 것과 같이 2층 이상의 금속층이 적층되어 형성될 수 있지만, 이에 제한되는 것은 아니다.
제1 금속층(MG1), 제3 금속층(MG3) 및 제5 금속층(MG5)은 각각 일함수 조절을 할 수 있다. 제2 금속층(MG2), 제4 금속층(MG4) 및 제6 금속층(MG6)은 각각 제1 금속층(MG1), 제3 금속층(MG3) 및 제5 금속층(MG5)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 예를 들어, 제1 금속층(MG1), 제3 금속층(MG3) 및 제5 금속층(MG5)은 각각 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2), 제4 금속층(MG4) 및 제6 금속층(MG6)은 각각 W 또는 Al을 포함할 수 있다.
또는, 제1 게이트 전극(130a), 제2 게이트 전극(130b) 및 제3 게이트 전극(140)은 각각 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 게이트 전극(130a), 제2 게이트 전극(130b) 및 제3 게이트 전극(140)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(210)은 제1 핀형 액티브 패턴(110)과 제1 게이트 전극(130a) 사이에 형성되고, 제2 게이트 절연막(212)은 제2 핀형 액티브 패턴(120)과 제2 게이트 전극(130b) 사이에 형성되고, 제3 게이트 절연막(214)은 제2 핀형 액티브 패턴(120)과 제3 게이트 전극(140) 사이에 형성될 수 있다.
제1 게이트 절연막(210)은 제1 핀형 액티브 패턴의 제1 부분(110a)의 상면 및 측벽을 따라 형성되고, 제2 게이트 절연막(212)은 제2 핀형 액티브 패턴의 제1 부분(120a)의 상면 및 측벽을 따라 형성될 수 있다. 덧붙여, 도 4에서 도시하는 제2 핀형 트랜지스터(102) 부분은 제3 핀형 트랜지스터(103)와 실질적으로 동일할 수 있으므로, 제3 게이트 절연막(214)은 제2 핀형 액티브 패턴의 제3 부분(120c)의 상면 및 측벽을 따라 형성될 수 있다.
또한, 제1 게이트 절연막(210) 및 제2 게이트 절연막(212)은 제1 게이트 전극 구조체(130)와 필드 절연막(105) 사이에 배치되고, 제3 게이트 절연막(214)은 제3 게이트 전극(140)과 필드 절연막(105) 사이에 배치될 수 있다.
덧붙여, 제1 게이트 절연막(210) 및 제2 게이트 절연막(212)은 서로 연결되고, 직접 접촉할 수 있다.
제1 내지 제3 게이트 절연막(210, 212, 214)는 각각 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 게이트 절연막(210, 212, 214)은 각각 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(220)는 제1 게이트 전극(130a)의 측벽 상에 형성되고, 제2 게이트 스페이서(222)는 제2 게이트 전극(130b)의 측벽 상에 형성되고, 제3 게이트 스페이서(224)는 제3 게이트 전극(140)의 측벽 상에 형성될 수 있다. 다시 말하면, 제1 게이트 스페이서(220) 및 제2 게이트 스페이서(222)는 제1 게이트 전극 구조체(130)의 측벽 상에 형성될 수 있으므로, 제1 게이트 스페이서(220)와 제2 게이트 스페이서(222)는 서로 연결될 수 있다.
제1 내지 제3 게이트 스페이서(220, 222, 224)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 게이트 스페이서(220, 222, 224)는 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.
제1 리세스(232r)는 제2 게이트 전극(130b)의 양측의 제2 핀형 액티브 패턴(120) 내에 형성될 수 있다. 제1 리세스(232r)는 제2 핀형 액티브 패턴의 제2 부분(120b) 내에 형성될 수 있다. 제2 리세스(234r)는 제3 게이트 전극(140)의 양측의 제2 핀형 액티브 패턴(120) 내에 형성될 수 있다. 제2 리세스(234r)는 제2 핀형 액티브 패턴의 제4 부분(120d) 내에 형성될 수 있다.
제2 게이트 전극(130b)과 제3 게이트 전극(140) 사이에 위치하는 제2 핀형 액티브 패턴의 제2 부분(120b) 및 제2 핀형 액티브 패턴의 제4 부분(120d)은 서로 직접 연결될 수 있다. 따라서, 제2 게이트 전극(130b)과 제3 게이트 전극(140) 사이에 위치하는 제1 리세스(232r) 및 제2 리세스(234r)는 제2 핀형 트랜지스터(102) 및 제3 핀형 트랜지스터(103)에 공통되는 부분일 수 있다.
제1 소오스/드레인(230)은 제1 게이트 전극(130a)의 양측에, 제1 핀형 액티브 패턴(110) 내에 형성된다. 제1 소오스/드레인(230)은 제1 핀형 액티브 패턴의 제2 부분(110b) 내에 형성될 수 있다. 제1 소오스/드레인(230)은 예를 들어, 도핑된 p형 불순물을 포함할 수 있다.
제2 소오스/드레인(232)은 제2 게이트 전극(130b)의 양측에, 제2 핀형 액티브 패턴(120) 상에 형성될 수 있다. 제2 소오스/드레인(232)은 제2 핀형 액티브 패턴의 제2 부분(120b) 상에 형성될 수 있다. 제3 소오스/드레인(234)은 제3 게이트 전극(140)의 양측에, 제2 핀형 액티브 패턴(120) 상에 형성될 수 있다. 제3 소오스/드레인(234)은 제2 핀형 액티브 패턴의 제4 부분(120d) 상에 형성될 수 있다. 제2 소오스/드레인(232) 및 제3 소오스/드레인은 예를 들어, 도핑된 n형 불순물을 포함할 수 있다.
제2 소오스/드레인(232)은 제1 리세스(232r) 내에 형성되는 제1 에피층(232e)을 포함할 수 있고, 제3 소오스/드레인(234)은 제2 리세스(234r) 내에 형성되는 제2 에피층(234e)을 포함할 수 있다.
기판(100)의 상면으로부터 제1 에피층(232e)의 상면까지의 높이는 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제1 부분(120a)의 상면까지의 높이보다 높고, 기판(100)의 상면으로부터 제2 에피층(234e)의 상면까지의 높이는 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제3 부분(120c)의 상면까지의 높이보다 높을 수 있다. 즉, 제2 소오스/드레인(232) 및 제3 소오스/드레인(234)는 각각 상승된 소오스/드레인일 수 있다.
제2 게이트 전극(130b)과 제3 게이트 전극(140) 사이에 위치하는 제2 소오스/드레인(232) 및 제3 소오스/드레인(234)는 제2 핀형 트랜지스터(102) 및 제3 핀형 트랜지스터(103)의 공통된 소오스/드레인일 수 있다. 즉, 제2 게이트 전극(130b)과 제3 게이트 전극(140) 사이에 위치하는 제1 에피층(232e) 및 제2 에피층(234e)은 서로 연결된 에피층일 수 있다.
제2 소오스/드레인(232) 및 제3 소오스/드레인(234)은 예를 들어, n형 불순물을 포함할 수 있으므로, 제2 핀형 트랜지스터(102) 및 제3 핀형 트랜지스터(103)는 n형 핀형 트랜지스터일 수 있다.
제1 에피층(232e)과 제2 에피층(234e)은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 제1 에피층(232e) 및 제2 에피층(234e)은 기판(100)과 동일한 물질 또는 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(100)이 Si일 때, 제1 에피층(232e) 및 제2 에피층(234e)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
제1 에피층(232e) 및 제2 에피층(234e)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 에피층(232e)의 외주면 및 제2 에피층(234e)의 외주면은 각각 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 4에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
제1 소오스/드레인(230)에 포함된 p형 불순물이 도핑된 깊이는 제1 핀형 액티브 패턴의 제1 부분(110a)의 상면으로부터 제1 깊이(d1)이다. 도 7에서 도시된 것과 같이, 본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 소오스/드레인(230)에 포함된 p형 불순물이 도핑된 깊이(d1)는 제1 핀형 액티브 패턴의 제1 부분(110a)의 상면으로부터 제1 소오스/드레인(230)의 최하부까지의 깊이일 수 있다.
제2 소오스/드레인(232)에 포함된 n형 불순물이 도핑된 깊이는 제2 핀형 액티브 패턴의 제1 부분(120a)의 상면으로부터 제2 깊이(d2)이다. 설명의 편의성을 위해, 도 7에서, 제2 소오스/드레인(232)에 포함된 n형 불순물이 도핑된 깊이(d2)는 제2 핀형 액티브 패턴의 제1 부분(120a)의 상면으로부터 제2 소오스/드레인(232)의 최하부까지의 깊이 즉, 제1 에피층(232e)의 최하부까지의 깊이로 도시하였지만, 이에 제한되는 것은 아니다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 소오스/드레인(230)에 포함된 p형 불순물이 도핑된 깊이(d1)는 제2 소오스/드레인(232)에 포함된 n형 불순물이 도핑된 깊이(d2)와 실질적으로 동일할 수 있지만, 이에 제한되는 것은 아니다.
도 7에 도시되지 않았지만, 제3 핀형 트랜지스터(103)에서, 제3 소오스/드레인(234)에 포함된 n형 불순물이 도핑된 깊이는 제2 핀형 액티브 패턴의 제3 부분(120c)의 상면으로부터 제2 깊이(d2)일 수 있다.
층간 절연막(90)은 기판(100) 상에 형성된다. 층간 절연막(90)은 제1 핀형 액티브 패턴(110)과, 제2 핀형 액티브 패턴(120)과, 제1 소오스/드레인(230)과, 제2 소오스/드레인(232)과, 제3 소오스/드레인(234)과, 필드 절연막(105)을 덮는다. 층간 절연막(90)은 제1 게이트 전극(130a)과, 제2 게이트 전극(130b)과 제3 게이트 전극(140)에 각각 대응되는 위치에 제1 트렌치(90a), 제2 트렌치(90b) 및 제3 트렌치(90c)를 포함할 수 있다.
즉, 제1 게이트 전극(130a)은 제1 트렌치(90a) 내에 형성되고, 제2 게이트 전극(130b)은 제2 트렌치(90b) 내에 형성되고, 제3 게이트 전극(140)은 제3 트렌치(90c) 내에 형성된다.
또한, 제1 게이트 절연막(210)은 제1 트렌치(90a)의 측벽 및 바닥면을 따라서 형성되고, 제2 게이트 절연막(212)은 제2 트렌치(90b)의 측벽 및 바닥면을 따라서 형성되고, 제3 게이트 절연막(214)은 제3 트렌치(90c)의 측벽 및 바닥면을 따라서 형성될 수 있다.
층간 절연막(90)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치와 다른 점을 위주로 설명한다.
도 8을 참고하면, 제1 소오스/드레인(230)에 포함된 p형 불순물이 도핑된 깊이(d1)는 제2 소오스/드레인(232)에 포함된 n형 불순물이 도핑된 깊이(d2)와 다르다.
본 발명의 제2 실시예에 따른 반도체 장치에서, 제1 소오스/드레인(230)에 포함된 p형 불순물이 도핑된 깊이(d1)는 제2 소오스/드레인(232)에 포함된 n형 불순물이 도핑된 깊이(d2)보다 얕다.
도 3, 도 9 내지 도 11을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치와 다른 점을 위주로 설명한다.
도 9 내지 도 11은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 좀 더 구체적으로, 도 9는 도 3의 I, II 및 III 영역을 나타낸 사시도이다. 도 10은 도 3의 A - A, B - B 및 C - C를 따라 절단한 단면도이다. 도 11은 도 3의 A - A 및 B - B를 따라 절단한 부분에서 불순물의 도핑된 깊이를 비교하는 단면도이다. 설명의 편의상, 도 9에서 층간 절연막(90)은 도시하지 않았다.
도 9 내지 도 11을 참고하면, 제1 핀형 트랜지스터(101)에서, 제1 소오스/드레인(230)은 제3 에피층(230e)을 더 포함한다.
제3 에피층(230e)은 제1 게이트 전극(130a)의 양측에 형성된다. 예를 들어, 제3 에피층(230e)은 제1 핀형 액티브 패턴의 제2 부분(110b) 상에 형성된다. 제3 에피층(230e)은 도핑된 p형 불순물을 포함할 수 있다.
제1 핀형 액티브 패턴(110)의 상면은 필드 절연막(105)의 상면보다 위로 돌출되어 있다. 따라서, 제3 에피층(230e)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 액티브 패턴의 제2 부분의 측벽(110b-2) 및 상면(110b-1) 상에 형성될 수 있다. 즉, 제3 에피층(230e)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 액티브 패턴의 제2 부분(110b)의 둘레를 따라 형성될 수 있다.
제1 핀형 액티브 패턴(110)이 Si일 경우, 제3 에피층(230e)은 예를 들어, SiGe, Si 또는 Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
예를 들어, 제3 에피층(230e)은 제1 에피층(232e) 및 제2 에피층(234e)과 서로 다른 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 제3 실시예에 따른 반도체 장치에서, 제1 핀형 액티브 패턴의 제1 부분(110a)의 상면을 기준으로 제1 소오스/드레인(230)에 포함된 p형 불순물이 도핑된 깊이(d1)는, 제2 핀형 액티브 패턴의 제1 부분(120a)의 상면을 기준으로 제2 소오스/드레인(232)에 포함된 n형 불순물이 도핑된 깊이(d2)와 실질적으로 동일할 수 있다.
기판(100)의 상면으로부터 제1 에피층(232e)의 상면까지의 높이와, 기판(100)의 상면으로부터 제2 에피층(234e)의 상면까지의 높이는 서로 동일할 수 있다. 또한, 기판(100)의 상면으로부터 제1 에피층(232e)의 상면까지의 높이와, 기판(100)의 상면으로부터 제3 에피층(230e)의 상면까지의 높이는 서로 동일할 수 있지만, 이에 제한되는 것은 아니다.
제1 에피층(232e)의 상면은 제2 핀형 액티브 패턴의 제1 부분(120a)의 상면보다 높고, 제2 에피층(234e)의 상면은 제2 핀형 액티브 패턴의 제3 부분(120c)의 상면보다 높을 수 있다. 또한, 제3 에피층(230e)의 상면은 제1 핀형 액티브 패턴의 제1 부분(110a)의 상면보다 높다.
도 12는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제3 실시예에 따른 반도체 장치와 다른 점을 위주로 설명한다.
도 12를 참고하면, 제1 소오스/드레인(230)에 포함된 p형 불순물이 도핑된 깊이(d1)는 제2 소오스/드레인(232)에 포함된 n형 불순물이 도핑된 깊이(d2)와 다르다.
본 발명의 제4 실시예에 따른 반도체 장치에서, 제2 소오스/드레인(232)에 포함된 n형 불순물이 도핑된 깊이(d2)는 제1 소오스/드레인(230)에 포함된 p형 불순물이 도핑된 깊이(d1)보다 깊다.
도 3, 도 13 및 도 14를 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치와 다른 점을 위주로 설명한다.
도 13 및 도 14는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 구체적으로, 도 13은 도 3의 I, II 및 III 영역을 나타낸 사시도이다. 도 14은 도 3의 A - A, B - B 및 C - C를 따라 절단한 단면도이다.
도 13 및 도 14를 참고하면, 제1 핀형 트랜지스터(101)는 제3 리세스(230r)와, 제3 리세스(230r) 내에 형성되는 제1 소오스/드레인(230)을 포함한다.
제1 핀형 액티브 패턴(110)은 제1 부분(110a)와 제2 부분(110b)를 포함한다. 제1 핀형 액티브 패턴의 제2 부분(110b)의 상면은 제1 핀형 액티브 패턴의 제1 부분(110a)의 상면보다 리세스되어 있다. 즉, 기판(100)으로부터 제1 핀형 액티브 패턴의 제1 부분(110a)의 상면까지의 높이는 기판(100)으로부터 제1 핀형 액티브 패턴의 제2 부분(110b)의 상면까지의 높이보다 높다.
제3 리세스(230r)는 제1 게이트 전극(130a)의 양측의 제1 핀형 액티브 패턴(110) 내에 형성될 수 있다. 제3 리세스(230r)는 제1 핀형 액티브 패턴의 제2 부분(110b) 내에 형성될 수 있다.
제1 소오스/드레인(230)은 제1 게이트 전극(130a)의 양측에, 제1 핀형 액티브 패턴(110) 상에 형성될 수 있다. 제1 소오스/드레인(230)은 제1 핀형 액티브 패턴의 제2 부분(110b) 상에 형성될 수 있다. 제1 소오스/드레인(230)은 예를 들어, 도핑된 p형 불순물을 포함할 수 있다.
제1 소오스/드레인(230)은 제3 리세스(230r) 내에 형성되는 제3 에피층(230e)을 포함할 수 있다. 본 발명의 제5 실시예에 따른 반도체 장치에서, 제3 에피층(230e)의 외주면은 예를 들어, 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 13에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
본 발명의 제5 실시예에 따른 반도체 장치에서, 제1 에피층(232e)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀형 액티브 패턴(110)(예를 들어, 제1 핀형 액티브 패턴의 제1 부분(110a))에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
제1 소오스/드레인(230)에 포함된 p형 불순물이 도핑된 깊이는 제1 핀형 액티브 패턴의 제1 부분(110a)의 상면으로부터 제1 깊이(d1)이다. 제1 소오스/드레인(230)에 포함된 p형 불순물은 제3 에피층(230e)의 일부에 도핑되어 있을 수 있다. 즉, 제1 소오스/드레인(230)에 포함된 p형 불순물은 제3 에피층(230e)의 최하부까지 도핑되지 않을 수 있다.
다시 말하면, 제1 핀형 액티브 패턴의 제1 부분(110a)의 상면부터 제3 에피층(230e)의 최하부까지의 높이는 제1 핀형 액티브 패턴의 제1 부분(110a)의 상면부터 제1 소오스/드레인(230)에 포함된 p형 불순물의 최하부(dopant line)까지의 높이보다 클 수 있다.
제2 소오스/드레인(232)에 포함된 n형 불순물이 도핑된 깊이는 제2 핀형 액티브 패턴의 제1 부분(120a)의 상면으로부터 제2 깊이(d2)이다. 설명의 편의성을 위해, 도 14에서, 제2 소오스/드레인(232)에 포함된 n형 불순물이 도핑된 깊이(d2)는 제2 핀형 액티브 패턴의 제1 부분(120a)의 상면으로부터 제2 소오스/드레인(232)의 최하부까지의 깊이 즉, 제1 에피층(232e)의 최하부까지의 깊이로 도시하였지만, 이에 제한되는 것은 아니다.
도 14에 도시되지 않았지만, 제3 핀형 트랜지스터(103)에서, 제3 소오스/드레인(234)에 포함된 n형 불순물이 도핑된 깊이는 제2 핀형 액티브 패턴의 제3 부분(120c)의 상면으로부터 제2 깊이(d2)일 수 있다.
제1 소오스/드레인(230)에 포함된 p형 불순물이 도핑된 깊이(d1)는 제2 소오스/드레인(232)에 포함된 n형 불순물이 도핑된 깊이(d2)와 다르다. 본 발명의 제5 실시예에 따른 반도체 장치에서, 제1 소오스/드레인(230)에 포함된 p형 불순물이 도핑된 깊이(d1)는 제2 소오스/드레인(232)에 포함된 n형 불순물이 도핑된 깊이(d2)보다 얕다.
도 14에서, 제1 에피층(232e)의 최하부로부터 제2 핀형 액티브 패턴의 제1 부분(120a)의 상면까지의 높이는 제3 에피층(230e)의 최하부로부터 제1 핀형 액티브 패턴의 제1 부분(110a)의 상면까지의 높이와 동일한 것으로, 도시하였지만, 이에 제한되는 것은 아니다.
제1 에피층(232e)의 최하부로부터 제2 핀형 액티브 패턴의 제1 부분(120a)의 상면까지의 높이와 제3 에피층(230e)의 최하부로부터 제1 핀형 액티브 패턴의 제1 부분(110a)의 상면까지의 높이는 서로 다를 수 있다. 만약, 제1 에피층(232e)의 최하부로부터 제2 핀형 액티브 패턴의 제1 부분(120a)의 상면까지의 높이가 제3 에피층(230e)의 최하부로부터 제1 핀형 액티브 패턴의 제1 부분(110a)의 상면까지의 높이보다 낮다면, 제1 소오스/드레인(230)에 포함된 p형 불순물은 제3 에피층(230e)에 전체적으로 도핑될 수 있다.
도 3, 도 13, 도 15 및 도 16을 참조하여, 본 발명의 제6 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의상, 본 발명의 제5 실시예에 따른 반도체 장치와 다른 점을 위주로 설명한다.
도 15 및 도 16은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 구체적으로, 도 15는 도 3의 A - A, B - B 및 C - C를 따라 절단한 단면도이다. 도 16은 도 3의 D - D를 따라 절단한 단면도이다.
도 13, 도 15 및 도 16을 참고하면, 제1 게이트 절연막(210)의 두께(t1)과 제2 게이트 절연막(212)의 두께(t2)는 서로 다르다. 또한, 제2 게이트 절연막(212)의 두께(t2)는 제3 게이트 절연막(214)의 두께(t3)와 실질적으로 동일할 수 있다.
본 발명의 제6 실시예에 따른 반도체 장치에서, 제1 게이트 절연막(210)의 두께(t1)는 제2 게이트 절연막(212)의 두께(t2) 및 제3 게이트 절연막(214)의 두께(t3)보다 각각 두껍다.
제1 핀형 액티브 패턴(110)과 제2 핀형 액티브 패턴(120)은 각각 제1 방향(X1)으로 연장되는 장변과 제2 방향(Y1)으로 연장되는 단변을 포함할 수 있다.
제1 영역(I)에서 제1 핀형 액티브 패턴(110)의 단변의 폭은 제1 폭(w1)이고, 제2 영역(II)에서 제2 핀형 액티브 패턴(120)의 단변의 폭은 제2 폭(w2)이고, 제3 영역(III)에서 제2 핀형 액티브 패턴(120)의 단변의 폭은 제3 폭(w3)이다.
본 발명의 제6 실시예에 따른 반도체 장치에서, 제1 영역(I)에서 제1 핀형 액티브 패턴(110)의 단변의 폭(w1)과, 제2 영역(II)에서 제2 핀형 액티브 패턴(120)의 단변의 폭(w2)과, 제3 영역(III)에서 제2 핀형 액티브 패턴(120)의 단변의 폭(w3)은 서로 동일할 수 있다.
본 발명의 제6 실시예에 따른 반도체 장치에서, 제1 소오스/드레인(230)에 포함된 p형 불순물이 도핑된 깊이(d1)는 제2 소오스/드레인(232)에 포함된 n형 불순물이 도핑된 깊이(d2)와 실질적으로 동일할 수 있으나, 이에 제한되는 것은 아니다.
도 17 내지 도 19를 참조하여, 본 발명의 제7 실시예에 따른 반도체 장치에 대해서 설명한다.
도 17은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다. 도 18은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 19는 도 18의 E - E 및 F - F를 따라서 절단한 단면도이다.
도 17을 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치에서, SRAM 영역(300)에 제4 핀형 트랜지스터(301)가 배치되고, 로직 영역(400)에 제5 핀형 트랜지스터(401)가 배치될 수 있다.
제4 핀형 트랜지스터(301) 및 제5 핀형 트랜지스터(401)는 동일한 형 즉, n형 트랜지스터 또는 p형 트랜지스터일 수 있다. 본 발명의 제7 실시예에 따른 반도체 장치에서, 제4 핀형 트랜지스터(301) 및 제5 핀형 트랜지스터(401)는 p형 트랜지스터인 것으로 설명한다.
도 17에서는 예시적으로, SRAM 영역(300)과 로직 영역(400)을 도시하였지만, 이에 제한되는 것은 아니다.
도 18 및 도 19를 참고하면, 제4 핀형 트랜지스터(301)는 제3 핀형 액티브 패턴(310)과, 제4 게이트 전극(320)과, 제4 소오스/드레인(340) 등을 포함한다. 제5 핀형 트랜지스터(401)는 제4 핀형 액티브 패턴(410)와, 제5 게이트 전극(420)과, 제5 소오스/드레인(440) 등을 포함한다.
본 발명의 제7 실시예에 따른 반도체 장치의 제4 핀형 트랜지스터(301)에 대한 설명은 도 3 내지 도 7을 통해 설명한 본 발명의 제1 실시예에 따른 반도체 장치(1)의 제1 핀형 트랜지스터(101)와 실질적으로 동일할 수 있으므로, 이에 대한 설명은 생략한다.
제4 핀형 액티브 패턴(410)은 기판(100)으로부터 돌출되어, 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제4 핀형 액티브 패턴(410)의 측벽 일부를 각각 덮을 수 있어, 제4 핀형 액티브 패턴(410)의 상면의 적어도 일부는 필드 절연막(105)의 상면보다 위로 돌출될 수 있다.
필드 절연막(105)에 의해 정의되는 제4 핀형 액티브 패턴(410)은 제3 방향(X2)을 따라서 길게 연장될 수 있다.
제4 핀형 액티브 패턴(410)는 제1 부분(410a) 및 제2 부분(410b)를 포함한다. 제4 핀형 액티브 패턴의 제2 부분(410b)은 제4 핀형 액티브 패턴의 제1 부분(410a)을 중심으로 제3 방향(X2)으로 양측에 배치된다.
또한, 제4 핀형 액티브 패턴의 제2 부분(410b)의 상면은 제4 핀형 액티브 패턴의 제1 부분(410a)의 상면보다 리세스되어 있다. 즉, 기판(100)으로부터 제4 핀형 액티브 패턴의 제1 부분(410a)의 상면까지의 높이는 기판(100)으로부터 제4 핀형 액티브 패턴의 제2 부분(410b)의 상면까지의 높이보다 높다.
제5 게이트 전극(420)은 제4 방향(Y2)으로 연장되고, 제4 핀형 액티브 패턴(410)과 교차하도록 형성된다. 제5 게이트 전극(420)은 제4 핀형 액티브 패턴(410) 및 필드 절연막(105) 상에 형성될 수 있다. 예를 들어, 제5 게이트 전극(420)은 제4 핀형 액티브 패턴의 제1 부분(410a) 상에 형성될 수 있다.
제5 게이트 전극(420)은 제9 및 제10 금속층(MG9, MG10)을 포함할 수 있다. 제5 게이트 전극(420)은 도시된 것과 같이 2층 이상 적층되어 형성될 수 있지만, 이에 제한되는 것은 아니다.
제5 게이트 절연막(425)은 제4 핀형 액티브 패턴(410)과 제5 게이트 전극(420) 사이에 형성될 수 있다. 제5 게이트 절연막(425)은 제4 핀형 액티브 패턴의 제1 부분(410a)의 상면 및 측벽을 따라 형성될 수 있다. 또한, 제5 게이트 절연막(425)은 제5 게이트 전극(420)과 필드 절연막(105) 사이에 배치될 수 있다.
제4 리세스(440r)는 제5 게이트 전극(420)의 양측의 제4 핀형 액티브 패턴(410) 내에 형성될 수 있다. 제4 리세스(440r)는 제4 핀형 액티브 패턴의 제2 부분(410b) 내에 형성될 수 있다.
제5 소오스/드레인(440)은 제5 게이트 전극(420)의 양측에, 제4 핀형 액티브 패턴(410) 상에 형성될 수 있다. 제5 소오스/드레인(440)은 제4 핀형 액티브 패턴의 제2 부분(410b) 상에 형성될 수 있다.
제4 소오스/드레인(340)에 p형 불순물이 도핑될 수 있으므로, 제5 소오스/드레인(440) 예를 들어, 도핑된 p형 불순물을 포함할 수 있다.
제5 소오스/드레인(440)은 제4 리세스(440r) 내에 형성되는 제4 에피층(440e)을 포함할 수 있다.
기판(100)의 상면으로부터 제4 에피층(440e)의 상면까지의 높이는 기판(100)의 상면으로부터 제4 핀형 액티브 패턴의 제1 부분(410a)의 상면까지의 높이보다 높을 수 있다. 즉, 제5 소오스/드레인(440)은 상승된 소오스/드레인일 수 있다.
제4 에피층(440e)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제4 핀형 액티브 패턴(410)(예를 들어, 제4 핀형 액티브 패턴의 제1 부분(410a))에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
제4 에피층(440e)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제4 (440e)의 외주면은 각각 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 18에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
제4 소오스/드레인(340)에 포함된 p형 불순물이 도핑된 깊이는 제3 핀형 액티브 패턴의 제1 부분(310a)의 상면으로부터 제3 깊이(d3)이다. 제5 소오스/드레인(440)에 포함된 p형 불순물이 도핑된 깊이는 제4 핀형 액티브 패턴의 제1 부분(410a)의 상면으로부터 제4 깊이(d4)이다.
본 발명의 제7 실시예에 따른 반도체 장치에서, 제4 소오스/드레인(340)에 포함된 p형 불순물이 도핑된 깊이(d3)는 제5 소오스/드레인(440)에 포함된 p형 불순물이 도핑된 깊이(d4)와 실질적으로 동일할 수 있지만, 이에 제한되는 것은 아니다.
도 20은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제7 실시예에 따른 반도체 장치와 다른 점을 위주로 설명한다.
도 20을 참고하면, 제4 소오스/드레인(340)에 포함된 p형 불순물이 도핑된 깊이(d3)는 제5 소오스/드레인(440)에 포함된 p형 불순물이 도핑된 깊이(d4)와 다르다.
본 발명의 제8 실시예에 따른 반도체 장치에서, 제4 소오스/드레인(340)에 포함된 p형 불순물이 도핑된 깊이(d3)는 제5 소오스/드레인(440)에 포함된 p형 불순물이 도핑된 깊이(d4)보다 얕다.
도 21 및 도 22는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 본 발명의 제7 실시예에 따른 반도체 장치와 다른 점을 위주로 설명한다.
구체적으로, 도 21은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 22는 도 21의 E - E 및 F - F를 따라서 절단한 단면도이다.
도 21 및 22를 참고하면, 제4 핀형 트랜지스터(301)에서, 제4 소오스/드레인(340)은 제5 에피층(340e)을 더 포함한다.
제5 에피층(340e)은 제4 게이트 전극(320)의 양측에 형성된다. 예를 들어, 제5 에피층(340e)은 제3 핀형 액티브 패턴의 제2 부분(310b) 상에 형성된다. 제5 에피층(340e)은 도핑된 p형 불순물을 포함할 수 있다.
제3 핀형 액티브 패턴(310)의 상면은 필드 절연막(105)의 상면보다 위로 돌출되어 있다. 따라서, 제5 에피층(340e)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 액티브 패턴의 제2 부분(310b)의 측벽 및 상면 상에 형성될 수 있다. 즉, 제5 에피층(340e)은 필드 절연막(105)의 상면보다 위로 돌출된 제3 핀형 액티브 패턴의 제2 부분(310b)의 둘레를 따라 형성될 수 있다.
제3 핀형 액티브 패턴(310)이 Si일 경우, 제5 에피층(340e)은 예를 들어, SiGe, Si 또는 Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
예를 들어, 제5 에피층(340e)은 제4 에피층(440e)와 동일한 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 제9 실시예에 따른 반도체 장치에서, 제3 핀형 액티브 패턴의 제1 부분(310a)의 상면을 기준으로 제4 소오스/드레인(340)에 포함된 p형 불순물이 도핑된 깊이(d3)는, 제4 핀형 액티브 패턴의 제1 부분(410a)의 상면을 기준으로 제5 소오스/드레인(440)에 포함된 p형 불순물이 도핑된 깊이(d4)와 실질적으로 동일할 수 있다.
도 23은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제9 실시예에 따른 반도체 장치와 다른 점을 위주로 설명한다.
도 23을 참고하면, 제4 소오스/드레인(340)에 포함된 p형 불순물이 도핑된 깊이(d3)는 제5 소오스/드레인(440)에 포함된 p형 불순물이 도핑된 깊이(d4)와 다르다.
본 발명의 제10 실시예에 따른 반도체 장치에서, 제5 소오스/드레인(440)에 포함된 p형 불순물이 도핑된 깊이(d4)는 제4 소오스/드레인(340)에 포함된 p형 불순물이 도핑된 깊이(d3)보다 깊다.
도 24 및 도 25는 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 본 발명의 제7 실시예에 따른 반도체 장치와 다른 점을 위주로 설명한다.
구체적으로, 도 24는 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 25는 도 24의 E - E 및 F - F를 따라서 절단한 단면도이다.
도 24 및 도 25를 참고하면, 제4 핀형 트랜지스터(301)는 제5 리세스(340r)와, 제5 리세스(340r) 내에 형성되는 제4 소오스/드레인(340)을 포함한다.
제3 핀형 액티브 패턴(310)은 제1 부분(310a)와 제2 부분(310b)을 포함한다. 제3 핀형 액티브 패턴의 제1 부분(310b)의 상면은 제3 핀형 액티브 패턴의 제1 부분(310a)의 상면보다 리세스되어 있다. 즉, 기판(100)으로부터 제3 핀형 액티브 패턴의 제1 부분(310a)의 상면까지의 높이는 기판(100)으로부터 제3 핀형 액티브 패턴의 제2 부분(310b)의 상면까지의 높이보다 높다.
제5 리세스(340r)는 제4 게이트 전극(320)의 양측의 제3 핀형 액티브 패턴(310) 내에 형성될 수 있다. 제5 리세스(340r)는 제3 핀형 액티브 패턴의 제2 부분(310b) 내에 형성될 수 있다.
제4 소오스/드레인(340)은 제4 게이트 전극(320)의 양측에, 제3 핀형 액티브 패턴(310) 상에 형성될 수 있다. 제4 소오스/드레인(340)은 제3 핀형 액티브 패턴의 제2 부분(310b) 상에 형성될 수 있다. 제4 소오스/드레인(340)은 예를 들어, 도핑된 p형 불순물을 포함할 수 있다.
제4 소오스/드레인(340)은 제5 리세스(340r) 내에 형성되는 제5 에피층(340e)을 포함할 수 있다. 본 발명의 제11 실시예에 따른 반도체 장치에서, 제5 에피층(340e)의 외주면은 예를 들어, 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 24에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
본 발명의 제11 실시예에 따른 반도체 장치에서, 제5 에피층(340e)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제3 핀형 액티브 패턴(310)(예를 들어, 제3 핀형 액티브 패턴의 제1 부분(310a))에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
제4 소오스/드레인(340)에 포함된 p형 불순물이 도핑된 깊이(d3)는 제5 소오스/드레인(440)에 포함된 p형 불순물이 도핑된 깊이(d4)와 다르다. 본 발명의 제11 실시예에 따른 반도체 장치에서, 제4 소오스/드레인(340)에 포함된 p형 불순물이 도핑된 깊이(d3)는 제5 소오스/드레인(440)에 포함된 p형 불순물이 도핑된 깊이(d4)보다 얕다.
도 25에서, 제4 에피층(440e)의 최하부로부터 제4 핀형 액티브 패턴의 제1 부분(410a)의 상면까지의 높이는 제5 에피층(340e)의 최하부로부터 제3 핀형 액티브 패턴의 제1 부분(310a)의 상면까지의 높이와 동일한 것으로, 도시하였지만, 이에 제한되는 것은 아니다.
제4 에피층(440e)의 최하부로부터 제4 핀형 액티브 패턴의 제1 부분(410a)의 상면까지의 높이와 제5 에피층(340e)의 최하부로부터 제3 핀형 액티브 패턴의 제1 부분(310a)의 상면까지의 높이는 서로 다를 수 있다. 만약, 제4 에피층(440e)의 최하부로부터 제4 핀형 액티브 패턴의 제1 부분(410a)의 상면까지의 높이가 제5 에피층(340e)의 최하부로부터 제3 핀형 액티브 패턴의 제1 부분(310a)의 상면까지의 높이보다 낮다면, 제4 소오스/드레인(340)에 포함된 p형 불순물은 제5 에피층(340e)에 전체적으로 도핑될 수 있다.
도 26 내지 도 28을 참조하여, 본 발명의 제12 실시예에 따른 반도체 장치에 대해서 설명한다.
도 26은 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다. 도 27은 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 28은 도 27의 E - E, F - F 및 G - G를 따라서 절단한 단면도이다.
도 26을 참고하면, 본 발명의 제12 실시예에 따른 반도체 장치에서, SRAM 영역(300)에 제4 핀형 트랜지스터(301)가 배치되고, 로직 영역(400)에 제5 핀형 트랜지스터(401)가 배치되고, I/O 영역(500)에 제6 핀형 트랜지스터(501)가 배치될 수 있다.
제4 핀형 트랜지스터(301)와, 제5 핀형 트랜지스터(401)와, 제6 핀형 트랜지스터(501)는 동일한 형 즉, n형 트랜지스터 또는 p형 트랜지스터일 수 있다. 본 발명의 제12 실시예에 따른 반도체 장치에서, 제4 핀형 트랜지스터(301)와, 제5 핀형 트랜지스터(401)와, 제6 핀형 트랜지스터(501)는 p형 트랜지스터인 것으로 설명한다.
도 26에서는 예시적으로, SRAM 영역(300)과 로직 영역(400)과 I/O 영역(500)을 도시하였지만, 이에 제한되는 것은 아니다.
제4 소오스/드레인(340)에 포함된 p형 불순물이 도핑된 깊이와 제5 소오스/드레인(440)에 포함된 p형 불순물이 도핑된 깊이 사이의 관계를 제외하고, 본 발명의 제12 실시예에 따른 반도체 장치의 제4 핀형 트랜지스터(301) 및 제5 트랜지스터(401)에 대한 설명은 본 발명의 제11 실시예에 따른 반도체 장치(11)에 관한 설명과 실질적으로 유사할 수 있으므로, 이에 대한 설명은 차이점을 중심으로 설명한다.
또한, 제6 핀형 트랜지스터(501)에 대한 설명은 제5 핀형 트랜지스터(401)에 대한 설명과 유사할 수 있으므로, 이에 대한 설명은 차이점을 중심으로 설명한다.
도 27 및 도 28을 참고하면, 제4 핀형 트랜지스터(301)는 제3 핀형 액티브 패턴(310)과, 제4 게이트 전극(320)과, 제4 소오스/드레인(340) 등을 포함한다. 제5 핀형 트랜지스터(401)는 제4 핀형 액티브 패턴(410)와, 제5 게이트 전극(420)과, 제5 소오스/드레인(440) 등을 포함한다. 제6 핀형 트랜지스터(501)는 제5 핀형 액티브 패턴(510)와, 제6 게이트 전극(520)과, 제6 소오스/드레인(540) 등을 포함한다.
본 발명의 제12 실시예에 따른 반도체 장치에서, 제4 게이트 절연막(325)의 두께(t4)는 제5 게이트 절연막(425)의 두께(t5)보다 두껍고, 제6 게이트 절연막(525)의 두께(t6)은 제5 게이트 절연막(425)의 두께(t5)보다 두껍다.
예를 들어, 제4 게이트 절연막(325)의 두께(t4)는 제6 게이트 절연막(525)의 두께(t6)와 동일하고, 제5 게이트 절연막(425)의 두께(t5)보다 두꺼울 수 있다.
또 다른 예를 들면, 제6 게이트 절연막(525)의 두께(t6)는 제4 게이트 절연막(325)의 두께(t4)보다 두껍고, 제4 게이트 절연막(325)의 두께(t4)는 제5 게이트 절연막(425)의 두께(t5)보다 두꺼울 수 있지만, 이에 제한되는 것은 아니다.
제3 핀형 액티브 패턴(310)은 제1 방향(X1)으로 연장되는 장변과 제2 방향(Y1)으로 연장되는 단변을 포함하고, 제4 핀형 액티브 패턴(410)은 제3 방향(X2)으로 연장되는 장변과 제4 방향(Y2)으로 연장되는 단변을 포함하고, 제5 핀형 액티브 패턴(510)은 제5 방향(X3)으로 연장되는 장변과 제6 방향(Y3)으로 연장되는 단변을 포함할 수 있다.
제3 핀형 액티브 패턴(310)의 단변의 폭은 제4 폭(w4)이고, 제4 핀형 액티브 패턴(410)의 단변의 폭은 제5 폭(w5)이고, 제5 핀형 액티브 패턴(510)의 단변의 폭은 제6 폭(w6)이다.
본 발명의 제12 실시예에 따른 반도체 장치에서, 제3 핀형 액티브 패턴(310)의 단변의 폭(w4)과, 제4 핀형 액티브 패턴(410)의 단변의 폭(w4)과, 제5 핀형 액티브 패턴(510)의 단변의 폭(w6)은 서로 동일할 수 있다.
이어서, 도 1 내지 도 28을 이용하여 설명한 반도체 장치를 이용하는 전자 시스템의 예를 설명한다.
도 29는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 29를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 30 및 도 31은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 30은 태블릿 PC이고, 도 31은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101, 102, 103, 301, 401, 501: 핀형 트랜지스터
110, 120, 310, 410, 510: 핀형 액티브 패턴
130a, 130b, 140, 320, 420, 520: 게이트 전극
210, 212, 214, 325, 425, 525: 게이트 절연막
230, 232, 234, 340, 440, 540: 소오스/드레인
300: SRAM 영역 400: 로직 영역
500: I/O 영역

Claims (10)

  1. 제1 영역 및 제2 영역이 정의된 기판;
    상기 제1 영역에서, 상기 기판 상에 형성되고, 제1 방향으로 연장되고, 제1 부분 및 제2 부분을 포함하는 제1 핀형 액티브 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되는 제1 핀형 액티브 패턴;
    상기 제2 영역에서, 상기 기판 상에 형성되고, 제2 방향으로 연장되고, 제3 부분 및 제4 부분을 포함하는 제2 핀형 액티브 패턴으로, 상기 제4 부분은 상기 제3 부분을 중심으로 상기 제2 방향으로 양측에 배치되고, 상기 제4 부분은 상기 제3 부분보다 리세스되는 제2 핀형 액티브 패턴;
    상기 제1 방향과 다른 제3 방향으로 연장되고, 상기 제1 부분 상에 형성되는 제1 게이트 전극;
    상기 제2 방향과 다른 제4 방향으로 연장되고, 상기 제3 부분 상에 형성되는 제2 게이트 전극;
    상기 제2 부분 내에 형성되고, 제1 형의 불순물이 도핑된 제1 소오스/드레인; 및
    상기 제1 형의 불순물이 도핑된 제1 에피층을 포함하고, 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 핀형 액티브 패턴의 상면은 상기 기판 상에 형성된 필드 절연막의 상면보다 위로 돌출되고,
    상기 제1 소오스/드레인은 상기 제2 부분의 상면 및 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 측벽 상에 형성된 제2 에피층을 더 포함하는 반도체 장치.
  3. 기판 상에, 제1 방향으로 연장되고, 제1 부분 및 제2 부분을 포함하는 제1 핀형 액티브 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되는 제1 핀형 액티브 패턴;
    상기 기판 상에, 상기 제1 방향으로 연장되고, 제3 부분 및 제4 부분을 포함하는 제2 핀형 액티브 패턴으로, 상기 제4 부분은 상기 제3 부분을 중심으로 상기 제1 방향으로 양측에 배치되고, 상기 제4 부분은 상기 제3 부분보다 리세스되는 제2 핀형 액티브 패턴;
    상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 부분 및 상기 제3 부분 상에 형성되는 게이트 전극;
    상기 제2 부분 내에 형성되고, 제1 형의 불순물이 도핑된 제1 소오스/드레인; 및
    상기 제1 형의 불순물과 다른 제2 형의 불순물이 도핑된 제1 에피층을 포함하고, 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 핀형 액티브 패턴의 상면은 상기 기판 상에 형성된 필드 절연막의 상면보다 위로 돌출되고,
    상기 제1 소오스/드레인은 상기 제2 부분의 상면 및 상기 필드 절연막의 상면보다 위로 돌출된 상기 제2 부분의 측벽 상에 형성된 제2 에피층을 더 포함하는 반도체 장치.
  5. 제1 영역 및 제2 영역이 정의된 기판;
    상기 제1 영역에 형성된 제1 핀형 트랜지스터로서, 제1 핀형 액티브 패턴과, 상기 제1 핀형 액티브 패턴 상에 상기 제1 핀형 액티브 패턴을 교차하는 제1 게이트 전극과, 상기 제1 게이트 전극의 양측에 형성되고 제1 형의 불순물이 도핑된 제1 소오스/드레인을 포함하는 제1 핀형 트랜지스터; 및
    상기 제2 영역에 형성된 제2 핀형 트랜지스터로서, 제2 핀형 액티브 패턴과, 상기 제2 핀형 액티브 패턴 상에 상기 제2 핀형 액티브 패턴을 교차하는 제2 게이트 전극과, 상기 제2 게이트 전극의 양측에 형성되고 제2 형의 불순물이 도핑된 제2 소오스/드레인을 포함하는 제2 핀형 트랜지스터를 포함하고,
    상기 제1 게이트 전극과 오버랩되는 상기 제1 핀형 액티브 패턴의 상면으로부터 상기 제1 형의 불순물이 도핑된 제1 깊이와, 상기 제2 게이트 전극과 오버랩되는 상기 제2 핀형 액티브 패턴의 상면으로부터 상기 제2 형의 불순물이 도핑된 제2 깊이는 서로 다른 반도체 장치.
  6. 제1 영역과, 제2 영역과, 제3 영역이 정의된 기판;
    상기 제1 영역에 형성된 제1 핀형 트랜지스터로서, 제1 핀형 액티브 패턴과, 상기 제1 핀형 액티브 패턴 상에 상기 제1 핀형 액티브 패턴을 교차하는 제1 게이트 전극과, 상기 제1 게이트 전극 및 상기 제1 핀형 액티브 패턴 사이에 형성되는 제1 게이트 절연막과, 상기 제1 게이트 전극의 양측에 형성되는 제1 소오스/드레인을 포함하는 제1 핀형 트랜지스터;
    상기 제2 영역에 형성된 제2 핀형 트랜지스터로서, 제2 핀형 액티브 패턴과, 상기 제2 핀형 액티브 패턴 상에 상기 제2 핀형 액티브 패턴을 교차하는 제2 게이트 전극과, 상기 제2 게이트 전극 및 상기 제2 핀형 액티브 패턴 사이에 형성되는 제2 게이트 절연막과, 상기 제2 게이트 전극의 양측에 형성되는 제2 소오스/드레인을 포함하는 제2 핀형 트랜지스터; 및
    상기 제3 영역에 형성된 제3 핀형 트랜지스터로서, 제3 핀형 액티브 패턴과, 상기 제3 핀형 액티브 패턴 상에 상기 제3 핀형 액티브 패턴을 교차하는 제3 게이트 전극과, 상기 제3 게이트 전극 및 상기 제3 핀형 액티브 패턴 사이에 형성되는 제3 게이트 절연막과, 상기 제3 게이트 전극의 양측에 형성되는 제3 소오스/드레인을 포함하는 제3 핀형 트랜지스터를 포함하고,
    상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두껍고, 상기 제3 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두꺼운 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 게이트 절연막의 두께는 상기 제3 게이트 절연막의 두께와 동일한 반도체 장치.
  8. 제1 영역과, 제2 영역과, 제3 영역이 정의된 기판;
    상기 제1 영역에 형성된 제1 핀형 트랜지스터로서, 제1 핀형 액티브 패턴과, 상기 제1 핀형 액티브 패턴 상에 상기 제1 핀형 액티브 패턴을 교차하는 제1 게이트 전극과, 상기 제1 게이트 전극 및 상기 제1 핀형 액티브 패턴 사이에 상기 제1 핀형 액티브 패턴의 측벽 및 상면을 따라서 형성되는 제1 게이트 절연막과, 상기 제1 게이트 전극의 양측에 형성되는 제1 소오스/드레인을 포함하는 제1 핀형 트랜지스터;
    상기 제2 영역에 형성된 제2 핀형 트랜지스터로서, 제2 핀형 액티브 패턴과, 상기 제2 핀형 액티브 패턴 상에 상기 제2 핀형 액티브 패턴을 교차하는 제2 게이트 전극과, 상기 제2 게이트 전극 및 상기 제2 핀형 액티브 패턴 사이에 상기 제2 핀형 액티브 패턴의 측벽 및 상면을 따라서 형성되는 제2 게이트 절연막과, 상기 제2 게이트 전극의 양측에 형성되는 제2 소오스/드레인을 포함하는 제2 핀형 트랜지스터; 및
    상기 제3 영역에 형성된 제3 핀형 트랜지스터로서, 제3 핀형 액티브 패턴과, 상기 제3 핀형 액티브 패턴 상에 상기 제3 핀형 액티브 패턴을 교차하는 제3 게이트 전극과, 상기 제3 게이트 전극 및 상기 제3 핀형 액티브 패턴 사이에 상기 제3 핀형 액티브 패턴의 측벽 및 상면을 따라서 형성되는 제3 게이트 절연막과, 상기 제3 게이트 전극의 양측에 형성되는 제3 소오스/드레인을 포함하는 제3 핀형 트랜지스터를 포함하고,
    상기 제1 게이트 절연막의 두께와 상기 제2 게이트 절연막의 두께는 서로 다르고, 상기 제3 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께와 동일한 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두꺼운 반도체 장치.
  10. 기판 상에, 제1 방향으로 연장되고, 서로 간에 나란하게 형성되는 제1 및 제2 핀형 액티브 패턴;
    상기 제1 방향과 다른 제2 방향으로 연장되고, 제1 핀형 액티브 패턴 및 상기 제2 핀형 액티브 패턴 상에 상기 제1 핀형 액티브 패턴과 제2 핀형 액티브 패턴을 교차하는 제1 게이트 전극으로, 제1 핀형 액티브 패턴과 교차하는 제1 부분과 제2 핀형 액티브 패턴과 교차하는 제2 부분을 포함하는 제1 게이트 전극;
    상기 제2 방향으로 연장되고, 제2 핀형 액티브 패턴 상에 상기 제2 핀형 액티브 패턴과 교차하는 제2 게이트 전극으로, 상기 제1 핀형 액티브 패턴과 비교차하는 제2 게이트 전극;
    상기 제1 핀형 액티브 패턴과 상기 제1 부분 사이에 형성되는 제1 게이트 절연막;
    상기 제2 핀형 액티브 패턴과 상기 제2 부분 사이에 형성되고, 상기 제1 게이트 절연막의 두께와 다른 두께를 갖는 제2 게이트 절연막; 및
    상기 제2 핀형 액티브 패턴과 상기 제2 게이트 전극 사이에 형성되고, 상기 제2 게이트 절연막의 두께와 동일한 두께를 갖는 제3 게이트 절연막을 포함하는 반도체 장치.
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