KR102479892B1 - 반도체 장치 - Google Patents

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Abstract

핀과 같은 형상의 전계 효과 트랜지스터(FINFET)의 채널 면적을 증가시킴으로써, 성능을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상에, 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴; 및 상기 기판 상에, 상기 제1 핀형 패턴의 제1 측벽의 일부 및 상기 제1 핀형 패턴의 제2 측벽의 일부를 감싸는 필드 절연막을 포함하고, 상기 제1 핀형 패턴은 상기 필드 절연막에 의해 감싸이는 하부와, 상기 필드 절연막의 상면보다 위로 돌출된 상부와, 상기 제1 핀형 패턴의 상부 및 상기 제1 핀형 패턴의 하부 사이의 경계선을 포함하고, 상기 제1 핀형 패턴의 상부 및 상기 제1 핀형 패턴의 하부는 동일한 물질을 포함하고, 상기 제1 핀형 패턴의 제1 측벽은 상기 기판의 상면으로부터 순차적으로 위치하는 제1 내지 제3 지점을 포함하고, 상기 제2 지점에서 상기 제1 핀형 패턴의 폭은 상기 제1 지점에서 상기 제1 핀형 패턴의 폭 및 상기 제3 지점에서 상기 제1 핀형 패턴의 폭보다 크고, 상기 제2 지점에서 상기 제1 핀형 패턴의 폭은 상기 경계선의 폭보다 작다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, 핀형 패턴을 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 핀과 같은 형상의 전계 효과 트랜지스터(FINFET)의 채널 면적을 증가시킴으로써, 성능을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴; 및 상기 기판 상에, 상기 제1 핀형 패턴의 제1 측벽의 일부 및 상기 제1 핀형 패턴의 제2 측벽의 일부를 감싸는 필드 절연막을 포함하고, 상기 제1 핀형 패턴은 상기 필드 절연막에 의해 감싸이는 하부와, 상기 필드 절연막의 상면보다 위로 돌출된 상부와, 상기 제1 핀형 패턴의 상부 및 상기 제1 핀형 패턴의 하부 사이의 경계선을 포함하고, 상기 제1 핀형 패턴의 상부 및 상기 제1 핀형 패턴의 하부는 동일한 물질을 포함하고, 상기 제1 핀형 패턴의 제1 측벽은 상기 기판의 상면으로부터 순차적으로 위치하는 제1 내지 제3 지점을 포함하고, 상기 제2 지점에서 상기 제1 핀형 패턴의 폭은 상기 제1 지점에서 상기 제1 핀형 패턴의 폭 및 상기 제3 지점에서 상기 제1 핀형 패턴의 폭보다 크고, 상기 제2 지점에서 상기 제1 핀형 패턴의 폭은 상기 경계선의 폭보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴의 상부는 상기 제1 내지 제3 지점을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴은 상기 기판의 상면으로부터 멀어짐에 따라 제1 핀형 패턴의 폭이 증가하는 제1 부분과 감소하는 제2 부분을 포함하고, 상기 제2 지점은 상기 제1 핀형 패턴의 제1 부분과 상기 제2 핀형 패턴의 제2 부분의 경계에 위치한다.
본 발명의 몇몇 실시예에서, 상기 제2 지점은 상기 경계선보다 상기 기판의 상면으로부터 더 멀리 위치한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴은 상기 경계선과 직교하고, 상기 제1 핀형 패턴의 상부의 최상부와 만나는 핀 중심선을 포함하고, 상기 제2 지점에서 상기 핀 중심선과 상기 제1 측벽 사이의 폭은, 상기 제1 지점에서 상기 핀 중심선과 상기 제1 측벽 사이의 폭 및 상기 제3 지점에서 상기 핀 중심선과 상기 제1 측벽 사이의 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 제2 지점에서 상기 핀 중심선과 상기 제2 측벽 사이의 폭은, 상기 제1 지점에서 상기 핀 중심선과 상기 제2 측벽 사이의 폭 및 상기 제3 지점에서 상기 핀 중심선과 상기 제2 측벽 사이의 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 제2 지점에서 상기 핀 중심선과 상기 제2 측벽 사이의 폭은, 상기 제1 지점에서 상기 핀 중심선과 상기 제2 측벽 사이의 폭보다 작고, 상기 제2 지점에서 상기 핀 중심선과 상기 제2 측벽 사이의 폭은, 상기 제3 지점에서 상기 핀 중심선과 상기 제2 측벽 사이의 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴을 사이에 두고, 상기 제1 핀형 패턴의 양측에 배치되는 제2 핀형 패턴 및 제3 핀형 패턴을 더 포함하고, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이의 거리는 상기 제1 핀형 패턴과 상기 제3 핀형 패턴 사이의 거리와 다르다.
본 발명의 몇몇 실시예에서, 상기 핀 중심선과 상기 제2 측벽 사이의 폭은 상기 기판의 상면으로부터 멀어짐에 따라 감소한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴과 인접하는 제2 핀형 패턴을 더 포함하고, 상기 제2 핀형 패턴은 상기 필드 절연막에 의해 감싸이는 하부와, 상기 필드 절연막의 상면보다 위로 돌출된 상부를 포함하고, 상기 제2 핀형 패턴의 폭은 상기 필드 절연막의 상면으로부터 멀어짐에 따라 감소한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴의 최상부는 둥근 모양(rounded-shape)을 갖는다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴을 사이에 두고, 상기 제1 핀형 패턴의 양측에 배치되는 제2 핀형 패턴 및 제3 핀형 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 핀형 패턴은 제1 깊이의 트렌치에 의해 정의되고, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이와, 상기 제1 핀형 패턴 및 상기 제3 핀형 패턴 사이에, 상기 제1 깊이보다 깊은 트렌치가 비형성된다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막 상에, 상기 제1 핀형 패턴과 교차하는 게이트 전극을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 핀형 패턴; 및 상기 기판 상에, 상기 핀형 패턴의 제1 측벽의 일부 및 상기 핀형 패턴의 제2 측벽의 일부를 감싸는 필드 절연막을 포함하고, 상기 핀형 패턴은 상기 필드 절연막에 의해 감싸이는 하부와, 상기 필드 절연막의 상면보다 위로 돌출된 상부를 포함하고, 상기 핀형 패턴의 상부 및 상기 핀형 패턴의 하부는 동일한 물질을 포함하고, 상기 핀형 패턴의 상부는 상기 필드 절연막의 상면 상에, 상기 핀형 패턴의 제1 측벽의 기울기가 예각인 제1 부분과, 상기 핀형 패턴의 제1 측벽의 기울기가 둔각인 제2 부분과, 상기 핀형 패턴의 제1 측벽의 기울기가 예각인 제3 부분을 포함하고, 상기 제1 내지 제3 부분은 상기 기판의 상면 상에 순차적으로 위치한다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 상면으로부터 멀어짐에 따라, 상기 핀형 패턴의 제1 측벽은 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 갖는다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 상면으로부터 멀어짐에 따라, 상기 핀형 패턴의 제2 측벽은 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 갖는다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 상면보다 위에서, 상기 핀형 패턴의 제2 측벽은 예각 또는 직각인 기울기를 갖는다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막 상에, 상기 핀형 패턴과 교차하는 게이트 전극을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판의 제1 영역에 위치하고, 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 핀형 패턴; 상기 기판의 제2 영역에 위치하고, 서로 마주보는 제3 측벽 및 제4 측벽을 포함하는 제2 핀형 패턴; 및 상기 기판 상에, 상기 제1 핀형 패턴의 제1 측벽의 일부, 상기 제1 핀형 패턴의 제2 측벽의 일부, 상기 제2 핀형 패턴의 제3 측벽의 일부 및 상기 제2 핀형 패턴의 제4 측벽의 일부를 감싸는 필드 절연막을 포함하고, 상기 제1 핀형 패턴은 상기 필드 절연막에 의해 감싸이는 하부와, 상기 필드 절연막의 상면보다 위로 돌출된 상부와, 상기 제1 핀형 패턴의 상부 및 상기 제1 핀형 패턴의 하부 사이의 경계선을 포함하고, 상기 제1 핀형 패턴의 제1 측벽은 상기 기판의 상면으로부터 순차적으로 위치하는 제1 내지 제3 지점을 포함하고, 상기 제2 지점에서 상기 제1 핀형 패턴의 폭은 상기 제1 지점에서 상기 제1 핀형 패턴의 폭 및 상기 제3 지점에서 상기 제1 핀형 패턴의 폭보다 크고, 상기 기판의 상면으로부터 멀어짐에 따라, 상기 제2 핀형 패턴의 제3 측벽 및 제2 핀형 패턴의 제4 측벽은 각각 예각 또는 직각의 기울기를 갖는다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴의 상부 및 상기 제1 핀형 패턴의 하부와, 상기 제2 핀형 패턴은 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 지점에서 상기 제1 핀형 패턴의 폭은 상기 경계선의 폭보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴의 상부는 상기 제1 내지 제3 지점을 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 멀어짐에 따라, 상기 제1 핀형 패턴은 상기 제1 핀형 패턴의 폭이 증가하는 제1 부분과, 상기 제1 핀형 패턴의 폭이 감소하는 제2 부분을 포함하고, 상기 제2 지점은 상기 제1 핀형 패턴의 제1 부분과 상기 제2 핀형 패턴의 제2 부분의 경계에 위치한다.
본 발명의 몇몇 실시예에서, 상기 핀형 패턴의 제1 측벽은 상기 필드 절연막의 상면으로부터 멀어짐에 따라, 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 갖는 부분을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴은 제1 깊이의 제1 트렌치에 의해 정의되고, 상기 제2 핀형 패턴은 제2 깊이의 제2 트렌치에 의해 정의되고, 상기 제2 핀형 패턴은 상기 제2 깊이보다 깊은 제3 깊이의 제3 트렌치에 의해 정의되는 액티브 영역 내에 위치한다.
본 발명의 몇몇 실시예에서, 상기 제1 영역 내에, 상기 제1 깊이보다 깊은 트렌치는 비형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 영역에서, 상기 제1 핀형 패턴을 사이에 두고, 상기 제1 핀형 패턴의 양측에 배치되는 제3 핀형 패턴 및 제4 핀형 패턴과, 상기 제2 영역에서, 상기 제2 핀형 패턴을 사이에 두고, 상기 제2 핀형 패턴의 양측에 배치되는 제5 핀형 패턴 및 제6 핀형 패턴을 더 포함하고, 상기 제2 핀형 패턴 및 상기 제5 핀형 패턴 사이의 거리는 상기 제2 핀형 패턴 및 상기 제6 핀형 패턴 사이의 거리와 동일하고, 상기 제1 핀형 패턴 및 상기 제3 핀형 패턴 사이의 거리는 상기 제2 핀형 패턴 및 상기 제5 핀형 패턴 사이의 거리와 다르다.
본 발명의 몇몇 실시예에서, 상기 제2 핀형 패턴과, 상기 제5 핀형 패턴과, 상기 제6 핀형 패턴은 제1 깊이의 제1 트렌치에 의해 정의되고, 상기 제2 핀형 패턴 및 상기 제5 핀형 패턴 사이와, 상기 제2 핀형 패턴 및 상기 제6 핀형 패턴 사이에, 상기 제1 깊이보다 깊은 트렌치는 비형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴과, 상기 제3 핀형 패턴과, 상기 제4 핀형 패턴은 제2 깊이의 제2 트렌치에 의해 정의되고, 상기 제1 핀형 패턴 및 상기 제3 핀형 패턴 사이와, 상기 제1 핀형 패턴 및 상기 제4 핀형 패턴 사이에, 상기 제1 깊이보다 깊은 트렌치는 비형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴 및 상기 제3 핀형 패턴 사이의 거리는 상기 제1 핀형 패턴 및 상기 제4 핀형 패턴 사이의 거리와 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은 SRAM 영역이고, 상기 제2 영역은 로직 영역이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 SRAM 영역의 기판 상에, 서로 인접하는 제1 핀형 패턴 및 제2 핀형 패턴; 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부를 감싸는 필드 절연막; 및 상기 필드 절연막 상에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 게이트 전극을 포함하고, 상기 제1 핀형 패턴은 상기 기판의 상면으로부터 순차적으로 위치하는 제1 부분과, 제2 부분과, 제3 부분을 포함하고, 상기 제2 핀형 패턴은 상기 기판의 상면으로부터 순차적으로 위치하는 제4 부분과, 제5 부분과, 제6 부분을 포함하고, 상기 기판의 상면으로부터 멀어짐에 따라, 상기 제1 핀형 패턴의 제1 부분의 폭, 상기 제1 핀형 패턴의 제3 부분의 폭, 상기 제2 핀형 패턴의 제4 부분의 폭 및 상기 제2 핀형 패턴의 제6 부분의 폭은 각각 감소하고, 상기 기판의 상면으로부터 멀어짐에 따라, 상기 제1 핀형 패턴의 제2 부분의 폭 및 상기 제2 핀형 패턴의 제5 부분의 폭은 각각 증가하고, 상기 제1 핀형 패턴의 제1 부분과 상기 제1 핀형 패턴의 제2 부분의 경계에서 상기 제1 핀형 패턴의 폭은, 상기 제2 핀형 패턴의 제4 부분과 상기 제2 핀형 패턴의 제5 부분의 경계에서 상기 제2 핀형 패턴의 폭과 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴은 PMOS 형성 영역에 위치하고, 상기 제2 핀형 패턴은 NMOS 형성 영역에 위치한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴의 제1 부분과 상기 제1 핀형 패턴의 제2 부분의 경계에서 상기 제1 핀형 패턴의 폭은, 상기 제2 핀형 패턴의 제4 부분과 상기 제2 핀형 패턴의 제5 부분의 경계에서 상기 제2 핀형 패턴의 폭보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴의 제1 부분 및 상기 제2 핀형 패턴의 제4 부분은 상기 필드 절연막의 상면보다 위에 위치한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상의 핀형 패턴; 및 상기 기판 상에, 상기 핀형 패턴의 측벽의 일부를 감싸는 필드 절연막을 포함하고, 상기 핀형 패턴은 상기 필드 절연막에 의해 감싸이는 하부와, 상기 필드 절연막의 상면보다 위로 돌출된 상부를 포함하고, 상기 핀형 패턴의 상부 및 상기 핀형 패턴의 하부는 동일한 물질을 포함하고, 상기 핀형 패턴의 상부는 상기 필드 절연막의 상면으로부터 순차적으로 위치하는 제1 부분과, 제2 부분과, 제3 부분을 포함하고, 상기 핀형 패턴의 상부의 제1 부분의 폭은 상기 기판의 상면으로부터 멀어짐에 따라 감소하고, 상기 핀형 패턴의 상부의 제2 부분의 폭은 상기 기판의 상면으로부터 멀어짐에 따라 증가하고, 상기 핀형 패턴의 상부의 제3 부분의 폭은 상기 기판의 상면으로부터 멀어짐에 따라 감소한다.
본 발명의 몇몇 실시예에서, 상기 핀형 패턴은 상기 기판과 상기 제1 부분 사이에, 순차적으로 위치하는 제4 부분과 제5 부분을 더 포함하고, 상기 제4 부분의 폭은 상기 기판의 상면으로부터 멀어짐에 따라 증가하고, 상기 제5 부분의 폭은 상기 기판의 상면으로부터 멀어짐에 따라 감소한다.
본 발명의 몇몇 실시예에서, 상기 핀형 패턴의 상부는 상기 제4 부분 및 상기 제5 부분을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3a 내지 도 3c는 도 1의 B - B를 따라서 절단한 단면도이다.
도 4 및 도 5는 도 3a에서 제1 게이트 전극 및 게이트 절연막을 제외하고 도시한 도면이다.
도 6 및 도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10은 도 9의 B - B를 따라서 절단한 단면도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13은 도 12의 B - B 및 C - C를 따라서 절단한 단면도이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 16은 도 15의 반도체 장치의 레이아웃도이다.
도 17은 도 16의 D - D를 따라서 절단한 단면도이다.
도 18 내지 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 24는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 5를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이다. 도 3a 내지 도 3c는 도 1의 B - B를 따라서 절단한 단면도이다. 도 4 및 도 5는 도 3a에서 제1 게이트 전극 및 게이트 절연막을 제외하고 도시한 도면이다.
도 1 내지 도 5를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제1 게이트 전극(210)을 포함할 수 있다.
제1 핀형 패턴(110)은 기판(100) 상에, 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 핀형 패턴(110)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 핀형 패턴(110)은 제1 트렌치(T1)에 의해 정의될 수 있다.
제1 핀형 패턴(110)은 서로 마주보는 제1 측벽(110a)와 제2 측벽(110b)를 포함할 수 있다. 제1 핀형 패턴의 제1 측벽(110a) 및 제1 핀형 패턴의 제2 측벽(110b)은 제1 방향(X1)을 따라서 연장되는 측벽일 수 있다.
제1 핀형 패턴의 제1 측벽(110a) 및 제1 핀형 패턴의 제2 측벽(110b)은 제1 핀형 패턴(110)을 정의하는 제1 트렌치(T1)의 측벽을 정의하고, 기판(100)의 상면은 제1 트렌치(T1)의 바닥면을 정의할 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 예를 들어, 게르마늄과 같은 원소 반도체, 또는 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체와 같은 화합물 반도체를 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
IV-IV족 화합물 반도체를 예로 들면, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
도 1에서, 제1 핀형 패턴(110)은 직사각형 형태인 것으로 도시하였지만, 이에 한정되는 것은 아니다. 제1 핀형 패턴(110)이 직사각형 형태인 경우, 장변(long side)과 단변(short side)을 포함할 수 있다.
필드 절연막(105)은 기판(100) 상에 형성되고, 제1 핀형 패턴(110) 주변에 배치될 수 있다. 필드 절연막(105)은 제1 트렌치(T1)의 일부를 채울 수 있다.
필드 절연막(105)은 제1 핀형 패턴(110)의 일부를 둘러싸도록 형성될 수 있다. 제1 핀형 패턴(110)은 필드 절연막(105)에 의해 정의될 수 있다. 제1 핀형 패턴(110)의 일부는 필드 절연막의 상면(105u)보다 위로 돌출될 수 있다.
필드 절연막(105)은 제1 핀형 패턴의 제1 측벽(110a)의 일부와 제1 핀형 패턴의 제2 측벽(110b)의 일부를 감쌀 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
좀 더 구체적으로, 제1 핀형 패턴(110)은 상부(112) 및 하부(111)를 포함할 수 있다. 제1 핀형 패턴(110)은 제1 핀형 패턴의 상부(112) 및 제1 핀형 패턴의 하부(111) 사이의 제1 경계선(113)을 포함할 수 있다.
필드 절연막(105)은 제1 핀형 패턴의 하부(111)를 감쌀 수 있다. 하지만, 필드 절연막(105)은 제1 핀형 패턴의 상부(112)의 제1 측벽(110a) 및 제2 측벽(110b)을 감싸지 않는다.
즉, 제1 핀형 패턴의 상부(112)는 필드 절연막의 상면(105u)보다 위로 돌출된 부분일 수 있다.
제1 경계선(113)은 필드 절연막(105)이 감싸는 제1 핀형 패턴의 하부(111)와, 필드 절연막(105)이 감싸지 않는 제1 핀형 패턴의 상부(112) 사이의 경계일 수 있다. 필드 절연막(105)이 제1 핀형 패턴(110)과 접할 경우, 제1 경계선(113)은 필드 절연막(105)이 제1 측벽(110a) 및 제2 측벽(110b)과 만나는 지점을 연결하는 선일 수 있다.
제1 핀형 패턴의 상부(112) 및 제1 핀형 패턴의 하부(111)는 동일한 물질을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다. 즉, 제1 핀형 패턴의 상부(112) 및 제1 핀형 패턴의 하부(111)은 각각 실리콘 핀형 패턴의 상부 및 하부일 수 있다.
제1 핀형 패턴(110)의 형상에 관한 설명은 도 4 및 도 5를 이용하여 상술한다.
덧붙여, 도 3b에서, 필드 절연막(105)과 제1 핀형 패턴(110) 사이 및 필드 절연막(105)과 기판(100) 사이에, 제1 필드 라이너(106)가 더 형성될 수 있다.
좀 더 구체적으로, 제1 필드 라이너(106)는 제1 핀형 패턴의 하부(111)의 측벽 및 기판(100)의 상면을 따라서 형성될 수 있다.
제1 필드 라이너(106)는 예를 들어, 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
또한, 도 3c에서, 필드 절연막(105)과 제1 핀형 패턴(110) 사이 및 필드 절연막(105)과 기판(100) 사이에, 제2 필드 라이너(107) 및 제3 필드 라이너(108)가 더 형성될 수 있다.
좀 더 구체적으로, 제2 필드 라이너(107)는 제1 핀형 패턴의 하부(111)의 측벽 및 기판(100)의 상면을 따라서 형성될 수 있다.
제3 필드 라이너(108)는 제2 필드 라이너(107) 상에 형성될 수 있다. 제3 필드 라이너(108)는 제2 필드 라이너(107)를 따라서 형성될 수 있다.
제2 필드 라이너(107)는 예를 들어, 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다. 제3 필드 라이너(108)는 예를 들어, 실리콘 산화물을 포함할 수 있다.
제1 게이트 전극(210)은 제2 방향(Y1)으로 연장되어, 제1 핀형 패턴(110)을 가로지르도록 형성될 수 있다. 제1 게이트 전극(210)은 제1 핀형 패턴(110) 및 필드 절연막(105) 상에 배치될 수 있다.
제1 게이트 전극(210)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(210)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG1)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다.
제1 금속층(MG1)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제1 금속층(MG1)은 은 상술한 물질이 산화된 형태를 포함할 수도 있다.
또한, 제2 금속층(MG2)은 예를 들어, W, Al, Cu, Co, Ti, Ta 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 이러한 제1 게이트 전극(210)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(115, 212)은 제1 핀형 패턴(110)과 제1 게이트 전극(210) 사이에 형성될 수 있다. 게이트 절연막(115, 212)은 계면막(115)과 고유전율 절연막(212)을 포함할 수 있다.
계면막(115)은 제1 핀형 패턴(110)의 일부를 산화시켜 형성될 수 있다. 예를 들어, 계면막(115)은 제1 핀형 패턴의 상부(112)의 일부를 산화시켜 형성될 수 있다.
계면막(115)은 필드 절연막의 상면(105u)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다. 제1 핀형 패턴(110)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 계면막(115)은 실리콘 산화막을 포함할 수 있다.
도시된 것과 달리, 계면막(115)은 제1 핀형 패턴의 상부(112)의 프로파일 및 필드 절연막의 상면(105u)을 따라 형성될 수 있다. 이와 같은 경우, 계면막(115)은 증착 방법에 의해 형성될 수 있다.
고유전율 절연막(212)은 계면막(115)과 제1 게이트 전극(210) 사이에 형성될 수 있다. 필드 절연막의 상면(105u)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율 절연막(212)은 제1 게이트 전극(210)과 필드 절연막(105) 사이에 형성될 수 있다.
고유전율 절연막(212)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
또한, 상술한 고유전율 절연막(212)은 산화물을 중심으로 설명하였지만, 이와 달이, 고유전율 절연막(212)은 상술한 금속성 물질의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
게이트 스페이서(214)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(210)의 측벽 상에 배치될 수 있다.
고유전율 절연막(212)은 제1 게이트 전극(210)의 측벽과 게이트 스페이서(214) 사이에 위치할 수 있다.
게이트 스페이서(214)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 스페이서(214)는 단일막인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 게이트 스페이서(214)가 복수의 막일 경우, 게이트 스페이서(214)의 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다.
또한, 게이트 스페이서(214)가 복수의 막일 경우, 게이트 스페이서(214)의 적어도 하나의 막은 L자 모양의 형상을 가질 수 있다.
소오스/드레인(117)은 제1 게이트 전극(210)의 양측에, 제1 핀형 패턴(110) 상에 형성될 수 있다. 소오스/드레인(117)은 에피 공정에 의해 형성된 에피택셜 패턴을 포함할 수 있다. 소오스/드레인(117)은 예를 들어, 상승된 소오스/드레인일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우, 소오스/드레인(117)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 본 발명의 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우, 소오스/드레인(117)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110)이 실리콘일 때, 소오스/드레인(117)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(110)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우, 소오스/드레인(117)은 제1 핀형 패턴(110)과 동일한 물질, 즉 실리콘을 포함할 수도 있다.
층간 절연막(190)은 소오스/드레인(117) 상에 형성될 수 있다. 층간 절연막(190)은 게이트 스페이서(214)의 외측벽을 둘러쌀 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(190)은 단일층인 것으로 도시되었지만, 이에 제한되는 것은 아니고, 복수의 층을 포함할 수도 있다. 또한, 층간 절연막(190)의 적어도 일부는 예를 들어, 실리콘 또는 게르마늄과 같은 불순물을 포함하고 있을 수도 있다.
도 4 및 도 5를 참고하면, 제1 핀형 패턴(110)은 제1 경계선(113)과 직교하고, 제1 핀형 패턴(110)의 최상부와 만나는 제1 핀 중심선(FAC1)을 포함할 수 있다. 즉, 제1 핀 중심선(FAC1)은 제1 핀형 패턴의 상부(112)의 최상부와 만날 수 있다.
여기서, 제1 핀형 패턴(110)의 최상부는 제1 경계선(113)과 평행인 선을 이동하여, 제1 핀형 패턴(110)과 마지막까지 만나는 지점일 수 있다. 또한, 제1 핀형 패턴(110)의 최상부가 평평한 면을 이루고 있을 경우, 제1 핀형 패턴(110)의 최상부는 평평한 면의 중간 지점일 수 있다.
제1 핀형 패턴의 제1 측벽(110a)은 기판(100)의 상면으로부터 순차적으로 위치하는 제3 지점(P3)과, 제2 지점(P2)과, 제1 지점(P1)을 포함할 수 있다.
좀 더 구체적으로, 기판(100)의 상면으로부터 제2 지점(P2)까지의 거리(L2)는 기판(100)의 상면으로부터 제1 지점(P1)까지의 거리(L1)보다 작고, 기판(100)의 상면으로부터 제3 지점(P3)까지의 거리(L3)보다 클 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 지점(P1)과, 제2 지점(P2)과, 제3 지점(P3)는 필드 절연막의 상면(105u)보다 위에 위치할 수 있다.
제1 핀형 패턴의 상부(112)의 제1 측벽(110a)은 제1 지점(P1)과, 제2 지점(P2)과, 제3 지점(P3)을 포함할 수 있다. 다르게 설명하면, 제1 지점(P1)과, 제2 지점(P2)과, 제3 지점(P3)은 제1 핀형 패턴(110)의 제1 경계선(113)보다 기판(100)의 상면으로부터 더 멀리 위치할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 지점(P2)에서 제1 핀형 패턴(110)의 폭(W21＋W22)는 제1 지점(P1)에서 제1 핀형 패턴(110)의 폭(W11＋W12)보다 클 수 있다. 또한, 제2 지점(P2)에서 제1 핀형 패턴(110)의 폭(W21＋W22)는 제1 지점(P3)에서 제1 핀형 패턴(110)의 폭(W31＋W32)보다 클 수 있다.
즉, 제1 핀형 패턴(110)은 필드 절연막의 상면(105u)으로부터 멀어짐에 따라 제1 핀형 패턴(110)의 폭이 감소했다, 증가했다, 다시 감소하는 부분을 포함할 수 있다.
덧붙여, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 지점(P2)에서 제1 핀형 패턴(110)의 폭(W21＋W22)은 제1 경계선(113)의 폭(W4)보다 작을 수 있다.
여기서, 제1 핀형 패턴(110)의 폭은 각각의 지점에서, 제1 측벽(110a) 및 제2 측벽(110b) 사이의 거리일 수 있다.
좀 더 구체적으로, 제1 지점(P1)에서 제1 핀형 패턴(110)의 폭은 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제1 측벽(110a) 사이의 폭(W11)과, 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제2 측벽(110b) 사이의 폭(W12)사이의 합일 수 있다. 제2 지점(P2)에서 제1 핀형 패턴(110)의 폭은 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제1 측벽(110a) 사이의 폭(W21)과, 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제2 측벽(110b) 사이의 폭(W22)사이의 합일 수 있다. 제2 지점(P3)에서 제1 핀형 패턴(110)의 폭은 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제1 측벽(110a) 사이의 폭(W31)과, 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제2 측벽(110b) 사이의 폭(W32)사이의 합일 수 있다.
도 4에서, 제2 지점(P2)에서 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제1 측벽(110a) 사이의 폭(W21)은, 제1 지점(P1)에서 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제1 측벽(110a) 사이의 폭(W11) 및, 제3 지점(P3)에서 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제1 측벽(110a) 사이의 폭(W31)보다 클 수 있다.
또한, 제2 지점(P2)에서 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제2 측벽(110b) 사이의 폭(W22)은, 제1 지점(P1)에서 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제2 측벽(110b) 사이의 폭(W12) 및, 제3 지점(P3)에서 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제2 측벽(110b) 사이의 폭(W32)보다 클 수 있다.
이 때, 제2 지점(P2)에서, 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제1 측벽(110a) 사이의 폭(W21)은 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제2 측벽(110b) 사이의 폭(W22)과 동일할 수도 있지만, 다를 수도 있다.
마찬가지로, 제1 지점(P1)에서, 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제1 측벽(110a) 사이의 폭(W11)은 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제2 측벽(110b) 사이의 폭(W12)과 동일할 수도 있지만, 다를 수도 있다. 또한, 제3 지점(P3)에서, 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제1 측벽(110a) 사이의 폭(W31)은 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제2 측벽(110b) 사이의 폭(W32)과 동일할 수도 있지만, 다를 수도 있다.
제1 핀형 패턴(110)은 기판(100)의 상면으로부터 멀어짐에 따라 제1 핀형 패턴(110)의 폭이 감소하는 제1 부분(112a) 및 제3 부분(112c)를 포함할 수 있다. 또한, 제1 핀형 패턴(110)은 기판(100)의 상면으로부터 멀어짐에 따라 제1 핀형 패턴(110)의 폭이 감소하는 제2 부분(112b)를 포함할 수 있다.
제1 핀형 패턴의 제2 부분(112b)는 제1 핀형 패턴의 제1 부분(112a)과 제1 핀형 패턴의 제3 부분(112c) 사이에 위치할 수 있다. 즉, 제1 핀형 패턴(110)은 기판(100)의 상면으로부터 멀어짐에 따라, 제1 핀형 패턴(110)의 폭이 감소하다가, 증가하다가, 다시 감소하는 부분을 포함할 수 있다.
제1 핀형 패턴의 제3 부분(112c)과, 제1 핀형 패턴의 제2 부분(112b)과, 제1 핀형 패턴의 제1 부분(112a)은 기판(100)의 상면으로부터 순차적으로 위치할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 핀형 패턴의 상부(112)은 제1 핀형 패턴의 제3 부분(112c)과, 제1 핀형 패턴의 제2 부분(112b)과, 제1 핀형 패턴의 제1 부분(112a)을 포함할 수 있다.
제1 핀형 패턴의 제3 부분(112c)과, 제1 핀형 패턴의 제2 부분(112b)과, 제1 핀형 패턴의 제1 부분(112a)은 필드 절연막의 상면(105u)으로부터 순차적으로 위치할 수 있다.
예를 들어, 제2 지점(P2)은 제1 핀형 패턴의 제2 부분(112b)과, 제1 핀형 패턴의 제1 부분(112a)의 경계에 위치할 수 있다. 즉, 제2 지점(P2)는 제1 핀형 패턴(110)의 폭이 증가하다가 감소하는 경계에 위치할 수 있다.
기판(100)의 상면으로부터 멀어짐에 따라 폭이 감소하는 제1 핀형 패턴의 제3 부분(112c)에서, 제1 핀형 패턴의 제1 측벽(110a)의 기울기(S11)는 예각일 수 있다. 다시 말하면, 제1 핀형 패턴의 제3 부분(112c)에서, 제1 핀형 패턴의 제1 측벽(110a)은 예각인 기울기를 가질 수 있다.
기판(100)의 상면으로부터 멀어짐에 따라 폭이 증가하는 제1 핀형 패턴의 제2 부분(112b)에서, 제1 핀형 패턴의 제1 측벽(110a)의 기울기(S11)는 둔각일 수 있다.
기판(100)의 상면으로부터 멀어짐에 따라 폭이 감소하는 제1 핀형 패턴의 제1 부분(112a)에서, 제1 핀형 패턴의 제1 측벽(110a)의 기울기(S11)는 예각일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 핀형 패턴의 제1 측벽(110a)은 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 갖는 부분을 포함할 수 있다.
예를 들어, 필드 절연막의 상면(105u)으로부터 멀어짐에 따라, 제1 핀형 패턴의 상부(112)의 제1 측벽(110a)은 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 가질 수 있다.
또한, 도 5에서, 기판(100)의 상면으로부터 멀어짐에 따라 폭이 감소하는 제1 핀형 패턴의 제3 부분(112c)에서, 제1 핀형 패턴의 제2 측벽(110b)의 기울기(S12)는 예각일 수 있다.
기판(100)의 상면으로부터 멀어짐에 따라 폭이 증가하는 제1 핀형 패턴의 제2 부분(112b)에서, 제1 핀형 패턴의 제1 측벽(110a)의 기울기(S12)는 둔각일 수 있다.
기판(100)의 상면으로부터 멀어짐에 따라 폭이 감소하는 제1 핀형 패턴의 제1 부분(112a)에서, 제1 핀형 패턴의 제1 측벽(110a)의 기울기(S12)는 예각일 수 있다.
도 5에서, 예를 들어, 필드 절연막의 상면(105u)으로부터 멀어짐에 따라, 제1 핀형 패턴의 상부(112)의 제2 측벽(110b)은 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 가질 수 있다.
제1 핀 중심선(FAC1)을 중심으로, 제1 핀형 패턴의 상부(112)의 제1 측벽(110a) 및 제1 핀형 패턴의 상부(112)의 제2 측벽(110b)은 각각 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 가질 수 있다.
여기에서, 제1 핀형 패턴의 제1 측벽(110a)의 기울기는 제1 핀형 패턴의 제1 측벽(110a) 상의 임의의 점에서 접선의 기울기와, 제1 경계선(113)이 이루는 각일 수 있다.
다르게 설명하면, 제1 핀형 패턴(110)의 측벽의 기울기가 예각일 경우, 기판(100)의 상면에서 멀어짐에 따라, 임의의 점에서 접선과 제1 핀 중심선(FAC1) 사이의 거리가 줄어들 수 있다. 반대로, 제1 핀형 패턴(110)의 측벽의 기울기가 둔각일 경우, 기판(100)의 상면에서 멀어짐에 따라, 임의의 점에서 접선과 제1 핀 중심선(FAC1) 사이의 거리가 증가할 수 있다.
예시적으로, 도 5에 표시된 제1 핀형 패턴의 제1 측벽(110a)의 기울기(S11)는 예각이고, 도 5에 표시된 제1 핀형 패턴의 제2 측벽(110b)의 기울기(S12)는 둔각일 수 있다.
제1 핀형 패턴(110)의 최상부는 둥근 모양을 가질 수 있다. 즉, 제1 핀형 패턴의 상부(112)의 최상부는 둥근 모양을 가질 수 있다. 즉, 제1 핀형 패턴(110)의 최상부는 라운딩 처리가 되어 있을 수 있다.
도 6 및 도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6 및 도 7을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 핀형 패턴의 상부(112)의 제1 측벽(110a)은 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 가질 수 있다.
하지만, 제1 핀형 패턴의 상부(112)의 제2 측벽(110b)은 예각인 기울기 또는 직각인 기울기를 가질 수 있다.
즉, 필드 절연막의 상면(105u)보다 위에서, 제1 핀형 패턴의 제2 측벽(110b)의 기울기(S12)는 예각 또는 직각일 수 있다.
이에 따라, 제1 핀 중심선(FAC1)을 중심으로, 제1 핀형 패턴의 상부(112)의 제2 측벽(110b)의 기울기 변화는 제1 핀형 패턴의 상부(112)의 제1 측벽(110a)의 기울기 변화와 다른 패턴을 가질 수 있다.
덧붙여, 제2 지점(P2)에서 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제2 측벽(110b) 사이의 폭(W22)은, 제1 지점(P1)에서 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제2 측벽(110b) 사이의 폭(W12)보다 크거나 같고, 제3 지점(P3)에서 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제2 측벽(110b) 사이의 폭(W32)보다 작거나 같을 수 있다.
다르게 말하면, 기판(100)의 상면으로부터 멀어짐에 따라, 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제2 측벽(110b) 사이의 폭은 감소할 수 있다. 즉, 필드 절연막의 상면(105u)보다 위에서, 제1 핀 중심선(FAC1)과 제1 핀형 패턴의 제2 측벽(110b) 사이의 폭은 감소할 수 있다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(110)은 기판(100)과 제1 핀형 패턴의 제3 부분(112c) 사이에, 제4 부분(112d) 및 제5 부분(112e)를 더 포함할 수 있다.
제1 핀형 패턴의 제5 부분(112e)은 기판(100)의 상면으로부터 멀어짐에 따라 제1 핀형 패턴(110)의 폭이 감소할 수 있다. 제1 핀형 패턴의 제4 부분(112d)은 기판의 상면으로부터 멀어짐에 따라 제1 핀형 패턴(110)의 폭이 증가할 수 있다.
기판(100)과 제1 핀형 패턴의 제3 부분(112c) 사이에서, 제1 핀형 패턴의 제5 부분(112e)과 제1 핀형 패턴의 제4 부분(112d)은 기판(100)의 상면 상에 순차적으로 위치할 수 있다.
제1 핀형 패턴의 제5 부분(112e)과 제1 핀형 패턴의 제4 부분(112d)은 제1 핀형 패턴의 상부(112)에 포함될 수 있다. 즉, 제1 핀형 패턴의 제1 내지 제5 부분(112a, 112b, 112c, 112d, 112e)는 필드 절연막의 상면보다 위에 위치할 수 있다.
필드 절연막의 상면(105u)보다 위에서, 제1 핀형 패턴(110)의 폭은 감소하다가, 증가하다가, 감소하다가, 증가하다가, 다시 감소할 수 있다. 제1 핀형 패턴(110)은 기판(100)의 상면으로부터 멀어짐에 따라, 제1 핀형 패턴(110)의 폭이 감소하다가, 증가하다가, 감소하다가, 증가하다가, 다시 감소하는 부분을 포함할 수 있다.
제1 핀형 패턴의 제1 부분(112a) 및 제1 핀형 패턴의 제2 부분(112b) 사이의 경계에서 제1 핀형 패턴(110)의 폭은 제1 경계선(113)의 폭보다 작을 수 있다. 또한, 제1 핀형 패턴의 제3 부분(112c) 및 제1 핀형 패턴의 제4 부분(112d) 사이의 경계에서 제1 핀형 패턴(110)의 폭은 제1 경계선(113)의 폭보다 작을 수 있다.
기판(100)의 상면으로부터 멀어짐에 따라 폭이 증가하는 제1 핀형 패턴의 제4 부분(112d)에서, 제1 핀형 패턴의 제1 측벽(110a)의 기울기(S11)는 둔각일 수 있다. 다시 말하면, 제1 핀형 패턴의 제4 부분(112d)에서, 제1 핀형 패턴의 제1 측벽(110a)은 둔각인 기울기를 가질 수 있다.
기판(100)의 상면으로부터 멀어짐에 따라 폭이 감소하는 제1 핀형 패턴의 제5 부분(112e)에서, 제1 핀형 패턴의 제1 측벽(110a)의 기울기(S11)는 예각일 수 있다.
제1 핀형 패턴의 제1 측벽(110a)은 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 갖는 부분을 포함할 수 있다.
도 8에서, 제1 핀형 패턴의 제2 측벽(110b)는 제1 핀형 패턴의 제1 측벽(110a)와 유사한 기울기 변화를 갖는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 10은 도 9의 B - B를 따라서 절단한 단면도이다.
참고적으로, 설명의 편의를 위해, 도 10은 제1 게이트 전극을 제외하고 도시되었다.
도 9 및 도 10을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(110)을 사이에 두고, 제1 핀형 패턴(110)의 양측에 배치되는 제2 핀형 패턴(120)과 제3 핀형 패턴(130)을 더 포함할 수 있다.
제2 핀형 패턴(120) 및 제3 핀형 패턴(130)은 각각 제1 방향(X1)을 따라서 길게 연장될 수 있다.
제1 핀형 패턴(110)과, 제2 핀형 패턴(120)과, 제3 핀형 패턴(130)은 제1 깊이(H1)의 제1 트렌치(T1)에 의해 정의될 수 있다.
제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이에, 제1 깊이(H1)의 제1 트렌치(T1)보다 깊은 깊이를 갖는 트렌치는 형성되지 않을 수 있다. 마찬가지로, 제1 핀형 패턴(110)과 제3 핀형 패턴(130) 사이에, 제1 깊이(H1)의 제1 트렌치(T1)보다 깊은 깊이를 갖는 트렌치는 형성되지 않을 수 있다.
제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이의 거리(D1)은 제1 핀형 패턴(110)과 제3 핀형 패턴(130) 사이의 거리(D2)와 동일할 수도 있고, 서로 다를 수도 있다.
제2 핀형 패턴(120)은 서로 마주보는 제1 측벽(120a)과 제2 측벽(120b)를 포함할 수 있다. 제3 핀형 패턴(130)은 서로 마주보는 제1 측벽(130a)과 제2 측벽(130b)을 포함할 수 있다.
필드 절연막(105)은 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이의 제1 트렌치(T1)의 일부와, 제1 핀형 패턴(110)과 제3 핀형 패턴(130) 사이의 제1 트렌치(T1)의 일부를 채울 수 있다.
필드 절연막(105)은 제2 핀형 패턴의 제1 측벽(120a)의 일부와 제2 핀형 패턴의 제2 측벽(120b)의 일부와, 제3 핀형 패턴의 제1 측벽(130a)의 일부와 제3 핀형 패턴의 제2 측벽(130b)의 일부를 감쌀 수 있다.
제2 핀형 패턴(120)은 상부(122) 및 하부(121)를 포함할 수 있다. 제2 핀형 패턴(120)은 제2 핀형 패턴의 상부(122) 및 제2 핀형 패턴의 하부(121) 사이의 제2 경계선(123)을 포함할 수 있다.
제3 핀형 패턴(130)은 상부(132) 및 하부(131)를 포함할 수 있다. 제3 핀형 패턴(130)은 제3 핀형 패턴의 상부(132) 및 제3 핀형 패턴의 하부(131) 사이의 제3 경계선(133)을 포함할 수 있다.
필드 절연막(105)은 제2 핀형 패턴의 하부(121) 및 제3 핀형 패턴의 하부(131)를 감쌀 수 있다. 하지만, 필드 절연막(105)은 제2 핀형 패턴의 상부(122)의 제1 측벽(120a) 및 제2 측벽(120b)와, 제3 핀형 패턴의 상부(132)의 제1 측벽(130a) 및 제2 측벽(130b)을 감싸지 않는다.
제1 핀형 패턴(110)에 관한 설명은 도 4 및 도 5를 설명한 것과 실질적으로 유사하므로, 간략히 설명하거나 생략한다.
제1 핀형 패턴(110)은 기판(100)의 상면 상에 순차적으로 위치하는 제1 핀형 패턴의 제3 부분(112c)과, 제1 핀형 패턴의 제2 부분(112b)과, 제1 핀형 패턴의 제1 부분(112a)을 포함할 수 있다.
필드 절연막의 상면(105u)보다 위에서, 제1 핀형 패턴(110)의 폭은 감소했다가, 증가했다가, 다시 감소할 수 있다.
또한, 필드 절연막의 상면(105u)보다 위에서, 제1 핀형 패턴의 제1 측벽(110a) 및 제1 핀형 패턴의 제2 측벽(110b)은 각각 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 가질 수 있다.
제1 핀형 패턴의 제1 측벽(110a)과 마찬가지로, 제1 핀형 패턴의 제1 측벽(110a)과 마주보는 제2 핀형 패턴의 제2 측벽(120b)은 필드 절연막의 상면(105u)보다 위에서, 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 가질 수 있다.
제1 핀형 패턴의 제2 측벽(110b)과 마찬가지로, 제1 핀형 패턴의 제2 측벽(110b)과 마주보는 제3 핀형 패턴의 제1 측벽(130a)은 필드 절연막의 상면(105u)보다 위에서, 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 가질 수 있다.
다르게 말하면, 필드 절연막의 상면(105u)보다 위에서, 서로 마주보는 제1 핀형 패턴의 제1 측벽(110a) 및 제2 핀형 패턴의 제2 측벽(120b)은 서로 유사한 패턴의 기울기 변화를 가질 수 있다.
마찬가지로, 필드 절연막의 상면(105u)보다 위에서, 서로 마주보는 제1 핀형 패턴의 제2 측벽(110b) 및 제3 핀형 패턴의 제1 측벽(130a)은 서로 유사한 패턴의 기울기 변화를 가질 수 있다.
도 10에서, 제2 핀형 패턴의 제1 측벽(120a) 및 제3 핀형 패턴의 제2 측벽(130b)은 각각 필드 절연막의 상면(105u)보다 위에서, 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 갖는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 예를 들어, 제2 핀형 패턴의 제1 측벽(120a)에 인접한 핀형 패턴과 제2 핀형 패턴(120) 사이의 거리 등에 따라, 제2 핀형 패턴의 제1 측벽(120a)의 기울기 변화는 제2 핀형 패턴의 제2 측벽(120b)의 기울기 변화와 달라질 수 있다.
제1 게이트 전극(210)은 제1 내지 제3 핀형 패턴(110, 120, 130)와 모두 교차되는 것으로 도시하였지만, 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다.
즉, 제1 게이트 전극(210)은 제1 내지 제3 핀형 패턴(110, 120, 130)는 제1 핀형 패턴(110)을 포함한 일부의 핀형 패턴들과 교차할 수도 있다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 9 및 도 10을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 11을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이의 거리(D1)은 제1 핀형 패턴(110)과 제3 핀형 패턴(130) 사이의 거리(D2)와 다를 수 있다.
제1 핀형 패턴(110)에 관한 설명은 도 6 및 도 7을 설명한 것과 실질적으로 유사하므로, 간략히 설명하거나 생략한다.
필드 절연막의 상면(105u)보다 위에서, 제1 핀형 패턴의 제1 측벽(110a)은 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 가질 수 있다.
하지만, 필드 절연막의 상면(105u)보다 위에서, 제1 핀형 패턴의 제2 측벽(110b)은 예각인 기울기 또는 직각인 기울기를 가질 수 있다.
즉, 제1 핀형 패턴의 상부(112)의 제2 측벽(110b)의 기울기 변화는 제1 핀형 패턴의 상부(112)의 제1 측벽(110a)의 기울기 변화와 다른 패턴을 가질 수 있다.
제1 핀형 패턴의 제1 측벽(110a)과 마찬가지로, 제1 핀형 패턴의 제1 측벽(110a)과 마주보는 제2 핀형 패턴의 제2 측벽(120b)은 필드 절연막의 상면(105u)보다 위에서, 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 가질 수 있다.
제1 핀형 패턴의 제2 측벽(110b)과 마찬가지로, 제1 핀형 패턴의 제2 측벽(110b)과 마주보는 제3 핀형 패턴의 제1 측벽(130a)은 필드 절연막의 상면(105u)보다 위에서, 예각인 기울기 또는 직각인 기울기를 가질 수 있다.
도 10에서, 제3 핀형 패턴의 제2 측벽(130b)은 필드 절연막의 상면(105u)보다 위에서, 예각인 기울기 또는 직각인 기울기를 갖는 것으로 도시하였다.
예를 들어, 제3 핀형 패턴의 제2 측벽(130b)에 인접한 핀형 패턴과 제3 핀형 패턴(130) 사이의 거리가 D2만큼 이격될 경우, 제3 핀형 패턴의 제2 측벽(130b)은 필드 절연막의 상면(105u)보다 위에서, 예각인 기울기 또는 직각인 기울기를 가질 수 있다.
즉, 필드 절연막의 상면(105u)으로 멀어짐에 따라, 제3 핀형 패턴(130)의 폭은 감소할 수 있다.
상술한 것과 달리, 제3 핀형 패턴의 제2 측벽(130b)에 인접한 핀형 패턴과 제3 핀형 패턴(130) 사이의 거리가 D2와 다를 경우, 제3 핀형 패턴의 제2 측벽(130b)은 필드 절연막의 상면(105u)보다 위에서, 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 가질 수도 있다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 13은 도 12의 B - B 및 C - C를 따라서 절단한 단면도이다.
도 12의 제1 영역에 도시된 레이아웃도, 및 도 13 중 도 12의 B - B를 따라 절단한 단면도는 도 1, 도 3 내지 도 5를 이용하여 설명한 것과 실질적으로 유사하므로, 중복되는 부분에 대한 설명은 생략한다.
한편, 도 13 중 도 12의 B - B를 따라 절단한 단면도는 도 4 및 도 5와 유사하게 도시하였지만, 이에 제한되는 것은 아니다. 즉, 도 13 중 도 12의 B - B를 따라 절단한 단면도는 도 6 및 도 7과 유사하거나, 도 8과 유사할 수 있음은 물론이다.
참고적으로, 설명의 편의를 위해, 도 13은 제1 게이트 전극 및 제2 게이트 전극을 제외하고 도시되었다.
도 12 및 도 13을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제4 핀형 패턴(310)과, 제1 게이트 전극(210)과, 제2 게이트 전극(410)을 포함할 수 있다.
기판(100)은 제1 영역(I)과, 제2 영역(II)을 포함할 수 있다. 예를 들어, 기판(100)의 제1 영역(I)은 SRAM영역이고, 기판(100)의 제2 영역(II)은 로직 영역일 수 있다.
제1 핀형 패턴(110)과, 제1 게이트 전극(210)은 기판(100)의 제1 영역(I)에 형성될 수 있다.
제1 핀형 패턴(110)은 제1 트렌치(T1)에 의해 정의될 수 있다. 제1 핀형 패턴(110)이 위치하는 제1 영역(I) 내에, 제1 트렌치(T1)보다 깊은 깊이를 갖는 트렌치는 형성되지 않을 수 있다.
제4 핀형 패턴(310)과 제2 게이트 전극(410)은 기판(100)의 제2 영역(II)에 형성될 수 있다.
제4 핀형 패턴(310)은 제2 영역(II)의 액티브 영역(ACT) 내에 형성될 수 있다. 제4 핀형 패턴(310)은 기판(100) 상에 제3 방향(X2)을 따라서 길게 연장될 수 있다. 제4 핀형 패턴(310)은 액티브 영역(ACT)으로부터 돌출되어 있을 수 있다.
제4 핀형 패턴(310)은 제2 깊이(H2)의 제2 트렌치(T2)에 의해 정의될 수 있다. 또한, 액티브 영역(ACT)는 제2 깊이(H2)보다 깊은 제3 깊이(H3)의 깊은 트렌치(DT)에 의해 정의될 수 있다.
제4 핀형 패턴(310)은 서로 마주보는 제1 측벽(310a)과 제2 측벽(310b)를 포함할 수 있다. 제4 핀형 패턴의 제1 측벽(310a) 및 제4 핀형 패턴의 제2 측벽(310b)은 제3 방향(X2)을 따라서 연장되는 측벽일 수 있다.
필드 절연막(105)은 제2 트렌치(T2)의 일부 및 깊은 트렌치(DT)의 일부를 채울 수 있다.
필드 절연막(105)은 제4 핀형 패턴(310)의 일부를 둘러싸도록 형성될 수 있다. 제4 핀형 패턴(310)은 필드 절연막(105)에 의해 정의될 수 있다. 제4 핀형 패턴(310)의 일부는 필드 절연막의 상면(105u)보다 위로 돌출될 수 있다.
필드 절연막(105)은 제4 핀형 패턴의 제1 측벽(310a)의 일부와 제4 핀형 패턴의 제2 측벽(310b)의 일부를 감쌀 수 있다.
제4 핀형 패턴(310)은 상부(312) 및 하부(311)를 포함할 수 있다. 제4 핀형 패턴(310)은 제4 핀형 패턴의 상부(312) 및 제4 핀형 패턴의 하부(311) 사이의 제4 경계선(313)을 포함할 수 있다.
필드 절연막(105)은 제4 핀형 패턴의 하부(311)를 감쌀 수 있다. 하지만, 필드 절연막(105)은 제4 핀형 패턴의 상부(312)의 제1 측벽(310a) 및 제2 측벽(310b)을 감싸지 않는다.
즉, 제4 핀형 패턴의 상부(312)는 필드 절연막의 상면(105u)보다 위로 돌출된 부분일 수 있다.
제4 경계선(313)은 필드 절연막(105)이 감싸는 제4 핀형 패턴의 하부(311)와, 필드 절연막(105)이 감싸지 않는 제4 핀형 패턴의 상부(312) 사이의 경계일 수 있다. 필드 절연막(105)이 제4 핀형 패턴(310)과 접할 경우, 제4 경계선(413)은 필드 절연막(105)이 제1 측벽(310a) 및 제2 측벽(310b)과 만나는 지점을 연결하는 선일 수 있다.
또한, 제4 핀형 패턴(310)은 제4 경계선(313)과 직교하고, 제4 핀형 패턴(310)의 최상부와 만나는 제2 핀 중심선(FAC2)을 포함할 수 있다. 즉, 제2 핀 중심선(FAC2)은 제4 핀형 패턴의 상부(312)의 최상부와 만날 수 있다.
제4 핀형 패턴의 상부(312) 및 제4 핀형 패턴의 하부(311)는 동일한 물질을 포함할 수 있다. 또한, 제4 핀형 패턴(310)은 제1 핀형 패턴(110)과 동일한 물질을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제4 핀형 패턴(310)은 각각 실리콘을 포함하는 실리콘 핀형 패턴일 수 있다.
제2 게이트 전극(410)은 제4 방향(Y2)으로 연장되어, 제4 핀형 패턴(310)을 가로지르도록 형성될 수 있다.
제2 게이트 전극(410)에 관한 설명은 제1 게이트 전극(210)에 관한 설명과 실질적으로 유사할 수 있다.
필드 절연막의 상면(105u)보다 위에서, 기판(100)의 상면으로부터 멀어짐에 따라, 제4 핀형 패턴의 제1 측벽(310a) 및 제4 핀형 패턴의 제2 측벽(310b)은 각각 예각의 기울기 또는 직각의 기울기를 가질 수 있다.
다르게 말하면, 필드 절연막의 상면(105u)보다 위에서, 기판(100)의 상면으로부터 멀어짐에 따라, 제4 핀형 패턴(310)의 폭은 감소할 수 있다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 12 및 도 13을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 14의 B - B를 따라서 절단한 단면도는 도 10 또는 도 11과 실질적으로 유사할 수 있다. 따라서, 제1 내지 제3 핀형 패턴(110, 120, 130)에 관한 설명은 도 10 또는 도 11을 이용하여 설명한 것과 실질적으로 유사하므로, 생략한다.
도 14를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 핀형 패턴(120)과, 제3 핀형 패턴(130)과, 제5 핀형 패턴(320)과, 제6 핀형 패턴(330)을 더 포함할 수 있다.
제2 핀형 패턴(120)과 제3 핀형 패턴(130)은 기판(100)의 제1 영역(I)에 형성되고, 제5 핀형 패턴(320) 및 제6 핀형 패턴(330)은 기판(100)의 제2 영역(II)에 형성될 수 있다.
제2 핀형 패턴(120)과 제3 핀형 패턴(130)은 제1 핀형 패턴(110)을 사이에 두고, 제1 핀형 패턴(110)의 양측에 배치될 수 있다.
제5 핀형 패턴(320)과 제6 핀형 패턴(330)은 제4 핀형 패턴(310)을 사이에 두고, 제4 핀형 패턴(310)의 양측에 배치될 수 있다.
제4 핀형 패턴(310)과 제5 핀형 패턴(320) 사이의 거리(D3)는 제4 핀형 패턴(310)과 제6 핀형 패턴(330) 사이의 거리(D3)와 동일할 수 있다.
제4 내지 제6 핀형 패턴(310, 320, 330)은 제2 트렌치(T2)에 의해 정의될 수 있다. 또한, 제4 내지 제6 핀형 패턴(310, 320, 330)는 깊은 트렌치(DT)에 의해 정의되는 액티브 영역(ACT) 상에 형성될 수 있다.
하지만, 제4 핀형 패턴(310) 제5 핀형 패턴(320) 사이와, 제4 핀형 패턴(310) 및 제6 핀형 패턴(330) 사이에, 제2 트렌치(T2)보다 깊은 트렌치는 형성되지 않을 수 있다.
액티브 영역(ACT) 상에 형성된 제4 내지 제6 핀형 패턴(310, 320, 330)은 동일한 간격으로 형성될 수 있다.
도 14의 C - C를 따라 절단한 단면도에서, 제5 핀형 패턴(320) 및 제6 핀형 패턴(330) 각각의 단면은 도 13의 제4 핀형 패턴(310)의 단면과 실질적으로 동일할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이의 거리(D1)은 제1 핀형 패턴(110)과 제3 핀형 패턴(130) 사이의 거리(D2)와 다를 수 있다. 예를 들어, 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이의 거리(D1)는 제1 핀형 패턴(110)과 제3 핀형 패턴(130) 사이의 거리(D2)보다 클 수 있다.
즉, 제1 영역(I) 내에, 서로 다른 거리로 이격된 제1 내지 제3 핀형 패턴(110, 120, 130)이 형성될 수 있다.
또한, 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이의 거리(D1)는 제4 핀형 패턴(310)과 제5 핀형 패턴(320) 사이의 거리(D3)와 다를 수 있다.
도 14에서, 제2 영역(II)의 액티브 영역(ACT) 내에 3개의 핀형 패턴이 형성되는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제2 영역(II)의 액티브 영역(ACT) 내에 2개의 핀형 패턴이 형성될 수도 있고, 4개 이상의 핀형 패턴이 형성될 수도 있다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 16은 도 15의 반도체 장치의 레이아웃도이다. 도 17은 도 16의 D - D를 따라서 절단한 단면도이다.
참고적으로, 도 17은 게이트 전극 등을 제외하고 핀형 패턴을 도시하였다.
도 15를 참조하면, 반도체 장치는, 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 15 및 도 16을 참조하면, 서로 이격된 제7 핀형 패턴(510), 제8 핀형 패턴(520), 제9 핀형 패턴(530), 제10 핀형 패턴(540), 제11 핀형 패턴(550) 및 제12 핀형 패턴(560)은 각각 제1 방향(X1)으로 길게 연장되도록 형성된다. 제8 핀형 패턴(520)과 제11 핀형 패턴(550)은 제7 핀형 패턴(510), 제9 핀형 패턴(510), 제10 핀형 패턴(540) 및 제12 핀형 패턴(560)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 라인(571), 제2 게이트 라인(572), 제3 게이트 라인(573), 제4 게이트 라인(574)은 제2 방향(Y2)으로 길게 연장되고, 제7 핀형 패턴(510) 내지 제12 핀형 패턴(560)을 교차하도록 형성된다.
구체적으로, 제1 게이트 라인(571)은 제7 내지 제9 핀형 패턴(510, 520, 530)을 완전히 교차하고, 제11 핀형 패턴(550)의 종단과 일부 오버랩될 수 있다. 제3 게이트 라인(573)은 제10 내지 제12 핀형 패턴(540, 550, 560)을 완전히 교차하고, 제8 핀형 패턴(520)의 종단과 일부 오버랩될 수 있다. 제2 게이트 라인(572)는 제7 핀형 패턴(510)과 제9 핀형 패턴(530)을 교차하고, 제4 게이트 라인(574)은 제10 핀형 패턴(540)과 제12 핀형 패턴(560)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 라인(571)과 제8 핀형 패턴(520)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 라인(571)과 제7 핀형 패턴(510) 및 제9 핀형 패턴(530)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 라인(572)과 제7 핀형 패턴(510) 및 제9 핀형 패턴(530)이 교차되는 영역 주변에 정의된다.
제2 풀업 트랜지스터(PU2)는 제3 게이트 라인(573)과 제11 핀형 패턴(550)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 라인(573)과 제10 핀형 패턴(540) 및 제12 핀형 패턴(560)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 라인(574)과 제10 핀형 패턴(540) 및 제12 핀형 패턴(560)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 라인(571~574)과, 제7 내지 제12 핀형 패턴(510, 520, 530, 540, 550, 560)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있으며, 다수의 컨택(570)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(581)은 제8 핀형 패턴(520), 제3 게이트 라인(573)과, 배선(471)을 동시에 연결한다. 제2 공유 컨택(582)은 제11 핀형 패턴(550), 제1 게이트 라인(571)과, 배선(472)을 동시에 연결한다.
앞서 도 1 내지 도 11을 이용하여 설명한 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 SRAM 레이아웃에 채용될 수 있다.
좀 더 구체적으로, 도 16 및 도 17을 참고하면, 제7 핀형 패턴(510)과 제8 핀형 패턴(520)은 서로 인접하여 형성될 수 있다.
제7 핀형 패턴(510)과 제8 핀형 패턴(520) 사이의 거리(D4)는 제7 핀형 패턴(510)과 제9 핀형 패턴(530) 사이의 거리(D5)와 다를 수 있다. 예를 들어, 제7 핀형 패턴(510)과 제8 핀형 패턴(520) 사이의 거리(D4)는 제7 핀형 패턴(510)과 제9 핀형 패턴(530) 사이의 거리(D5)보다 클 수 있다.
또한, 제8 핀형 패턴(520)과 제11 핀형 패턴(550) 사이의 거리는 제7 핀형 패턴(510)과 제8 핀형 패턴(520) 사이의 거리(D4)와 실질적으로 동일할 수 있다.
제7 핀형 패턴(510)은 NFET인 제1 풀다운 트랜지스터(PD1)의 채널 영역으로 사용될 수 있고, 제8 핀형 패턴(520)은 PFET인 제1 풀업 트랜지스터(PU1)의 채널 영역으로 사용될 수 있다.
즉, 제7 핀형 패턴(510) 및 제8 핀형 패턴(520)은 서로 다른 타입의 트랜지스터의 채널 영역으로 사용될 수 있다.
제7 핀형 패턴(510)은 상부(512)와, 하부(511)과, 상부(512) 및 하부(511) 사이의 제5 경계선(513)을 포함할 수 있다. 제7 핀형 패턴(510)은 서로 마주보는 제1 측벽(510a) 및 제2 측벽(510b)을 포함할 수 있다.
제8 핀형 패턴(520)은 상부(522)와, 하부(521)과, 상부(522) 및 하부(521) 사이의 제6 경계선(523)을 포함할 수 있다. 제8 핀형 패턴(520)은 서로 마주보는 제1 측벽(520a) 및 제2 측벽(520b)을 포함할 수 있다.
필드 절연막(105)은 제7 핀형 패턴의 측벽(510a, 510b)의 일부 및 제8 핀형 패턴의 측벽(520a, 520b)의 일부를 감쌀 수 있다. 필드 절연막(105)은 제7 핀형 패턴의 하부(511) 및 제8 핀형 패턴의 하부(521)를 감쌀 수 있다. 제7 핀형 패턴의 상부(512) 및 제8 핀형 패턴의 상부(522)는 필드 절연막의 상면(105u)보다 위로 돌출될 수 있다.
제1 게이트 라인(571)은 필드 절연막(105) 상에서, 제7 핀형 패턴(510) 및 제8 핀형 패턴(520)과 교차할 수 있다.
제7 핀형 패턴(510)은 기판(100)의 상면으로부터 순차적으로 위치하는 제3 부분(512c)과, 제2 부분(512b)과, 제1 부분(512a)을 포함할 수 있다. 제7 핀형 패턴의 제3 부분(512c)은 제7 핀형 패턴의 상부(512)에 포함될 수 있다.
제8 핀형 패턴(520)은 기판(100)의 상면으로부터 순차적으로 위치하는 제3 부분(522c)과, 제2 부분(522b)과, 제1 부분(522a)을 포함할 수 있다. 제8 핀형 패턴의 제3 부분(522c)은 제8 핀형 패턴의 상부(522)에 포함될 수 있다.
기판(100)의 상면으로부터 멀어짐에 따라, 제7 핀형 패턴의 제3 부분(512c)의 폭과, 제7 핀형 패턴의 제1 부분(512a)의 폭과, 제8 핀형 패턴의 제3 부분(522c)의 폭과, 제8 핀형 패턴의 제1 부분(522a)의 폭은 각각 감소할 수 있다.
반면, 기판(100)의 상면으로부터 멀어짐에 따라, 제7 핀형 패턴의 제2 부분(512b)의 폭과, 제8 핀형 패턴의 제2 부분(522b)의 폭은 각각 증가할 수 있다.
이 때, 제7 핀형 패턴의 제3 부분(512c) 및 제7 핀형 패턴의 제2 부분(512b) 사이의 경계에서 제7 핀형 패턴(510)의 폭(W51)은, 제8 핀형 패턴의 제3 부분(522c) 및 제8 핀형 패턴의 제2 부분(522b) 사이의 경계에서 제8 핀형 패턴(520)의 폭(W52)과 다를 수 있다.
예를 들어, 제7 핀형 패턴의 제3 부분(512c) 및 제7 핀형 패턴의 제2 부분(512b) 사이의 경계에서 제7 핀형 패턴(510)의 폭(W51)은, 제8 핀형 패턴의 제3 부분(522c) 및 제8 핀형 패턴의 제2 부분(522b) 사이의 경계에서 제8 핀형 패턴(520)의 폭(W52)보다 클 수 있다.
예를 들어, 필드 절연막의 상면(105u)보다 위에서, 제7 핀형 패턴의 제1 측벽(510a)과, 제8 핀형 패턴의 제1 측벽(520a)과, 제8 핀형 패턴의 제2 측벽(520b)는 각각 예각인 기울기를 갖다가, 둔각인 기울기를 갖다가, 다시 예각인 기울기를 가질 수 있다.
반면, 필드 절연막의 상면(105u)보다 위에서, 제7 핀형 패턴의 제2 측벽(510b)은 예각인 기울기 또는 둔각인 기울기를 가질 수 있지만, 이에 제한되는 것은 아니다.
도 18 내지 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 19는 도 18의 B - B 및 C - C를 따라서 절단한 단면도이다.
도 18 및 도 19를 참고하면, 기판(100) 상의 제1 영역(I)에 제1 마스크 패턴(2001)이 형성되고, 기판(100) 상의 제2 영역(II)에 제2 마스크 패턴(2002)이 형성될 수 있다.
제1 마스크 패턴(2001)은 다양한 간격으로 형성될 수 있다. 예를 들어, 제1 마스크 패턴(2001) 사이의 간격은 D1 또는 D2일 수 있다.
하지만, 제2 마스크 패턴(2002)은 일정한 간격으로 형성될 수 있다. 예를 들어, 제2 마스크 패턴(2002) 사이의 간격은 D3일 수 있다.
이 때, 제2 마스크 패턴(2002) 사이의 간격(D3)은 제1 마스크 패턴(2001) 사이의 간격(D1, D2)와 다를 수 있다.
도 20을 참고하면, 제1 마스크 패턴(2001)을 마스크로 이용하여, 기판(100)의 일부를 제거할 수 있다. 이를 통해, 기판(100) 내에 제1 리세스(R11)와, 제2 리세스(R21)가 형성될 수 있다.
또한, 제2 마스크 패턴(2002)을 마스크로 이용하여, 기판(100)의 일부를 제거할 수 있다. 이를 통해, 기판(100) 내에 제3 리세스(R31)가 형성될 수 있다.
제1 마스크 패턴(2001) 및 제2 마스크 패턴(2002)을 이용하여, 기판(100)의 일부를 제거하는 것은 예를 들어, 식각 공정과, 산화 공정과, 산화물 제거 공정을 포함할 수 있다.
식각 공정은 에천트를 이용하여, 기판(100)의 일부를 제거하는 것을 포함할 수 있다. 산화 공정은 식각 공정으로 형성된 기판(100)의 리세스 표면(R11, R21, R31)을 산화시키는 것을 포함할 수 있다. 또한, 산화물 제거 공정은 리세스(R11, R21, R31)의 표면에 형성된 산화물을 제거하는 것을 포함할 수 있다.
이 때, 제1 리세스(R11)를 형성하는데 이용되는 제1 마스크 패턴(2001)의 간격(D1)과, 제2 리세스(R21)를 형성하는데 이용되는 제1 마스크 패턴(2001)의 간격(D2)는 제3 리세스(R31)를 형성하는데 이용되는 제2 마스크 패턴(2002)의 간격(D3)와 다르다.
즉, 제1 마스크 패턴(2001)의 간격(D1, D2)가 제2 마스크 패턴(2002)의 간격(D3)가 다르기 때문에, 기판(100)의 일부를 제거하는 식각 공정시 로딩 효과(loading effect)가 발생하게 된다.
다르게 설명하면, 제1 리세스(R11) 및 제2 리세스(R21)의 모양과, 제3 리세스(R31)의 모양을 서로 다를 수 있다.
식각 공정의 공정 변수가 제2 마스크 패턴(2002)을 이용하여 제3 리세스(R31)를 형성하는데 최적화되어 있다고 가정하자.
이 때, 제2 마스크 패턴(2002)을 이용하여 형성된 제3 리세스(R31)의 측벽은 예를 들어, 평면일 수 있다. 하지만, 로딩 효과로 인해, 제1 마스크 패턴(2001)을 이용하여 형성된 제1 리세스(R11)의 측벽 및 제2 리세스(R21)의 측벽은 제3 리세스(R31)의 측벽과 달리, 곡면일 수 있다.
제1 리세스(R11)의 측벽 및 제2 리세스(R21)의 측벽이 굽어지는 정도는 제1 마스크 패턴(2001) 사이의 간격에 따라 달라질 수 있다.
도 21을 참고하면, 제1 마스크 패턴(2001) 및 제2 마스크 패턴(2002)을 이용하여, 제1 내지 제3 리세스(R11, R21, R31)이 형성된 기판(100)이 다시 식각될 수 있다.
이를 통해, 기판(100) 상에 제1 내지 제6 핀형 패턴(110, 120, 130, 310, 320, 330)이 형성될 수 있다.
이 때, 제1 내지 제3 핀형 패턴(110, 120, 130)의 측벽에는 제1 리세스(R11) 및 제2 리세스(R21)의 흔적이 남아 있을 수 있다.
도 22를 참고하면, 기판(100) 상에 제1 내지 제6 핀형 패턴(110, 120, 130, 310, 320, 330)의 일부를 감싸는 필드 절연막(105)가 형성될 수 있다.
제1 내지 제6 핀형 패턴(110, 120, 130, 310, 320, 330) 상의 제1 마스크 패턴(2001) 및 제2 마스크 패턴(2002)도 제거될 수 있다.
도 23을 참고하면, 산화 공정 및 산화물 제거 공정을 진행하여, 제1 내지 제3 핀형 패턴(110, 120, 130)의 측벽의 프로파일과, 제4 내지 제6 핀형 패턴(310, 320, 330)의 측벽의 프로파일을 조절할 수 있다.
이 후에, 제1 내지 제6 핀형 패턴(110, 120, 130, 310, 320, 330)을 가로 지르는 게이트 전극 등을 형성할 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 24를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
210, 410: 게이트 전극 FAC: 핀 중심선
110, 120, 130, 310, 320, 330: 핀형 패턴

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 제1 하부, 제1 중부 및 제1 상부를 포함하는 제1 핀형 패턴;
    상기 기판 상에 배치되고, 제2 하부, 제2 중부 및 제2 상부를 포함하는 제2 핀형 패턴; 및
    상기 기판 상에 배치되고, 상기 제1 핀형 패턴의 상기 제1 하부와 상기 제2 핀형 패턴의 상기 제2 하부 사이에 배치되는 필드 절연막을 포함하되,
    상기 제1 핀형 패턴의 상기 제1 중부, 상기 제1 핀형 패턴의 상기 제1 상부, 상기 제2 핀형 패턴의 상기 제2 중부, 및 상기 제2 핀형 패턴의 상기 제2 상부는 상기 필드 절연막의 상면 상에 배치되고,
    상기 제1 핀형 패턴의 상기 제1 상부의 최대의 폭은 상기 제1 핀형 패턴의 상기 제1 중부의 최소의 폭보다 크고,
    상기 제1 핀형 패턴의 상기 제1 하부의 최대의 폭은, 상기 제1 핀형 패턴의 상기 제1 중부의 최소의 폭보다 크고,
    상기 제1 핀형 패턴의 상기 제1 하부와 상기 제1 핀형 패턴의 상기 제1 중부 사이의 경계의 폭은 상기 제1 핀형 패턴의 상기 제1 상부의 최대의 폭보다 크고,
    상기 제2 핀형 패턴의 상기 제2 상부의 최대의 폭은, 상기 제2 핀형 패턴의 상기 제2 중부의 최소의 폭보다 크고,
    상기 제2 핀형 패턴의 상기 제2 하부의 최대의 폭은, 상기 제2 핀형 패턴의 상기 제2 중부의 최소의 폭보다 크고,
    상기 제2 핀형 패턴의 상기 제2 하부와 상기 제2 핀형 패턴의 상기 제2 중부 사이의 경계의 폭은 상기 제2 핀형 패턴의 상기 제2 상부의 최대의 폭보다 크고,
    상기 제1 핀형 패턴의 상기 제1 하부, 상기 제1 핀형 패턴의 상기 제1 중부, 및 상기 제1 핀형 패턴의 상기 제1 상부는 동일한 물질로 형성되고,
    상기 제2 핀형 패턴의 상기 제2 하부, 상기 제2 핀형 패턴의 상기 제2 중부, 및 상기 제2 핀형 패턴의 상기 제2 상부는 동일한 물질로 형성되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 핀형 패턴은 중심선에 대해 대칭인 반도체 장치.
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 제1 핀형 패턴의 상기 제1 중부의 측벽은 오목하게 리세스된 부분을 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 필드 절연막과, 상기 제1 핀형 패턴 상에 배치되는 제1 게이트 전극을 더 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 필드 절연막의 상면은 상기 제1 핀형 패턴과 접촉하는 제1 측부와, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 비접촉하는 제2 측부를 포함하고,
    상기 필드 절연막의 상기 상면의 상기 제1 측부의 적어도 일부는 상기 필드 절연막의 상기 상면의 상기 제2 측부보다 높이 배치되는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 핀형 패턴의 상기 제1 상부의 최대의 폭은 상기 제1 핀형 패턴의 상기 제1 하부의 최대의 폭보다 작고,
    상기 제2 핀형 패턴의 상기 제2 상부의 최대의 폭은, 상기 제2 핀형 패턴의 상기 제2 하부의 최대의 폭보다 작은 반도체 장치.
  9. 기판;
    상기 기판 상에 배치되고, 제1 하부, 제1 중부 및 제1 상부를 포함하는 제1 핀형 패턴;
    상기 기판 상에 배치되고, 제2 하부, 제2 중부 및 제2 상부를 포함하는 제2 핀형 패턴;
    상기 기판 상에 배치되고, 제3 하부, 제3 중부 및 제3 상부를 포함하는 제3 핀형 패턴;
    상기 기판 상에 배치되고, 상기 제1 핀형 패턴의 상기 제1 하부와 상기 제2 핀형 패턴의 상기 제2 하부 사이에 배치되는 제1 필드 절연막; 및
    상기 기판 상에 배치되고, 상기 제1 핀형 패턴의 상기 제1 하부와 상기 제3 핀형 패턴의 상기 제3 하부 사이에 배치되는 제2 필드 절연막을 포함하되,
    상기 제1 핀형 패턴의 상기 제1 중부, 상기 제1 핀형 패턴의 상기 제1 상부는 상기 제1 필드 절연막의 상면 및 상기 제2 필드 절연막의 상면 상에 배치되고,
    상기 제2 핀형 패턴의 상기 제2 중부, 상기 제2 핀형 패턴의 상기 제2 상부는 상기 제1 필드 절연막의 상면 상에 배치되고,
    상기 제3 핀형 패턴의 상기 제3 중부, 상기 제3 핀형 패턴의 상기 제3 상부는 상기 제2 필드 절연막의 상면 상에 배치되고,
    상기 제1 핀형 패턴의 상기 제1 상부의 최대의 폭은 상기 제1 핀형 패턴의 상기 제1 중부의 최소의 폭보다 크고,
    상기 제1 핀형 패턴의 상기 제1 하부의 최대의 폭은, 상기 제1 핀형 패턴의 상기 제1 중부의 최소의 폭보다 크고,
    상기 제1 핀형 패턴의 상기 제1 하부와 상기 제1 핀형 패턴의 상기 제1 중부 사이의 경계의 폭은 상기 제1 핀형 패턴의 상기 제1 상부의 최대의 폭보다 크고,
    상기 제2 핀형 패턴의 상기 제2 하부의 최대의 폭은, 상기 제2 핀형 패턴의 상기 제2 중부의 최소의 폭보다 크고,
    상기 제2 핀형 패턴의 상기 제2 하부와 상기 제2 핀형 패턴의 상기 제2 중부 사이의 경계의 폭은 상기 제2 핀형 패턴의 상기 제2 상부의 최대의 폭보다 크고,
    상기 제3 핀형 패턴의 상기 제3 상부의 최대의 폭은, 상기 제3 핀형 패턴의 상기 제2 중부의 최소의 폭보다 크고,
    상기 제3 핀형 패턴의 상기 제3 하부의 최대의 폭은, 상기 제3 핀형 패턴의 상기 제3 중부의 최소의 폭보다 크고,
    상기 제3 핀형 패턴의 상기 제3 하부와 상기 제3 핀형 패턴의 상기 제3 중부 사이의 경계의 폭은 상기 제3 핀형 패턴의 상기 제3 상부의 최대의 폭보다 크고,
    상기 제1 핀형 패턴의 상기 제1 하부, 상기 제1 핀형 패턴의 상기 제1 중부, 및 상기 제1 핀형 패턴의 상기 제1 상부는 동일한 물질로 형성되고,
    상기 제2 핀형 패턴의 상기 제2 하부, 상기 제2 핀형 패턴의 상기 제2 중부, 및 상기 제2 핀형 패턴의 상기 제2 상부는 동일한 물질로 형성되고,
    상기 제3 핀형 패턴의 상기 제3 하부, 상기 제3 핀형 패턴의 상기 제3 중부, 및 상기 제3 핀형 패턴의 상기 제3 상부는 동일한 물질로 형성되고,
    상기 제2 필드 절연막의 깊이는 상기 제1 필드 절연막의 깊이보다 큰 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이의 거리는 상기 제1 핀형 패턴과 상기 제3 핀형 패턴 사이의 거리와 다른 반도체 장치.
  11. 제 9항에 있어서,
    상기 제1 필드 절연막의 상면은 상기 제1 핀형 패턴과 접촉하는 제1 측부와, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 비접촉하는 제2 측부를 포함하고,
    상기 제1 필드 절연막의 상기 상면의 상기 제1 측부의 적어도 일부는 상기 제1 필드 절연막의 상기 상면의 상기 제2 측부보다 높이 배치되는 반도체 장치.
  12. 제 9항에 있어서,
    상기 기판은 SRAM 영역과 로직 영역을 포함하고,
    상기 제1 핀형 패턴은 상기 기판의 상기 SRAM 영역 상에 배치되고.
    상기 제3 핀형 패턴은 상기 기판의 상기 로직 영역 상에 배치되는 반도체 장치.
  13. 제 9항에 있어서,
    상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 제3 핀형 패턴 중 적어도 하나는 각각의 중앙선에 대해 대칭인 반도체 장치.
  14. 제 9항에 있어서,
    상기 제1 핀형 패턴의 상기 제1 상부의 최대의 폭은 상기 제1 핀형 패턴의 상기 제1 하부의 최대의 폭보다 작고,
    상기 제2 핀형 패턴의 상기 제2 상부의 최대의 폭은 상기 제2 핀형 패턴의 상기 제2 하부의 최대의 폭보다 작고,
    상기 제3 핀형 패턴의 상기 제3 상부의 최대의 폭은 상기 제3 핀형 패턴의 상기 제3 하부의 최대의 폭보다 작은 반도체 장치.
  15. 제1 영역과 제2 영역을 포함하는 기판;
    상기 기판의 상기 제1 영역 상에 배치되고, 제1 하부, 제1 중부 및 제1 상부를 포함하는 제1 핀형 패턴;
    상기 기판의 상기 제1 영역 상에 배치되고, 제2 하부, 제2 중부 및 제2 상부를 포함하는 제2 핀형 패턴;
    상기 기판의 상기 제2 영역 상에 배치되고, 제3 하부, 제3 중부 및 제3 상부를 포함하는 제3 핀형 패턴;
    상기 기판 상에 배치되고, 상기 제1 핀형 패턴의 상기 제1 하부와 상기 제2 핀형 패턴의 상기 제2 하부 사이에 배치되는 제1 필드 절연막; 및
    상기 기판 상에 배치되고, 상기 제1 핀형 패턴의 상기 제1 하부와 상기 제3 핀형 패턴의 상기 제3 하부 사이에 배치되는 제2 필드 절연막을 포함하되,
    상기 제1 핀형 패턴의 상기 제1 중부, 상기 제1 핀형 패턴의 상기 제1 상부는 상기 제1 필드 절연막의 상면 및 상기 제2 필드 절연막의 상면 상에 배치되고,
    상기 제2 핀형 패턴의 상기 제2 중부, 상기 제2 핀형 패턴의 상기 제2 상부는 상기 제1 필드 절연막의 상면 상에 배치되고,
    상기 제3 핀형 패턴의 상기 제3 중부, 상기 제3 핀형 패턴의 상기 제3 상부는 상기 제2 필드 절연막의 상면 상에 배치되고,
    상기 제1 핀형 패턴의 상기 제1 상부의 최대의 폭은, 상기 제1 핀형 패턴의 상기 제1 중부의 최소의 폭보다 크고,
    상기 제1 핀형 패턴의 상기 제1 하부의 최대의 폭은, 상기 제1 핀형 패턴의 상기 제1 중부의 최소의 폭보다 크고,
    상기 제1 핀형 패턴의 상기 제1 하부와 상기 제1 핀형 패턴의 상기 제1 중부 사이의 경계의 폭은 상기 제1 핀형 패턴의 상기 제1 상부의 최대의 폭보다 크고,
    상기 제2 핀형 패턴의 상기 제2 상부의 최대의 폭은, 상기 제2 핀형 패턴의 상기 제2 중부의 최소의 폭보다 크고,
    상기 제2 핀형 패턴의 상기 제2 하부의 최대의 폭은, 상기 제2 핀형 패턴의 상기 제2 중부의 최소의 폭보다 크고,
    상기 제2 핀형 패턴의 상기 제2 하부와 상기 제2 핀형 패턴의 상기 제2 중부 사이의 경계의 폭은 상기 제2 핀형 패턴의 상기 제2 상부의 최대의 폭보다 크고,
    상기 제3 핀형 패턴의 상기 제3 상부의 최대의 폭은, 상기 제3 핀형 패턴의 상기 제3 중부의 최소의 폭보다 크고,
    상기 제3 핀형 패턴의 상기 제3 하부의 최대의 폭은, 상기 제3 핀형 패턴의 상기 제3 중부의 최소의 폭보다 크고,
    상기 제3 핀형 패턴의 상기 제3 하부와 상기 제3 핀형 패턴의 상기 제3 중부 사이의 경계의 폭은 상기 제3 핀형 패턴의 상기 제3 상부의 최대의 폭보다 크고,
    상기 제1 핀형 패턴의 상기 제1 하부, 상기 제1 핀형 패턴의 상기 제1 중부, 및 상기 제1 핀형 패턴의 상기 제1 상부는 동일한 물질로 형성되고,
    상기 제2 핀형 패턴의 상기 제2 하부, 상기 제2 핀형 패턴의 상기 제2 중부, 및 상기 제2 핀형 패턴의 상기 제2 상부는 동일한 물질로 형성되고,
    상기 제3 핀형 패턴의 상기 제3 하부, 상기 제3 핀형 패턴의 상기 제3 중부, 및 상기 제3 핀형 패턴의 상기 제3 상부는 동일한 물질로 형성되고,
    상기 제2 필드 절연막의 깊이는 상기 제1 필드 절연막의 깊이보다 크고,
    상기 제3 핀형 패턴의 최대의 폭은 상기 제1 핀형 패턴의 최대의 폭보다 크고,
    상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 제3 핀형 패턴 중 적어도 하나는 각각 중심선과 대칭인 반도체 장치.
  16. 제 15항에 있어서,
    상기 제1 핀형 패턴의 상기 제1 중부의 측벽은 오목하게 리세스된 부분을 포함하는 반도체 장치.
  17. 제 15항에 있어서,
    상기 제1 필드 절연막 및 상기 제1 핀형 패턴 상에 배치되는 제1 게이트 전극을 더 포함하는 반도체 장치.
  18. 제 15항에 있어서,
    상기 제1 필드 절연막의 상면은 상기 제1 핀형 패턴과 접촉하는 제1 측부와, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 비접촉하는 제2 측부를 포함하고,
    상기 제1 필드 절연막의 상기 상면의 상기 제1 측부의 적어도 일부는 상기 제1 필드 절연막의 상기 상면의 상기 제2 측부보다 높은 반도체 장치.
  19. 제 15항에 있어서,
    상기 제1 필드 절연막의 폭은 상기 제2 필드 절연막의 폭보다 작은 반도체 장치.
  20. 제 15항에 있어서,
    상기 제1 핀형 패턴의 상기 제1 상부의 최대의 폭은 상기 제1 핀형 패턴의 상기 제1 하부의 최대의 폭보다 작고,
    상기 제2 핀형 패턴의 상기 제2 상부의 최대의 폭은 상기 제2 핀형 패턴의 상기 제2 하부의 최대의 폭보다 작고,
    상기 제3 핀형 패턴의 상기 제3 상부의 최대의 폭은 상기 제3 핀형 패턴의 상기 제3 하부의 최대의 폭보다 작은 반도체 장치.
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