CN106298776B - 半导体器件 - Google Patents

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Abstract

本发明提供了一种半导体器件，该半导体器件包括：鳍式图案，其包括彼此相对的第一短边和第二短边；第一沟槽，其与第一短边接触；第二沟槽，其与第二短边接触；第一场绝缘膜，其在第一沟槽中，所述第一场绝缘膜包括从第一短边按次序排列的第一部分和第二部分，并且第一部分的高度与第二部分的高度不同；第二场绝缘膜，其在第二沟槽中；以及第一伪栅极，其位于第一场绝缘膜的第一部分上。

Description

半导体器件
相关申请的交叉引用
于2015年6月24日在韩国知识产权局提交的标题为“半导体器件”的韩国专利申请No.10-2015-0089534以引用方式全文并入本文中。
技术领域
本公开的示例性实施例涉及一种半导体器件，更具体地说，涉及一种具有鳍式图案的半导体器件。
背景技术
针对半导体器件的密度增大，提出了一种多栅极晶体管作为缩放技术之一，根据该多栅极晶体管，在衬底上形成鳍状或纳米线状的多沟道有源图案(或硅体)，随后在多沟道有源图案的表面上形成栅极。多栅极晶体管由于使用三维沟道而使得能够容易缩放。此外，可提高电流控制能力而不需要增加多栅极晶体管的栅极长度。此外，可有效地抑制短沟道效应(SCE)，即沟道区的电势受漏极电压影响的现象。
发明内容
示例性实施例提供了一种半导体器件，其具有减小的漏电流，并且因此具有改进的装置操作性能和可靠性。
根据示例性实施例的一方面，提供了一种半导体器件，该半导体器件包括：鳍式图案，其包括彼此相对的第一短边和第二短边；第一沟槽，其与第一短边接触；第二沟槽，其与第二短边接触；在第一沟槽中的第一场绝缘膜，所述第一场绝缘膜包括从第一短边按次序排列的第一部分和第二部分，并且第一部分的高度与第二部分的高度不同；在第二沟槽中的第二场绝缘膜；以及第一伪栅极，其位于第一场绝缘膜的第一部分上。
在一些实施例中，从第一沟槽的底部至第一场绝缘膜的第一部分的上表面的高度大于从第一沟槽的底部至第一场绝缘膜的第二部分的上表面的高度。
在一些实施例中，第一伪栅极的至少一部分与鳍式图案交叉。
在一些实施例中，第一场绝缘膜的第一部分与鳍式图案的包括第一短边的端部接触。
在一些实施例中，第一场绝缘膜的第一部分的上表面与鳍式图案的上表面处于相同平面内或者高于鳍式图案的上表面。
在一些实施例中，第二场绝缘膜的上表面与鳍式图案的上表面处于相同平面或高于鳍式图案的上表面。
在一些实施例中，所述半导体器件还可包括布置在第二场绝缘膜上的第二伪栅极。
在一些实施例中，沿着鳍式图案的长边的延伸方向，第一场绝缘膜的宽度大于第二场绝缘膜的宽度。
在一些实施例中，第一沟槽的第一深度与第二沟槽的第二深度相同或者大于第二沟槽的第二深度。
在一些实施例中，第二场绝缘膜的上表面低于鳍式图案的上表面。
在一些实施例中，所述半导体器件还可包括形成在第二场绝缘膜和鳍式图案上的第二伪栅极。第一伪栅极的形状与第二伪栅极的形状不同。
在一些实施例中，第一伪栅极的底表面高于第二伪栅极的底表面。
在一些实施例中，第二伪栅极包围向上突出得高于第二场绝缘膜的上表面的鳍式图案的端部。
在一些实施例中，第二场绝缘膜包括从第二短边按次序排列的第三部分和第四部分，第二场绝缘膜的第三部分的上表面高于第二场绝缘膜的第四部分的上表面。
在一些实施例中，所述半导体器件还可包括布置在第二场绝缘膜的第三部分上的第二伪栅极。第二伪栅极的至少一部分与鳍式图案交叉。
在一些实施例中，第一场绝缘膜还包括从第一场绝缘膜的第一部分突出并且沿着鳍式图案的上表面延伸的突起。
在一些实施例中，第一伪栅极的至少一部分与所述突起交叉。
在一些实施例中，所述半导体器件还可包括位于鳍式图案上并且与鳍式图案交叉的栅极。鳍式图案在与栅极重叠的部分处的上表面的高度与鳍式图案在与突起重叠的部分处的上表面的高度不同。
在一些实施例中，在与栅极重叠的部分处的鳍式图案的第一高度大于在与突起重叠的部分处的鳍式图案的第二高度。
在一些实施例中，所述半导体器件还可包括形成在栅极与第一伪栅极之间的鳍式图案中的抬高的源极/漏极。抬高的源极/漏极具有不对称的形状。
在一些实施例中，半导体器件还可包括未形成在第一场绝缘膜的第一部分的上表面上的栅极间隔件。
在一些实施例中，第一伪栅极的至少一部分与第一场绝缘膜的第一部分交叉。
在一些实施例中，第一伪栅极是金属栅极。
根据示例性实施例的另一方面，提供了一种半导体器件，该半导体器件包括：第一鳍式图案和第二鳍式图案，它们沿着第一方向呈延长的排列方式；沟槽，其形成在第一鳍式图案与第二鳍式图案之间；沟槽中的场绝缘膜，该场绝缘膜沿着与第一方向交叉的第二方向延伸，并且包括沿着第一方向从第一鳍式图案按次序排列的第一部分和第二部分，其中第一部分的高度大于第二部分的高度；第一伪栅极，其形成在第一鳍式图案和场绝缘膜的第一部分上；以及第二伪栅极，其形成在第二鳍式图案和场绝缘膜上。
在一些实施例中，第一场绝缘膜的第一部分的上表面与第一鳍式图案的上表面和第二鳍式图案的上表面处于相同平面内或者高于第一鳍式图案的上表面和第二鳍式图案的上表面。
在一些实施例中，场绝缘膜还包括形成在场绝缘膜的第二部分与第二鳍式图案之间的第三部分，场绝缘膜的第三部分的上表面高于场绝缘膜的第二部分的上表面。
在一些实施例中，第二伪栅极形成在第二鳍式图案和场绝缘膜的第三部分上。
在一些实施例中，场绝缘膜的第三部分与第二鳍式图案的端部接触。
在一些实施例中，从沟槽的底部至场绝缘膜的第三部分的上表面的高度与从沟槽的底部至场绝缘膜的第一部分的上表面的高度相同。
在一些实施例中，第二伪栅极形成在第二鳍式图案和场绝缘膜的第二部分上。
在一些实施例中，第二伪栅极包围第二鳍式图案的向上突出得高于场绝缘膜的上表面的端部。
在一些实施例中，第二伪栅极的高度大于第一伪栅极的高度。
在一些实施例中，所述半导体器件还可包括第三伪栅极，其形成在第一伪栅极与第二伪栅极之间，并且位于场绝缘膜的第二部分上。
在一些实施例中，第三伪栅极的高度大于第一伪栅极的高度。
在一些实施例中，第三伪栅极是金属栅极。
在一些实施例中，场绝缘膜的第一部分与第一鳍式图案的端部接触。
在一些实施例中，第一伪栅极和第二伪栅极分别是金属栅极。
根据示例性实施例的又一方面，提供了一种半导体器件，该半导体器件包括：鳍式图案，其具有长边和短边；沟槽，其形成为与鳍式图案的短边接触；第一场绝缘膜，其形成在沟槽中并且包括第一区和第二区，其中第一区的上表面低于鳍式图案的上表面，并且第二区的上表面与鳍式图案的上表面处于相同平面或高于鳍式图案的上表面；以及伪栅极，其形成在第一场绝缘膜的第二区和鳍式图案上，同时与鳍式图案交叉。
在一些实施例中，第一场绝缘膜的第二区与鳍式图案的短边接触。
在一些实施例中，半导体器件还可包括形成为与鳍式图案的长边接触的第二场绝缘膜。第二场绝缘膜的上表面低于鳍式图案的上表面。
根据示例性实施例的另一方面，提供了一种半导体器件，该半导体器件包括：衬底，其具有第一区和第二区；第一区中的第一鳍式图案，其从衬底突出；第二区中的第二鳍式图案，其从衬底突出；第一沟槽，其形成为与第一鳍式图案的短边接触；第二沟槽，其形成为与第二鳍式图案的短边接触；第一场绝缘膜，其形成在第一沟槽中，并且包括从第一鳍式图案的短边按次序布置的第一部分和第二部分，其中从第一沟槽的底部至第一部分的上表面的高度高于从第一沟槽的底部至第二部分的上表面的高度；第二场绝缘膜，其形成在第二沟槽中；第一伪栅极，其形成在第一鳍式图案和第一场绝缘膜的第一部分上；以及第二伪栅极，其形成在第二鳍式图案和第二场绝缘膜上，其中第一伪栅极的高度与第二伪栅极的高度不同。
在一些实施例中，第二伪栅极的高度高于第一伪栅极的高度。
在一些实施例中，第一场绝缘膜的第一部分的上表面与第一鳍式图案的上表面处于相同平面或高于第一鳍式图案的上表面。
在一些实施例中，第一场绝缘膜的第二部分的上表面低于第一鳍式图案的上表面，并且第二场绝缘膜的上表面低于第二鳍式图案的上表面。
在一些实施例中，第二伪栅极包围第二鳍式图案的向上突出得高于第二场绝缘膜的上表面的端部。
根据示例性实施例的另一方面，提供了一种半导体器件，该半导体器件包括：鳍式图案，其具有沿着第一方向彼此间隔开的第一短边和第二短边；第一沟槽，其与鳍式图案的第一短边接触；第一沟槽中的第一场绝缘膜，该第一场绝缘膜包括从第一短边按次序排列的第一部分和第二部分，并且第一部分的高度与第二部分的高度不同；以及伪栅极，其位于第一场绝缘膜的第一部分上，该伪栅极仅沿着第一方向与鳍式图案重叠。
在一些实施例中，第一场绝缘膜的第一部分接触鳍式图案的第一短边并且具有与鳍式图案的上表面共面的上表面，所述伪栅极接触第一场绝缘膜的第一部分和鳍式图案中的每一个的单个表面。
在一些实施例中，伪栅极仅与鳍式图案的单个表面重叠。
在一些实施例中，第一场绝缘膜还包括突起，其从第一场绝缘膜的第一部分突出以与鳍式图案的上表面的一部分重叠，所述伪栅极接触第一场绝缘膜的第一部分和所述突起。
在一些实施例中，所述突起在伪栅极与鳍式图案之间完全隔离。
附图说明
通过参照附图详细描述示例性实施例，特征将对于本领域普通技术人员变得清楚，其中：
图1和图2分别示出了根据第一示例性实施例的半导体器件的俯视图和透视图；
图3示出了图1和图2的半导体器件的鳍式图案和场绝缘膜的局部透视图；
图4A和图4B示出了沿着图2的线A–A截取的剖视图；
图5示出了沿着图2的线B-B截取的剖视图；
图6示出了根据第一示例性实施例的半导体器件的修改示例的剖视图；
图7示出了根据第二示例性实施例的半导体器件的剖视图；
图8示出了根据第三示例性实施例的半导体器件的剖视图；
图9示出了根据第四示例性实施例的半导体器件的剖视图；
图10A示出了根据第五示例性实施例的一个示例(5a)的半导体器件的剖视图；
图10B示出了根据第五示例性实施例的另一示例(5b)的半导体器件的剖视图；
图11示出了根据第六示例性实施例的半导体器件的剖视图；
图12示出了根据第七示例性实施例的半导体器件的剖视图；
图13示出了根据第八示例性实施例的半导体器件的剖视图；
图14示出了根据第九示例性实施例的半导体器件的剖视图；
图15示出了根据第十示例性实施例的半导体器件的剖视图；
图16示出了根据第十一示例性实施例的半导体器件的俯视图；
图17示出了沿着图16的线C–C和D–D截取的剖视图；
图18示出了包括根据示例性实施例的半导体器件的片上系统(SOC)的框图；
图19示出了包括根据示例性实施例的半导体器件的电子系统的框图；以及
图20至图22示出了包括根据示例性实施例的半导体器件的示例性半导体系统。
具体实施方式
现在，将在下文中参照附图更完全地描述示例实施例；然而，它们可按照不同形式实现，并且不应理解为限于本文阐述的实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把示例性实施方式完全传递给本领域技术人员。
在附图中，为了清楚地示出，可夸大层和区的尺寸。还应该理解，当层或元件被称作“连接至”、“耦接至”另一层或衬底，或者“位于”另一层或衬底“上”时，其可直接连接至、耦接至所述另一层或衬底，或者位于所述另一层或衬底上，或者也可存在中间层。另外，还应该理解，当一层被称作“位于”两层“之间”时，其可为所述两层之间的唯一层，或者也可存在一个或多个中间层。相同附图标记始终指代相同元件。如本文所用，术语“和/或”包括相关所列项中的一个或多个的任何和所有组合。
应该理解，虽然本文中可使用术语第一、第二等来描述多个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，例如，下面讨论的第一元件、第一组件或第一部分可被称作第二元件、第二组件或第二部分，而不脱离本公开的教导。
除非本文中指明不是这样或通过上下文清楚地相反定义，否则应该理解，在描述示例实施例的上下文(尤其是在权利要求的上下文)中使用的术语“一个”、“一”、“该”和相似指称包括单数和复数两种形式。应该理解，除非另外指明，否则术语“包括”、“具有”、“包含”和“含有”是开放性术语(即，意指“包括，但不限于”)。
除非另外限定，否则本文中使用的所有技术和科学术语具有与本领域技术人员之一通常理解的含义相同的含义。应该理解，除非指明不是这样，否则本文提供的任何和所有示例或示例性术语仅旨在更好地示出实施例，而非限制。此外，除非另外定义，否则在通用词典中定义的所有术语不可被过度解释。
下文中，将参照图1至图5说明根据第一示例性实施例的半导体器件。
图1和图2是根据第一示例性实施例的半导体器件的俯视图和透视图。图3是图1和图2的半导体器件的鳍式图案和场绝缘膜的局部透视图。也就是说，图3示出了不具有栅极和伪栅极的图2的半导体器件。图4A和图4B是沿着图2的线A–A截取的剖视图。图5是沿着图2的线B–B截取的剖视图。
作为参考，图1至图3所示的鳍式图案包括形成在鳍式图案上的源极/漏极。此外，虽然在附图中示出了鳍式图案构造，但是可实施线图案构造的主体来代替鳍式图案构造。
参照图1至图5，根据第一示例性实施例的半导体器件1可包括衬底100上的第一场绝缘膜105、第二场绝缘膜106、第三场绝缘膜107、第一鳍式图案110、第二鳍式图案210、第三鳍式图案310、多个栅极(120_1、120_2、220)、第一伪栅极150、第二伪栅极250和第三伪栅极350。
例如，衬底100可为体硅或者绝缘体上硅(SOI)。在另一示例中，衬底100可为硅衬底，或者可包括例如硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或者锑化镓的其它物质。在又一示例中，衬底100可为其上形成有外延层的底部衬底。
第一鳍式图案110、第二鳍式图案210和第三鳍式图案310可从衬底100突出。第一鳍式图案110、第二鳍式图案210和第三鳍式图案310可分别沿着第一方向X1延长。第一鳍式图案110、第二鳍式图案210和第三鳍式图案310可沿着长度方向并排形成，例如，第一鳍式图案110、第二鳍式图案210和第三鳍式图案310可沿着第一方向X1上的同一虚拟线对齐。
例如，沿着第一方向X1延长的第一鳍式图案110可包括沿着第一方向X1形成的长边110c和沿着第二方向Y1形成的短边110a、110b。第一鳍式图案110的通过长边110c连接的第一短边110a和第二短边110b彼此相对，即，位于长边110c的相对两侧。第一鳍式图案110和第二鳍式图案210沿着纵向并排形成的表述，意指第一鳍式图案110的第二短边110b和第二鳍式图案210的短边彼此相对，例如，彼此面对并重叠。第一鳍式图案110和第三鳍式图案310沿着纵向并排形成的表述，意指第一鳍式图案110的第一短边110a和第三鳍式图案310的短边彼此相对，例如，彼此面对并重叠。
如附图中的例示，第一鳍式图案至第三鳍式图案110、210、310可按照长方体形状形成，但是示例性实施例不限于此。因此，第一鳍式图案至第三鳍式图案110、210、310可具有倒角形状，例如，第一鳍式图案至第三鳍式图案110、210、310的形状可为拐角可以是被磨圆的。
第一鳍式图案至第三鳍式图案110、210、310指的是用于多栅极晶体管中的有源图案。因此，第一鳍式图案至第三鳍式图案110、210、310可被形成为沟道沿着鳍的三个表面连接或者形成在鳍的两个相对的表面上。
第一鳍式图案至第三鳍式图案110、210、310各自可为衬底100的一部分，并且可包括生长在衬底100上的外延层。第一鳍式图案至第三鳍式图案110、210、310可包括例如硅或锗的元素半导体材料。此外，第一鳍式图案至第三鳍式图案110、210、310可包括例如IV-IV族化合物半导体或者III-V族化合物半导体的化合物半导体。例如，如果第一鳍式图案至第三鳍式图案110、210、310包括IV-IV族化合物，则第一鳍式图案110和第二鳍式图案210可为包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两个或更多个的二元化合物或者三元化合物，或者掺有IV族元素的这些化合物。在另一示例中，如果第一鳍式图案至第三鳍式图案110、210、310包括III-V族化合物，则第一鳍式图案至第三鳍式图案110、210、310可包括通过例如铝(Al)、镓(Ga)和铟(In)中的至少一个的III族元素与例如磷(P)、砷(As)和锑(Sb)中的至少一个的V族元素的组合而形成的二元化合物、三元化合物或者四元化合物。在根据示例性实施例的半导体器件中，假设第一鳍式图案至第三鳍式图案110、210、310是包括硅的硅鳍式图案。
如图3至图5所示，可在第一鳍式图案至第三鳍式图案110、210、310之间形成多个沟槽。详细地说，如图3和图4A至图4B所示，第一沟槽105t可形成在衬底100中，以例如接触和限定第一鳍式图案110的长边110c。此外，如图3至图5所示，第二沟槽106t可形成在第一鳍式图案110与第三鳍式图案310之间。第二沟槽106t可形成为与第一鳍式图案110的第一短边110a和第三鳍式图案310的短边接触。第三沟槽107t可形成在第一鳍式图案110与第二鳍式图案210之间。第三沟槽107t可形成为与第一鳍式图案110的第二短边110b和第二鳍式图案210的短边接触。第二沟槽106t可布置在彼此相对的第一鳍式图案110的短边与第三鳍式图案310的短边之间，第三沟槽107t可布置在彼此相对的第一鳍式图案110的短边与第二鳍式图案210的短边之间。
在根据第一示例性实施例的半导体器件中，第二沟槽106t可为深沟槽，并且第一沟槽105t和第三沟槽107t可为浅沟槽。例如，第二沟槽106t的第一深度D1可比第三沟槽107t的第二深度D2更深。
第一沟槽105t的深度可与第三沟槽107t的深度D2相同，但是示例性实施例不限于此。这是因为第一沟槽105t和第三沟槽107t可同时形成。注意，当第一沟槽105t和第三沟槽107t分开形成时，第一沟槽105t的深度和第三沟槽107t的深度可彼此不同。另外，在根据第一示例性实施例的半导体器件中，第二沟槽106t沿着第一方向X1的宽度w1可大于第三沟槽107t沿着第一方向X1的宽度w2。
场绝缘膜105、106、107可形成在衬底100上并且布置在第一鳍式图案至第三鳍式图案110、210、310周围。场绝缘膜105、106、107可形成为部分地包围第一鳍式图案至第三鳍式图案110、210、310。下文中，将主要参照形成在第一鳍式图案110周围的场绝缘膜105、106、107来说明示例性实施例。
第一场绝缘膜105可沿着第一方向X1延长，第二场绝缘膜106和第三场绝缘膜107可沿着第二方向Y1延长。例如，场绝缘膜105、106、107中的每一个可为氧化物层、氮化物层、氧氮化物层或将这些组合的层。
详细地说，第一场绝缘膜105可形成在第一沟槽105t的至少一部分中，第二场绝缘膜106可形成在第二沟槽106t的至少一部分中，第三场绝缘膜107可形成在第三沟槽107t的至少一部分中。换句话说，第一场绝缘膜105可形成为与第一鳍式图案110的长边110c接触。第二场绝缘膜106可形成为与第一鳍式图案110的第一短边110a和第三鳍式图案310的短边接触，第三场绝缘膜107可形成为与第一鳍式图案110的第二短边110b和第二鳍式图案210的短边接触。也就是说，第二场绝缘膜106可直接接触第一鳍式图案110的短边和第三鳍式图案310的短边，第三场绝缘膜107可直接接触第一鳍式图案110的短边和第二鳍式图案210的短边。
例如，第一场绝缘膜105可仅形成在第一沟槽105t的一部分中。此外，第二场绝缘膜106可形成在第二沟槽106t的一部分中，第三场绝缘膜107可完全填充第三沟槽107t。
更具体地说，填充第二沟槽106t的第二场绝缘膜106可包括第一部分106a和第二部分106b。第二场绝缘膜106的第一部分106a和第二场绝缘膜106的第二部分106b可彼此一体化以具有共面的底表面，并且可沿着第一方向X1从第一鳍式图案110的第一短边110a朝着第三鳍式图案310按照次序排列。也就是说，第二场绝缘膜106的第一部分106a可直接接触第一鳍式图案110的第一短边110a。第二场绝缘膜106的第一部分106a可接触第一鳍式图案110的包括第一短边110a的一端。第二场绝缘膜106的第一部分106a可位于第一鳍式图案110与第二场绝缘膜106的第二部分106b之间。例如，如图3所示，第二场绝缘膜106的第一部分106a可沿着第一鳍式图案110的例如整个高度延伸，以接触整个第一短边110a和长边110c的一小部分，例如，当从俯视图观看时，第二场绝缘膜106的第一部分106a可具有短Π形状，以接触第一鳍式图案110的三个不同表面。
第二场绝缘膜106的第一部分106a的上表面106e的高度可与第二场绝缘膜106的第二部分106b的上表面106d的高度不同。详细地说，参照图3，第一场绝缘膜105的高度可为H0，第三场绝缘膜107的高度可为H0+H1。第二场绝缘膜106可包括在高度H2的一部分和在高度H3的一部分。应该注意，各个高度是从对应的场绝缘膜的最底下的表面沿着衬底100的法向测量的。
第二场绝缘膜106的第一部分106a的高度可为H2，并且第二场绝缘膜106的第二部分106b的高度可为H3。换句话说，从第二沟槽106t的底部至第二场绝缘膜106的第一部分106a的上表面106e的高度可为H2，并且从第二沟槽106t的底部至第二场绝缘膜106的第二部分106b的上表面106d的高度可为H3。
第三场绝缘膜107可比第一场绝缘膜105高H1。第二场绝缘膜106的第一部分106a可比第一场绝缘膜105高H2-H0，并且第二场绝缘膜106的第二部分106b可比第一场绝缘膜105高H3-H0。第二场绝缘膜106的第一部分106a可比第三场绝缘膜107高H2-(H0+H1)。
如图5所示，第二场绝缘膜106的第一部分106a的上表面106e和第三场绝缘膜107的上表面可与第一鳍式图案110的上表面SUR共面。第二场绝缘膜106的第一部分106a的上表面106e和第三场绝缘膜107的上表面可与第一鳍式图案110的上表面SUR处于相同平面。
此外，第三场绝缘膜107的上表面可与第二鳍式图案210的上表面SUR共面。也就是说，第三场绝缘膜107的上表面可与第二鳍式图案210的上表面SUR处于相同平面。
同时，第二场绝缘膜106的第二部分106b的上表面106d可低于第三鳍式图案310的上表面SUR。第二场绝缘膜106的第一部分106a的上表面106e可与第三鳍式图案310的上表面SUR共面。第二场绝缘膜106的第一部分106a的上表面106e可与第三鳍式图案310的上表面SUR处于相同平面。
参照图3和图5，填充第二沟槽106t的第二场绝缘膜106可包括部分地填充第二沟槽106t的第二部分106b的上表面106d以及从第二部分106b的上表面106d向上突出(例如，突出至其上方)的第一部分106a的上表面106e。第一部分106a的上表面106e可沿着第二方向Y1延伸。此外，第一部分106a的上表面106e可高于第一场绝缘膜105的上表面。突出至第二部分106b的上表面106d上方的第一部分106a的上表面106e可接触第一鳍式图案110的短边110a。
第二部分106b的上表面106d可低于第一鳍式图案110的上表面SUR和第三鳍式图案310的上表面SUR。同时，第一部分106a的上表面106e可与第一鳍式图案110的上表面SUR共面。第一部分106a的上表面106e可与第一鳍式图案110的上表面SUR处于相同平面。第二场绝缘膜106可包括相对于第二沟槽106t的底部具有不同高度的多个部分。
多个栅极120_1、120_2、220可形成在对应的鳍式图案110、210上，同时与对应的鳍式图案110、210交叉。所述多个栅极120_1、120_2、220分别可沿着第二方向Y1延伸。例如，第一栅极120_1、120_2可形成在第一鳍式图案110上，同时与第一鳍式图案110交叉。虽然为了方便说明，示出了与第一鳍式图案110交叉的两个第一栅极120_1、120_2，但是应该注意，示例性实施例不限于此。第二栅极220可形成在第二鳍式图案210上，同时与第二鳍式图案210交叉。栅极可与第三鳍式图案310交叉。
沿着第二方向Y1延伸的第一伪栅极150可布置在对应的第二场绝缘膜106的第一部分106a上。在对应的第二场绝缘膜106的第一部分106a上可形成一个第一伪栅极150。
详细地说，第一伪栅极150可形成在第二场绝缘膜106的第一部分106a和第一鳍式图案110的一部分上。例如，如图2所示，第一伪栅极150可具有仅接触第二场绝缘膜106和第一鳍式图案110的上表面(即，不接触第二场绝缘膜106的侧表面)并且位于第一鳍式图案110的一部分上的平坦形状。
例如，如图3所示，当第二场绝缘膜106的第一部分106a接触第一鳍式图案110的三个表面并且具有与第一鳍式图案110的上表面共面的上表面106e时，第一伪栅极150可在第一鳍式图案110的上表面的由第一部分106a包围的那部分处接触第一部分106a的上表面106e。这样，第一鳍式图案110与第一伪栅极150之间的重叠区域减小，从而最小化漏电流并增强了装置的操作性能和可靠性。
第一伪栅极150的至少一部分可形成为与第一鳍式图案110交叉，例如，与第一鳍式图案110重叠。换句话说，第一伪栅极150可形成在从第二部分106b的上表面106d突出的第一部分106a的上表面106e上。形成在第一部分106a的上表面106e上的第一伪栅极150的至少一部分可形成为与第一鳍式图案110交叉。
沿着第二方向Y1延伸的第二伪栅极250可布置在对应的第三场绝缘膜107上。各个对应的第三场绝缘膜107上可具有一个第二伪栅极250。通过在第三场绝缘膜107上形成一个伪栅极250而非两个或更多个伪栅极，可减小布局大小。
沿着第二方向Y1延伸的第三伪栅极350可形成在第三鳍式图案310和第二场绝缘膜106上。更具体地说，第三伪栅极350可形成在第三鳍式图案310和第二场绝缘膜106的第二部分106b上。
第三伪栅极350的一部分可形成在比第三鳍式图案310的上表面SUR低的第二场绝缘膜106的第二部分106b上。也就是说，第三伪栅极350可包围第三鳍式图案310的突出得高于第二场绝缘膜106(即，高于第二场绝缘膜106的第二部分106b的上表面)的端部。
第一栅极120_1、120_2可包括金属层MG1、MG2。如图所示，第一栅极120_1、120_2可包括两个或更多个金属层MG1、MG2的堆叠件。第一金属层MG1起调整功函数的作用，第二金属层MG2起填充由第一金属层MG1限定的空间的作用。例如，第一金属层MG1可包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN和它们的组合中的至少一个，但不限于此。此外，第二金属层MG2可包括例如W、Al、Cu、Co、Ti、Ta、多晶Si、SiGe和金属合金中的至少一个，但不限于此。例如，第一栅电极120_1、120_2可通过置换工艺(或后栅极工艺)形成，但是不限于此。
如图所示，第一伪栅极150可具有两个或更多个金属层DGM1、DGM2的堆叠件。例如，第一伪金属层DMG1可起调整功函数的作用，第二金属层DMG2可起填充由第一伪金属层DMG1限定的空间的作用。第一伪栅极150可包括基本与第一栅极120_1、120_2的材料相同的材料。与第一伪栅极150相似，第二伪栅极250可包括第三伪金属层DMG3和第四伪金属层DMG4，第三伪栅极350可包括第五伪金属层DMG5和第六伪金属层DMG6。
如上所述，第二场绝缘膜106的第一部分106a的上表面106e和第三场绝缘膜107的上表面高于第一场绝缘膜105的上表面。这样，位于第二场绝缘膜106的第一部分106a的上表面上的第一伪栅极150的底表面和位于第三场绝缘膜107的上表面上的第二伪栅极250的底表面可高于与第一场绝缘膜105的上表面接触的第一栅极120_1、120_2的底表面。此外，第一伪栅极150的底表面和第二伪栅极250的底表面可高于第一鳍式图案110的上表面SUR。
第一栅极120_1、120_2可形成在第一场绝缘膜105和突出得高于第一场绝缘膜105的第一鳍式图案110上。例如，第一栅极120_1、120_2的“底表面”是指第一栅极120_1、120_2的底部的最下面的部分(例如，其接触第一场绝缘膜105)，并且参照图2，所述“底表面”可为与第一场绝缘膜105的上表面相对的底表面。
另外，第二场绝缘膜106的第一部分106a的上表面106e和第三场绝缘膜107的上表面高于第二场绝缘膜106的第二部分106b的上表面106d。这样，第一伪栅极150的底表面和第二伪栅极250的底表面可高于至少部分地形成在第二场绝缘膜106的第二部分106b上的第三伪栅极350的底表面。
例如，第一伪栅极150和第三伪栅极350可通过置换工艺形成，在这种情况下，第一伪栅极150的上表面和第三伪栅极350的上表面可处于相同平面中。
第一伪栅极150的底表面可高于第三伪栅极350的底表面(即，相对于衬底100)，在这种情况下，第一伪栅极150的高度L1可小于第三伪栅极的高度L2。换句话说，形成在第二场绝缘膜106上的第一伪栅极150和第三伪栅极350可具有彼此不同的形状。
第一栅极绝缘膜125可形成在第一鳍式图案110与第一栅极120之间。第一栅极绝缘膜125可沿着向上突出得高于第一场绝缘膜105的第一鳍式图案110的轮廓形成。此外，第一栅极绝缘膜125可布置在第一栅极120与第一场绝缘膜105之间。
此外，可在第一栅极绝缘膜125与第一鳍式图案110之间额外形成界面层121(图4B)。虽然未示出，参照图5，还可在第一栅极绝缘膜125与第一鳍式图案110之间额外形成界面层。
如图4B所示，界面层121可沿着第一鳍式图案110的突出得比第一场绝缘膜105的上表面高的轮廓形成，但是示例性实施例不限于此。界面层121可根据用于形成界面层121的方法沿着第一场绝缘膜105的上表面延伸。下文中，参照图4A和图5说明示例性实施例，其中为了方便说明，省略了界面层121的示出。
第一栅极绝缘膜125可包括介电常数比二氧化硅层的介电常数更高的高k电介质材料。例如，第一栅极绝缘膜125可包括二氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、二氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铅锌铌酸盐中的一个或多个，但是不限于此。
第一伪栅极绝缘膜155可形成在第二场绝缘膜106的第一部分106a与第一伪栅极150之间，以及第一鳍式图案110与第一伪栅极150之间。第二伪栅极绝缘膜255可形成在第三场绝缘膜107与第二伪栅极250之间，第三伪栅极绝缘膜355可形成在第三伪栅极350与第三鳍式图案310之间。第一伪栅极绝缘膜至第三伪栅极绝缘膜155、255、355可包括与第一栅极绝缘膜125的材料基本相同的材料。
第一间隔件130可布置在沿着第二方向Y1延伸的第一栅极120_1、120_2的侧壁上。第一伪间隔件160可形成在第一伪栅极150的侧壁上，第二伪间隔件260可形成在第二伪栅极250的侧壁上，第三伪间隔件360可形成在第三伪栅极350的侧壁上。形成在第一伪栅极150的两个侧壁上的第一伪间隔件160可形成在第二场绝缘膜106的第一部分106a上。例如，第一间隔件130和第一伪间隔件至第三伪间隔件160、260、360可包括氮化硅(SiN)、氧氮化硅(SiON)、二氧化硅(SiO2)、氧碳氮化硅(SiOCN)和它们的组合中的至少一个。
第一源极/漏极140可形成在第一栅极120_1与120_2之间、第一栅极120_1与第一伪栅极150之间或者第一栅极120_2与第二伪栅极之间。例如，可形成在第一鳍式图案110上的第一源极/漏极140可具有抬高的源极/漏极形式。
第二源极/漏极240可形成在位于第二伪栅极250的一侧上的第二鳍式图案210上。第三源极/漏极340可形成在位于第三伪栅极350的一侧上的第三鳍式图案310上。此外，作为第一鳍式图案110的一部分的第一半导体层111可位于邻近于第三场绝缘膜107的第一源极/漏极140与第三场绝缘膜107之间。另外，作为第二鳍式图案210的一部分的第二半导体层211可位于邻近于第三场绝缘膜107的第二源极/漏极240与第三场绝缘膜107之间。
例如，当根据第一示例性实施例的半导体器件1是PMOS晶体管时，第一源极/漏极140可包括压应力材料。例如，压应力材料可为与Si相比具有更高的晶格常数的SiGe。例如，压应力材料可通过在第一鳍式图案110上施加压应力而提高沟道区中的载流子的迁移率。
在另一示例中，当根据第一示例性实施例的半导体器件1是NMOS晶体管时，第一源极/漏极140的材料可与衬底100的材料相同，或者可为张应力材料。例如，当衬底100为Si时，第一源极/漏极区140可为Si，或为与Si相比具有更低的晶格常数的材料(例如，SiC)。
例如，可通过向第一鳍式图案110掺杂杂质形成第一源极/漏极140。关于第二源极/漏极240和第三源极/漏极340的描述可与上面提供的关于第一源极/漏极140的描述基本相同。
层间绝缘膜190可形成在第一源极/漏极140和第二源极/漏极240上。此外，层间绝缘膜190可形成为包围第一栅极120_1、120_2和第一伪栅电极至第三伪栅电极150、250、350。
例如，层间绝缘膜190可包括二氧化硅、氮化硅、氧氮化硅和低k电介质材料中的至少一个。例如，低k电介质材料可包括可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂的石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、掺碳氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、帕利灵、双苯并环丁烯(BCB)、SiLKTM、聚酰亚胺、多孔聚合材料或它们的组合，但不限于此。
图6是为了说明根据第一示例性实施例的半导体器件的修改示例而提供的示图。
参照图6，在根据第一示例性实施例的修改示例(1a)的半导体器件中，第二沟槽106t的深度可与第三沟槽107t的深度基本相同。换句话说，第一沟槽105t、第二沟槽106t和第三沟槽107t全部可为浅沟槽或深沟槽。
第一鳍式图案至第三鳍式图案110、210、310的上表面SUR可与第二场绝缘膜106的第一部分106a的上表面106e和第三场绝缘膜107的上表面处于相同平面，在这种情况下，第二场绝缘膜106的第一部分106a的高度H2可与第三场绝缘膜107的高度(H0+H1)基本相同。
图7是为了说明根据第二示例性实施例的半导体器件而提供的示图。为了方便说明，下面将主要说明以上未参照图1至图5说明的不同之处。
参照图7，在根据第二示例性实施例的半导体器件2中，布置在第二伪栅极250的两侧上的第一源极/漏极140_1和第二源极/漏极240_1可分别接触第三场绝缘膜107。
形成在第二伪栅极250的一侧上的第一源极/漏极140_1可包括第一小平面(facet)140f。第一小平面140f可始于第三场绝缘膜107的比第一鳍式图案110的上表面(SRU)低的侧壁。因此，第一鳍式图案110的一部分(即，图5的第一半导体层111)可不布置在形成在第二伪栅极250的一侧上的第一源极/漏极140_1与第三场绝缘膜107之间。
在剖视图中，层间绝缘膜190的一部分可介于第三场绝缘膜107的侧壁与第一源极/漏极140_1的第一小平面140f之间。
形成在第二伪栅极250的另一侧上的第二源极/漏极240_1可包括第二小平面240f。第二小平面240f可始于第三场绝缘膜107的比第二鳍式图案210的上表面SUR低的侧壁。因此，第二鳍式图案210的一部分(即，图5的第二半导体层211)可不介于形成在第二伪栅极250的另一侧上的第二源极/漏极240_1与第三场绝缘膜107之间。
在剖视图中，层间绝缘膜190的一部分可介于第三场绝缘膜107的侧壁与第二源极/漏极240_1的第二小平面240f之间。
与示出的示例不同，第一源极/漏极140_1和第二源极/漏极240_1中的邻近于第二伪栅极250的一个可不包括小平面。
形成在第二伪栅极250的两个侧壁上的第二伪间隔件260中的至少一个可形成在第三场绝缘膜107的上表面上。
图8是为了说明根据第三示例性实施例的半导体器件而提供的示图。为了方便说明，下面将主要说明以上未参照图1至图5说明的不同之处。
参照图8，在根据第三示例性实施例的半导体器件3中，第二场绝缘膜106的第一部分106a的上表面可高于第一鳍式图案110的上表面SUR和第三鳍式图案310的上表面SUR。
此外，第三场绝缘膜107的上表面可高于第一鳍式图案110的上表面SUR和第二鳍式图案210的上表面SUR。
也就是说，第二场绝缘膜的第一部分106a的上表面106e和第三场绝缘膜107的上表面可向上突出以高于第一鳍式图案110的上表面SUR。
换句话说，第二沟槽106t的深度D1可低于第二场绝缘膜106的第一部分106a的高度H2，并且第三沟槽107t的深度D2可低于第三场绝缘膜107的高度H0+H1。
第一伪栅极150的一部分可位于第一鳍式图案110的上表面上，并且第一伪栅极150的其余部分可位于第二场绝缘膜106的突出的第一部分106a上。
图9是为了说明根据第四示例性实施例的半导体器件而提供的示图。为了方便说明，下面将主要说明以上未参照图8说明的不同之处。
参照图9，在根据第四示例性实施例的半导体器件6中，第二场绝缘膜106还可包括沿着第一鳍式图案110的上表面SUR延伸的第一突起106p。第二场绝缘膜106的第一突起106p可沿着朝着第一栅电极120_1取向的方向从第二场绝缘膜106的第一部分106a突出。
详细地说，第一伪栅极150的至少一部分可形成在第一突起106p上。第一伪栅极150的至少一部分可形成为与第一突起106p交叉。例如，第一伪栅极150的一部分可形成在第一突起106p上，并且第一伪栅极150的其余部分可形成在第二场绝缘膜106的第一部分106a上。例如，如图9所示，第一突起106p可沿着第一方向X1沿着第一伪栅极150的整个宽度从第一部分106a延伸。这样，第二场绝缘膜106的一部分(即，部分第一突起106p和部分第一部分106a)可在第一伪栅极150与第一鳍式图案110之间隔离。
另外，第三场绝缘膜107可包括沿着第一鳍式图案110的上表面SUR和第二鳍式图案210的上表面SUR延伸的第二突起107p。例如，当在剖视图中看时，包括第二突起107p的第三场绝缘膜107可具有‘T’形(图9)。
形成在第一伪栅极150的两个侧壁上的第一伪间隔件160可形成在第二场绝缘膜106的第一部分106a和第一突起106p上。形成在第二伪栅极250的两个侧壁上的第二伪间隔件260可形成在包括第二突起107p的第三场绝缘膜107上。
如图9所示，第三场绝缘膜107可包括第二突起107p，但是示例性实施例不限于此。沿着第一鳍式图案110和第二鳍式图案210的上表面从第三场绝缘膜107延伸的第二突起107p可以不存在。
图10A是为了说明根据第五示例性实施例的一个示例(5a)的半导体器件而提供的示图。图10B是为了说明根据第五示例性实施例的另一示例(5b)的半导体器件而提供的示图。为了方便说明，下面将主要说明以上未参照图1至图5说明的不同之处。
参照图10A，在根据第五示例性实施例的一个示例(5a)的半导体器件5a中，第一鳍式图案110在与第一伪栅极150重叠的部分处的上表面可低于第一鳍式图案110在与第一栅极120_1、120_2重叠的部分处的上表面。
更具体地说，第一鳍式图案110在与第一伪栅极150重叠的部分处的高度H41可低于第一鳍式图案110在与第一栅极120_1、120_2重叠的部分处的高度H42。换句话说，在与第一伪栅极150重叠的部分处，第一鳍式图案110的上表面可下凹，以低于第一鳍式图案110的其它上表面。
第二场绝缘膜106可包括第一突起106p，其从第二场绝缘膜106的第一部分106a突出，位于第一伪栅极150与第一鳍式图案110之间。
根据描述，第一鳍式图案110的上表面在与第一伪栅极150重叠的部分处可下凹，在这种情况下，形成在第一伪栅极150与第一栅极120_1之间的第一源极/漏极140可具有不对称形状。
另外，第三场绝缘膜107可包括第二突起107p，其在第二伪栅极250与第一鳍式图案110之间在第一鳍式图案110和第二鳍式图案210的上表面上突出。
第一鳍式图案110在与第三场绝缘膜107的第二突起107p重叠的部分处的高度可低于第一鳍式图案110在与第一栅极120_1、120_2重叠的部分处的高度。
如图10A所示，第二场绝缘膜106的第一部分106a的上表面106e和第三场绝缘膜107的上表面可与第一鳍式图案至第三鳍式图案110、210、310的上表面SUR处于相同平面，但是这种情况仅是为了说明的目的作为示例提供的，并且示例性实施例不限于此。
如图10A所示，第三场绝缘膜107可包括介于第二伪栅极250与第一鳍式图案110和第二鳍式图案210之间的第二突起107p，但是示例性实施例不限于此。
应该注意，可省略沿着第一鳍式图案110和第二鳍式图案210的上表面从第三场绝缘膜107延伸的第二突起107p。第一鳍式图案110和第二鳍式图案210在与第三场绝缘膜107接触的部分处的上表面可不下凹为低于第一鳍式图案110在与第一栅极120_1、120_2重叠的部分处的上表面。
参照图10B，在根据第五示例性实施例的另一示例(5b)的半导体器件5b中，第一鳍式图案110在与第一伪栅极150重叠的部分处的上表面可高于第一鳍式图案110在与第一栅极120_1、120_2重叠的部分处的上表面。
更具体地说，第一鳍式图案110在与第一伪栅极150重叠的部分处的高度H41可高于第一鳍式图案110在与第一栅极120_1、120_2重叠的部分处的高度H42。
换句话说，在与第一伪栅极150重叠的部分处，第一鳍式图案110的上表面可突出以高于第一鳍式图案110的其它上表面。
第二场绝缘膜106可包括第一突起106p，其从第二场绝缘膜106的第一部分106a突出，位于第一伪栅极150与第一鳍式图案110之间。
根据描述，第一鳍式图案110的上表面可在与第一伪栅极150重叠的部分处突出，在这种情况下，形成在第一伪栅极150与第一栅极120_1之间的第一源极/漏极140可具有不对称形状。
另外，第三场绝缘膜107可包括第二突起107p，其在第二伪栅极250与第一鳍式图案110之间在第一鳍式图案110和第二鳍式图案210的上表面上突出。
第一鳍式图案110在与第三场绝缘膜107的第二突起107p重叠的部分处的高度可高于第一鳍式图案110在与第一栅极120_1、120_2重叠的部分处的高度。
如图10B所示，第二场绝缘膜106的第一部分106a的上表面106e和第三场绝缘膜107的上表面可与第一鳍式图案至第三鳍式图案110、210、310的上表面SUR处于相同平面，但是这种情况仅是为了说明的目的作为示例提供的，并且示例性实施例不限于此。
如图10B所示，第三场绝缘膜107可包括介于第二伪栅极250与第一鳍式图案110和第二鳍式图案210之间的第二突起107p，但是示例性实施例不限于此。
从第三场绝缘膜107沿着第一鳍式图案110和第二鳍式图案210的上表面延伸的第二突起107p可以不存在。也就是说，第一鳍式图案110和第二鳍式图案210在与第三场绝缘膜107接触的部分处的上表面可不突出为高于第一鳍式图案110在与第一栅极120_1、120_2重叠的部分处的上表面。
图11是为了说明根据第六示例性实施例的半导体器件而提供的示图。为了方便说明，下面将主要说明以上未参照图1至图5说明的不同之处。
参照图11，在根据第六示例性实施例的半导体器件6中，形成在第一伪栅极150的两个侧壁上的第一伪间隔件160之一可不形成在第二场绝缘膜106的第一部分106a的上表面上。
也就是说，形成在第一伪栅极150的两个侧壁上的第一伪间隔件160中的仅一个可形成在第二场绝缘膜106的第一部分106a的上表面106e上，而另一个可不形成在第二场绝缘膜106的第一部分106a的上表面上。
在形成在第一伪栅极150的两个侧壁上的各第一伪间隔件160中，邻近于第一鳍式图案110的第一伪间隔件160的高度可小于不邻近于第一鳍式图案110的第一伪间隔件160的高度。
在各第一伪间隔件160中，未形成在第二场绝缘膜106的第一部分106a的上表面106e上的那个伪间隔件可形成在第二场绝缘膜106的第二部分106b的上表面106d上，或者形成在将第二场绝缘膜106的第一部分106a与第二场绝缘膜106的第二部分106b连接的那一部分上。
总体来说，如图11所示，第一伪栅极150可形成在第二场绝缘膜106的第一部分106a的上表面106e上，但是示例性实施例不限于此。也就是说，第一伪栅极150的至少一部分可形成在第二场绝缘膜106的第一部分106a上。
图12是为了说明根据第七示例性实施例的半导体器件而提供的示图。为了方便说明，下面将主要说明以上未参照图1至图5说明的不同之处。
参照图12，在根据第七示例性实施例的半导体器件7中，第三场绝缘膜107的上表面可低于第一鳍式图案110的上表面SUR。第三场绝缘膜107可仅形成在第三沟槽107t的一部分中。
此外，虽然第一沟槽105t可为浅沟槽，但是第二沟槽106t和第三沟槽107t可分别为深沟槽。第二沟槽106t的深度D1可与第三沟槽107t的深度D2相同，但是示例性实施例不限于此。
这是因为第二沟槽106t和第三沟槽107t可同时形成。然而，应该注意，当第二沟槽106t和第三沟槽107t分开形成时，第二沟槽106t的深度D1和第三沟槽107t的深度D2可彼此不同。
此外，第二沟槽106t沿着第一方向X1的宽度可与第三沟槽107t沿着第一方向X1的宽度相同或者不相同。
第二伪栅极250可形成在第一鳍式图案110和第三场绝缘膜107上。第二伪栅极250的一部分可形成在比第一鳍式图案110的上表面SUR低的第三场绝缘膜107的上表面上，并且第二伪栅极250的其余部分可形成在第一鳍式图案110上。
这样，第二伪栅极250可包围第一鳍式图案110的突出得高于第三场绝缘膜107的上表面的端部。
第二场绝缘膜106的第一部分106a的上表面106e高于第三场绝缘膜107的上表面。这样，第一伪栅极150的底表面可高于第二伪栅极250的底表面。
此外，第二伪栅极250的一部分可形成在第三场绝缘膜107的上表面上，在这种情况下，第二伪栅极250的高度可大于第一伪栅极150的高度。
第一伪栅极150和第二伪栅极250可分别形成在第一鳍式图案110的端部上，但是第一伪栅极150的形状可与第二伪栅极250的形状不同。
这是因为，第一伪栅极150形成在处于相同平面的第二场绝缘膜106的第一部分106a上，但是第二伪栅极250形成在彼此具有不同的上表面的第一鳍式图案110的上表面和第三场绝缘膜107的上表面上。
图13是为了说明根据第八示例性实施例的半导体器件而提供的示图。为了方便说明，下面将主要说明以上未参照图12说明的不同之处。
参照图13，在根据第八示例性实施例的半导体器件8中，填充第三沟槽107t的第三场绝缘膜107可包括第一部分107a和第二部分107b。
第三场绝缘膜107的第一部分107a的高度H51与第三场绝缘膜107的第二部分107b的高度H52可彼此不同。更具体地说，第三场绝缘膜107的第一部分107a的高度H51可大于第三场绝缘膜107的第二部分107b的高度H52。
第三场绝缘膜107的第一部分107a和第三场绝缘膜107的第二部分107b可沿着第一方向X1从第一鳍式图案110的第二短边110b按次序布置。也就是说，第三场绝缘膜107的第一部分107a可直接接触第一鳍式图案110的短边。第三场绝缘膜107的第一部分107a可接触第一鳍式图案110的包括第二短边110b的端部。第三场绝缘膜107的第一部分107a可位于第一鳍式图案110与第三场绝缘膜107的第二部分107b之间。
如图13所示，第三场绝缘膜107的第一部分107a的上表面、第二场绝缘膜106的第一部分106a的上表面106e和第一鳍式图案110的上表面可共面。也就是说，第三场绝缘膜107的第一部分107a的上表面、第二场绝缘膜106的第一部分106a的上表面106e和第一鳍式图案110的上表面可处于相同平面中。
同时，第三场绝缘膜107的第二部分107b的上表面可低于第一鳍式图案110的上表面。
第二伪栅极250可布置在对应的第三场绝缘膜107的第一部分107a上。形成在对应的第三场绝缘膜107的第一部分107a上的第二伪栅极250可为一个。该第二伪栅极250可形成在第三场绝缘膜107的第一部分107a和第一鳍式图案110上。该第二伪栅极250的至少一部分可形成为与第一鳍式图案110交叉。
第一伪栅极150的底表面和第二伪栅极250的底表面可高于第一鳍式图案110的上表面。例如，第一伪栅极150和第二伪栅极250可通过置换工艺形成，在这种情况下，第一伪栅极150的上表面和第二伪栅极250的上表面可处于相同平面中。
第二场绝缘膜106的第一部分106a的上表面106e和第三场绝缘膜107的第一部分107a的上表面可处于相同平面中，在这种情况下，第一伪栅极150的高度可与第二伪栅极250的高度基本相同。
图14是为了说明根据第九示例性实施例的半导体器件而提供的示图。为了方便说明，下面将主要说明以上未参照图1至图5说明的不同之处。
参照图14，在根据第九示例性实施例的半导体器件9中，第二场绝缘膜106可包括第二场绝缘膜106的第二部分106b与第三鳍式图案310之间的第三部分106c。第二场绝缘膜106的第三部分106c可高于第二场绝缘膜106的第二部分106b的上表面106d。
第二场绝缘膜106的第一部分至第三部分(106a、106b、106c)可沿着第一方向X1从第一鳍式图案110的第一短边110a按次序布置。第二场绝缘膜106的第三部分106c可直接接触第三鳍式图案310的短边。也就是说，第二场绝缘膜106的第三部分106c可接触第三鳍式图案310的包括短边的端部。
第二场绝缘膜106的第一部分106a的高度可与第二场绝缘膜106的第三部分106c的高度相同。从第二沟槽106t的底部至第二场绝缘膜106的第一部分106a的上表面的高度可与从第二沟槽106t的底部至第二场绝缘膜106的第三部分106c的上表面的高度相同。换句话说，第二场绝缘膜106的第一部分106a的上表面可与第二场绝缘膜106的第三部分106c的上表面处于相同平面。
第三伪栅极350可布置在第二场绝缘膜106的第三部分106c上。第三伪栅极350可不形成在第二场绝缘膜106的第二部分106b的上表面106d上。
第三伪栅极350可形成在第二场绝缘膜106的第三部分106c和第三鳍式图案310上。第三伪栅极350的至少一部分可形成为与第三鳍式图案310交叉。
第一伪栅极150的底表面和第三伪栅极350的底表面可高于第一鳍式图案110的上表面。例如，第一伪栅极150和第三伪栅极350可通过置换工艺形成，在这种情况下，第一伪栅极150的上表面和第三伪栅极350的上表面可处于相同平面中。
第二场绝缘膜106的第一部分106a的上表面和第二场绝缘膜106的第三部分106c的上表面可处于相同平面中，在这种情况下，第一伪栅极150的高度L1可与第三伪栅极350的高度L2基本相同。
图15是为了说明根据第十示例性实施例的半导体器件而提供的示图。为了方便说明，下面将主要说明以上未参照图1至图5说明的不同之处。
参照图15，根据第十示例性实施例的半导体器件10可额外包括形成在第一伪栅极150与第三伪栅极350之间的第四伪栅极370。
第四伪栅极370可形成在第二场绝缘膜106的第二部分106b上。第四伪栅极370可具有两个或更多个金属层DGM7、DGM8的堆叠件。第四伪栅极370可包括与第一伪栅极150的材料基本相同的材料。
第二场绝缘膜106的第一部分106a的上表面106e可高于第二场绝缘膜106的第二部分106b的上表面106d。这样，第一伪栅极150的底表面可高于形成在第二场绝缘膜106的第二部分106b上的第四伪栅极370的底表面。
此外，第一伪栅极150的上表面与第四伪栅极370的上表面可处于相同平面中，在这种情况下，第四伪栅极370的高度可高于第一伪栅极150的高度。
另外，第三伪栅极350的一部分可形成在第二场绝缘膜106的第二部分106b的上表面上。因此，第三伪栅极350的高度可与第四伪栅极的高度基本相同。
然而，由于第三伪栅极350的一部分跨过第三鳍式图案310，因此第三伪栅极350的形状可与第四伪栅极370的形状不同。
图16是为了说明根据第十一示例性实施例的半导体器件而提供的俯视图。图17是沿着图16的线C–C和D–D截取的剖视图。
参照图16和图17，根据第十一示例性实施例的半导体器件11可包括场绝缘膜106和108、第一鳍式图案110、第一栅极120_1、第一伪栅极150和第五伪栅极450。
衬底100可包括第一区I和第二区II。第一区I和第二区II可彼此间隔开或者彼此连接。
第一鳍式图案110、第一栅极120_1、第一伪栅极150和第二场绝缘膜106可形成在衬底100的第一区I中。
形成在与第一鳍式图案110的短边接触的第二沟槽106t中的第二场绝缘膜106可包括第一部分106a、第二部分106b和第三部分106c。
这些将不在下面另外描述，而是参照以上参照图1至图5和图14提供的描述。
在根据第十一示例性实施例的半导体器件中，按照与根据第九示例性实施例的半导体器件9相似的方式部分地示出了形成在衬底100的第一区I中的半导体器件。然而，这种情况仅是为了方便说明的目的而提供的，并且示例性实施例不限于此。
另外，为了方便说明，在根据第十一示例性实施例的半导体器件中，部分地示出了形成在衬底100的第一区I中的半导体器件，从而仅示出包括第一鳍式图案110和第一伪栅极150的部分。
第四鳍式图案410、第三栅极420、第五伪栅极450和第四场绝缘膜108可形成在衬底100的第二区II中。
第四鳍式图案410可从衬底100突出。第四鳍式图案410可沿着第三方向X2延长。
第四沟槽108t可形成为与第四鳍式图案410的短边接触。形成在衬底100上的第四场绝缘膜108可形成在第四沟槽108t中。第四场绝缘膜108可仅形成在第四沟槽108t的一部分中。
形成为与第四鳍式图案410的短边接触的第四场绝缘膜108的上表面可低于第四鳍式图案410的上表面。
基于第一鳍式图案110的上表面与第四鳍式图案410的上表面处于相同平面中的假设，第四场绝缘膜108的上表面可低于第二场绝缘膜106的第一部分106a的上表面。
第三栅极420可形成在第四鳍式图案410上，以与第四鳍式图案410交叉。第三栅极420可沿着第四方向Y2延伸。第三栅极420可包括两个或更多个金属层MG3、MG4的堆叠件。
沿着第四方向Y2延伸的第五伪栅极450可形成在第四鳍式图案410和第四场绝缘膜108上。第五伪栅极450可具有两个或更多个金属层DGM9、DGM10的堆叠件。
第五伪栅极450的一部分可形成在低于第四鳍式图案410的上表面的第四场绝缘膜108上。这样，第五伪栅极450可包围第四鳍式图案410的突出得比第四场绝缘膜108的上表面高的端部。
第二场绝缘膜106的第一部分106a的上表面高于第四场绝缘膜108的上表面。这样，第一伪栅极150的底表面可高于第五伪栅极450的底表面。
第五伪栅极450的一部分可形成在低于第四鳍式图案410的上表面的第四场绝缘膜108的上表面上。因此，第五伪栅极450的高度L3可与第一伪栅极150的高度L1不同。
具体地说，第五伪栅极450的一部分可形成在比第二场绝缘膜106的第一部分106a的上表面低的第四场绝缘膜108的上表面上，在这种情况下，第五伪栅极450的高度可高于第一伪栅极150的高度。
图18是包括根据示例性实施例的半导体器件的SoC系统的框图。
参照图18，SoC系统1000包括应用处理器1001和动态随机存取存储器(DRAM)1060。
应用处理器1001可包括中央处理单元(CPU)1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。
CPU 1010可执行驱动SoC系统1000所需的算术运算。在一些示例性实施例中，CPU1010可在包括多个核的多核环境中构造。
多媒体系统1020可用于在SoC系统1000上执行多种多媒体功能。多媒体系统1020可包括三维(3D)引擎模块、视频编解码器、显示系统、相机系统或后处理器。
总线1030可用于在CPU 1010、多媒体系统1020、存储器系统1040和外围电路1050之间交换数据通信。在一些示例性实施例中，总线1030可具有多层结构。具体地说，总线1030的示例可为多层高级高性能总线(AHB)或者多层先进可扩展接口(AXI)，但是示例性实施例不限于本文。
存储器系统1040可提供应用处理器1001连接至外部存储器(例如，DRAM 1060)和执行高速操作所必要的环境。在一些示例性实施例中，存储器系统1040可包括用于控制外部存储器(例如，DRAM 1060)的分离的控制器(例如，DRAM控制器)。
外围电路1050可提供SoC系统1000与外部装置(例如，主板)平滑连接所必要的环境。因此，外围电路1050可包括多种接口，以允许与连接至SoC系统1000的外部装置的可兼容操作。
DRAM 1060可用作应用处理器1001的操作所需的工作存储器。在一些示例性实施例中，DRAM 1060可如图所示布置在应用处理器1001外部。具体地说，DRAM 1060可与应用处理器1001封装为层叠封装(PoP)类型。
SoC系统1000的上述组件中的至少一个可包括根据上面说明的示例性实施例的半导体器件中的至少一个。
图19是包括根据示例性实施例的半导体器件的电子系统的框图。
参照图19，根据示例性实施例的电子系统1100可包括控制器1110、输入/输出(I/O)装置1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储器装置1130和/或接口1140可经总线1150彼此耦接。总线1150对应于数据传输的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器和能够与上述这些执行相似功能的逻辑装置中的至少一个。I/O装置1120可包括小键盘、键盘或显示装置。存储器装置1130可存储数据和/或命令。接口1140可执行将数据发送至通信网络或从通信网络接收数据的功能。接口1140可为有线或无线的。例如，接口1140可包括天线或者有线/无线收发器。
虽然未示出，但是电子系统1100可额外包括构造为改进控制器1110的操作的工作存储器，诸如高速动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)。
根据上述示例性实施例，半导体器件可设置在存储器装置1130中，或者设置为控制器1110或I/O装置1120的一部分。
电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境下发送和/或接收数据的几乎所有的电子产品。
图20至图22示出了可在其中应用根据示例性实施例的半导体器件的示例性半导体系统。
图20示出了平板PC 1200，图21示出了笔记本计算机1300，图22示出了智能电话1400。根据以上说明的示例性实施例，可将半导体器件用于这些装置中，即，平板PC 1200、笔记本计算机1300或者智能电话1400中。
此外，本领域技术人员应该清楚，根据示例性实施例的半导体器件可应用于本文未示出的另一集成电路装置。
也就是说，虽然本文中例示了平板PC 1200、笔记本计算机1300和智能电话1400作为根据示例性实施例的半导体系统，但是半导体系统的示例性实施例不限于上面提供的任一个示例。
在一些示例性实施例中，半导体系统可实现为计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒子、数码相机、三维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪或数字视频播放器。
作为总结和回顾，根据实施例的半导体器件包括未包裹在鳍式图案的端部周围的栅极，即，仅与鳍式图案的上表面重叠的栅极。这样，例如，随着在栅极与鳍式图案端部之间的漏电流最小化，半导体器件具有减小的漏电流，和改进的操作性能。此外，半导体器件可包括栅极与鳍式图案的端部之间的氧化物层，其使端栅极的底部升高至高于鳍式图案，从而进一步最小化了栅极与鳍式图案之间的重叠，以减小泄漏。
本文已公开了示例实施例，并且虽然采用了特定术语，但是仅按照一般和描述性含义使用和解释它们，而不是为了限制的目的。在一些情况下，本领域普通技术人员之一应该清楚，除非另有说明，否则随着本申请的提交，结合特定实施例描述的特征、特性和/或元件可单独使用或者与结合其它实施例描述的特征、特性和/或元件结合使用。因此，本领域普通技术人员应该理解，在不脱离由权利要求阐述的本发明的精神和范围的前提下，可作出形式和细节上的各种改变。

Claims (19)

1.一种半导体器件，包括：
鳍式图案，其包括彼此相对的第一短边和第二短边和彼此相对的第一长边和第二长边；
第一沟槽，其与所述第一短边接触；
第二沟槽，其与所述第二短边接触；
在所述第一沟槽中的第一场绝缘膜，所述第一场绝缘膜包括从第一短边按次序排列的第一部分和第二部分，并且所述第一部分的高度与所述第二部分的高度不同；
在所述第二沟槽中的第二场绝缘膜；以及
第一伪栅极，其位于所述第一场绝缘膜的第一部分上，所述第一伪栅极在所述第一短边处与所述鳍式图案重叠从而位于所述第一场绝缘膜的第一部分上，
其中，从所述第一沟槽的底部至所述第一场绝缘膜的第一部分的上表面的高度大于从所述第一沟槽的底部至所述第一场绝缘膜的第二部分的上表面的高度，
其中，所述第一场绝缘膜接触整个所述第一短边以及所述第一长边的一部分和所述第二长边的一部分。
2.根据权利要求1所述的半导体器件，其中，所述第一伪栅极的至少一部分与所述鳍式图案交叉。
3.根据权利要求1所述的半导体器件，其中，所述第一场绝缘膜的第一部分与所述鳍式图案的包括所述第一短边的端部接触。
4.根据权利要求1所述的半导体器件，其中，所述第二场绝缘膜的上表面与所述鳍式图案的上表面处于相同平面内或者高于所述鳍式图案的上表面。
5.根据权利要求4所述的半导体器件，还包括在所述第二场绝缘膜上的第二伪栅极。
6.一种半导体器件，包括：
第一鳍式图案和第二鳍式图案，它们以在第一方向上延长的方式排列；
沟槽，其位于所述第一鳍式图案与所述第二鳍式图案之间；
沟槽中的场绝缘膜，该场绝缘膜沿着与所述第一方向交叉的第二方向延伸，并且包括沿着所述第一方向从所述第一鳍式图案按次序排列的第一部分和第二部分，其中所述第一部分的高度大于所述第二部分的高度；
第一伪栅极，其位于所述第一鳍式图案和所述场绝缘膜的第一部分上；以及
第二伪栅极，其位于所述第二鳍式图案和所述场绝缘膜上，
其中，所述第一鳍式图案包括彼此相对的第一短边和第二短边和彼此相对的第一长边和第二长边，所述场绝缘膜接触整个所述第一短边以及所述第一长边的一部分和所述第二长边的一部分。
7.根据权利要求6所述的半导体器件，其中，所述场绝缘膜的第一部分的上表面与所述第一鳍式图案的上表面和所述第二鳍式图案的上表面处于相同平面内或者高于所述第一鳍式图案的上表面和所述第二鳍式图案的上表面。
8.根据权利要求6所述的半导体器件，还包括第三伪栅极，其位于所述第一伪栅极与所述第二伪栅极之间，并且位于所述场绝缘膜的第二部分上。
9.一种半导体器件，包括：
鳍式图案，其具有沿着第一方向彼此间隔开的第一短边和第二短边以及沿第一方向延伸的第一长边和第二长边；
第一沟槽，其与所述鳍式图案的第一短边接触；
所述第一沟槽中的第一场绝缘膜，该第一场绝缘膜包括从所述第一短边按次序排列的第一部分和第二部分，并且所述第一部分的高度与所述第二部分的高度不同；以及
伪栅极，其位于所述第一场绝缘膜的第一部分和第二部分当中的仅所述第一场绝缘膜的第一部分上，该伪栅极仅沿着第一方向与所述鳍式图案重叠，
其中，所述第一场绝缘膜接触整个所述第一短边以及所述第一长边的一部分和所述第二长边的一部分。
10.根据权利要求9所述的半导体器件，其中，所述第一场绝缘膜的第一部分接触所述鳍式图案的第一短边并且具有与所述鳍式图案的上表面共面的上表面，所述伪栅极接触所述第一场绝缘膜的第一部分和所述鳍式图案中的每一个的单个表面。
11.根据权利要求9所述的半导体器件，其中，所述伪栅极仅与所述鳍式图案的单个表面重叠。
12.一种半导体器件，包括：
鳍式图案，其包括彼此相对的第一长边和第二长边以及彼此相对的第一短边和第二短边；
沟槽，其与所述鳍式图案的第一短边接触；
所述沟槽中的第一场绝缘膜，该第一场绝缘膜包括第一区域和第二区域，其中所述第一区域的上表面低于所述鳍式图案的上表面，并且所述第二区域的上表面与所述鳍式图案的上表面处于相同平面内或者高于所述鳍式图案的上表面；以及
伪栅极，其位于所述第一场绝缘膜的第二区域上并且位于所述鳍式图案上，同时与所述鳍式图案交叉，
其中，所述第一场绝缘膜接触整个所述第一短边以及所述第一长边的一部分和所述第二长边的一部分。
13.根据权利要求12所述的半导体器件，其中，所述第一场绝缘膜的第二区域与所述鳍式图案的短边接触。
14.根据权利要求12所述的半导体器件，还包括第二场绝缘膜，其与所述鳍式图案的长边接触，所述第二场绝缘膜的上表面低于所述鳍式图案的上表面。
15.一种半导体器件，包括：
衬底，其包括第一区域和第二区域；
第一鳍式图案，其位于所述第一区域中并且从所述衬底突出，包括彼此相对的第一短边和第二短边和彼此相对的第一长边和第二长边；
第二鳍式图案，其位于所述第二区域中并且从所述衬底突出；
第一沟槽，其与所述第一鳍式图案的短边接触；
第二沟槽，其与所述第二鳍式图案的短边接触；
第一场绝缘膜，其位于所述第一沟槽中并且包括从所述第一鳍式图案的所述第一短边按次序布置的第一部分和第二部分，从所述第一沟槽的底部到所述第一部分的上表面的高度高于从所述第一沟槽的底部到所述第二部分的上表面的高度；
第二场绝缘膜，其位于所述第二沟槽中；
第一伪栅极，其位于所述第一鳍式图案和所述第一场绝缘膜的第一部分上；以及
第二伪栅极，其位于所述第二鳍式图案和所述第二场绝缘膜上，
其中，所述第一伪栅极的高度不同于所述第二伪栅极的高度，
其中，所述第一场绝缘膜接触整个所述第一短边以及所述第一长边的一部分和所述第二长边的一部分。
16.根据权利要求15所述的半导体器件，其中，所述第二伪栅极的高度高于所述第一伪栅极的高度。
17.根据权利要求15所述的半导体器件，其中，所述第一场绝缘膜的第一部分的上表面与所述第一鳍式图案的上表面处于相同平面内或者高于所述第一鳍式图案的上表面。
18.根据权利要求15所述的半导体器件，其中，所述第一场绝缘膜的第二部分的上表面低于所述第一鳍式图案的上表面，并且所述第二场绝缘膜的上表面低于所述第二鳍式图案的上表面。
19.根据权利要求15所述的半导体器件，其中，所述第二伪栅极包围所述第二鳍式图案的端部，所述第二鳍式图案的端部向上突出高于所述第二场绝缘膜的上表面。
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