CN107017283A - 包括鳍型场效应晶体管结构的半导体器件 - Google Patents

包括鳍型场效应晶体管结构的半导体器件 Download PDF

Info

Publication number
CN107017283A
CN107017283A CN201610825443.3A CN201610825443A CN107017283A CN 107017283 A CN107017283 A CN 107017283A CN 201610825443 A CN201610825443 A CN 201610825443A CN 107017283 A CN107017283 A CN 107017283A
Authority
CN
China
Prior art keywords
fin pattern
fin
pattern
substrate
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610825443.3A
Other languages
English (en)
Other versions
CN107017283B (zh
Inventor
金基�
金基一
刘庭均
朴起宽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107017283A publication Critical patent/CN107017283A/zh
Application granted granted Critical
Publication of CN107017283B publication Critical patent/CN107017283B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体器件可以包括在基板上的场绝缘膜以及在基板上的具有特殊材料的鳍型图案，该鳍型图案具有第一侧壁和相反的第二侧壁。鳍型图案可以包括鳍型图案的从场绝缘膜的上表面突出的第一部分以及鳍型图案的设置在第一部分上的第二部分。鳍型图案的第三部分可以设置在第二部分上，在该处第三部分可以被鳍型图案的顶部倒圆表面覆盖，并且第一侧壁可以具有跨越第一、第二和第三部分的起伏轮廊。

Description

包括鳍型场效应晶体管结构的半导体器件
技术领域
本公开涉及半导体器件，更具体而言，涉及包括鳍型图案的半导体器件。
背景技术
多栅晶体管已经被使用以通过在基板上使用鳍状形状的硅主体来提高半导体器件的密度，其中栅极在硅主体的表面上。
多栅晶体管能够提供更好的缩放，因为三维沟道可以比平面沟道更紧凑。此外，电流控制能力能够增强而不需要增加多栅晶体管的栅长度。此外，可以通过使用多栅半导体抑制短沟道效应(SCE)。
发明内容
在本发明构思的一些实施方式中，一种半导体器件可以包括在基板上的场绝缘膜以及在基板上具有特殊材料的鳍型图案，该鳍型图案具有第一侧壁和相反的第二侧壁。鳍型图案可以包括鳍型图案的从场绝缘膜的上表面突出的第一部分以及鳍型图案的设置在第一部分上的第二部分。鳍型图案的第三部分可以设置在第二部分上，在该处第三部分可以被鳍型图案的顶部倒圆表面覆盖，并且第一侧壁可以具有跨越第一、第二和第三部分的起伏轮廊。
在根据本发明构思的一些实施方式中，一种半导体器件可以包括在基板上的第一鳍型图案并且可以具有第一侧壁以及相反的第二侧壁，并且场绝缘膜可以在基板上且围绕第一鳍型图案的第一侧壁的一部分以及第一鳍型图案的第二侧壁的一部分。第一鳍型图案可以包括由场绝缘膜围绕的下部分、向上突出超过场绝缘膜的上表面的上部分、以及被定义为在第一鳍型图案的上部分和第一鳍型图案的下部分之间的边界线，在该边界线处场绝缘膜的上表面与第一鳍型图案相交。第一鳍型图案的上部分以及第一鳍型图案的下部分可以是相同的材料。第一鳍型图案的第一侧壁可以包括从基板的上表面以连续顺序定位的第一点、第二点和第三点。在第二点处跨第一鳍型图案的宽度可以大于在第一点处跨第一鳍型图案的宽度并且大于在第三点处跨第一鳍型图案的宽度。在第二点处跨第一鳍型图案的宽度可以小于边界线的长度。
在根据本发明构思的一些实施方式中，一种半导体器件可以包括在基板上的鳍型图案并且可以包括第一侧壁以及第二侧壁，并且场绝缘膜可以在基板上且可以围绕鳍型图案的第一侧壁的一部分以及鳍型图案的第二侧壁的一部分。鳍型图案可以包括由场绝缘膜围绕的下部分以及向上突出超过场绝缘膜的上表面的上部分。鳍型图案的上部分和鳍型图案的下部分可以是相同的材料。鳍型图案的上部分可以包括在场绝缘膜的上表面上的第一部分、第二部分和第三部分，在第一部分处，第一侧壁相对于基板的上表面形成锐角斜率，在第二部分处，鳍型图案的第一侧壁相对于基板的上表面形成钝角斜率，在第三部分处，鳍型图案的第一侧壁相对于基板的上表面形成锐角斜率。第一至第三部分可以相对于基板的上表面以连续顺序定位，第一至第三部分在第一侧壁的轮廊中通过平稳过渡从第一斜率变化到第二斜率并变化到第三斜率。
在根据本发明构思的一些实施方式中，一种半导体器件可以包括在基板的第一区域中的第一鳍型图案并且可以包括彼此相反的第一和第二侧壁。第二鳍型图案可以在基板的第二区域中并且可以包括彼此相反的第三和第四侧壁。场绝缘膜可以在基板上并且可以围绕第一侧壁的一部分、第二侧壁的一部分、第三侧壁的一部分以及第四侧壁的一部分。第一鳍型图案可以包括由场绝缘膜围绕的下部分、向上突出超过场绝缘膜的上表面的上部分、以及被定义为在第一鳍型图案的上部分和第一鳍型图案的下部分之间的跨第一鳍型图案延伸的边界线。第一侧壁可以包括相对于基板的上表面以连续顺序定位的第一点、第二点和第三点。在第二点处跨第一鳍型图案的宽度可以大于在第一点处跨第一鳍型图案的宽度并且大于在第三点处跨第一鳍型图案的宽度。随着与基板的上表面的距离增大，第三侧壁和第四侧壁可以每个具有相对于基板的上表面的锐角斜率或相对于基板的上表面的直角斜率。
在根据本发明构思的一些实施方式中，一种半导体器件可以包括在SRAM区域中在基板上的彼此相邻的第一鳍型图案和第二鳍型图案。场绝缘膜可以围绕第一鳍型图案的一部分以及第二鳍型图案的一部分，栅电极可以在场绝缘膜上并且可以交叉第一鳍型图案和第二鳍型图案。第一鳍型图案可以包括相对于基板的上表面以连续顺序定位的第一部分、第二部分和第三部分。第二鳍型图案可以包括相对于基板的上表面以连续顺序定位的第四部分、第五部分和第六部分。跨第一部分的宽度、跨第三部分的宽度、跨第四部分的宽度以及跨第六部分的宽度可以每个随着与基板的上表面的距离增大而减小。跨第二部分的宽度以及跨第五部分的宽度可以每个随着与基板的上表面的距离增大而增大，并且在第一部分和第二部分之间的边界处跨第一鳍型图案的宽度可以不同于在第四部分和第五部分之间的边界处跨第二鳍型图案的宽度。
在根据本发明构思的一些实施方式中，一种半导体器件可以包括在基板上的鳍型图案和在基板上并且围绕鳍型图案的侧壁的一部分的场绝缘膜。鳍型图案可以包括由场绝缘膜围绕的下部分以及向上突出超过场绝缘膜的上表面的上部分。鳍型图案的上部分和鳍型图案的下部分可以是相同的材料。鳍型图案的上部分可以包括相对于场绝缘膜的上表面以连续顺序定位的第一部分、第二部分和第三部分。跨鳍型图案的上部分的第一部分的宽度可以随着与基板的上表面的距离增加而减小。跨鳍型图案的上部分的第二部分的宽度可以随着与基板的上表面的距离增大而增大，并且跨鳍型图案的上部分的第三部分的宽度可以随着与基板的上表面的距离增大而减小。
附图说明
对于本领域的普通技术人员而言，通过参考附图详细描述其示例性实施方式，本公开的以上和其它目的、特征和优点将变得更明显，在图中：
图1是提供用于说明根据示例性实施方式的半导体器件的布局图；
图2是沿图1的线A-A截取的截面图；
图3A至3C是沿图1的线B-B截取的截面图；
图4和5是图3A的从其省略了第一栅电极和栅绝缘膜的视图；
图6和7是提供用于说明根据示例性实施方式的半导体器件的视图；
图8是提供用于说明根据示例性实施方式的半导体器件的视图；
图9是提供用于说明根据示例性实施方式的半导体器件的布局图；
图10是沿图9的线B-B截取的截面图；
图11是提供用于说明根据示例性实施方式的半导体器件的视图；
图12是提供用于说明根据示例性实施方式的半导体器件的布局图；
图13是沿图12的线B-B和C-C截取的截面图；
图14是提供用于说明根据示例性实施方式的半导体器件的布局图；
图15是提供用于说明根据示例性实施方式的半导体器件的电路图；
图16是图15的半导体器件的布局图；
图17是沿图16的线D-D截取的截面图；
图18至23是示出制造的中间阶段的视图，提供用于说明形成根据示例性实施方式的半导体器件的方法；以及
图24是包括根据示例性实施方式的半导体器件的SoC系统的框图。
具体实施方式
本发明构思的优点和特征以及实现其的方法可以通过参考下面的优选实施方式的详细描述和附图而被理解。然而，本发明构思可以以许多不同的形式实现且不应被理解为限于在此阐述的实施方式。而是，提供这些实施方式使得本公开将全面和完整并且将向本领域的技术人员全面传达本发明的构思的原理，本发明构思仅将由权利要求限定。在图中，为了清晰，夸大了层和区域的厚度。
将理解，当元件或层被称为“连接到”或“联接到”另一元件或层时，它可以直接连接到或联接到另一元件或层，或者可以存在居间元件或层。相反，当一元件被称为“直接连接到”或“直接联接到”另一元件或层时，则没有居间元件或层存在。相同的附图标记始终指代相同的元件。在此使用时，术语“和/或”包括一个或更多相关列举项目的任意和所有组合。
还将理解，当一层被称为在另一层或基板“上”时，它可以直接在所述另一层或基板上，或者也可以存在居间层。相反，当一元件被称为“直接在”另一元件“上”时，则不存在居间元件。
将理解，虽然术语第一、第二等可以在此使用以说明不同的元件，但是这些元件不应受到这些术语限制。这些术语仅用于区分一个元件与另一元件。因而，例如，以下讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分，而不脱离本发明构思的教导。
在描述本发明的文本中(特别是在权利要求的文本中)使用的术语“一”和“所述”以及类似指示物将被理解为涵盖单数和复数二者，除非在此另有表示或者明显与上下文矛盾。术语“包含”、“具有”、“包括”和“含有”等将被理解为开放式术语(即，指的是“包括，但不限于”)，除非另外说明。
除非另外地定义，在此使用的所有技术和科学术语具有与本发明所属的领域中的普通技术人员通常理解的相同含义。注意到，在此提供的任何和所有示例或示例性术语的使用仅旨在更好地说明本发明，而不是对本发明范围的限制，除非另作说明。此外，除非另外限定，在通用字典中定义的所有术语不能被过度地解释。
虽然关于根据一些示例性实施方式的半导体器件的附图例示了包括鳍型图案形状的沟道区的鳍型晶体管，但是示例性实施方式不限于此。根据一些示例性实施方式的半导体器件可以包括隧穿晶体管(隧穿FET)、双极结晶体管、横向扩散的金属氧化物半导体(LDMOS)晶体管等等。
在下文，将参考图1至5说明根据一些示例性实施方式的半导体器件。
图1是提供用于说明根据示例性实施方式的半导体器件的布局图；图2是沿图1的线A-A截取的截面图。图3A至3C是沿图1的线B-B截取的截面图。图4和5是图3A的从其省略了第一栅电极和栅绝缘膜的视图。
参考图1和5，根据示例性实施方式的半导体器件可以包括第一鳍型图案110和第一栅电极210。
第一鳍型图案110可以沿第一方向X1在基板100上纵长地延伸。第一鳍型图案110可以从基板100突出。第一鳍型图案110可以由第一沟槽T1限定。
第一鳍型图案110可以包括彼此相对的第一侧壁110a和第二侧壁110b。第一鳍型图案的第一侧壁110a和第一鳍型图案的第二侧壁110b可以是在第一方向X1上延伸的侧壁。
第一鳍型图案的第一侧壁110a和第一鳍型图案110的第二侧壁110b可以限定定义第一鳍型图案110的第一沟槽T1的侧壁，基板100的上表面可以限定第一沟槽T1的底表面。
例如，基板100可以是硅基板、体硅或绝缘体上硅(SOI)。备选地，例如，基板100可以包括元素半导体诸如锗，或化合物半导体诸如IV-IV族化合物半导体或III-V族化合物半导体。备选地，基板100可以是其上形成有外延层的基底基板。
IV-IV族化合物半导体可以是包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或多种的二元化合物或三元化合物，或用IV族元素掺杂的上述二元或三元化合物。
III-V族化合物半导体可以是通过铝(Al)、镓(Ga)和铟(In)中的至少之一作为III族元素以及磷(P)、砷(As)和锑(Sb)中的其中之一作为V族元素的组合形成的二元化合物、三元化合物和四元化合物的其中之一。
如图1所示，第一鳍型图案110可以是矩形形状，但是示例性实施方式不限于此。矩形形状的第一鳍型图案110可以包括长侧和短侧。
场绝缘膜105可以形成在基板100上并且设置在第一鳍型图案110周围。场绝缘膜105可以填充一部分第一沟槽T1。
场绝缘膜105可以形成为围绕一部分第一鳍型图案110。第一鳍型图案110可以由场绝缘膜105限定。一部分第一鳍型图案110可以向上突出超过场绝缘膜的上表面105u。
场绝缘膜105可以围绕第一鳍型图案110的第一侧壁110a的一部分，并且围绕第一鳍型图案110的第二侧壁110b的一部分。
场绝缘膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜或组合以上的膜。
更具体而言，第一鳍型图案110可以包括上部分112和下部分111。第一鳍型图案110可以包括在第一鳍型图案的上部分112和第一鳍型图案110的下部分111之间的第一边界线113。
场绝缘膜105可以围绕第一鳍型图案110的下部分111。然而，场绝缘膜105不围绕第一鳍型图案110的上部分112的第一侧壁110a和第二侧壁110b。
也就是，第一鳍型图案110的上部分112可以是向上突出超过场绝缘膜的上表面105u的部分。
第一边界线113可以是第一鳍型图案110的由场绝缘膜105围绕的下部分111与第一鳍型图案110的通过场绝缘膜105暴露的上部分112之间的边界线。当场绝缘膜105与第一鳍型图案110接触时，第一边界线113可以是连接场绝缘膜105的最高表面与第一侧壁110a和第二侧壁110b相交处的点的线。
第一鳍型图案110的上部分112和第一鳍型图案110的下部分111可以包括相同的材料。
在根据一些示例性实施方式的半导体器件中，第一鳍型图案110是硅鳍型图案。也就是，第一鳍型图案110的上部分112和第一鳍型图案110的下部分111可以分别是硅鳍型图案的上部分和下部分。
第一鳍型图案110的形状参考图4和5在以上被描述。
另外，在图3B中，第一场衬层106可以形成在场绝缘膜105和第一鳍型图案110之间以及场绝缘膜105和基板100之间。
更具体而言，第一场衬层106可以沿第一鳍型图案110的下部分111的侧壁以及基板100的上表面形成。
例如，第一场衬层106可以包括多晶硅、非晶硅、硅氮氧化物、硅氮化物或硅氧化物的至少之一。
另外，在图3C中，第二场衬层107和第三场衬层108可以形成在场绝缘膜105和第一鳍型图案110之间以及场绝缘膜105和基板100之间。
更具体而言，第二场衬层107可以沿第一鳍型图案110的下部分111的侧壁以及基板100的上表面形成。
第三场衬层108可以形成在第二场衬层107上。第三场衬层108可以沿第二场衬层107形成。
第二场衬层107可以包括例如多晶硅或非晶硅。第三场衬层108可以包括例如硅氧化物。
第一栅电极210可以形成为在第二方向Y1上延伸，因而交叉第一鳍型图案110。第一栅电极210可以设置在第一鳍型图案110和场绝缘膜105上。
第一栅电极210可以包括金属层MG1、MG2。如所示出的，第一栅电极210可以包括两个或更多金属层MG1、MG2的叠层。第一金属层MG1被选择以调整功函数，第二金属层MG2填充由第一金属层MG1限定的空间。
例如，第一金属层MG1可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN或其组合中的至少之一，但是不限于此。此外，第一金属层MG1可以包括以上描述的材料的氧化形式。
此外，第二金属层MG2可以包括例如W、Al、Cu、Co、Ti、Ta、或金属合金中的至少之一，但是不限于此。例如，以上描述的第一栅电极210可以通过置换工艺(或后栅工艺)形成，但是不限于此。
栅绝缘膜115、212可以形成在第一鳍型图案110和第一栅电极210之间。栅绝缘膜115、212可以包括界面膜115和高k电介质绝缘膜212。
界面膜115可以通过部分地氧化第一鳍型图案110形成。例如，界面膜115可以通过部分地氧化第一鳍型图案110的上部分112形成。
界面膜115可以沿着向上突出超过场绝缘膜的上表面105u的第一鳍型图案110的轮廊形成。当第一鳍型图案110是包括硅的硅鳍型图案时，界面膜115可以包括硅氧化物膜。
在一些实施方式中，界面膜115可以沿着第一鳍型图案110的上部分112的轮廊以及场绝缘膜的上表面105u形成。在此情况下，界面膜115可以通过沉积方法形成。
高k电介质绝缘膜212可以形成在界面膜115和第一栅电极210之间。其可以沿着向上突出超过场绝缘膜的上表面105u的第一鳍型图案110的轮廊形成。此外，高k电介质绝缘膜212可以形成在第一栅电极210和场绝缘膜105之间。
例如，高k电介质绝缘膜212可以包括铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的一种或更多种。
此外，在以上描述的高k电介质绝缘膜212主要关于氧化物被说明时，备选地，高k电介质绝缘膜212可以包括以上描述的金属材料的氮化物(例如铪氮化物)或氮氧化物(例如铪氮氧化物)的一种或多种，但是不限于此。
栅间隔物214可以设置在沿第二方向Y1延伸的第一栅电极210的侧壁上。
高k电介质绝缘膜212可以位于第一栅电极210的侧壁和栅间隔物214之间。
栅间隔物214可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)和其组合的至少之一。
虽然栅间隔物214被示为单个膜，但是这仅是为了说明的方便，且示例性实施方式不限于此。当栅间隔物214是多个膜时，栅间隔物214的至少一个膜可以包括低k电介质材料诸如硅氧碳氮化物(SiOCN)。
此外，当栅间隔物214是多个膜时，栅间隔物214的至少一个膜可具有L形状。
源极/漏极117可以形成在第一栅电极210的两侧，并且在第一鳍型图案110上。源极/漏极117可以包括通过外延工艺形成的外延图案。例如，源极/漏极117可以是提升的源极/漏极。
当根据一些示例性实施方式的半导体器件是PMOS晶体管时，源极/漏极117可以包括压应力材料。例如，压应力材料可以是例如具有大于Si的晶格常数的材料，诸如SiGe。例如，压应力材料能够通过在第一鳍型图案110上施加压应力而提高沟道区中载流子的迁移率。
备选地，当根据一些示例性实施方式的半导体器件是NMOS晶体管时，源极/漏极117可以包括张应力材料。例如，当第一鳍型图案110是硅时，源极/漏极117可以是具有小于硅的晶格常数的材料(例如SiC)。例如，张应力材料能够通过在第一鳍型图案110上施加张应力而提高沟道区中载流子的迁移率。
当根据一些示例性实施方式的半导体器件是NMOS晶体管时，源极/漏极117可以包括与第一鳍型图案110相同的材料，即，硅。
层间绝缘膜190可以形成在源极/漏极117上。层间绝缘膜190可以围绕栅间隔物214的外侧壁。
层间绝缘膜190可以包括例如硅氧化物、硅氮化物、硅氮氧化物和低k电介质材料的至少之一。例如，低k电介质材料可以包括可流动的氧化物(FOX)、聚硅氮烷(TOSZ)、未掺杂的石英玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、二苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔的聚合物材料或其组合，但是不限于此。
虽然层间绝缘膜190被示为单个层，但是示例性实施方式不限于此。因此，可以包括多个层。此外，例如，层间绝缘膜190的至少一部分可以包括诸如硅或锗的杂质。
参考图4和5，第一鳍型图案110可以包括垂直于第一边界线113并且与第一鳍型图案110的最高部分相交的第一鳍中心线FAC1。也就是，第一鳍中心线FAC1可以与第一鳍型图案110的上部分112的最高部分相交。
在该示例中，第一鳍型图案110的最高部分可以是在平行于第一边界线113的线移到第一鳍型图案110的端部时相交的点。此外，当最高部分形成平坦表面时，第一鳍型图案110的最高部分可以是平坦表面的中间点。
第一鳍型图案110的第一侧壁110a可以包括从基板100的上表面以连续顺序定位的第三点P3、第二点P2和第一点P1。
更具体而言，从基板100的上表面到第二点P2的距离L2可以小于从基板100的上表面到第一点P1的距离L1，并且大于从基板100的上表面到第三点P3的距离L3。
在根据一些示例性实施方式的半导体器件中，第一点P1、第二点P2和第三点P3可以定位得高于场绝缘膜105的上表面105u。
第一鳍型图案110的上部分112的第一侧壁110a可以包括第一点P1、第二点P2和第三点P3。换言之，第一点P1、第二点P2和第三点P3可以比第一鳍型图案110的第一边界线113更远离基板100的上表面。
在根据一些示例性实施方式的半导体器件中，在第二点P2处第一鳍型图案110的宽度(W21+W22)可以大于在第一点P1处第一鳍型图案110的宽度(W11+W12)。此外，在第二点P2处第一鳍型图案110的宽度(W21+W22)可以大于在第三点P3处第一鳍型图案110的宽度(W31+W32)。
也就是，第一鳍型图案110的宽度可以包括随着与场绝缘膜的上表面105u的距离增加而在宽度上减小、增加、然后再次减小的部分。
另外，在根据一些示例性实施方式的半导体器件中，在第二点P2处第一鳍型图案110的宽度(W21+W22)可以小于在第一边界线113处第一鳍型图案110的宽度W4。
在该情形下，第一鳍型图案110的宽度可以是在每个点处第一侧壁110a和第二侧壁110b之间的距离。
更具体而言，在第一点P1处第一鳍型图案110的宽度可以是第一鳍型图案110的第一鳍中心线FAC1与第一侧壁110a之间的宽度W11和第一鳍型图案110的第一鳍中心线FAC1与第二侧壁110b之间的宽度W12之和。在第二点P2处第一鳍型图案110的宽度可以是第一鳍型图案110的第一鳍中心线FAC1与第一侧壁110a之间的宽度W21和第一鳍型图案110的第一鳍中心线FAC1与第二侧壁110b之间的宽度W22之和。在第三点P3处第一鳍型图案110的宽度可以是第一鳍型图案110的第一鳍中心线FAC1与第一侧壁110a之间的宽度W31和第一鳍型图案110的第一鳍中心线FAC1与第二侧壁110b之间的宽度W32之和。
在图4中，在第二点P2处在第一鳍型图案110的第一鳍中心线FAC1与第一侧壁110a之间的宽度W21可以大于在第一点P1处在第一鳍型图案110的第一鳍中心线FAC1与第一侧壁110a之间的宽度W11以及在第三点P3处在第一鳍型图案110的第一鳍中心线FAC1与第一侧壁110a之间的宽度W31。
此外，在第二点P2处在第一鳍型图案110的第一鳍中心线FAC1与第二侧壁110b之间的宽度W22可以大于在第一点P1处在第一鳍型图案110的第一鳍中心线FAC1与第二侧壁110b之间的宽度W12以及在第三点P3处在第一鳍型图案110的第一鳍中心线FAC1与第二侧壁110b之间的宽度W32。
在该情形下，在第二点P2处，在第一鳍型图案110的第一鳍中心线FAC1与第一侧壁110a之间的宽度W21可以等于在第一鳍型图案110的第一鳍中心线FAC1与第二侧壁110b之间的宽度W22，虽然这些可以是不同的。
同样地，在第一点P1处，在第一鳍型图案110的第一鳍中心线FAC1与第一侧壁110a之间的宽度W11可以等于在第一鳍型图案110的第一鳍中心线FAC1与第二侧壁110b之间的宽度W12，虽然这些可以是不同的。此外，在第三点P3处，在第一鳍型图案110的第一鳍中心线FAC1与第一侧壁110a之间的宽度W31可以等于在第一鳍型图案110的第一鳍中心线FAC1与第二侧壁110b之间的宽度W32，虽然这些可以是不同的。
参考图5，第一鳍型图案110可以包括第一部分112a和第三部分112c，在第一部分112a和第三部分112c处，第一鳍型图案110的宽度随着与基板100的上表面的距离增加而减小。此外，第一鳍型图案110可以包括第二部分112b，在第二部分112b处，第一鳍型图案110的宽度随着与基板100的上表面的距离增加而增加。
第一鳍型图案110的第二部分112b可以位于第一鳍型图案110的第一部分112a和第一鳍型图案110的第三部分112c之间。也就是，第一鳍型图案110可以包括随着与基板100的上表面的距离增加，第一鳍型图案110的宽度顺序地减小、增加并且再次减小的部分。
在根据一些示例性实施方式的半导体器件中，第一鳍型图案110的上部分112可以包括第一鳍型图案110的第三部分112c、第一鳍型图案110的第二部分112b和第一鳍型图案110的第一部分112a。
第一鳍型图案110的第三部分112c、第一鳍型图案110的第二部分112b以及第一鳍型图案110的第一部分112a可以以连续顺序从场绝缘膜的上表面105u定位。
例如，第二点P2可以位于第一鳍型图案110的第二部分112b与第一鳍型图案110的第一部分112a之间的边界处。也就是，第二点P2可以位于第一鳍型图案110的渐增的宽度开始减小的边界处。
在宽度随着与基板100的上表面的距离增加而减小的第一鳍型图案110的第三部分112c处，第一鳍型图案110的第一侧壁110a的斜率S11可以相对于基板100的上表面形成锐角。换言之，在第一鳍型图案110的第三部分112c处，第一鳍型图案110的第一侧壁110a可具有锐角的斜率。
在宽度随着与基板100的上表面的距离增加而增加的第一鳍型图案110的第二部分112b处，第一鳍型图案110的第一侧壁110a的斜率S11可以形成钝角。
在宽度随着与基板100的上表面的距离增加而减小的第一鳍型图案110的第一部分112a处，第一鳍型图案110的第一侧壁110a的斜率S11可以形成锐角。
在根据一些示例性实施方式的半导体器件中，第一鳍型图案110的第一侧壁110a可以包括具有锐角的斜率、然后具有钝角的斜率、然后再次具有锐角的斜率的部分。
例如，随着与场绝缘膜的上表面105u的距离增加，第一鳍型图案110的上部分112的第一侧壁110a可具有锐角的斜率，然后具有钝角的斜率，然后再次具有锐角的斜率。
此外，在图5中，在宽度随着与基板100的上表面的距离增加而减小的第一鳍型图案110的第三部分112c处，第一鳍型图案110的第二侧壁110b的斜率S12可以形成锐角。
在宽度随着与基板100的上表面的距离增加而增加的第一鳍型图案110的第二部分112b处，第一鳍型图案110的第二侧壁110b的斜率S12可以形成钝角。
在宽度随着与基板100的上表面的距离增加而减小的第一鳍型图案110的第一部分112a处，第一鳍型图案110的第二侧壁110b的斜率S12可以形成锐角。
在图5中，例如，随着与场绝缘膜的上表面105u的距离增加，第一鳍型图案110的上部分112的第二侧壁110b可具有锐角的斜率，然后具有钝角的斜率，然后再次具有锐角的斜率。
参考第一鳍中心线FAC1作为中心，第一鳍型图案110的上部分112的第一侧壁110a和第一鳍型图案110的上部分112的第二侧壁110b可以每个具有锐角的斜率，然后具有钝角的斜率，然后再次具有锐角的斜率。
在该情形下，第一鳍型图案110的第一侧壁110a的斜率可以是被限定在第一鳍型图案110的第一侧壁110a上的任意点的切线的斜线与第一边界线113之间的角度。
换言之，当第一鳍型图案110的侧壁的斜率形成锐角时，随着与基板100的上表面的距离增加，任意点的切线与第一鳍中心线FAC1之间的距离可以减小。相反，当第一鳍型图案110的侧壁的斜率形成钝角时，随着与基板100的上表面的距离增加，任意点的切线与第一鳍中心线FAC1之间的距离可以增加。
例如，在图5中示出的第一鳍型图案110的第一侧壁110a的斜率S11可以形成锐角，并且在图5中示出的第一鳍型图案110的第二侧壁110b的斜率S12可以形成钝角。
第一鳍型图案110的最高部分可以形成圆形形状。也就是，第一鳍型图案110的上部分112的最高部分可以形成圆形形状。也就是，第一鳍型图案110的最高部分可以是不平坦的。
因此，如图5所示，例如，在根据本发明构思的一些实施方式中，鳍型图案110的侧壁的至少之一的轮廊能够具有起伏的形状(诸如波形状)，使得跨所述图案(相对于图案的中心线)的宽度随起伏的轮廊而变化。如图所示，起伏的轮廊能够提供在第一和第二部分之间的至少一个峰突起(相对于直接相邻的部分)以及在第一和第二部分之间的槽。如进一步示出的，起伏的轮廊能够跨越第一至第三部分(或由第一至第三部分的各轮廊的组合限定)。此外，第一部分能够被鳍型图案的顶部倒圆表面覆盖。更进一步，相对侧壁的各轮廊可以取决于直接相邻的鳍型图案的各侧壁与面对的侧壁之间的间隔而彼此对称或不对称，这可以通过与该间隔相关的负载系数(loadfactor)产生。在一些实施方式中，鳍型图案可以仅是硅。
图6和7是提供用于说明根据一些示例性实施方式的半导体器件的视图。
参考图6和7，在根据一些示例性实施方式的半导体器件中，第一鳍型图案110的上部分112的第一侧壁110a可具有相对于第一边界线113的锐角的斜率，然后具有钝角的斜率，然后再次具有锐角的斜率。
然而，第一鳍型图案110的上部分112的第二侧壁110b可具有锐角或直角的斜率。
也就是，在场绝缘膜的上表面105u之上，第一鳍型图案110的第二侧壁110b的斜率S12可以形成锐角或直角。
因此，参考第一鳍中心线FAC1，第一鳍型图案110的上部分112的第二侧壁110b的斜率变化可具有与第一鳍型图案110的上部分112的第一侧壁110a的斜率变化不同的图案，从而为每个侧壁提供相应的不对称的轮廓。
另外，在第二点P2处在第一鳍型图案110的第一鳍中心线FAC1与第二侧壁110b之间的宽度W22可以等于或大于在第一点P1处在第一鳍型图案110的第一鳍中心线FAC1与第二侧壁110b之间的宽度W12，并且可以等于或小于在第三点P3处在第一鳍型图案110的第一鳍中心线FAC1与第二侧壁110b之间的宽度W32。
换言之，随着与基板100的上表面的距离增加，第一鳍型图案110的第一鳍中心线FAC1与第二侧壁110b之间的宽度可以减小。也就是，在场绝缘膜的上表面105u之上，第一鳍型图案110的第一鳍中心线FAC1与第二侧壁110b之间的宽度可以仅减小。
图8是提供用于说明根据一些示例性实施方式的半导体器件的视图。
参考图8，在根据一些示例性实施方式的半导体器件中，第一鳍型图案110可以另外包括在基板100与第一鳍型图案110的第三部分112c之间的第四部分112d和第五部分112e。
随着与基板100的上表面的距离增加，在第一鳍型图案110的第五部分112e处第一鳍型图案110的宽度可以减小。随着与基板100的上表面的距离增加，在第一鳍型图案110的第四部分112d处第一鳍型图案110的宽度可以增大。
在基板100与第一鳍型图案110的第三部分112c之间，第一鳍型图案110的第五部分112e和第一鳍型图案110的第四部分112d可以顺序地定位在基板100的上表面上。
第一鳍型图案110的第五部分112e和第一鳍型图案110的第四部分112d可以被包括在第一鳍型图案110的上部分112中。也就是，第一鳍型图案110的第一至第五部分112a、112b、112c、112d、112e可以位于场绝缘膜的上表面105u之上。
在场绝缘膜的上表面105u之上，第一鳍型图案110的宽度可以减小，增大，减小，增大，然后减小。第一鳍型图案110可以包括第一鳍型图案110的宽度随着与基板100的上表面的距离增加而减小、增大，减小，增大，然后再次减小的部分。
在第一鳍型图案110的第一部分112a和第一鳍型图案110的第二部分112b之间的边界处，第一鳍型图案110的宽度可以小于第一边界线113的长度。此外，在第一鳍型图案110的第三部分112c和第一鳍型图案110的第四部分112d之间的边界处，第一鳍型图案110的宽度可以小于第一边界线113的长度。
在宽度随着与基板100的上表面的距离增加而增加的第一鳍型图案110的第四部分112d处，第一鳍型图案110的第一侧壁110a的斜率S11可以相对于第一边界线113形成钝角。换言之，在第一鳍型图案110的第四部分112d处，第一鳍型图案110的第一侧壁110a可具有形成钝角的斜率。
在宽度随着与第一边界线113的距离增加而减小的第一鳍型图案110的第五部分112e处，第一鳍型图案110的第一侧壁110a的斜率S11可以相对于第一边界线113形成锐角。
第一鳍型图案110的第一侧壁110a可以包括具有锐角的斜率，然后具有钝角的斜率，然后具有锐角的斜率，然后具有钝角的斜率，然后再次具有锐角的斜率的部分。
如图8所示，第一鳍型图案110的第二侧壁110b可具有与第一鳍型图案110的第一侧壁110a类似的斜率变化，但是这仅被提供用于说明的方便，示例性实施方式不限于此。
图9是被提供以说明根据一些示例性实施方式的半导体器件的布局图。图10是沿图9的线B-B截取的截面图。
作为参考，为了说明的方便，图10省略了第一栅电极的例示。
参考图9和10，根据一些示例性实施方式的半导体器件可以另外包括设置在第一鳍型图案110的两侧同时第一鳍型图案110介于其间的第二鳍型图案120和第三鳍型图案130。
第二鳍型图案120和第三鳍型图案130可以每个在第一方向X1上纵长地延伸。
第一鳍型图案110、第二鳍型图案120和第三鳍型图案130可以通过相对于每个鳍型图案的最高表面的第一深度H1的第一沟槽T1限定。
在第一鳍型图案110和第二鳍型图案120之间，可以不形成具有比第一深度H1的第一沟槽T1深的深度的沟槽。同样地，在第一鳍型图案110和第三鳍型图案130之间，可以不形成具有比第一深度H1的第一沟槽T1深的深度的沟槽。
第一鳍型图案110和第二鳍型图案120之间的距离D1可以与第一鳍型图案110和第三鳍型图案130之间的距离D2相同或不同。
第二鳍型图案120可以包括彼此背离的第一侧壁120a和第二侧壁120b。第三鳍型图案130可以包括彼此背离的第一侧壁130a和第二侧壁130b。
场绝缘膜105可以填充第一鳍型图案110和第二鳍型图案120之间的第一沟槽T1的一部分以及第一鳍型图案110和第三鳍型图案130之间的第一沟槽T1的一部分。
场绝缘膜105可以围绕第二鳍型图案120的第一侧壁120a的一部分和第二鳍型图案120的第二侧壁120b的一部分以及第三鳍型图案130的第一侧壁130a的一部分和第三鳍型图案130的第二侧壁130b的一部分。
第二鳍型图案120可以包括上部分122和下部分121。第二鳍型图案120可以包括在第二鳍型图案120的上部分122和第二鳍型图案120的下部分121之间的第二边界线123。
第三鳍型图案130可以包括上部分132和下部分131。第三鳍型图案130可以包括在第三鳍型图案130的上部分132和第三鳍型图案130的下部分131之间的第三边界线133。
场绝缘膜105可以围绕第二鳍型图案120的下部分121和第三鳍型图案130的下部分131。然而，场绝缘膜105没有围绕第二鳍型图案120的上部分122的第一侧壁120a和第二侧壁120b以及第三鳍型图案130的上部分132的第一侧壁130a和第二侧壁130b。
第一鳍型图案110可以包括以连续顺序定位在基板100的上表面上的第一鳍型图案110的第三部分112c、第一鳍型图案110的第二部分112b和第一鳍型图案110的第一部分112a。
在场绝缘膜的上表面105u之上，第一鳍型图案110的宽度可以减小，增大，然后再次减小。
此外，在场绝缘膜的上表面105u之上，第一鳍型图案110的第一侧壁110a和第一鳍型图案110的第二侧壁110b可以每个具有相对于第一边界线113的锐角斜率，然后具有钝角斜率，然后再次具有锐角斜率。
像第一鳍型图案110的第一侧壁110a一样，在场绝缘膜的上表面105u之上，面对第一鳍型图案110的第一侧壁110a的第二鳍型图案120的第二侧壁120b可具有相对于第二边界线123的锐角斜率，然后具有钝角斜率，然后再次具有锐角斜率。
像第一鳍型图案110的第二侧壁110b一样，在场绝缘膜的上表面105u之上，面对第一鳍型图案110的第二侧壁110b的第三鳍型图案130的第一侧壁130a可具有相对于第三边界线133的锐角斜率，然后具有钝角斜率，然后再次具有锐角斜率。
换言之，在场绝缘膜的上表面105u之上，彼此面对的第一鳍型图案110的第一侧壁110a和第二鳍型图案120的第二侧壁120b可具有斜率变化的类似图案。
同样地，在场绝缘膜的上表面105u之上，彼此面对的第一鳍型图案110的第二侧壁110b和第三鳍型图案130的第一侧壁130a可具有斜率变化的类似图案。
如图10所示，在场绝缘膜的上表面105u之上，第二鳍型图案120的第一侧壁120a和第三鳍型图案130的第二侧壁130b可以每个具有锐角斜率，然后具有钝角斜率，然后再次具有锐角斜率，但是这仅是为了说明的方便被提供，示例性实施方式不限于此。
因此，例如，取决于第二鳍型图案120与邻近于第二鳍型图案120的第一侧壁120a的鳍型图案之间的距离等等，第二鳍型图案120的第一侧壁120a的斜率变化可以不同于第二鳍型图案120的第二侧壁120b的斜率变化。
第一栅电极210被示为交叉所有的第一至第三鳍型图案110、120、130，但是这仅是为了说明的方便被提供，示例性实施方式不限于此。
因此，第一栅电极210可以交叉包括第一鳍型图案110的第一至第三鳍型图案110、120、130的一些。
图11是提供用于说明根据一些示例性实施方式的半导体器件的视图。
参考图11，在根据一些示例性实施方式的半导体器件中，第一鳍型图案110和第二鳍型图案120之间的距离D1可以与第一鳍型图案110和第三鳍型图案130之间的距离D2不同。
第一鳍型图案110基本上类似于关于图6和7公开的鳍型图案。
在场绝缘膜的上表面105u之上，第一鳍型图案110的第一侧壁110a可具有锐角斜率，然后具有钝角斜率，然后再次具有锐角斜率。
然而，在场绝缘膜的上表面105u之上，第一鳍型图案110的第二侧壁110b可具有锐角斜率或直角斜率。
因此，第一鳍型图案110的上部分112的第二侧壁110b的斜率变化可以不同于上部分112的第一侧壁110a的斜率变化。
像第一鳍型图案110的第一侧壁110a一样，在场绝缘膜的上表面105u之上，面对第一鳍型图案110的第一侧壁110a的第二鳍型图案120的第二侧壁120b可具有锐角斜率，然后具有钝角斜率，然后再次具有锐角斜率。
像第一鳍型图案110的第二侧壁110b一样，在场绝缘膜的上表面105u之上，面对第一鳍型图案110的第二侧壁110b的第三鳍型图案130的第一侧壁130a可具有锐角斜率或直角斜率。
如图10所示，在场绝缘膜的上表面105u之上，第三鳍型图案130的第二侧壁130b可具有锐角斜率或直角斜率。
例如，当第三鳍型图案130与邻近于第三鳍型图案130的第二侧壁130b的鳍型图案之间的距离达到D2时，在场绝缘膜的上表面105u之上，第三鳍型图案130的第二侧壁130b可具有锐角斜率或直角斜率。
也就是，第三鳍型图案130的宽度可以随着与场绝缘膜的上表面105u的距离增大而减小。
与以上描述的实施方式不同，当第三鳍型图案130与邻近于第三鳍型图案130的第二侧壁130b的鳍型图案之间的距离不同于D2时，在场绝缘膜的上表面105u之上，第三鳍型图案130的第二侧壁130b可具有锐角斜率，然后具有钝角斜率，然后再次具有锐角斜率。
图12是被提供以说明根据一些示例性实施方式的半导体器件的布局图。图13是沿图12的线B-B和C-C截取的截面图。
在图12中的第一区域的布局图的实施方式以及沿图12的线B-B截取的图13的截面图基本上类似于参考图1以及图3至5在以上描述的那些。
沿图12的线B-B截取的图13的截面图可以与图4和5类似地示出，但是不限于此。因此，在一些实施方式中，沿图12的线B-B截取的图13的截面图可以类似于图6和7，或类似于图8。
作为参考，为了说明的方便，图13省略了第一栅电极和第二栅电极的图示。
参考图12和13，根据一些示例性实施方式的半导体器件可以包括第一鳍型图案110、第四鳍型图案310、第一栅电极210和第二栅电极410。
基板100可以包括第一区域I和第二区域II。例如，基板100的第一区域I可以是SRAM区域，基板100的第二区域II可以是逻辑区域。
第一鳍型图案110和第一栅电极210可以形成在基板100的第一区域I中。
第一鳍型图案110可以由第一沟槽T1限定。在其中定位第一鳍型图案110的第一区域I中，可以不形成具有比第一沟槽T1深的深度的沟槽。
第四鳍型图案310和第二栅电极410可以形成在基板100的第二区域II中。
第四鳍型图案310可以形成在第二区域II的有源区ACT中。第四鳍型图案310可以在基板100上沿第三方向X2纵长地延伸。第四鳍型图案310可以从有源区ACT突出。
第四鳍型图案310可以由第二深度H2的第二沟槽T2限定。此外，有源区ACT可以由比第二深度H2深的第三深度H3的深沟槽DT限定。
第四鳍型图案310可以包括彼此背离的第一侧壁310a和第二侧壁310b。第四鳍型图案310的第一侧壁310a和第四鳍型图案310的第二侧壁310b可以是在第三方向X2上延伸的侧壁。
场绝缘层105可以填充第二沟槽T2的一部分以及深沟槽DT的一部分。
场绝缘膜105可以形成为围绕一部分第四鳍型图案310。第四鳍型图案310可以由场绝缘膜105限定。第四鳍型图案310的一部分可以向上突出超过场绝缘膜的上表面105u。
场绝缘膜105可以围绕第四鳍型图案310的第一侧壁310a的一部分以及第四鳍型图案310的第二侧壁310b的一部分。
第四鳍型图案310可以包括上部分312和下部分311。第四鳍型图案310可以包括在第四鳍型图案310的上部分312和第四鳍型图案310的下部分311之间的第四边界线313。
场绝缘膜105可以围绕第四鳍型图案310的下部分311。然而，场绝缘膜105不围绕第四鳍型图案310的上部分312的第一侧壁310a和第二侧壁310b。
也就是，第四鳍型图案310的上部分312可以是向上突出超过场绝缘膜的上表面105u的部分。
第四边界线313可以是第四鳍型图案310的由场绝缘膜105围绕的下部分311与第四鳍型图案310的与场绝缘膜105相对的上部分312之间的边界线。当场绝缘膜105与第四鳍型图案310接触时，第四边界线313可以是连接场绝缘膜105的上表面与第一侧壁310a和第二侧壁310b相交处的点的线。
此外，第四鳍型图案310可以包括垂直于第四边界线313并且与第四鳍型图案310的最高部分相交的第二鳍中心线FAC2。也就是，第二鳍中心线FAC2可以与第四鳍型图案310的上部分312的最高部分相交。
第四鳍型图案310的上部分312和第四鳍型图案310的下部分311可以包括相同的材料。此外，第四鳍型图案310可以包括与第一鳍型图案110相同的材料。
在根据一些示例性实施方式的半导体器件中，第一鳍型图案110和第四鳍型图案310可以是每个包括硅的硅鳍型图案。
第二栅电极410可以形成为在第四方向Y2上延伸，因而交叉第四鳍型图案310。
第二栅电极410可以基本上类似于第一栅电极210。
在场绝缘膜的上表面105u之上，随着与基板100的上表面的距离相对于第四边界线313增加，第四鳍型图案310的第一侧壁310a和第四鳍型图案310的第二侧壁310b可以每个具有锐角斜率或直角斜率。
换言之，在场绝缘膜的上表面105u之上，第四鳍型图案310的宽度可以随着与基板100的上表面的距离增加而减小。
图14是被提供以说明根据一些示例性实施方式的半导体器件的布局图。
作为参考，沿图14的线B-B截取的截面图可以基本上类似于图10或图11。因此，第一至第三鳍型图案110、120、130基本上类似于以上参考图10或图11提供的描述。
参考图14，根据一些示例性实施方式的半导体器件可以另外包括第二鳍型图案120、第三鳍型图案130、第五鳍型图案320和第六鳍型图案330。
第二鳍型图案120和第三鳍型图案130可以形成在基板100的第一区域I中，第五鳍型图案320和第六鳍型图案330可以形成在基板100的第二区域II中。
第二鳍型图案120和第三鳍型图案130可以设置在第一鳍型图案110的两侧，在其间具有第一鳍型图案110。
第五鳍型图案320和第六鳍型图案330可以设置在第四鳍型图案310的两侧，在其间具有第四鳍型图案310。
第四鳍型图案310和第五鳍型图案320之间的距离D3可以与第四鳍型图案310和第六鳍型图案330之间的距离D3相同。
第四至第六鳍型图案310、320、330可以由第二沟槽T2限定。此外，第四至第六鳍型图案310、320、330可以形成在由深沟槽DT限定的有源区ACT上。
然而，比第二沟槽T2深的沟槽可以不形成在第四鳍型图案310和第五鳍型图案320之间以及第四鳍型图案310和第六鳍型图案330之间。
形成在有源区ACT上的第四至第六鳍型图案310、320、330可以以相同的间距形成。
参考沿图14的线C-C截取的截面图，第五鳍型图案320和第六鳍型图案330的截面图可以每个基本上与图13中的第四鳍型图案310的截面图相同。
在根据一些示例性实施方式的半导体器件中，第一鳍型图案110和第二鳍型图案120之间的距离D1可以不同于第一鳍型图案110和第三鳍型图案130之间的距离D2。例如，第一鳍型图案110和第二鳍型图案120之间的距离D1可以大于第一鳍型图案110和第三鳍型图案130之间的距离D2。
也就是，在第一区域I中，第一至第三鳍型图案110、120、130可以彼此间隔开不同的距离。
此外，第一鳍型图案110和第二鳍型图案120之间的距离D1可以不同于第四鳍型图案310和第五鳍型图案320之间的距离D3。
图14示出了形成在第二区域II的有源区ACT中的三个鳍型图案，但是这仅是为了说明的方便，示例性实施方式不限于此。也就是，可以有形成在第二区域II的有源区ACT中的两个鳍型图案或四个或更多鳍型图案。
图15是提供用于说明根据一些示例性实施方式的半导体器件的电路图。图16是图15的半导体器件的布局图。图17是沿图16的线D-D截取的截面图。
作为参考，图17示出了鳍型图案，同时省略了栅电极等等。
参考图15，半导体器件可以包括在电源节点Vcc和接地节点Vss之间并联连接的一对反相器(inverter)INV1、INV2、以及连接到各反相器INV1、INV2的输出节点的第一传输晶体管(pass transistor)PS1和第二传输晶体管PS2。第一传输晶体管PS1和第二传输晶体管PS2可以每个分别连接到位线BL和互补位线/BL。第一传输晶体管PS1和第二传输晶体管PS2的栅极可以连接到字线WL。
第一反相器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，第二反相器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2是PFET晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2可以是NFET晶体管。
此外，为了通过第一反相器INV1和第二反相器INV2组成一个闩锁电路，第一反相器INV1的输入节点连接到第二反相器INV2的输出节点，第二反相器INV2的输入节点连接到第一反相器INV1的输出节点。
在该情形下，参考图15和16，彼此隔开的第七鳍型图案510、第八鳍型图案520、第九鳍型图案530、第十鳍型图案540、第十一鳍型图案550和第十二鳍型图案560的每个如此形成以便在第一方向X1上纵长地延伸。第八鳍型图案520和第十一鳍型图案550可以延伸比第七鳍型图案510、第九鳍型图案530、第十鳍型图案540和第十二鳍型图案560短的长度。
此外，第一栅线571、第二栅线572、第三栅线573和第四栅线574形成为在第二方向Y2上纵长地延伸，并且交叉第七至第十二鳍型图案510-560。
具体地，第一栅线571可以完全交叉第七至第九鳍型图案510、520、530，并且部分地交叠第十一鳍型图案550的端部。第三栅线573可以完全交叉第十至第十二鳍型图案540、550、560，并且部分地交叠第八鳍型图案520的端部。第二栅线572如此形成以便交叉第七鳍型图案510和第九鳍型图案530，第四栅线574如此形成以便交叉第十鳍型图案540和第十二鳍型图案560。
如所示出的，第一上拉晶体管PU1被限定在第一栅线571和第八鳍型图案520之间的交叉区域附近，第一下拉晶体管PD1被限定在第一栅线571与第七鳍型图案510和第九鳍型图案530之间的交叉区域附近，第一传输晶体管PS1被限定在第二栅线572与第七鳍型图案510和第九鳍型图案530之间的交叉区域附近。
第二上拉晶体管PU2被限定在第三栅线573与第十一鳍型图案550之间的交叉区域附近，第二下拉晶体管PD2被限定在第三栅线573与第十鳍型图案540和第十二鳍型图案560之间的交叉区域附近，第二传输晶体管PS2被限定在第四栅线574与第十鳍型图案540和第十二鳍型图案560之间的交叉区域附近。
源极/漏极可以形成在第一至第四栅线571-574与第七至第十二鳍型图案510、520、530、540、550、560之间的交叉区域两侧，并且可以形成多个接触570。
此外，第一共用接触581同时连接第八鳍型图案520、第三栅线573和线591。第二共用接触582同时连接第十一鳍型图案550、第一栅线571和线592。
参考图1至11在以上描述的示例性实施方式的半导体器件的至少之一可以被用于这样的SRAM布局中。
更具体而言，参考图16和17，第七鳍型图案510和第八鳍型图案520可以彼此邻近地形成。
第七鳍型图案510和第八鳍型图案520之间的距离D4可以不同于第七鳍型图案510和第九鳍型图案530之间的距离D5。例如，第七鳍型图案510和第八鳍型图案520之间的距离D4可以大于第七鳍型图案510和第九鳍型图案530之间的距离D5。
此外，第八鳍型图案520和第十一鳍型图案550之间的距离可以基本上与第七鳍型图案510和第八鳍型图案520之间的距离D4相同。
第七鳍型图案510可以被用作是NFET的第一下拉晶体管PD1的沟道区，第八鳍型图案520可以被用作是PFET的第一上拉晶体管PU1的沟道区。
也就是，第七鳍型图案510和第八鳍型图案520可以被用作不同类型的晶体管的沟道区。
第七鳍型图案510可以包括上部分512、下部分511以及在上部分512和下部分511之间的第五边界线513。第七鳍型图案510可以包括彼此背离的第一侧壁510a和第二侧壁510b。
第八鳍型图案520可以包括上部分522、下部分521以及在上部分522和下部分521之间的第六边界线523。第八鳍型图案520可以包括彼此背离的第一侧壁520a和第二侧壁520b。
场绝缘膜105可以围绕第七鳍型图案510的侧壁510a、510b的一部分以及第八鳍型图案520的侧壁520a、520b的一部分。场绝缘膜105可以围绕第七鳍型图案510的下部分511以及第八鳍型图案520的下部分521。第七鳍型图案510的上部分512和第八鳍型图案520的上部分522可以向上突出超过场绝缘膜的上表面105u。
在场绝缘膜105上，第一栅线571可以交叉第七鳍型图案510和第八鳍型图案520。
第七鳍型图案510可以包括以连续顺序从基板100的上表面定位的第三部分512c、第二部分512b以及第一部分512a。第七鳍型图案510的第三部分512c可以被包括在第七鳍型图案510的上部分512中。
第八鳍型图案520可以包括以连续顺序从基板100的上表面定位的第三部分522c、第二部分522b以及第一部分522a。第八鳍型图案520的第三部分522c可以被包括在第八鳍型图案520的上部分522中。
随着与基板100的上表面的距离增加，第七鳍型图案510的第三部分512c的宽度、第七鳍型图案510的第一部分512a的宽度、第八鳍型图案520的第三部分522c的宽度以及第八鳍型图案520的第一部分522a的宽度可以分别减小。
相反，随着与基板100的上表面的距离增加，第七鳍型图案510的第二部分512b的宽度以及第八鳍型图案520的第二部分522b的宽度可以每个均增大。
在该情形下，在第七鳍型图案510的第三部分512c和第七鳍型图案510的第二部分512b之间的边界处第七鳍型图案510的宽度W51可以不同于在第八鳍型图案520的第三部分522c和第八鳍型图案520的第二部分522b之间的边界处第八鳍型图案520的宽度W52。
例如，在第七鳍型图案510的第三部分512c和第七鳍型图案510的第二部分512b之间的边界处第七鳍型图案510的宽度W51可以大于在第八鳍型图案520的第三部分522c和第八鳍型图案520的第二部分522b之间的边界处第八鳍型图案520的宽度W52。
例如，在场绝缘膜的上表面105u之上，第七鳍型图案510的第一侧壁510a、第八鳍型图案520的第一侧壁520a以及第八鳍型图案520的第二侧壁520b可以每个均具有锐角斜率，然后具有钝角斜率，然后再次具有锐角斜率。
相反，在场绝缘膜的上表面105u之上，第七鳍型图案510的第二侧壁510b可具有锐角斜率或钝角斜率，但是不限于此。
图18至23是示出制造的中间阶段的视图，被提供用于说明根据一些示例性实施方式的半导体器件的制造方法。
作为参考，图19显示了沿图18的线B-B和C-C截取的截面图。
参考图18和19，第一掩模图案2001可以形成在基板100上的第一区域I中，第二掩模图案2002可以形成在基板100上的第二区域II中。
第一掩模图案2001可以以各种间距形成。例如，第一掩模图案2001之间的间距可以是D1或D2。
然而，第二掩模图案2002可以以规则间距形成。例如，第二掩模图案2002之间的间距可以是D3。
在该情形下，第二掩模图案2002之间的间距D3可以不同于第一掩模图案2001之间的间距D1、D2。
参考图20，基板100的一部分可以通过使用第一掩模图案2001作为掩模被去除。通过这样做，第一凹槽R11和第二凹槽R21可以形成在基板100内。
此外，基板100的一部分可以通过使用第二掩模图案2002作为掩模被去除。通过这样做，第三凹槽R31可以形成在基板100内。
通过使用第一掩模图案2001和第二掩模图案2002去除基板100的所述部分可以包括例如蚀刻工艺、氧化工艺以及氧化物去除工艺。
蚀刻工艺可以包括通过使用蚀刻剂去除基板100的一部分。蚀刻工艺可以包括氧化基板100的通过蚀刻工艺形成的凹槽R11、R12、R31的表面。此外，氧化物去除工艺可以包括去除形成在凹槽R11、R21、R31的表面上的氧化物。
此时，用于第一凹槽R11的形成的第一掩模图案2001的间距D1和用于第二凹槽R21的形成的第一掩模图案2001的间距D2不同于用于第三凹槽R31的形成的第二掩模图案2002的间距D3。
因为第一掩模图案2001的间距D1、D2不同于第二掩模图案2002的间距D3，所以在去除基板100的一部分的蚀刻工艺期间发生负载效应(loading effect)。
换言之，第一凹槽R11和第二凹槽R21的形状与第三凹槽R31的形状可以彼此不同。
此处假设蚀刻工艺的工艺参数为了通过使用第二掩模图案2002形成第三凹槽R31的目的被优化。
在该情形下，通过使用第二掩模图案2002形成的第三凹槽R31的侧壁可以是例如平面。然而，与第三凹槽R31的侧壁不同，通过使用第一掩模图案2001形成的第一凹槽R11和第二凹槽R21的侧壁可以由于负载效应而是曲面。
第一凹槽R11的侧壁和第二凹槽R21的侧壁弯曲的程度可以根据第一掩模图案2001之间的间距而变化。
参考图21，其中形成有第一至第三凹槽R11、R21、R31的基板100可以通过使用第一掩模图案2001和第二掩模图案2002被再次蚀刻。
通过这样做，第一至第六鳍型图案110、120、130、310、320、330可以形成在基板100上。
第一凹槽R11和第二凹槽R21的轨迹(trace)可以保留在第一至第三鳍型图案110、120、130的侧壁上。
参考图22，场绝缘膜105可以形成在基板100上，覆盖第一至第六鳍型图案110、120、130、310、320、330的一部分。
在第一至第六鳍型图案110、120、130、310、320、330上的第一掩模图案2001和第二掩模图案2002也可以被去除。
参考图23，可以通过进行氧化工艺和氧化物去除工艺调整第一至第三鳍型图案110、120、130的侧壁的轮廊以及第四至第六鳍型图案310、320、330的侧壁的轮廊。
然后，栅电极等等可以跨第一至第六鳍型图案110、120、130、310、320、330形成。
图24是包括根据示例性实施方式的半导体器件的SoC系统的框图。
参考图24，SoC系统1000包括应用处理器1001以及DRAM 1060。
应用处理器1001可以包括中央处理器(CPU)1010、多媒体系统1020、总线1030、存储系统1040和外围电路1050。
CPU 1010可以执行运算操作以驱动SoC系统1000。在一些示例性实施方式中，CPU1010可以配置作为包括多个芯的多芯环境的一部分。
多媒体系统1020可以被用于在SoC系统1000上执行各种多媒体功能。这样的多媒体系统1020可以包括三维(3D)引擎模块、视频编解码器、显示系统、照相机系统和后处理器等等。
总线1030可以被用于在CPU 1010、多媒体系统1020、存储系统1040和外围电路1050之间交换数据通信。在一些示例性实施方式中，总线1030可具有多层结构。具体地，总线1030的一示例可以是多层高级高性能总线(AHB)或多层高级可扩展接口(AXI)，虽然可以使用其它实施例。
存储系统1040可以提供用于应用处理器1001的环境以连接到外存储器(例如DRAM1060)并执行高速操作。在一些示例性实施方式中，存储系统1040可以包括单独的控制器(例如DRAM控制器)以控制外存储器(例如DRAM 1060)。
外围电路1050可以提供用于SoC系统1000的环境以具有与外部装置(例如主板)的无缝连接。因此，外围电路1050可以包括各种接口以允许与连接到SoC系统1000的外部装置的兼容操作。
DRAM 1060可以用作用于应用处理器1001的操作的运算存储器(operationalmemory)。在一些示例性实施方式中，DRAM 1060可以在应用处理器1001外部，如所示的。具体地，DRAM 1060可以与应用处理器1001是层叠封装(PoP)型。
SoC系统1000的至少一个上述组件可以包括根据以上说明的示例性实施方式的半导体器件的至少之一。
在进行该详细描述中，本领域的技术人员将理解可以对优选实施方式进行许多变化和变形而实质上不脱离本发明构思的原理。因此，本发明的公开的优选实施方式仅用于一般性和描述性的意义而不用于限制目的。
本申请要求享有2015年11月2日在韩国知识产权局提交的第10-2015-0152968号韩国专利申请的优先权以及由其产生的所有权益，并且还要求享有2015年9月18日提交的第62/220,472号美国临时专利申请的优先权以及由其产生的所有权益，其每个的内容通过引用被整体合并于此。

Claims (20)

1.一种半导体器件，包括：
第一鳍型图案，在基板上并且具有第一侧壁以及相反的第二侧壁；以及
场绝缘膜，在所述基板上并且围绕所述第一鳍型图案的所述第一侧壁的一部分以及所述第一鳍型图案的所述第二侧壁的一部分，
其中所述第一鳍型图案包括由所述场绝缘膜围绕的下部分、向上突出超过所述场绝缘膜的上表面的上部分，边界线被限定在所述第一鳍型图案的所述上部分与所述第一鳍型图案的所述下部分之间，在所述边界线处，所述场绝缘膜的所述上表面与所述第一鳍型图案相交，
所述第一鳍型图案的所述上部分和所述第一鳍型图案的所述下部分包括相同的材料，
所述第一鳍型图案的所述第一侧壁包括从所述基板的上表面以连续顺序定位的第一点、第二点和第三点，
在所述第二点处跨所述第一鳍型图案的宽度大于在所述第一点处跨所述第一鳍型图案的宽度以及在所述第三点处跨所述第一鳍型图案的宽度，以及
在所述第二点处跨所述第一鳍型图案的宽度小于所述边界线的长度。
2.根据权利要求1所述的半导体器件，其中所述第一鳍型图案的所述上部分包括所述第一点至第三点。
3.根据权利要求1所述的半导体器件，其中所述第一鳍型图案包括第一部分和第二部分，在所述第一部分处，跨所述第一鳍型图案的宽度随着与所述基板的所述上表面的距离增大而增大，在所述第二部分处，跨所述第一鳍型图案的宽度随着与所述基板的所述上表面的所述距离增大而减小，以及
所述第二点位于所述第一鳍型图案的所述第一部分和所述第二鳍型图案的所述第二部分之间的边界处。
4.根据权利要求3所述的半导体器件，其中所述第二点比所述边界线更远离所述基板的所述上表面定位。
5.根据权利要求1所述的半导体器件，其中所述第一鳍型图案的鳍中心线被定义为垂直于所述边界线并且与所述第一鳍型图案的所述上部分的最高部分相交，以及
在所述第二点处从所述鳍中心线到所述第一侧壁的跨所述第一鳍型图案的宽度大于在所述第一点处从所述鳍中心线到所述第一侧壁的跨所述第一鳍型图案的宽度，并且大于在所述第三点处从所述鳍中心线到所述第一侧壁的跨所述第一鳍型图案的宽度。
6.根据权利要求5所述的半导体器件，其中在所述第二点处从所述鳍中心线到所述第二侧壁的跨所述第一鳍型图案的宽度大于在所述第一点处从所述鳍中心线到所述第二侧壁的跨所述第一鳍型图案的宽度，并且大于在所述第三点处从所述鳍中心线到所述第二侧壁的跨所述第一鳍型图案的宽度。
7.根据权利要求5所述的半导体器件，其中在所述第二点处从所述鳍中心线到所述第二侧壁的跨所述第一鳍型图案的宽度小于在所述第一点处从所述鳍中心线到所述第二侧壁的跨所述第一鳍型图案的宽度，以及
在所述第二点处从所述鳍中心线到所述第二侧壁的跨所述第一鳍型图案的所述宽度大于在所述第三点处从所述鳍中心线到所述第二侧壁的跨所述第一鳍型图案的宽度。
8.根据权利要求7所述的半导体器件，其中从所述鳍中心线到所述第二侧壁的跨所述第一鳍型图案的宽度随着与所述基板的所述上表面的距离增大而减小。
9.根据权利要求1所述的半导体器件，还包括在所述场绝缘膜上并且交叉所述第一鳍型图案的栅电极。
10.一种半导体器件，包括：
鳍型图案，在基板上并且包括第一侧壁和第二侧壁；以及
场绝缘膜，在所述基板上并且围绕所述鳍型图案的所述第一侧壁的一部分以及所述鳍型图案的所述第二侧壁的一部分，
其中所述鳍型图案包括由所述场绝缘膜围绕的下部分以及向上突出超过所述场绝缘膜的上表面的上部分，
所述鳍型图案的所述上部分和所述鳍型图案的所述下部分包括相同的材料，
所述鳍型图案的所述上部分包括在所述场绝缘膜的上表面上的第一部分、第二部分和第三部分，在所述第一部分处，所述第一侧壁相对于所述基板的上表面形成锐角斜率，在所述第二部分处，所述鳍型图案的所述第一侧壁相对于所述基板的所述上表面形成钝角斜率，在所述第三部分处，所述鳍型图案的所述第一侧壁相对于所述基板的所述上表面形成锐角斜率，以及
所述第一部分至第三部分相对于所述基板的所述上表面以连续顺序定位，所述第一部分至第三部分在所述第一侧壁的轮廊中通过平稳过渡从第一斜率变化到第二斜率并变化到第三斜率。
11.根据权利要求10所述的半导体器件，其中随着从所述场绝缘膜的所述上表面沿所述第一侧壁的距离增加，所述第一侧壁具有相对于所述基板的所述上表面的锐角斜率，然后具有相对于所述基板的所述上表面的钝角斜率，然后再次具有相对于所述基板的所述上表面的锐角斜率。
12.根据权利要求11所述的半导体器件，其中随着从所述场绝缘膜的所述上表面沿所述第二侧壁的距离增加，所述第二侧壁图案具有相对于所述基板的所述上表面的锐角斜率，然后具有相对于所述基板的所述上表面的钝角斜率，然后再次具有相对于所述基板的所述上表面的锐角斜率。
13.根据权利要求11所述的半导体器件，其中，在所述场绝缘膜的所述上表面之上，所述第二侧壁具有相对于所述基板的所述上表面的锐角斜率或相对于所述基板的所述上表面的直角斜率。
14.一种半导体器件，包括：
第一鳍型图案，在基板的第一区域中并且包括彼此相反的第一侧壁和第二侧壁；
第二鳍型图案，在所述基板的第二区域中并且包括彼此相反的第三侧壁和第四侧壁；以及
场绝缘膜，在所述基板上并且围绕所述第一侧壁的一部分、第二侧壁的一部分、第三侧壁的一部分以及第四侧壁的一部分，
其中所述第一鳍型图案包括由所述场绝缘膜围绕的下部分、向上突出超过所述场绝缘膜的上表面的上部分、以及被定义为在所述第一鳍型图案的所述上部分和所述第一鳍型图案的所述下部分之间的跨所述第一鳍型图案延伸的边界线，
所述第一侧壁包括相对于所述基板的上表面以连续顺序定位的第一点、第二点和第三点，
在所述第二点处跨所述第一鳍型图案的宽度大于在所述第一点处跨所述第一鳍型图案的宽度并且大于在所述第三点处跨所述第一鳍型图案的宽度，和
随着与所述基板的所述上表面的距离增大，所述第三侧壁和所述第四侧壁每个具有相对于所述基板的所述上表面的锐角斜率或相对于所述基板的所述上表面的直角斜率。
15.根据权利要求14所述的半导体器件，其中所述第一鳍型图案的所述上部分和所述第一鳍型图案的所述下部分以及所述第二鳍型图案包括相同的材料。
16.根据权利要求14所述的半导体器件，其中所述第一鳍型图案包括：
第一部分和第二部分，在所述第一部分处，跨所述第一鳍型图案的宽度随着与所述基板的所述上表面的所述距离增大而增大，在所述第二部分处，跨所述第一鳍型图案的宽度随着与所述基板的所述上表面的所述距离增大而减小，以及
所述第二点位于所述第一鳍型图案的所述第一部分与所述第二部分之间的边界处。
17.根据权利要求14所述的半导体器件，其中随着与所述场绝缘膜的所述上表面的距离增加，所述第一侧壁具有相对于所述基板的所述上表面的锐角斜率，然后具有相对于所述基板的所述上表面的钝角斜率，然后再次具有相对于所述基板的所述上表面的锐角斜率。
18.根据权利要求14所述的半导体器件，其中所述第一鳍型图案由所述基板中的第一深度的第一沟槽限定，所述第二鳍型图案由所述基板中的第二深度的第二沟槽限定，以及
所述第二鳍型图案位于由所述基板中的第三深度的第三沟槽限定的有源区中，所述第三深度比所述第二深度深。
19.根据权利要求14所述的半导体器件，还包括：
在所述第一区域中的第三鳍型图案和第四鳍型图案，其中所述第一鳍型图案位于所述第三鳍型图案和所述第四鳍型图案之间；以及
在所述第二区域中的第五鳍型图案和第六鳍型图案，其中所述第二鳍型图案位于所述第五鳍型图案和所述第六鳍型图案之间，
其中所述第二鳍型图案和所述第五鳍型图案之间的距离大约等于所述第二鳍型图案和所述第六鳍型图案之间的距离，以及
所述第一鳍型图案和所述第三鳍型图案之间的距离不同于所述第二鳍型图案和所述第五鳍型图案之间的所述距离。
20.根据权利要求14所述的半导体器件，其中所述第一区域是SRAM区域，所述第二区域是逻辑区域。
CN201610825443.3A 2015-09-18 2016-09-14 包括鳍型场效应晶体管结构的半导体器件 Active CN107017283B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562220472P 2015-09-18 2015-09-18
US62/220,472 2015-09-18
KR10-2015-0152968 2015-11-02
KR1020150152968A KR102479892B1 (ko) 2015-09-18 2015-11-02 반도체 장치

Publications (2)

Publication Number Publication Date
CN107017283A true CN107017283A (zh) 2017-08-04
CN107017283B CN107017283B (zh) 2021-08-31

Family

ID=58495644

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610825443.3A Active CN107017283B (zh) 2015-09-18 2016-09-14 包括鳍型场效应晶体管结构的半导体器件

Country Status (3)

Country Link
US (1) US20240224487A1 (zh)
KR (1) KR102479892B1 (zh)
CN (1) CN107017283B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158726B2 (en) 2019-07-31 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling fin-thinning through feedback

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050272192A1 (en) * 2004-06-04 2005-12-08 Chang-Woo Oh Methods of forming fin field effect transistors using oxidation barrier layers and related devices
KR100668511B1 (ko) * 2005-12-27 2007-01-12 주식회사 하이닉스반도체 핀 트랜지스터 및 그 제조 방법
CN103779220A (zh) * 2012-10-22 2014-05-07 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN103811323A (zh) * 2012-11-13 2014-05-21 中芯国际集成电路制造(上海)有限公司 鳍部的制作方法、鳍式场效应晶体管及其制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7767560B2 (en) * 2007-09-29 2010-08-03 Intel Corporation Three dimensional strained quantum wells and three dimensional strained surface channels by Ge confinement method
US9105654B2 (en) * 2012-03-21 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain profile for FinFET
US9293466B2 (en) * 2013-06-19 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded SRAM and methods of forming the same
US20150076654A1 (en) * 2013-09-17 2015-03-19 Global Foundries Inc. Enlarged fin tip profile for fins of a field effect transistor (finfet) device
US9196522B2 (en) * 2013-10-16 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with buried insulator layer and method for forming

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050272192A1 (en) * 2004-06-04 2005-12-08 Chang-Woo Oh Methods of forming fin field effect transistors using oxidation barrier layers and related devices
KR100668511B1 (ko) * 2005-12-27 2007-01-12 주식회사 하이닉스반도체 핀 트랜지스터 및 그 제조 방법
CN103779220A (zh) * 2012-10-22 2014-05-07 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN103811323A (zh) * 2012-11-13 2014-05-21 中芯国际集成电路制造(上海)有限公司 鳍部的制作方法、鳍式场效应晶体管及其制作方法

Also Published As

Publication number Publication date
KR20170034279A (ko) 2017-03-28
US20240224487A1 (en) 2024-07-04
CN107017283B (zh) 2021-08-31
KR102479892B1 (ko) 2022-12-20

Similar Documents

Publication Publication Date Title
KR102565139B1 (ko) 반도체 장치 및 그 제조 방법
CN107968119B (zh) 半导体器件
US9972717B2 (en) Semiconductor device and method of fabricating the same
US9634144B2 (en) Semiconductor devices and methods of fabricating the same
KR102394887B1 (ko) 반도체 장치의 제조 방법
TWI573222B (zh) 半導體裝置及其製造方法
KR102050214B1 (ko) 반도체 소자 제조 방법
KR102170856B1 (ko) 반도체 장치 및 그 제조 방법
KR102373622B1 (ko) 반도체 장치
KR102432462B1 (ko) 반도체 장치
CN105047698B (zh) 半导体器件
CN106298776B (zh) 半导体器件
CN104241369A (zh) 半导体器件
US11956937B2 (en) Semiconductor device having fin-type pattern with varying widths along a center vertical line thereof
KR102340313B1 (ko) 반도체 장치 및 그 제조 방법
KR102291062B1 (ko) 반도체 장치 및 이의 제조 방법
CN105990446B (zh) 半导体器件
KR102174144B1 (ko) 반도체 장치 및 그 제조 방법
US20240224487A1 (en) Semiconductor Devices Including FINFET Structures with Increased Gate Surface
KR102114237B1 (ko) 반도체 장치 및 이의 제조 방법
KR102410135B1 (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant