KR102432462B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는, 상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 제1 방향으로 형성되는 핀, 상기 핀 상에 형성되는 희생층, 상기 희생층 상에 형성되는 액티브층, 상기 제1 방향과 교차하는 제2 방향으로 형성되고, 상기 액티브층의 상면, 측면 및 하면을 완전히 둘러싸도록 형성되는 게이트 절연막 및 게이트 전극, 및 상기 게이트 전극의 적어도 일측에 위치하고, 상기 기판 상에 배치되는 소오스 또는 드레인을 포함하되, 상기 액티브층의 제1 영역 및 제2 영역의 게르마늄(Ge)의 농도는, 상기 액티브층의 상기 제1 영역 및 상기 제2 영역 사이에 위치하는 제3 영역의 게르마늄의 농도보다 높게 형성된다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
이렇게 향상된 장치의 집적도는 반도체 장치 중의 하나인 전계 효과 트랜지스터(FET)에 숏 채널 효과(short channel effect) 등을 야기할 수 있다. 따라서, 이를 극복하기 위해 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터(Fin FET)에 대한 연구가 활발하게 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 트랜지스터의 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 제1 방향으로 형성되는 핀, 상기 핀 상에 형성되는 희생층, 상기 희생층 상에 형성되는 액티브층, 상기 제1 방향과 교차하는 제2 방향으로 형성되고, 상기 액티브층의 상면, 측면 및 하면을 완전히 둘러싸도록 형성되는 게이트 절연막 및 게이트 전극, 및 상기 게이트 전극의 적어도 일측에 위치하고, 상기 기판 상에 배치되는 소오스 또는 드레인을 포함하되, 상기 액티브층의 제1 영역 및 제2 영역의 게르마늄(Ge)의 농도는, 상기 액티브층의 상기 제1 영역 및 상기 제2 영역 사이에 위치하는 제3 영역의 게르마늄의 농도보다 높게 형성된다.
본 발명의 몇몇 실시예에서, 상기 제2 방향으로 측정한 상기 액티브 층의 상기 제1 영역 및 상기 제2 영역의 폭은, 상기 제2 방향으로 측정한 상기 제3 영역의 폭과 동일하게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 방향으로 측정한 상기 액티브 층의 상기 제1 영역 및 상기 제2 영역의 폭은, 상기 제2 방향으로 측정한 상기 제3 영역의 폭보다 크게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 절연막은 상기 액티브층을 따라 컨포멀하게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브층의 상기 제1 영역 및 상기 제2 영역은 상기 게이트 전극과 서로 다른 3개의 면에서 마주보도록 형성되고, 상기 액티브층의 상기 제3 영역의 양 측면은 상기 게이트 전극과 서로 마주보도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브층의 상기 제1 영역 및 상기 제2 영역의 외측면의 일부는, 곡면으로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브층과 상기 핀 사이에는 상기 게이트 전극이 배치되고, 상기 액티브층과 상기 핀은 이격되어 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브층은 반도체 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 물질은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 희생층은 실리콘(Si)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 희생층은 절연물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판은 SOI(Silicon On Insulator)를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극은 메탈 게이트 전극을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판 상에 제1 방향으로 형성되는 핀, 상기 핀 상에 형성되는 희생층, 상기 희생층 상에 형성되는 액티브층, 상기 제1 방향과 교차하는 제2 방향으로 형성되고, 상기 액티브층의 상면, 측면 및 하면을 완전히 둘러싸도록 형성되는 게이트 절연막 및 게이트 전극, 및 상기 게이트 전극의 적어도 일측에 위치하고, 상기 기판 상에 배치되는 소오스 또는 드레인을 포함하되, 상기 제2 방향으로 측정한 상기 액티브층의 제1 영역 및 제2 영역의 폭은, 상기 제2 방향으로 측정한 상기 액티브층의 제3 영역의 폭보다 크게 형성되고, 상기 제3 영역은, 상기 제1 영역 및 상기 제2 영역 사이에 위치한다.
본 발명의 몇몇 실시예에서, 상기 액티브층의 상기 제1 영역 및 상기 제2 영역의 게르마늄의 농도는, 상기 제3 영역의 게르마늄의 농도보다 높게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브층은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 희생층은 실리콘(Si)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브층의 상기 제1 영역의 게르마늄의 농도는 상기 제2 영역의 게르마늄의 농도보다 높게 형성되고, 상기 제1 영역은 상기 제2 영역에 비해 상기 기판으로부터 멀리 떨어지도록 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브층의 상기 제1 영역 및 상기 제2 영역의 외측면의 일부는, 곡면으로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 절연막은 상기 액티브층을 따라 컨포멀하게 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 기판 상에 제1 방향으로 형성되는 핀, 상기 제1 방향과 교차하는 제2 방향으로 상기 핀의 일부를 감싸도록 형성되는 게이트 절연막 및 게이트 전극, 및 상기 게이트 전극의 적어도 일측에 위치하고, 상기 기판 상에 배치되는 소오스 또는 드레인을 포함하되, 상기 핀은 제1 영역과, 상기 제1 영역에 비해 상기 기판으로부터 가까이에 위치하는 제2 영역을 포함하고, 상기 제1 영역에 포함된 게르마늄의 농도는, 상기 제2 영역에 포함된 게르마늄의 농도보다 높게 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은, 상기 기판에 인접하여 배치된 제1 서브 영역과, 상기 제1 서브 영역에 비해 상기 기판으로부터 멀리 떨어진 제2 서브 영역을 포함하고, 상기 제1 서브 영역에 포함된 게르마늄의 농도는 상기 제2 서브 영역에 포함된 게르마늄의 농도보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 방향으로 측정한 상기 제1 영역의 폭은, 상기 제2 방향으로 측정한 상기 제2 영역의 폭보다 크게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판은 실리콘(Si)을 포함하고, 상기 핀은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극의 적어도 일측에 배치되는 스페이서를 더 포함하고, 상기 소오스 또는 드레인은 상기 스페이서에 의해 상기 게이트 전극과 분리될 수 있다.
본 발명의 몇몇 실시예에서, 상기 스페이서의 양측에 형성되는 트랜치를 더 포함하고, 상기 소오스 또는 드레인은 상기 트랜치 내에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 절연막은 상기 스페이서의 측벽 및 상기 기판의 상면 상에 컨포멀하게 배치되고, 상기 게이트 전극은 상기 게이트 절연막 상에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극은 메탈 게이트 전극을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 A-A선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B선을 따라 절단한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 5는 도 4의 A-A선을 따라 절단한 단면도이다.
도 6은 도 4의 B-B선을 따라 절단한 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 10은 도 9의 A-A선을 따라 절단한 단면도이다.
도 11은 도 9의 B-B선을 따라 절단한 단면도이다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 13은 도 12에 도시된 반도체 장치의 레이아웃도이다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18 내지 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 21 내지 도 27은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 28 내지 도 39는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 39를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2는 도 1의 A-A선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 장치(1)는 기판(100), 핀(F), 소자 분리막(110), 희생층(120), 액티브층(130a), 소오스 또는 드레인(140), 게이트 절연막(150), 및 게이트 전극(160)을 포함한다.
이하에서는, 핀형 트랜지스터(Fin type transistor; TR1)를 예로 들어, 본 발명의 기술적 사상에 따른 반도체 장치(1)를 설명할 것이다. 하지만, 본 발명이 도시된 예에 제한되는 것은 아니다.
도 1 내지 도 3을 참조하면, 기판(100)은, 예를 들어, 벌크 실리콘일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
또는, 기판(100)은, 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 베이스 기판 상에 형성된 에피층을 이용하여 액티브 핀을 형성할 경우, 에피층은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 에피층은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
한편, 본 발명의 몇몇 실시예에서, 기판(100)으로는 절연 기판이 사용될 수 있다. 구체적으로, SOI(Silicon On Insulator) 기판이 사용될 수 있다. SOI 기판을 이용할 경우, 반도체 장치(1)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
기판(100) 상에는 핀(F)이 배치될 수 있다. 본 발명의 몇몇 실시예에서, 핀(F)은 기판(100)과 동일할 물질로 이루어질 수 있다. 예를 들어, 기판(100)이 실리콘으로 이루어질 경우, 핀(F) 역시 실리콘으로 이루어질 수 있다. 한편, 본 발명이 이에 제한되는 것은 아니며, 이는 얼마든지 필요에 따라 변형될 수 있다. 예를 들어, 본 발명의 다른 몇몇 실시예에서, 기판(100)과 핀(F)은 서로 다른 물질로 이루어질 수도 있다.
핀(F)은 제1 방향으로 연장되며, 기판(100)으로부터 돌출된 형상으로 형성될 수 있다. 본 발명의 몇몇 실시예에서, 핀(F)은 기판(100)의 일부가 식각되어 형성된 것일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도면에서는 핀(F)의 단면 형상이 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상인 것이 도시되어 있으나, 본 발명이 이러한 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 핀(F)의 단면 형상은 사각형으로 변형될 수도 있다. 또한 본 발명의 다른 몇몇 실시예에서, 핀(F)의 단면 형상은 모따기된 형상일 수 있다. 즉, 핀(F)의 모서리 부분이 둥글게 된 형상일 수도 있다
소자 분리막(110)은 핀(F)의 측면을 덮을 수 있다. 본 발명의 몇몇 실시예에서, 소자 분리막(110)은 예를 들어, 절연막일 수 있다. 더욱 구체적으로, 소자 분리막(110)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산질화막(SiON) 등일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시에에서, 이러한 소자 분리막(110)은 예를 들어, STI(Shallow Trench Isolation)일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 본 발명의 몇몇 실시예에서, 소자 분리막(110)은 DTI(Deep Trench Isolation)일 수도 있다. 즉, 본 발명의 실시예들에 따른 소자 분리막(110)이 도시된 것에 제한되는 것은 아니다.
핀(F) 상에는 희생층(120)이 형성될 수 있다. 본 실시예에서, 희생층(120)은, 예를 들어, 반도체 물질을 포함할 수 있다. 구체적으로, 희생층(120)은 예를 들어, 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 희생층(120)이 실리콘 게르마늄(SiGe)으로 이루어질 경우, 희생층(120) 내부에서 게르마늄(Ge)이 자치하는 비중이 실리콘(Si)보다 높거나 또는 낮을 수 있다. 이렇게 희생층(120) 내부에서 게르마늄(Ge)이 자치하는 비중이 실리콘(Si) 보다 높은 것은, 후술할 제조 공정에서, 식각 선택비(etching seletiviy)를 높이기 위함일 수 있다. 한편, 본 실시예에 따른 희생층(120)이 이에 제한되는 것은 아니며, 필요에 따라 희생층(120)의 구성은 얼마든지 변형될 수 있다.
희생층(120)은 도시된 것과 같이, 그 상부에 소오스 또는 드레인(140)이 형성된 액티브층(130a) 하부에 형성되고, 그 상부에 게이트 전극(160)이 형성된 액티브층(130a) 하부에는 미형성될 수 있다. 따라서, 게이트 전극(160)은 도시된 것과 같이 희생층(120)을 관통하는 형상으로 액티브층(130a)을 완전히(completely) 둘러싸도록 형성될 수 있다. 즉, 게이트 전극(160)은 액티브층(130a)의 상면, 측면 및 하면을 완전히 둘러싸도록 형성될 수 있다.
희생층(120) 상에는 액티브층(130a)이 형성될 수 있다. 이러한 액티브층(130a)은 제1 트랜지스터(TR1)의 채널로 이용될 수 있다. 본 발명의 몇몇 실시예에서, 희생층(120)은 실리콘(Si) 또는 절연물질을 포함할 수 있다. 액티브층(130a)은 실리콘 게르마늄(SiGe)을 포함하는 반도체 물질을 포함할 수 있다.
구체적으로, 액티브층(130a)은 상부 영역(131a), 중간 영역(132a), 하부 영역(133a)을 포함한다. 액티브층(130a)의 상부 영역(131a), 중간 영역(132a), 하부 영역(133a)은 층층이 형성될 수 있다. 상부 영역(131a)은 중간 영역(132a)에 비해 기판으로부터 멀리 떨어지도록 배치될 수 있다.
액티브층(130a)의 상부 영역(131a) 및 하부 영역(133a)은 게이트 전극(160)과 서로 다른 3개의 면에서 마주보도록 형성되고, 액티브층(130a)의 중간 영역(132a)은 양 측면이 게이트 전극(160)과 서로 마주보도록 형성된다. 이에 따라, 중간 영역(132a)의 게이트 제어력(gate controllability)는 트라이 게이트(tri gate) 형태를 가지는 상부 영역(131a) 및 하부 영역(133a)에 비하여 상대적으로 낮을 수 있고, 중간 영역(132a)은 숏 채널 효과에도 취약할 수 있다.
이에 따라, 본 발명의 액티브층(130a)의 상부 영역(131a) 또는 하부 영역(133a)의 게르마늄의 농도는, 액티브층(130a)의 상부 영역(131a)와 하부 영역(133a) 사이에 위치하는 중간 영역(132a)의 게르마늄의 농도보다 높게 형성될 수 있다. 예를 들어, 상부 영역(131a) 또는 하부 영역(133a)의 게르마늄의 농도는 중간 영역(132a)의 게르마늄의 농도보다 25% 이상 높게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 중간 영역(132a)은 긴장 완화 버퍼(Strain Relief Buffer; SRB) 역할을 수행하여 제1 트랜지스터(TR1)의 동작 전류(operating current) 특성을 향상시킬 수 있다.
또한, 도 3을 참조하면, 상기 제1 방향과 교차하는 제2 방향으로 측정한 액티브층(130a)의 상부 영역(131a) 및 하부 영역(133a)의 폭은, 제2 방향으로 측정한 중간 영역(132a)의 폭과 동일하게 형성될 수 있다. 또한, 액티브층(130a)의 단면은 사각형의 형상을 지닐 수 있다. 액티브층(130a)은 핀(F)과 이격되도록 배치될 수 있다. 액티브층(130a)과 핀(F) 사이에는 게이트 전극(160)과 게이트 절연막(150)이 형성될 수 있다.
게이트 절연막(150)은, 액티브층(130a)의 일부를 완전히 둘러싸도록 형성될 수 있다. 또한, 게이트 절연막(150)은 액티브층(130a)을 따라 컨포멀하게 형성될 수 있다. 본 발명의 몇몇 실시예에서, 게이트 절연막(150)은 고유전율(high-K)막을 포함할 수 있다. 게이트 절연막(150)이 고유전율(high-K)막일 경우, 게이트 절연막(150)은 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 고유전율을 갖는 물질로는 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
비록, 도면에서는 상세히 도시하지 않았으나, 게이트 절연막(150)과 액티브층(130a) 사이에는 인터페이스막(미도시)이 형성될 수 있다. 인터페이스막(미도시)은 기판(100)과 게이트 절연막(150) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막(미도시)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(미도시)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
게이트 절연막(150) 상에는 게이트 전극(160)이 형성될 수 있다. 이러한 게이트 전극(160) 역시, 도시된 것과 같이 액티브층(130a)을 완전히 둘러싸도록 형성될 수 있다. 즉, 본 발명의 제1 트랜지스터(TR1)는 GAA(Gate All Around) 구조를 가질 수 있다.
본 발명의 몇몇 실시예에서, 게이트 전극(160)은, 메탈(metal) 게이트 전극을 포함할 수 있다. 구체적으로, 게이트 전극(160)은 전도성이 높은 메탈을 포함할 수 있다. 이러한 메탈의 예로는 Al, W 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
비록 도면에서는 상세하게 도시하지 않았지만, 게이트 전극(160)은 제1 트랜지스터(TR1)의 일함수를 조절할 수 있는 일함수막(미도시)을 포함할 수 있다. 예를 들어, 도시된 제1 트랜지스터(TR1)가 PMOS일 경우, 일함수막(미도시)은 P형 일함수막을 포함할 수 있다. 이러한 P형 일함수막은 예를 들어, TiN, TaN 중 적어도 하나를 포함도록 구성될 수 있다. 더욱 구체적으로, P형 일함수막은 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 전극(160)의 양측에는 소오스 또는 드레인(140)이 형성될 수 있다. 본 실시예에서, 이러한 소오스 또는 드레인(140)은 예를 들어, 에피택셜 성장(epitaxial growth) 공정을 통해 형성될 수 있다. 따라서, 소오스 또는 드레인(140)은 도시된 것과 같이 희생층(120) 보다 높게 형성되되, 액티브층(130a)을 감싸도록 형성될 수 있다. 한편, 본 발명에 따른 소오스 또는 드레인(140)의 형상이 이에 제한되는 것은 아니며, 필요에 따라 소오스 또는 드레인(140)의 형상은 얼마든지 다르게 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 소오스 또는 드레인(140)은 액티브층(130a)에 이온주입(IIP; Ion Implant) 공정을 수행함으로써 형성될 수도 있다.
예를 들어, 본 발명의 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터인 경우, 소오스 또는 드레인(140)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 또한, 소오스 또는 드레인(140) 하부에 형성된 희생층(120)은 액티브층(130a)에 압축 응력(compressive stress)을 인가함으로써, 제1 트랜지스터(TR1)의 동작 특성을 향상시킬 수 있다. 또한, 희생층(120)에 포함된 게르마늄(Ge)의 양을 조절함으로써, 액티브층(130a)에 인가하는 압축 응력의 양도 쉽게 조절할 수 있다.
이와는 달리, 반도체 장치(1)가 NMOS 트랜지스터인 경우, 소오스 또는 드레인(140)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 소오스 또는 드레인(140)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
한편, 비록 도면에서는 상세하게 도시되지 않았으나, 소자 분리막(110)의 상부에는 층간 절연막(미도시)이 형성될 수 있다. 이러한 층간 절연막(미도시)은, 희생층(120)과, 소오스 또는 드레인(140)과, 게이트 전극(160)을 덮도록 형성될 수 있다.
이처럼 본 실시예에 따른 반도체 장치(1)에서는, 채널로 이용되는 액티브층(130a) 하부에도 게이트 전극(160)이 형성되게 된다. 이에 따라, 제1 트랜지스터(TR1)의 동작 전류(operating current)가 증가될 수 있다. 또한, 벌크 실리콘 상에 바로 핀형 트랜지스터를 형성하는 경우에 비해, 누설 전류(leakage current)가 줄어들 수 있다.
또한, 액티브층(130a)의 상부 영역(131a) 및 하부 영역(133a)의 게르마늄의 농도는 중간 영역(132a)의 게르마늄의 농도보다 높게 형성될 수 있다. 이를 통해, 상부 영역(131a) 및 하부 영역(133a)과 비교하여 상대적으로 숏 채널 효과에 취약한 중간 영역(132a)의 동작 특성이 향상될 수 있다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 5는 도 4의 A-A선을 따라 절단한 단면도이다. 도 6은 도 4의 B-B선을 따라 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 4 내지 도 6을 참조하면, 본 실시예에 따른 반도체 장치(2)는 앞서 설명한 반도체 장치(1)와 달리 희생층(120)을 포함하지 않는다. 또한, 게이트 전극(160) 또는 게이트 절연막(150)과 오버랩되지 않는 액티브층(130b) 부분을 미포함한다.
구체적으로, 게이트 전극(160) 또는 게이트 절연막(150)와 오버랩되는 액티브층(130b) 영역을 제1 영역이라 하고, 그외 영역을 제2 영역이라 할 때, 제2 영역에는 액티브층(130b)이 존재하지 않을 수 있다. 따라서, 소오스 또는 드레인(140)의 하부에는 액티브층(130b)이 존재하지 않을 수 있다. 또한, 소오스 또는 드레인(140)의 하면은 핀(F)의 상면과 접하도록 배치될 수 있고, 소오스 또는 드레인(140)의 측면은 액티브층(130b) 및 게이트 게이트 절연막(150)과 접할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 소오스 또는 드레인(140)과 게이트 절연막(150) 사이에는 스페이서(미도시)가 배치될 수 있다.
본 실시예에서, 이러한 소오스 또는 드레인(140)은 예를 들어, 에피택셜 성장(epitaxial growth) 공정을 통해 형성될 수 있다. 에피 공정시, 도면에 명확히 도시하지는 않았으나, 소오스 또는 드레인(140)의 하부에는 에피택셜 성장을 위한 시드 레이어(미도시)가 형성될 수 있다. 또한, 필요에 따라서, 에피 공정시 불순물을 인시츄 도핑할 수도 있다.
소오스 또는 드레인(140)은 예시적으로 육각형 형상으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 소오스 또는 드레인(140)을 형성하는 에피 공정의 공정 조건을 조절함으로써, 소오스 또는 드레인(140)의 형상은 예를 들어, 다이아몬드 형상, 직사각형 형상, 오각형 형상 등 다양한 형상이 될 수 있다.
소오스 또는 드레인(140)을 연결하는 액티브층(130b)은 제2 트랜지스터(TR2)의 채널로 이용될 수 있다. 즉, 액티브층(130b)은 나노와이어로써 기능할 수 있다.
액티브층(130b)의 일단면은 타원 구조(elliptical structure)를 가질 수 있다. 즉, 액티브층(130b)의 상부 영역(131b)과 하부 영역(133b)의 외측면의 일부는, 곡면으로 형성될 수 있다. 액티브층(130b)의 중간 영역(132b)은 양 측면이 게이트 전극(160)과 서로 마주보도록 형성된다. 이에 따라, 중간 영역(132b)의 게이트 제어력(gate controllability)은 외측면이 곡면으로 형성된 상부 영역(131b) 및 하부 영역(133b)에 비하여 상대적으로 낮을 수 있고, 중간 영역(132b)은 숏 채널 효과에도 취약할 수 있다.
이에 따라, 본 발명의 액티브층의 상부 영역(131b) 또는 하부 영역(133b)의 게르마늄의 농도는, 액티브층의 상부 영역(131b) 및 하부 영역(133b) 사이에 위치하는 중간 영역(132b)의 게르마늄의 농도보다 높게 형성될 수 있다. 예를 들어, 상부 영역(131b) 또는 하부 영역(133b)의 게르마늄의 농도는 중간 영역(132b)의 게르마늄의 농도보다 25% 이상 높게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 본 실시예에 따른 반도체 장치(2)의 중간 영역(132b)은 긴장 완화 버퍼(SRB) 역할을 수행하여 제2 트랜지스터(TR2)의 동작 전류 특성을 향상시킬 수 있다.
기타 다른 구성요소들에 대한 설명은 앞서 설명한 실시예와 동일한바 중복된 설명은 생략하도록 한다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 7을 참조하면, 본 실시예에 따른 반도체 장치(3)의 액티브층(130c)는 앞서 설명한 반도체 장치(1)의 액티브층(130a)과 다른 구조를 가질 수 있다.
구체적으로, 게이트 전극(160)이 연장되는 제1 방향과 교차하는 제2 방향으로 측정한 액티브층 액티브층(130c)의 상부 영역(131c) 또는 하부 영역(133c)의 폭(L1, L3)은, 제2 방향으로 측정한 중간 영역(132c)의 폭(L2)보다 크게 형성될 수 있다. 즉, 중간 영역(132c)의 폭(L2)이 상부 영역(131c) 또는 하부 영역(133c)의 폭(L1, L3)보다 작게 형성될 수 있다. 상부 영역(131c)의 폭(L1)은 하부 영역(133c)의 폭(L3)과 동일하게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
액티브층 액티브층(130c)은 핀(F)과 이격되도록 배치될 수 있다. 액티브층 액티브층(130c)과 핀(F) 사이에는 게이트 전극(160)과 게이트 절연막(150)이 형성될 수 있다. 상기 게이트 절연막(150)은 상기 액티브층 액티브층(130c)을 따라 컨포멀하게 형성될 수 있다.
상기 액티브층 액티브층(130c)에서도 상부 영역(131c) 및 하부 영역(133c)은 게이트 전극(160)과 서로 다른 3개의 면에서 마주보도록 형성되고, 액티브층(130c)의 중간 영역(132c)은 양 측면이 상기 게이트 전극(160)과 서로 마주보도록 형성된다.
또한, 액티브층 액티브층(130c)의 상부 영역(131c) 또는 하부 영역(133c)의 게르마늄의 농도는, 액티브층 액티브층(130c)의 상부 영역(131c) 및 하부 영역(133c) 사이에 위치하는 중간 영역(132c)의 게르마늄의 농도보다 높게 형성될 수 있다. 예를 들어, 상부 영역(131c) 또는 하부 영역(133c)의 게르마늄의 농도는 중간 영역(132c)의 게르마늄의 농도보다 25% 이상 높게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 중간 영역(132c)은 긴장 완화 버퍼(SRB) 역할을 수행하여 제3 트랜지스터(TR3)의 동작 전류 특성을 향상시킬 수 있다.
기타 다른 구성요소들에 대한 설명은 앞서 설명한 실시예와 동일한바 중복된 설명은 생략하도록 한다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 8을 참조하면, 본 실시예에 따른 반도체 장치(4)의 액티브층(130d)는 앞서 설명한 반도체 장치(3)의 액티브층(130c)과 다른 구조를 가질 수 있다.
구체적으로, 액티브층(130d)의 일단면은 타원 구조(ellipticdl structure)를 가질 수 있다. 즉, 액티브층(130d)의 상부 영역(131d)과 하부 영역(133d)의 외측면의 일부는, 곡면으로 형성될 수 있다. 액티브층(130d)의 중간 영역(132d)은 양 측면이 상기 게이트 전극(160)과 서로 마주보도록 형성될 수 있다.
또한, 게이트 전극(160)이 연장되는 제1 방향과 교차하는 제2 방향으로 측정한 액티브층(130d)의 상부 영역(131d) 또는 하부 영역(133d)의 폭은, 제2 방향으로 측정한 중간 영역(132d)의 폭보다 크게 형성될 수 있다. 즉, 중간 영역(132d)의 폭이 상부 영역(131d) 또는 하부 영역(133d)의 폭(L1)보다 작게 형성될 수 있다. 또한, 액티브층(130d)의 상부 영역(131d) 또는 하부 영역(133d)의 게르마늄의 농도는, 액티브층(130d)의 상부 영역(131d) 및 하부 영역(133d) 사이에 위치하는 중간 영역(132d)의 게르마늄의 농도보다 높게 형성될 수 있다.
기타 다른 구성요소들에 대한 설명은 앞서 설명한 실시예와 동일한바 중복된 설명은 생략하도록 한다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 10은 도 9의 A-A선을 따라 절단한 단면도이다. 도 11은 도 9의 B-B선을 따라 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 9 내지 도 11을 참조하면, 반도체 장치(5)는 기판(200), 핀(F1), 소자분리막(210), 액티브층(230), 소오스 또는 드레인(240), 게이트 절연막(250), 게이트 전극(260)을 포함한다.
기판(200) 상에 제1 방향으로 핀(F1)이 형성될 수 있다. 상기 핀(F1)은 제1 영역(231)과, 제2 영역(232)을 포함한다. 제2 영역(232)은 상기 제1 영역(231)에 비해 상기 기판(200)으로부터 가까이에 위치할 수 있다. 제1 영역(231)에 포함된 게르마늄의 농도는, 제2 영역(232)에 포함된 게르마늄의 농도보다 높게 형성될 수 있다.
또한, 도면에 명확하게 도시하지는 않았으나, 상기 제1 영역(231)은 제1 서브 영역과 제2 서브 영역을 포함할 수 있다. 제1 서브 영역은 기판(200)에 인접하여 배치되며, 제2 서브 영역은 제1 서브 영역에 비해 상기 기판(200)으로부터 멀리 떨어지도록 배치될 수 있다. 이때, 제1 서브 영역에 포함된 게르마늄의 농도는 상기 제2 서브 영역에 포함된 게르마늄의 농도보다 작게 형성될 수 있다. 즉, 게르마늄의 농도는 핀(F1)의 말단으로 갈수록 점점 높아질 수 있다.
도면에 명확하게 도시하지는 않았으나, 게이트 전극(260)의 연장 방향인 제1 방향과 교차하는 제2 방향으로 측정한 상기 제1 영역(231)의 폭은, 상기 제2 방향으로 측정한 상기 제2 영역(232)의 폭보다 크게 형성될 수 있다. 즉, 기판(200) 상의 핀(F1)의 상부보다 하부의 폭이 더 좁게 형성될 수 있다. 상기 핀(F1)은 핀(F1)의 단면 형상이 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상으로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
상기 핀(F1) 상에는 상기 제2 방향으로 상기 핀(F1)의 일부를 감싸도록 형성되는 게이트 절연막(250) 및 게이트 전극(260)이 형성될 수 있다.
소오스 또는 드레인(240)은 핀(F1)상에 배치되고, 상기 게이트 전극(260)의 적어도 일측에 위치할 수 있다.
스페이서(270)는 상기 게이트 전극(260)의 적어도 일측에 배치될 수 있고, 소오스 또는 드레인(240)은 스페이서(270)에 의해 게이트 전극(260)과 분리될 수 있다. 구체적으로, 게이트 전극(260)의 측벽 및 핀(F1)의 측벽에 스페이서(270)가 형성될 수 있다. 예를 들어, 게이트 전극(260)이 형성된 결과물 상에 절연막을 형성한 후 에치백 공정을 진행하여, 스페이서(270)가 형성될 수 있다. 스페이서(270)는 실리콘 질화막 또는 실리콘 산질화막일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 도면에서는 스페이서(270)의 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(270)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(270)의 형상은 도시된 것과 달리 I자형 또는 L자형 등으로 변형될 수 있다.
반도체 장치(5)가 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 경우, 게이트 절연막(250)은 도시된 것과 같이 스페이서(270)의 측벽을 따라 상부로 연장되는 형상으로 배치될 수 있다.
게이트 절연막(250)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(250)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 게이트 절연막(250)은 트렌치의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다.
게이트 전극(260)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(260)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(260)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
기타 다른 구성요소들에 대한 설명은 앞서 설명한 실시예와 동일한바 중복된 설명은 생략하도록 한다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 13는 도 12에 도시된 반도체 장치의 레이아웃도이다. 이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하고 차이점을 위주로 설명하도록 한다.
도 12 및 도 13를 참조하면, 반도체 장치(10)는 전원 노드(VCC)와 접지 노드(VSS) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BLb)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
여기서, 도 12 및 도 13을 참조하면, 서로 이격된 제1 액티브 핀(310), 제2 액티브 핀(320), 제3 액티브 핀(330), 제4 액티브 핀(340)은 일 방향(예를 들어, 도 13의 상하방향)으로 길게 연장되도록 형성될 수 있다. 제2 액티브 핀(320), 제3 액티브 핀(330)은 제1 액티브 핀(310), 제4 액티브 핀(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 13의 좌우 방향)으로 길게 연장되고, 제1 액티브 핀(310) 내지 제4 액티브 핀(340)을 교차하도록 형성될 수 있다. 구체적으로, 제1 게이트 전극(351)은 제1 액티브 핀(310)과 제2 액티브 핀(320)을 완전히 교차하고, 제3 액티브 핀(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 액티브 핀(340)과 제3 액티브 핀(330)을 완전히 교차하고, 제2 액티브 핀(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 액티브 핀(310), 제4 액티브 핀(340)을 교차하도록 형성될 수 있다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 액티브 핀(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 액티브 핀(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 액티브 핀(310)이 교차되는 영역 주변에 정의될 수 있다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 액티브 핀(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 액티브 핀(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 액티브 핀(340)이 교차되는 영역 주변에 정의될 수 있다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 액티브 핀(310, 320, 330, 340)이 교차되는 영역의 양측에는 소오스/드레인(180)이 형성될 수 있으며, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(361)은 제2 액티브 핀(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결할 수 있다. 제2 공유 컨택(362)은 제3 액티브 핀(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결할 수 있다.
이러한 반도체 장치(10)는 예를 들어, SRAM(Static Random Access Memory)으로 사용될 수 있다. 그리고, 반도체 장치(10)에 포함된 적어도 하나의 트랜지스터(PU1~2, PD1~2, PS1~2)는 앞서 설명한 실시예들에 따른 구성을 채용할 수 있다. 예를 들어, 도 11에 도시된 제1 및 제2 풀업 트랜지스터(PU1, PU2), 제1 및 제2 패스 트랜지스터(PS1, PS2), 또는 제1 및 제2 풀다운 트랜지스터(PD1, PD2)는 도 1 내지 도 11에 도시된 트랜지스터(TR1~TR5)로 구성될 수 있다.
도 14은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 15은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하고 차이점을 위주로 설명하도록 한다.
먼저, 도 14를 참조하면, 반도체 장치(13)는 로직 영역(410)과 SRAM 형성 영역(420)을 포함할 수 있다. 로직 영역(410)에는 제11 트랜지스터(411)가 배치되고, SRAM 형성 영역(420)에는 제12 트랜지스터(421)가 배치될 수 있다.
본 발명의 몇몇 실시예에서, 제11 트랜지스터(411)와 제12 트랜지스터(421)의 도전형은 서로 다를 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
다음, 도 15을 참조하면, 반도체 장치(14)는 로직 영역(410)을 포함하되, 로직 영역(410) 내에는 서로 다른 제13 및 제14 트랜지스터(412, 422)가 배치될 수 있다. 한편, 별도로 도시하지 않았으나, SRAM 영역 내에서도 서로 다른 제13 및 제14 트랜지스터(412, 422)가 배치될 수도 있다.
본 발명의 몇몇 실시예에서, 제13 트랜지스터(412)와 제14 트랜지스터(422)의 도전형은 서로 다를 수 있다.
또한, 본 발명의 다른 몇몇 실시예에서, 제13 트랜지스터(412)와 제14 트랜지스터(422)의 도전형은 동일할 수 있다. 이에 따라, 예를 들어, 제13 트랜지스터(412)로 도 1에 도시된 제1 트랜지스터(TR1)가 채용될 수 있고, 제14 트랜지스터(422)로는 도 4에 도시된 제2 트랜지스터(TR2)가 채용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
한편, 도 15에서는, 예시적으로 로직 영역(410)과 SRAM형성 영역(420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(410)과, 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 16을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~5) 중 어느 하나를 채용할 수 있다.
도 17는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 17를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(99b)가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(98b)는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18 내지 도 20는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 18은 태블릿 PC(1200)을 도시한 도면이고, 도 19은 노트북(1300)을 도시한 도면이며, 도 20은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~5) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이하에서, 도 21 내지 도 39를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 대해 설명하도록 한다.
도 21 내지 도 27은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
먼저 도 21을 참조하면, 기판(100) 상에 희생층(120)을 형성한다. 이어서, 희생층(120) 상에 제1 에피층(133)을 예를 들어, 에피택셜 성장 공정을 통해 형성한다. 여기서, 제1 에피층(133)은 예를 들어, 실리콘 게르마늄(SiGe)을 포함할 수 있다. 이어서, 제1 에피층(133) 상에 제2 에피층(132)을 예를 들어, 에피택셜 성장 공정을 통해 형성한다. 여기서, 제2 에피층(132)은 예를 들어, 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 제1 에피층(133)과 제2 에피층(132)은 격자 구조가 유사하므로, 제1 에피층(133) 상에 제2 에피층(132)이 잘 자랄(grow) 수 있다.
이어서, 도 21과 도 22를 참조하면, 제2 에피층(132) 상에 게르마늄 응축(Ge Condensation)을 위한 산화(Oxidation) 공정을 수행한다. 상기 산화 공정을 수행하는 경우, 게르마늄이 제2 에피층(132)의 말단으로 밀려나면서 높은 게르마늄 농도를 가지는 제3 에피층(131)을 형성한다.
제3 에피층(131)을 형성하는 과정에서, 상기 제3 에피층(131) 상에는 산화 실리콘(SiO2; 미도시)이 형성될 수 있다. 상기 산화 실리콘(미도시)을 제거하는 경우, 기판(100) 상에는 희생층(120), 제1 에피층(133), 제2 에피층(132) 및 제3 에피층(131)이 순차적으로 형성될 수 있다. 이때, 제1 에피층(133)과 제3 에피층(131)의 게르마늄 농도는 제2 에피층(132)의 게르마늄 농도보다 높게 형성될 수 있다. 예를 들어, 제1 에피층(133)과 제3 에피층(131)의 게르마늄 농도는 제2 에피층(132)의 게르마늄 농도보다 25% 이상 높게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 23을 참조하면, 제3 에피층(131), 제2 에피층(132), 제1 에피층(133), 희생층(120), 및 기판(100)을 순차적으로 식각한다. 제1 내지 제3 에피층(131~133)이 식각됨에 따라 도시된 액티브층(130a)이 형성되고, 기판(100)의 상부 일부가 식각됨에 따라 핀(F)이 형성될 수 있다. 이어서, 비록 도면에서는 다른 구성 요소들의 명확한 도시를 위해 생략하였으나, 형성된 핀(F)을 덮도록 소자 분리막(110)을 형성할 수 있다.
한편, 본 발명에서, 핀(F), 희생층 (120), 및 액티브층(130a)의 제조 방법이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서는, 이와 다른 방법으로 핀(F), 희생층(120), 및 액티브층(130a)을 형성할 수도 있다. 구체적으로, 먼저 절연 물질로 이루어진 기판(100) 상에 예를 들어, 예를 들어, 실리콘(Si)을 포함하는 제4 에피층을 형성한다. 그리고 이어서, 제4 에피층 상에 예를 들어, 실리콘 게르마늄(SiGe)을 포함하느 제5 에피층을 형성한다. 그리고 이어서, 제5 에피층 상에 예를 들어, 실리콘(Si)을 포함하는 제6 에피층을 형성한다.
이후, 제6 에피층, 제5 에피층 및 제4 에피층을 순차적으로 식각한다. 제6 에피층이 식각됨에 따라 도시된 액티브층(130a)이 형성되고, 제5 에피층이 식각됨에 따라 도시된 희생층(120)이 형성되며, 제4 에피층이 식각됨에 따라 핀(F)이 형성될 수 있다. 이에 따라 도 6에 도시된 SOI 구성을 제조할 수 있게 된다.
이어서, 도 24를 참조하면, 희생층(120)과 액티브층(130a)을 덮는 더미(dummy) 게이트(160)를 형성한다. 본 발명의 몇몇 실시에에서, 더미 게이트(160)는 예를들어, 폴리 실리콘(poly-Si)을 포함할 수 있다. 이어서, 더미 게이트(160)의 양측에 소오스 또는 드레인(140)을 형성한다. 본 발명의 몇몇 실시에에서, 소오스 또는 드레인(140)은 예를 들어, 에피택셜 성장 공정을 이용하여 더미 게이트(160)의 양측에 형성할 수 있다. 이에 따라, 소오스 또는 드레인(140)은 도시된 것과 같이 희생층(120) 보다 높게 형성될 수 있다.
한편, 비록 도 24에서는, 소오스 또는 드레인(140)이 에피택셜 성장 공정을 통해 형성된 것만 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 소오스 또는 드레인(140)은 이온 주입(IIP) 공정을 통해 더미 게이트(160) 양측에 배치된 액티브층(130a) 내부에 형성될 수도 있다. 또한, 본 발명의 또 다른 몇몇 실시예에서, 소오스 또는 드레인(140)은 더미 게이트(160) 양측에 배치된 액티브층(130a)의 트렌치 내에 형성될 수도 있다. 구체적으로, 더미 게이트(160) 양측에 배치된 액티브층(130a)을 일부 식각하여 트렌치를 형성하고, 형성된 트렌치 내부에 예를 들어, 에피택셜 성장 공정을 통해 소오스 또는 드레인(140)을 형성할 수도 있다.
이어서, 도 25를 참조하면, 소오스 또는 드레인(140)을 덮는 층간 절연막(182, 184)을 형성한다. 구체적으로, 소오스 또는 드레인(140)과 더미 게이트(160)를 모두 덮도록 절연막을 형성하고, 더미 게이트(160)의 상면이 노출되도록 절연막을 식각함으로써, 도시된 층간 절연막(182, 184)을 형성할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 층간 절연막(182, 184)은 예를 들어, 산화막 또는 산질화막을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이어서, 도 26을 참조하면, 노출된 더미 게이트(160)를 식각하여 제거한다. 본 발명의 몇몇 실시에에서, 이렇게 노출된 더미 게이트(160)를 식각하는 데에는 제1 식각과 제2 식각이 이용될 수 있다. 구체적으로, 먼저, 건식 식각(dry etch)을 이용하여 노출된 더미 게이트(160)를 제1 식각한다. 그리고 이어서, 습식 식각(wet etch)을 이용하여 잔류된 더미 게이트(160)를 제2 식각한다. 이에 따라 더미 게이트(160)가 모두 제거되고, 액티브층(130a)과 희생층(120)이 노출될 수 있다.
다음 도 26 및 도 27을 참조하면, 노출된 희생층(120)을 식각한다. 구체적으로, 액티브층(130a)과 희생층(120)의 식각 선택비를 이용하여 노출된 액티브층(130a) 하부의 희생층(120)을 제거한다. 여기서, 도 27은 설명의 편의를 위해 도 26의 액티브층(130a)과 희생층(120)을 강조하여 도시한 도면이다.
본 실시예에서, 희생층(120)은 예를 들어, 실리콘(Si)으로 이루어질 수 있다. 이 때, 액티브층(130a)을 구성하는 게르마늄(Ge)의 비중이 실리콘(Si)에 비해 높을 경우, 희생층(120)에 포함된 실리콘(Si)에 대해 식각 선택비가 높아질 수 있다. 따라서, 예를 들어, 염산(HCl) 등을 이용한 습식 식각을 수행함으로써, 노출된 액티브층(130a) 하부의 희생층(120)을 제거할 수 있다. 이렇게, 희생층(120)의 일부가 제거됨에 따라, 희생층(120)을 관통하는 관통홀(122)이 형성될 수 있다.
이어서, 도 1 내지 도 3을 참조하면, 노출된 액티브층(도 27의 130a)을 완전히 둘러싸도록 게이트 절연막(150)을 형성한다. 게이트 절연막(150)은 희생층(120)을 관통하는 형상으로 액티브층(130a)의 상면, 측면, 및 하면을 완전히 둘러쌀 수 있다. 이이서, 게이트 절연막(150) 상에, 게이트 전극(160)을 형성한다. 게이트 전극(160) 역시 희생층(120)을 관통하는 형상으로 액티브층(130a)의 상면, 측면, 및 하면을 완전히 둘러쌀 수 있다. 이에 따라 도 1 내지 도 3에 도시된 반도체 장치(1)를 제조할 수 있다.
이상에서 설명한 제조 방법에서, 액티브층(130a)이 식각되어, 액티브층(130a)의 일단면이 타원 구조를 갖는 경우, 도 4 내지 도 6에 도시된 반도체 장치(2)를 제조할 수 있다.
또한, 도 27에 도시된 공정 후, 게르마늄 농도의 선택식각비를 이용하여, 액티브층(130a)의 중간 영역을 더 식각하는 경우, 도 7 및 도 8에 도시된 반도체 장치(TR3, TR4)를 형성할 수 있다.
도 28 내지 도 39는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 28을 참조하면, 기판(200) 상에 제1 에피층(232)을 예를 들어, 에피택셜 성장 공정을 통해 형성한다. 여기서, 제1 에피층(232)은 예를 들어, 실리콘 게르마늄(SiGe)을 포함할 수 있다.
이어서, 도 28과 도 29를 참조하면, 제1 에피층(232) 상에 게르마늄 응축(Ge Condensation)을 위한 산화(Oxidation) 공정을 수행한다. 상기 산화 공정을 수행하는 경우, 게르마늄이 제1 에피층(232)의 말단으로 밀려나면서 높은 게르마늄 농도를 가지는 제2 에피층(231)을 형성한다.
제2 에피층(231)을 형성하는 과정에서, 상기 제2 에피층(231) 상에는 산화 실리콘(SiO2; 미도시)이 형성될 수 있다. 상기 산화 실리콘을 제거하는 경우, 기판 상에는 제1 에피층(232) 및 제2 에피층(231)이 순차적으로 형성될 수 있다. 이때, 제2 에피층(231)의 게르마늄 농도는 제1 에피층(232)의 게르마늄 농도보다 높게 형성될 수 있다. 예를 들어, 제2 에피층(231)의 게르마늄 농도는 제1 에피층(232)의 게르마늄 농도보다 25% 이상 높게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 30을 참조하면, 제2 에피층(231), 제1 에피층(232), 및 기판(200)을 순차적으로 식각한다. 제1 에피층(232) 및 제2 에피층(231)이 식각됨에 따라 도시된 핀(F1)이 이 형성될 수 있다. 이어서, 형성된 핀(F1)의 양 측벽을 덮도록 소자 분리막(210)을 형성할 수 있다. 소자 분리막(210)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 31을 참조하면, 소자 분리막(210)의 상부를 리세스하여, 핀(F1)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
한편, 소자 분리막(210) 위로 돌출된 핀(F1)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 소자 분리막(210) 형성 후, 리세스 공정없이 소자 분리막(210)에 의하여 노출된 핀(F1)의 상면을 씨드로 하는 에피 공정에 의하여 핀(F1)의 일부가 형성될 수 있다.
또한, 핀(F1)에 문턱 전압 조절용 도핑이 수행될 수 있다. 핀(F1)형 트랜지스터가 NMOS 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 핀(F1)형 트랜지스터가 PMOS 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
도 32를 참조하면, 마스크 패턴(2104)를 이용하여 식각 공정을 진행하여, 핀(F1)과 교차하여 제1 방향으로 연장되는 더미 게이트 절연막(241), 더미 게이트 전극(243)을 형성한다.
예를 들어, 더미 게이트 절연막(241)은 실리콘 산화막일 수 있고, 더미 게이트 전극(243)은 폴리 실리콘일 수 있다.
도 33을 참조하면, 더미 게이트 전극(243)의 측벽 및 핀(F1)의 측벽에 제1 스페이서(270)를 형성한다.
예를 들어, 더미 게이트 전극(243)이 형성된 결과물 상에 절연막을 형성한 후 에치백 공정을 진행하여 제1 스페이서(270)를 형성할 수 있다. 제1 스페이서(270)는 마스크 패턴(2104)의 상면, 핀(F1)의 상면을 노출할 수 있다. 제1 스페이서(270)는 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
도 34를 참조하면, 제1 스페이서(270)가 형성된 결과물 상에, 층간 절연막(280)을 형성한다. 층간 절연막(280)은 실리콘 산화막일 수 있다.
이어서, 더미 게이트 전극(243)의 상면이 노출될 때까지, 층간 절연막(280)을 평탄화한다. 그 결과, 마스크 패턴(2104)이 제거되고 더미 게이트 전극(243)의 상면이 노출될 수 있다.
도 35를 참조하면, 더미 게이트 절연막(241) 및 더미 게이트 전극(243)을 제거한다. 더미 게이트 절연막(241) 및 더미 게이트 전극(243)의 제거함에 따라, 소자 분리막(210)을 노출하는 트렌치(245)가 형성된다.
도 36 내지 도 38를 참조하면, 트렌치(245) 내에 게이트 절연막(250) 및 게이트 전극(260)을 형성한다.
게이트 절연막(250)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(250)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 게이트 절연막(250)은 트렌치(245)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다.
게이트 전극(260)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(260)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(260)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
도 39를 참조하면, 게이트 전극(260) 양측의 핀(F1) 내에 리세스(285)를 형성한다.
리세스(285)는 게이트 전극(260) 양측의 핀(F1) 내에 형성될 수 있다. 리세스(285)의 측벽은 경사져 있어서, 리세스(285)의 형상은 기판(200)에서 멀어질수록 넓어질 수 있다. 도시된 것처럼, 리세스(285)의 폭은 핀(F1)의 폭보다 넓을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자 분리막
120: 희생층 130: 액티브층
140: 소오스 또는 드레인
150: 게이트 절연막 160: 게이트 전극

Claims (10)

  1. 기판 상에 제1 방향을 따라 배치되는 핀;
    상기 핀 상에 배치되는 희생층;
    상기 희생층 상에 배치되는 액티브층;
    상기 제1 방향과 교차하는 제2 방향을 따라 배치되고, 상기 액티브층의 상면, 측면 및 하면을 완전히 둘러싸도록 형성되는 게이트 절연막 및 게이트 전극; 및
    상기 게이트 전극의 적어도 일측에 배치되고, 상기 기판 상에 배치되는 소오스 또는 드레인을 포함하되,
    상기 액티브층의 제1 영역 및 제2 영역의 게르마늄(Ge)의 제1 농도는, 상기 액티브층의 상기 제1 영역 및 상기 제2 영역 사이에 위치하는 제3 영역의 게르마늄의 제2 농도보다 높게 형성되고,
    상기 액티브층의 상기 제3 영역은 상기 액티브층의 상기 제1 및 제2 영역 각각과 접하고, 상기 게이트 절연막은 상기 액티브층의 상기 제1 내지 제3 영역 각각과 접하고,
    상기 액티브층의 상기 제3 영역은 상기 게이트 전극과 다른 물질을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 방향으로 측정한 상기 액티브 층의 상기 제1 영역 및 상기 제2 영역의 폭은, 상기 제2 방향으로 측정한 상기 제3 영역의 폭과 동일하게 형성되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제2 방향으로 측정한 상기 액티브 층의 상기 제1 영역 및 상기 제2 영역의 폭은, 상기 제2 방향으로 측정한 상기 제3 영역의 폭보다 크게 형성되는 반도체 장치.
  4. 제 1항에 있어서,
    상기 액티브층의 상기 제1 영역 및 상기 제2 영역은 상기 게이트 전극과 서로 다른 3개의 면에서 마주보도록 형성되고,
    상기 액티브층의 상기 제3 영역의 양 측면은 상기 게이트 전극과 서로 마주보도록 형성되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 액티브층의 상기 제1 영역 및 상기 제2 영역의 외측면은, 곡면으로 형성되는 반도체 장치.
  6. 기판 상에 제1 방향을 따라 배치되는 핀;
    상기 핀 상에 배치되는 희생층;
    상기 희생층 상에 배치되는 액티브층;
    상기 제1 방향과 교차하는 제2 방향을 따라 배치되고, 상기 액티브층의 상면, 측면 및 하면을 완전히 둘러싸도록 형성되는 게이트 절연막 및 게이트 전극; 및
    상기 게이트 전극의 적어도 일측에 배치되고, 상기 기판 상에 배치되는 소오스 또는 드레인을 포함하되,
    상기 제2 방향으로 측정한 상기 액티브층의 제1 영역 및 제2 영역의 폭은, 상기 제2 방향으로 측정한 상기 액티브층의 제3 영역의 폭보다 크게 형성되고,
    상기 제3 영역은, 상기 제1 영역 및 상기 제2 영역 사이에 위치하는, 반도체 장치.
  7. 제 6항에 있어서,
    상기 액티브층의 상기 제1 영역 및 상기 제2 영역의 게르마늄의 농도는, 상기 제3 영역의 게르마늄의 농도보다 높게 형성되는 반도체 장치.
  8. 제 7항에 있어서,
    상기 액티브층의 상기 제1 영역의 게르마늄의 농도는 상기 제2 영역의 게르마늄의 농도보다 높게 형성되고,
    상기 제1 영역은 상기 제2 영역에 비해 상기 기판으로부터 멀리 떨어지도록 배치되는 반도체 장치.
  9. 제 6항에 있어서,
    상기 액티브층의 상기 제1 영역 및 상기 제2 영역의 외측면은, 곡면으로 형성되는 반도체 장치.
  10. 제1 방향을 따라 기판 상에 배치되는 핀;
    상기 핀 상에 배치되는 희생층;
    상기 희생층 상에 배치되는 액티브층;
    상기 제1 방향과 교차하는 제2 방향을 따라 배치되고, 상기 액티브층의 상면, 측면 및 하면을 완전히 둘러싸도록 형성되는 게이트 절연막 및 게이트 전극; 및
    상기 게이트 전극의 적어도 일측에 배치되고, 상기 기판 상에 배치되는 소오스 또는 드레인을 포함하고,
    상기 제2 방향으로 측정한 상기 액티브층의 제1 영역 및 제2 영역 각각의 폭은, 상기 제2 방향으로 측정한 상기 액티브층의 제3 영역의 폭보다 크게 형성되고,
    상기 제3 영역은 상기 제1 영역 및 상기 제2 영역 사이에 배치되고,
    상기 제2 영역과 상기 기판 사이의 거리는, 상기 기판의 상면에 직교하는 방향을 따른 상기 제2 영역과 상기 제1 영역 사이의 거리보다 가까운 반도체 장치.
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