KR102573408B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

캐리어 이동도가 개선되어 동작 특성이 향상된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판 상에 차례로 적층되는 스트레스 패턴 및 제1 반도체 패턴을 포함하는 핀형 구조체, 상기 핀형 구조체의 측벽의 일부를 덮는 필드 절연막, 및 상기 핀형 구조체 상에, 상기 핀형 구조체와 교차하여 제1 방향으로 연장되는 게이트 전극을 포함하고, 상기 스트레스 패턴은, 상기 제1 방향과 다른 제2 방향으로 서로 이격되는 제1 산화 패턴 및 제2 산화 패턴을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
최근에는, 핀 형상의 실리콘 바디 내에 스트레스 물질(stress material)을 포함하는 층을 형성하여, 반도체 장치의 채널 영역의 캐리어 이동도(carrier mobility)를 증가시키는 기법도 사용되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 캐리어 이동도가 개선되어 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 캐리어 이동도가 개선되어 동작 특성이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에 차례로 적층되는 스트레스 패턴 및 제1 반도체 패턴을 포함하는 핀형 구조체, 상기 핀형 구조체의 측벽의 일부를 덮는 필드 절연막, 및 상기 핀형 구조체 상에, 상기 핀형 구조체와 교차하여 제1 방향으로 연장되는 게이트 전극을 포함하고, 상기 스트레스 패턴은, 상기 제1 방향과 다른 제2 방향으로 서로 이격되는 제1 산화 패턴 및 제2 산화 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에 차례로 적층되는 스트레스 패턴 및 제1 반도체 패턴을 포함하는 핀형 구조체, 상기 핀형 구조체의 측벽의 일부를 덮는 필드 절연막, 및 상기 핀형 구조체 및 상기 필드 절연막 상에, 상기 핀형 구조체와 교차하는 게이트 전극을 포함하고, 상기 스트레스 패턴은, 게르마늄(Ge)을 포함하는 제1 산화 패턴과, 상기 제1 산화 패턴과 이격되며, 게르마늄(Ge)을 포함하는 제2 산화 패턴과, 상기 제1 산화 패턴과 상기 제2 산화 패턴 사이에, 게르마늄(Ge)을 비포함하는 제2 반도체 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상의 핀형 구조체, 상기 핀형 구조체의 측벽의 일부를 덮는 필드 절연막, 및 상기 핀형 구조체 상에, 상기 핀형 구조체와 교차하는 게이트 전극을 포함하고, 상기 핀형 구조체는, 상기 기판 상에 차례로 적층되는 제1 반도체 패턴, 스트레스 패턴 및 제2 반도체 패턴을 포함하고, 상기 스트레스 패턴은 게르마늄(Ge)을 포함하는 산화물을 포함하고, 상기 제1 반도체 패턴의 상면과 상기 기판의 상면이 이루는 제1 각은, 상기 제2 반도체 패턴의 바닥면과 상기 기판의 상면이 이루는 제2 각과 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에 차례로 적층되는 스트레스 패턴 및 제1 반도체 패턴을 포함하는 핀형 구조체, 상기 핀형 구조체의 측벽의 일부를 덮는 필드 절연막, 및 상기 핀형 구조체 및 상기 필드 절연막 상에, 상기 핀형 구조체와 교차하는 게이트 전극을 포함하고, 상기 스트레스 패턴은, 상기 기판 상에 차례로 적층되는 제1 산화 패턴, 제2 반도체 패턴 및 제2 산화 패턴을 포함하고, 상기 제1 산화 패턴 및 상기 제2 산화 패턴은 게르마늄(Ge)을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에 차례로 적층되는 스트레스 패턴 및 제1 반도체 패턴을 포함하고, 제1 방향으로 연장되는 핀형 구조체, 상기 핀형 구조체의 측벽의 일부를 덮는 필드 절연막, 및 상기 핀형 구조체 및 상기 필드 절연막 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극을 포함하고, 상기 스트레스 패턴은, 상기 제1 방향을 따라 차례로 배열되는 제1 산화 패턴, 제2 반도체 패턴 및 제2 산화 패턴을 포함하고, 상기 제1 산화 패턴 및 상기 제2 산화 패턴은 게르마늄(Ge)을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 매립 절연막을 포함하는 기판, 상기 매립 절연막의 상면으로부터 돌출되어 제1 방향으로 연장되는 핀형 구조체, 상기 핀형 구조체의 측벽의 일부를 덮는 필드 절연막, 및 상기 핀형 구조체 및 상기 필드 절연막 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 포함하고, 상기 핀형 구조체는, 게르마늄(Ge)을 포함하는 산화 패턴과, 상기 산화 패턴 상의 반도체 패턴을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 2는 도 1의 A-A를 따라 절단한 단면도이다.
도 3은 도 1의 B-B를 따라 절단한 단면도이다.
도 4는 도 3의 일부 영역(S)을 확대한 확대도이다.
도 5는 도 4의 제1 스캔라인(P1-P2)에 따라 게르마늄 농도 변화를 설명하기 위한 그래프이다.
도 6 내지 도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 단면도들이다.
도 10 및 도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 12 내지 도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 17 내지 도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 20 내지 도 22는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 23 내지 도 27은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 28 내지 도 30은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 31 내지 도 37는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 38 및 도 39은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 40 내지 도 42는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
이하에서, 도 1 내지 도 27을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예들에 따른 반도체 장치를 설명한다.
본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다. 도 2는 도 1의 A-A를 따라 절단한 단면도이다. 도 3은 도 1의 B-B를 따라 절단한 단면도이다. 도 4는 도 3의 일부 영역(S)을 확대한 확대도이다. 도 5는 도 4의 제1 스캔라인(P1-P2)에 따라 게르마늄 농도 변화를 설명하기 위한 그래프이다.
도 1 내지 도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 핀형 구조체(FS), 필드 절연막(105), 제1 게이트 구조체(GS1), 제2 게이트 구조체(GS2), 소오스/드레인 영역(150) 및 층간 절연막(160)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 제한되는 것은 아니다.
기판(100)은 제1 핀형 구조체(FS)를 포함할 수 있다. 제1 핀형 구조체(FS)는 기판(100)의 상부에서 돌출되어 길게 연장될 수 있다. 예를 들어, 제1 핀형 구조체(FS)는 기판(100) 상에서 제1 방향(X)으로 길게 연장될 수 있다.
제1 핀형 구조체(FS)는 기판(100)상에 차례로 적층된 제1 반도체 패턴(110), 스트레스 패턴(120) 및 제3 반도체 패턴(130)을 포함할 수 있다.
제1 반도체 패턴(110)은 기판(100)으로부터 돌출되어 제1 방향(X)으로 길게 연장될 수 있다. 제1 반도체 패턴(110)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
제1 반도체 패턴(110)은 제1 원소 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(110)은 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있다. 또한, 제1 핀형 구조체(FS)는 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수도 있다. 이하에서, 제1 반도체 패턴(110)은 실리콘(Si)을 포함하는 것으로 설명한다.
스트레스 패턴(120)은 제1 반도체 패턴(110) 상에 형성될 수 있다. 스트레스 패턴(120)은 제1 방향(X)으로 길게 연장될 수 있다.
스트레스 패턴(120)은 제2 원소 반도체 물질의 산화물을 포함할 수 있다. 상기 제2 원소 반도체 물질은 상기 제1 원소 반도체 물질보다 산화 속도가 빠른 원소 반도체 물질일 수 있다. 예를 들어, 상기 제1 원소 반도체 물질이 실리콘(Si)인 경우에, 상기 제2 원소 반도체 물질은 게르마늄(Ge)일 수 있다. 예를 들어, 스트레스 패턴(120)은 실리콘 게르마늄(SiGe) 산화물, 실리콘 게르마늄 카바이드(SiGeC) 산화물 및 게르마늄(Ge) 산화물 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 스트레스 패턴(120)은 복수의 산화 패턴을 포함할 수 있다. 예를 들어, 도 2 내지 도 4에 도시된 것처럼, 스트레스 패턴(120)은 제1 산화 패턴(122) 및 제2 산화 패턴(124)을 포함할 수 있다. 제1 산화 패턴(122)과 제2 산화 패턴(124)은 제2 반도체 패턴(126)을 사이에 두고 서로 이격될 수 있다. 도 2 내지 도 4에서, 2개의 산화 패턴만이 도시었으나, 이는 설명의 편의를 위한 것일 뿐이고, 스트레스 패턴(120)은 서로 이격된 3개 이상의 산화 패턴을 포함할 수도 있다.
몇몇 실시예에서, 제1 산화 패턴(122)과 제2 산화 패턴(124)은 제3 방향(Z)으로 서로 이격될 수 있다. 제3 방향(Z)은 예를 들어, 기판(100)의 상면에 수직할 수 있다. 예를 들어, 제1 산화 패턴(122), 제2 반도체 패턴(126) 및 제2 산화 패턴(124)은 기판(100) 상에 차례로 적층될 수 있다. 또한, 제1 산화 패턴(122), 제2 반도체 패턴(126) 및 제2 산화 패턴(124)은 각각 제1 방향(X)으로 길게 연장될 수 있다.
제1 산화 패턴(122) 및 제2 산화 패턴(124)은 상기 제2 원소 반도체 물질의 산화물을 포함할 수 있다. 예를 들어, 제1 산화 패턴(122) 및 제2 산화 패턴(124)은 실리콘 게르마늄(SiGe) 산화물, 실리콘 게르마늄 카바이드(SiGeC) 산화물 및 게르마늄(Ge) 산화물 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제2 반도체 패턴(126)은 게르마늄(Ge)을 포함하지 않을 수 있다. 예를 들어, 제2 반도체 패턴(126)은 상기 제1 원소 반도체 물질을 포함할 수 있다. 예를 들어, 제2 반도체 패턴(126)은 실리콘(Si)을 포함할 수 있다.
제3 반도체 패턴(130)은 스트레스 패턴(120) 상에 형성될 수 있다. 제3 반도체 패턴(130)은 제1 방향(X)으로 길게 연장될 수 있다. 몇몇 실시예에서, 제3 반도체 패턴(130)은 NMOS 트랜지스터의 채널 영역일 수 있다.
제3 반도체 패턴(130)은 제1 산화 패턴(122) 및 제2 산화 패턴(124) 중 적어도 하나와 직접(directly) 접촉할 수 있다. 예를 들어, 제3 반도체 패턴(130)은 제2 산화 패턴(124)의 상면과 직접 접촉할 수 있다.
제3 반도체 패턴(130)은 제3 원소 반도체 물질을 포함할 수 있다. 상기 제3 원소 반도체 물질은 상기 제2 원소 반도체 물질보다 산화 속도가 느린 원소 반도체 물질일 수 있다. 몇몇 실시예에서, 상기 제3 원소 반도체 물질은 상기 제1 원소 반도체 물질과 동일할 수 있다. 예를 들어, 제3 반도체 패턴(130)은 실리콘(Si)을 포함할 수 있다.
몇몇 실시예에서, 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC) 또는 게르마늄(Ge)을 포함하는 반도체층은 산화 공정에 의해 산화되어, 제1 산화 패턴(122) 및 제2 산화 패턴(124)을 포함하는 스트레스 패턴(120)을 형성할 수 있다. 그러나, 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC) 또는 게르마늄(Ge)보다 산화 속도가 느린 실리콘(Si)을 포함하는 반도체층은 상기 산화 공정에 의해 산화되지 않고, 제1 반도체 패턴(110) 및 제3 반도체 패턴(130)을 형성할 수 있다.
몇몇 실시예에서, 스트레스 패턴(120)은 제3 반도체 패턴(130)에 인장 스트레스(tensile stress)를 인가할 수 있다. 이는, 예를 들어, 스트레스 패턴(120)을 형성하는 산화 공정의 특성에 기인할 수 있다. 예를 들어, 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC) 또는 게르마늄(Ge)을 포함하는 반도체층은 산화 과정에서 팽창되어 스트레스 패턴(120)을 형성할 수 있다. 이에 따라, 제3 반도체 패턴(130)에 인장 스트레스(tensile stress)가 인가될 수 있고, 제3 반도체 패턴(130)의 캐리어 이동도(carrier)가 개선될 수 있다.
몇몇 실시예에서, 도 4에 도시된 것처럼, 제1 산화 패턴(122)의 폭(W4) 및 제2 산화 패턴(124)의 폭(W5)은, 제1 반도체 패턴(110)의 폭(W1), 제2 반도체 패턴(126)의 폭(W2) 및 제3 반도체 패턴(130)의 폭(W3)보다 클 수 있다. 여기서, 폭이란, 제2 방향(Y)으로의 폭을 의미한다. 예를 들어, 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC) 또는 게르마늄(Ge)을 포함하는 반도체층은 산화 과정에서 팽창되어, 폭(W4)을 갖는 제1 산화 패턴(122) 및 폭(W5)을 갖는 제2 산화 패턴(124)을 형성할 수 있다.
도 4에서, 제1 산화 패턴(122)의 폭(W4)과 제2 산화 패턴(124)의 폭(W5)은 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에서, 제1 산화 패턴(122)의 폭(W4)은 제2 산화 패턴(124)의 폭(W5)보다 클 수도 있다.
마찬가지로, 제1 반도체 패턴(110)의 폭(W1), 제2 반도체 패턴(126)의 폭(W2) 및 제3 반도체 패턴(130)의 폭(W3)은 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에서, 제1 반도체 패턴(110)의 폭(W1)은 제2 반도체 패턴(126)의 폭(W2)보다 클 수 있고, 제2 반도체 패턴(126)의 폭(W2)은 제3 반도체 패턴(130)의 폭(W3)보다 클 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 또한, 필드 절연막(105)은 제1 핀형 구조체(FS)의 측벽의 일부를 덮을 수 있다. 예를 들어, 제1 핀형 구조체(FS)는 필드 절연막(105)에 의해 정의될 수 있다.
몇몇 실시예에서, 기판(100)의 상면을 기준으로 필드 절연막(105)의 상면의 높이(H1)는, 기판(100)의 상면을 기준으로 스트레스 패턴(120)의 최상부의 높이(H2)보다 높게 형성될 수 있다. 예를 들어, 필드 절연막(105)은 스트레스 패턴(120)의 측벽을 완전히 덮을 수 있다. 또한, 제3 반도체 패턴(130)의 하부는 필드 절연막(105) 내에 매립될 수 있다.
필드 절연막(105)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 산화 패턴(122) 및 제2 산화 패턴(124)의 게르마늄 농도는 필드 절연막(105)의 게르마늄 농도보다 높을 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제2 방향(Y)을 따라 제1 산화 패턴(122)을 가로지는 제1 스캔라인(P1-P2)이 정의될 수 있다. 제1 스캔라인(P1-P2)을 따라 이동할 때, 제1 산화 패턴(122)의 표면을 경계로 게르마늄 농도는 급격하게 증가할 수 있다.
도 3 및 도 4에서, 제1 산화 패턴(122)과 필드 절연막(105) 사이의 경계 및 제2 산화 패턴(124)과 필드 절연막(105) 사이의 경계가 가시적으로 나타나는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에서, 제1 산화 패턴(122), 제2 산화 패턴(124)은 모두 산화물을 포함하므로, 제1 산화 패턴(122)과 필드 절연막(105) 사이의 경계 및 제2 산화 패턴(124)과 필드 절연막(105) 사이의 경계는 가시적으로 나타나지 않을 수도 있다.
제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)는 제1 핀형 구조체(FS) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)는 제1 핀형 구조체(FS)와 교차할 수 있다. 예를 들어, 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)는 서로 이격되어 제2 방향(Y)으로 길게 연장될 수 있다.
각각의 제1 및 제2 게이트 구조체(GS1, GS2)는 게이트 절연막(142, 242)과, 게이트 전극(144, 244)과, 게이트 스페이서(146, 246)와, 게이트 스페이서(146, 246)에 의해 정의되는 게이트 트렌치(GT1, GT2)와, 캡핑 패턴(148, 248)을 포함할 수 있다.
제1 게이트 절연막(142)은 제1 핀형 구조체(FS)와 제1 게이트 전극(144) 사이에 개재될 수 있다. 제2 게이트 절연막(242)은 제1 핀형 구조체(FS)와 제2 게이트 전극(244) 사이에 개재될 수 있다. 몇몇 실시예에서, 제1 게이트 절연막(142)은 제1 게이트 트렌치(GT1)의 측벽 및 바닥면을 따라 연장될 수 있고, 제2 게이트 절연막(242)은 제2 게이트 트렌치(GT2)의 측벽 및 바닥면을 따라 연장될 수 있다.
제1 및 제2 게이트 절연막(142, 242)은 예를 들어, 고유전율 절연막을 포함할 수 있다. 상기 고유전율 절연막은 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 절연막(142, 242)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(144)은 제1 게이트 절연막(142) 상에 형성될 수 있다. 제2 게이트 전극(244)은 제2 게이트 절연막(242) 상에 형성될 수 있다. 또한, 제1 게이트 전극(144)은 제1 게이트 트렌치(GT1)의 적어도 일부를 채울 수 있고, 제2 게이트 전극(244)은 제2 게이트 트렌치(GT2)의 적어도 일부를 채울 수 있다.
제1 및 제2 게이트 전극(144, 244)은 예를 들어, Ti, Ta, W, Al, Co 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또한, 예를 들어, 제1 및 제2 게이트 전극(144, 244)은 금속이 아닌, 실리콘 또는 실리콘 게르마늄 등을 포함할 수도 있다.
제1 및 제2 게이트 전극(144, 244)은 각각 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 도시되지 않았으나, 각각의 제1 및 제2 게이트 전극(144, 244)은, 예를 들어, 일함수 조절막 및 상기 일함수 조절막 상의 필링막을 포함할 수 있다. 상기 일함수 조절막은 예를 들어, Ti, TiN, TiAl, TiAlN, TiAlC, TiAlCN, Ta, TaN 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 필링막은 예를 들어, W, Al, Co, Cu, Ru, Ni, Pt, Ni-Pt, TiN 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(146)는 제1 게이트 전극(144)의 측벽 상에 형성될 수 있다. 제2 게이트 스페이서(246)는 제2 게이트 전극(244)의 측벽 상에 형성될 수 있다.
제1 및 제2 게이트 스페이서(146, 246)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 캡핑 패턴(148)은 제1 게이트 전극(144) 상에 형성될 수 있다. 제2 캡핑 패턴(248)은 제2 게이트 전극(244) 상에 형성될 수 있다.
제1 및 제2 캡핑 패턴(148, 248)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 게이트 스페이서(146)는 제1 게이트 전극(144)의 측벽 및 제1 캡핑 패턴(148)의 측벽 상에 형성될 수 있고, 제2 게이트 스페이서(246)는 제2 게이트 전극(244)의 측벽 및 제2 캡핑 패턴(248)의 측벽 상에 형성될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 게이트 전극(144)은 제1 게이트 트렌치(GT1)의 일부를 채울 수 있고, 제1 캡핑 패턴(148)은 제1 게이트 트렌치(GT1)의 나머지 일부를 채울 수 있다. 마찬가지로, 제2 게이트 전극(244)은 제2 게이트 트렌치(GT2)의 일부를 채울 수 있고, 제2 캡핑 패턴(248)은 제2 게이트 트렌치(GT2)의 나머지 일부를 채울 수 있다.
그러나, 몇몇 실시예에서, 제1 캡핑 패턴(148)은 제1 게이트 전극(144)의 상면 및 제1 게이트 스페이서(146)의 상면 상에 형성될 수도 있다. 마찬가지로, 제2 캡핑 패턴(248)은 제2 게이트 전극(244)의 상면 및 제2 게이트 스페이서(246)의 상면 상에 형성될 수도 있다.
몇몇 실시예에서, 제1 및 제2 캡핑 패턴(148, 248)은 생략될 수도 있다.
몇몇 실시예에서, 제1 게이트 구조체(GS1)와 제2 게이트 구조체(GS2)는 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다.
소오스/드레인 영역(150)은 제1 핀형 구조체(FS) 내에 형성될 수 있다. 소오스/드레인 영역(150)은 제1 게이트 전극(144)의 측벽 및 제2 게이트 전극(244)의 측벽 상의 제3 반도체 패턴(130) 내에 형성될 수 있다.
소오스/드레인 영역(150)은 제1 핀형 구조체(FS) 상에 형성된 에피택셜층(epitaxial layer)을 포함할 수 있다. 예를 들어, 소오스/드레인 영역(150)은 제3 반도체 패턴(130) 내에 형성된 소오스/드레인용 트렌치를 채우는 에피택셜 패턴일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 소오스/드레인 영역(150)은 제3 반도체 패턴(130) 내에 형성된 불순물 영역일 수도 있다.
몇몇 실시예에서, 소오스/드레인 영역(150)은 제1 핀형 구조체(FS)의 상면보다 위로 돌출된 상면을 포함하는 상승된(elevated) 소오스/드레인 영역일 수 있다.
몇몇 실시예에서, 소오스/드레인 영역(150)은 제1 게이트 구조체(GS1)의 하단 및 제2 게이트 구조체(GS2)의 하단에 형성되는 언더컷(undercut)을 포함할 수 있다. 이는 소오스/드레인용 트렌치를 형성하는 식각 공정의 특성에 기인할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 소오스/드레인 영역(150)은 언더컷을 포함하지 않을 수도 있다.
층간 절연막(160)은 필드 절연막(105) 및 소오스/드레인 영역(150) 상에 형성될 수 있다. 또한, 층간 절연막(160)은 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)의 측벽을 덮을 수 있다.
도시되지 않았으나, 몇몇 실시예에서, 층간 절연막(160)은 소오스/드레인 영역(150)의 상면을 따라 연장되는 식각 방지막을 더 포함할 수도 있다.
층간 절연막(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 6 내지 도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 단면도들이다. 참고적으로, 도 6 내지 도 9는 도 1의 A-A를 따라 절단한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 각각의 제1 반도체 패턴(110), 제2 반도체 패턴(126) 및 제3 반도체 패턴(130)은 경사를 갖는 면(110US, 126LS, 126US, 130LS)을 포함한다.
예를 들어, 제1 반도체 패턴(110)의 상면은 기판(100)의 상면에 대해 예각을 갖는 제1 면(110US)을 포함할 수 있다. 제2 반도체 패턴(126)의 바닥면은 기판(100)의 상면에 대해 예각을 갖는 제2 면(126LS)을 포함할 수 있다. 제2 반도체 패턴(126)의 상면은 기판(100)의 상면에 대해 예각을 갖는 제3 면(126US)을 포함할 수 있다. 제3 반도체 패턴(130)의 바닥면은 기판(100)의 상면에 대해 예각을 갖는 제4 면(130LS)을 포함할 수 있다. 제1 내지 제4 면(110US, 126LS, 126US, 130LS)은 각각 제1 방향(X)으로 길게 연장될 수 있다. 이는, 예를 들어, 스트레스 패턴(120)을 형성하는 산화 공정의 특성에 기인할 수 있다.
제1 면(110US)의 높이는 제1 반도체 패턴(110)의 측벽으로부터 멀어짐에 따라 증가할 수 있다. 제2 면(126LS)의 높이는 제2 반도체 패턴(126)의 측벽으로부터 멀어짐에 따라 감소할 수 있다. 이에 따라, 몇몇 실시예에서, 아령 모양의 제1 산화 패턴(122)이 형성될 수 있다.
제3 면(126US)의 높이는 제2 반도체 패턴(126)의 측벽으로부터 멀어짐에 따라 증가할 수 있다. 제4 면(130LS)의 높이는 제3 반도체 패턴(130)의 측벽으로부터 멀어짐에 따라 감소할 수 있다. 이에 따라, 몇몇 실시예에서, 아령 모양의 제2 산화 패턴(124)이 형성될 수 있다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 핀형 구조체(FS)는 제1 연결 패턴(112) 및 제2 연결 패턴(132)을 더 포함한다.
제1 연결 패턴(112)은 제1 산화 패턴(122)을 가로질러 제1 반도체 패턴(110)과 제2 반도체 패턴(126)을 연결할 수 있다. 제2 연결 패턴(132)은 제2 산화 패턴(124)을 가로질러 제2 반도체 패턴(126)과 제3 반도체 패턴(130)을 연결할 수 있다. 제1 연결 패턴(112) 및 제2 연결 패턴(132)은 각각 제1 방향(X)으로 길게 연장될 수 있다.
제1 연결 패턴(112) 및 제2 연결 패턴(132)은 상기 제2 원소 반도체 물질을 포함할 수 있다. 예를 들어, 제1 연결 패턴(112) 및 제2 연결 패턴(132)은 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC) 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.
제1 연결 패턴(112) 및 제2 연결 패턴(132)은, 예를 들어, 스트레스 패턴(120)을 형성하기 위한 산화 공정에서, 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC) 또는 게르마늄(Ge)을 포함하는 반도체층의 일부(예를 들어, 중앙부)가 산화되지 않아 형성될 수 있다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 스트레스 패턴(120)의 적어도 일부는 기판(100)의 상면과 직접 접촉한다.
예를 들어, 제1 핀형 구조체(FS)의 제1 반도체 패턴(도 3의 110)은 생략될 수 있다. 이에 따라, 스트레스 패턴(120)의 바닥면은 기판(100)의 상면과 직접 접촉할 수 있다. 예를 들어, 스트레스 패턴(120)의 제1 산화 패턴(122)의 바닥면은 기판(100)의 상면과 직접 접촉할 수 있다.
몇몇 실시예에서, 형성되는 스트레스 패턴(120)의 두께가 조절됨에 따라, 스트레스 패턴(120)에 의해 제3 반도체 패턴(130)에 인가되는 인장 스트레스가 조절될 수 있다. 여기서, 두께란, 제3 방향(Z)으로의 두께를 의미한다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 기판(100)의 상면을 기준으로 필드 절연막(105)의 상면의 높이(H3)는, 기판(100)의 상면을 기준으로 스트레스 패턴(120)의 최상부의 높이(H4)보다 낮다.
예를 들어, 필드 절연막(105)은 스트레스 패턴(120)의 측벽의 적어도 일부를 노출시킬 수 있다. 또한, 제3 반도체 패턴(130)은 필드 절연막(105)과 직접 접촉하지 않을 수 있다.
필드 절연막(105)의 상면의 높이(H3)는 제2 반도체 패턴(126)의 상면보다 높은 것만이 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 필드 절연막(105)의 상면의 높이(H3)는 제2 반도체 패턴(126)의 상면보다 낮을 수도 있다. 또한, 몇몇 실시예에서, 필드 절연막(105)의 상면의 높이(H3)는 제1 산화 패턴(122)의 상면보다 낮을 수도 있고, 제1 반도체 패턴(110)의 상면보다 낮을 수도 있다.
도 10 및 도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 참고적으로, 도 10은 도 1의 A-A를 따라 절단한 단면도이다. 도 11은 도 1의 B-B를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10 및 도 11을 참조하면, 제1 산화 패턴(122)과 제2 산화 패턴(124)은 제1 방향(X)으로 서로 이격된다.
제1 방향(X)은 예를 들어, 제1 핀형 구조체(FS)가 연장되는 방향일 수 있다. 예를 들어, 제1 산화 패턴(122), 제2 반도체 패턴(126) 및 제2 산화 패턴(124)은 제1 방향(X)을 따라 차례로 배열될 수 있다. 또한, 제1 산화 패턴(122) 및 제2 산화 패턴(124)은 각각 제1 방향(X)으로 길게 연장될 수 있다.
몇몇 실시예에서, 제1 산화 패턴(122)은 제1 게이트 전극(144)과 중첩되고, 제2 산화 패턴(124)은 제2 게이트 전극(244)과 중첩될 수 있다. 예를 들어, 제1 산화 패턴(122)은 제1 게이트 전극(144)과 교차할 수 있고, 제2 산화 패턴(124)은 제2 게이트 전극(244)과 교차할 수 있다. 이에 따라, 제1 산화 패턴(122)은 제1 산화 패턴(122)과 제1 게이트 전극(144) 사이의 제3 반도체 패턴(130)에 인장 스트레스를 인가할 수 있다. 또한, 제2 산화 패턴(124)은 제2 산화 패턴(124)과 제2 게이트 전극(244) 사이의 제3 반도체 패턴(130)에 인장 스트레스를 인가할 수 있다.
몇몇 실시예에서, 제2 반도체 패턴(126)은 제1 게이트 전극(144) 및 제2 게이트 전극(244)과 중첩되지 않을 수 있다.
도 12 내지 도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 참고적으로, 도 13 및 도 15는 도 12의 C-C를 따라 절단한 다양한 단면도들이다. 도 14는 도 13의 제2 스캔라인(P3-P4)에 따라 게르마늄 농도 변화를 설명하기 위한 그래프이다. 도 16은 도 15의 제3 스캔라인(P5-P6)에 따라 게르마늄 농도 변화를 설명하기 위한 그래프이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12 내지 도 16을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 반도체 패턴(110)의 상면과 기판(100)의 상면이 이루는 제1 각(θ1)은, 제3 반도체 패턴(130)의 바닥면과 기판(100)의 상면이 이루는 제2 각(θ2)과 다르다.
몇몇 실시예에서, 도 13에 도시된 것처럼, 제1 면(110US)과 기판(100)의 상면이 이루는 제1 각(θ1)은, 제4 면(130LS)과 기판(100)의 상면이 이루는 제2 각(θ2)보다 클 수 있다. 제2 각(θ2)은 예각인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제4 면(130LS)은 기판(100)의 상면과 평행할 수도 있다.
이러한 경우에, 스트레스 패턴(120)의 게르마늄 농도는 기판(100)의 상면으로부터 멀어짐에 따라 증가할 수 있다. 예를 들어, 도 14에 도시된 것처럼, 제3 방향(Z)을 따라 스트레스 패턴(120)을 가로지르는 제2 스캔라인(P3-P4)이 정의될 수 있다. 제2 스캔라인(P3-P4)을 따라 이동할 때, 스트레스 패턴(120)의 게르마늄 농도는 증가할 수 있다.
도 14에서, 제2 스캔라인(P3-P4)을 따라 이동할 때, 스트레스 패턴(120)의 게르마늄 농도는 지수적으로(exponentially) 증가하는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 스캔라인(P3-P4)을 따라 이동할 때, 스트레스 패턴(120)의 게르마늄 농도는 선형적으로(linearly) 증가할 수도 있다.
몇몇 실시예에서, 도 15에 도시된 것처럼, 제1 면(110US)과 기판(100)의 상면이 이루는 제1 각(θ1)은, 제4 면(130LS)과 기판(100)의 상면이 이루는 제2 각(θ2)보다 작을 수 있다. 제1 각(θ1)은 예각인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 면(110US)은 기판(100)의 상면과 평행할 수도 있다.
이러한 경우에, 스트레스 패턴(120)의 게르마늄 농도는 기판(100)의 상면으로부터 멀어짐에 따라 감소할 수 있다. 예를 들어, 도 16에 도시된 것처럼, 제3 방향(Z)을 따라 스트레스 패턴(120)을 가로지르는 제3 스캔라인(P5-P6)이 정의될 수 있다. 제3 스캔라인(P5-P6)을 따라 이동할 때, 스트레스 패턴(120)의 게르마늄 농도는 감소할 수 있다.
도 16에서, 제3 스캔라인(P5-P6)을 따라 이동할 때, 스트레스 패턴(120)의 게르마늄 농도는 지수적으로(exponentially) 감소하는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 스캔라인(P5-P6)을 따라 이동할 때, 스트레스 패턴(120)의 게르마늄 농도는 선형적으로(linearly) 감소할 수도 있다.
도 17 내지 도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 참고적으로, 도 18 및 도 19는 도 17의 D-D를 따라 절단한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 16을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17 내지 도 19를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 반도체 패턴(126)의 바닥면과 기판(100)의 상면이 이루는 각은, 제2 반도체 패턴(126)의 상면과 기판(100)의 상면이 이루는 각과 다르다.
몇몇 실시예에서, 도 18에 도시된 것처럼, 제2 면(126LS)과 기판(100)의 상면이 이루는 각은, 제3 면(126US)과 기판(100)의 상면이 이루는 각보다 클 수 있다. 이러한 경우에, 제1 산화 패턴(122)의 제1 게르마늄 농도는 제2 산화 패턴(124)의 제2 게르마늄 농도보다 낮을 수 있다. 제3 면(126US)은 기판(100)의 상면과 평행한 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 면(126US)은 기판(100)의 상면과 예각을 이룰 수도 있다.
이러한 경우에, 몇몇 실시예에서, 제1 반도체 패턴(110)과 제2 반도체 패턴(126) 사이의 최단 거리(D1)는, 제2 반도체 패턴(126)과 제3 반도체 패턴(130) 사이의 최단 거리(D2)보다 작을 수 있다.
몇몇 실시예에서, 도 19에 도시된 것처럼, 제2 면(126LS)과 기판(100)의 상면이 이루는 각은, 제3 면(126US)과 기판(100)의 상면이 이루는 각보다 작을 수 있다. 이러한 경우에, 제1 산화 패턴(122)의 제1 게르마늄 농도는 제2 산화 패턴(124)의 제2 게르마늄 농도보다 높을 수 있다. 제2 면(126LS)은 기판(100)의 상면과 평행한 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 면(126LS)은 기판(100)의 상면과 예각을 이룰 수도 있다.
이러한 경우에, 몇몇 실시예에서, 제1 반도체 패턴(110)과 제2 반도체 패턴(126) 사이의 최단 거리(D1)는, 제2 반도체 패턴(126)과 제3 반도체 패턴(130) 사이의 최단 거리(D2)보다 클 수 있다.
몇몇 실시예에서, 제1 면(110US)과 기판(100)의 상면이 이루는 각은, 제2 면(126LS)과 기판(100)의 상면이 이루는 각과 실질적으로 동일할 수 있다. 이에 따라, 제1 산화 패턴(122)을 기준으로, 제1 면(110US)의 프로파일과 제2 면(126LS)의 프로파일은 대칭적일 수 있다. 또한, 몇몇 실시예에서, 제4 면(130LS)과 기판(100)의 상면이 이루는 각은, 제3 면(126US)과 기판(100)의 상면이 이루는 각과 실질적으로 동일할 수 있다. 이에 따라, 제2 산화 패턴(124)을 기준으로, 제3 면(126US)의 프로파일과 제4 면(130LS)의 프로파일은 대칭적일 수 있다.
도 20 내지 도 22는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 참고적으로, 도 21은 도 20의 E-E를 따라 절단한 단면도이다. 도 22는 도 20의 F-F를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 16을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 20 내지 도 22를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 산화 패턴(122) 및 제2 산화 패턴(124)은 제1 방향(X)을 따라 차례로 배열된다. 또한, 제1 산화 패턴(122)의 상면 및 바닥면이 기판(100)의 상면과 이루는 각은, 제2 산화 패턴(124)의 상면 및 바닥면이 기판(100)의 상면과 이루는 각과 다르다.
예를 들어, 제1 산화 패턴(122)과 접촉하는 제1 반도체 패턴(110)의 상면은 제5 면(110US1)을 포함할 수 있다. 제1 산화 패턴(122)과 접촉하는 제3 반도체 패턴(130)의 바닥면은 제6 면(130LS1)을 포함할 수 있다. 제2 산화 패턴(124)과 접촉하는 제1 반도체 패턴(110)의 상면은 제7 면(110US2)을 포함할 수 있다. 제2 산화 패턴(124)과 접촉하는 제3 반도체 패턴(130)의 바닥면은 제8 면(130LS2)을 포함할 수 있다.
제5 면(110US1)과 기판(100)의 상면이 이루는 제3 각(θ3)은, 제7 면(110US2)과 기판(100)의 상면이 이루는 제5 각(θ5)보다 작을 수 있다. 또한, 제6 면(130LS1)과 기판(100)의 상면이 이루는 제4 각(θ4)은, 제8 면(130LS2)과 기판(100)의 상면이 이루는 제6 각(θ6)보다 작을 수 있다.
이러한 경우에, 제1 산화 패턴(122)의 제1 게르마늄 농도는 제2 산화 패턴(124)의 제2 게르마늄 농도보다 클 수 있다. 제5 면(110US1) 및 제6 면(130LS1)은 기판(100)의 상면과 예각을 이루는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제5 면(110US1) 및 제6 면(130LS1)은 기판(100)의 상면과 평행할 수도 있다.
몇몇 실시예에서, 제3 각(θ3)은 제4 각(θ4)과 실질적으로 동일할 수 있다. 이에 따라, 제1 산화 패턴(122)을 기준으로, 제5 면(110US1)의 프로파일과 제6 면(130LS1)의 프로파일은 대칭적일 수 있다. 또한, 몇몇 실시예에서, 제5 각(θ5)은 제6 각(θ6)과 실질적으로 동일할 수 있다. 이에 따라, 제2 산화 패턴(124)을 기준으로, 제7 면(110US2)의 프로파일과 제8 면(130LS2)의 프로파일은 대칭적일 수 있다.
몇몇 실시예에서, 제1 산화 패턴(122)의 제1 게르마늄 농도와 제2 산화 패턴(124)의 제2 게르마늄 농도가 조절됨에 따라, 제3 반도체 패턴(130)에 인가되는 인장 스트레스가 조절될 수 있다. 예를 들어, 스트레스 패턴(120)과 제1 게이트 전극(144) 사이의 제3 반도체 패턴(130)에 인가되는 인장 스트레스와, 스트레스 패턴(120)과 제2 게이트 전극(244) 사이의 제3 반도체 패턴(130)에 인가되는 인장 스트레스는 서로 별개로 조절될 수 있다.
도 23 내지 도 27은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 참고적으로, 도 24 및 도 26은 도 23의 G-G를 따라 절단한 다양한 단면도들이다. 도 25 및 도 27은 도 23의 H-H를 따라 절단한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 22를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 23 내지 도 27을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 기판(100)은 베이스 기판(102) 및 매립 절연막(104; BOX, buried oxide)을 포함한다. 또한, 제1 핀형 구조체(FS)는 매립 절연막(104)의 상면과 직접 접촉한다.
베이스 기판(102)은 반도체 물질을 포함할 수 있다. 베이스 기판(102)은 예를 들어, 실리콘 기판일 수 있으나, 이에 제한되는 것은 아니다.
매립 절연막(104)은 베이스 기판(102) 상에 형성될 수 있다. 매립 절연막(104)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 도 24 및 도 25에 도시된 것처럼, 제1 핀형 구조체(FS)의 제1 반도체 패턴(도 3의 110)은 생략될 수 있다. 이에 따라, 스트레스 패턴(120)의 바닥면은 매립 절연막(104)의 상면과 직접 접촉할 수 있다.
몇몇 실시예에서, 도 26 및 도 27에 도시된 것처럼, 제1 핀형 구조체(FS)의 제1 반도체 패턴은 매립 절연막(104)의 상면과 직접 접촉할 수 있다.
몇몇 실시예에서, 스트레스 패턴(120)은 상술한 제1 산화 패턴(122), 제2 반도체 패턴(126) 및 제2 산화 패턴(124)을 포함할 수 있음은 물론이다.
도 28 내지 도 30은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 참고적으로, 도 29는 도 28의 I-I를 따라 절단한 다양한 단면도이다. 도 30은 도 28의 J-J를 따라 절단한 다양한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 27을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 28 내지 도 30을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제1 영역(I) 및 제2 영역(II)은 예를 들어, 각각 로직 영역, SRAM 영역, 입출력(IO) 영역 중 하나일 수 있다. 즉, 제1 영역(I) 및 제2 영역(II)은 서로 동일한 기능을 하는 영역일 수도 있고, 서로 다른 기능을 하는 영역일 수도 있다.
기판(100)의 제1 영역(I) 상에 형성되는 반도체 장치는, 도 1 내지 도 5를 이용하여 상술한 반도체 장치만을 도시하였으나, 이는 예시적인 것일 뿐이다. 예를 들어, 도 6 내지 도 27을 이용하여 상술한 다른 반도체 장치가 기판(100)의 제1 영역(I) 상에 형성될 수 있음은 물론이다.
기판(100)의 제2 영역(II) 상에 형성되는 반도체 장치는, 제2 핀형 구조체(FSA), 제3 게이트 구조체(GS3) 및 제4 게이트 구조체(GS4)를 포함한다.
제2 핀형 구조체(FSA)는 기판(100)의 상부에서 돌출되어 길게 연장될 수 있다. 예를 들어, 제2 핀형 구조체(FSA)는 기판(100) 상에서 제4 방향(P)으로 길게 연장될 수 있다. 제2 핀형 구조체(FSA)는 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
제2 핀형 구조체(FSA)는 예를 들어, 원소 반도체 물질인 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있다. 또한, 제2 핀형 구조체(FSA)는 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 몇몇 실시예에서, 제2 핀형 구조체(FSA)는 제1 반도체 패턴(110)과 실질적으로 동일한 물질을 포함할 수 있다.
제3 게이트 구조체(GS3) 및 제4 게이트 구조체(GS4)는 제2 핀형 구조체(FSA) 및 필드 절연막(105) 상에 형성될 수 있다. 제3 게이트 구조체(GS3) 및 제4 게이트 구조체(GS4)는 제2 핀형 구조체(FSA)와 교차할 수 있다. 예를 들어, 제3 게이트 구조체(GS3) 및 제4 게이트 구조체(GS4)는 서로 이격되어 제5 방향(Q)으로 길게 연장될 수 있다.
각각의 제3 및 제4 게이트 구조체(GS3, GS4)는 게이트 절연막(342, 442)과, 게이트 전극(344, 444)과, 게이트 스페이서(346, 446)와, 게이트 스페이서(346, 446)에 의해 정의되는 게이트 트렌치(GT3, GT4)와, 캡핑 패턴(348, 448)을 포함할 수 있다.
몇몇 실시예에서, 제1 영역(I) 및 제2 영역(II)에는, 서로 다른 도전형의 트랜지스터가 형성될 수 있다. 예를 들어, 제1 영역(I)에 형성되는 반도체 장치는 NMOS일 수 있고, 제2 영역(II)에 형성되는 반도체 장치는 PMOS일 수 있다. 또는, 예를 들어, 제1 영역(I)에 형성되는 반도체 장치는 PMOS일 수 있고, 제2 영역(II)에 형성되는 반도체 장치는 NMOS일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 영역(I) 및 제2 영역(II)에는 서로 동일한 도전형의 트랜지스터가 형성될 수도 있다.
이하에서, 도 31 내지 도 42를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 31 내지 도 37는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 31, 도 34 및 도 36은 도 1의 A-A를 따라 절단한 단면도들이다. 도 32, 도 33 및 도 35 및 도 37는 도 1의 B-B를 따라 절단한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 27을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 31 및 도 32를 참조하면, 기판(100) 상에 제1 반도체 패턴(110), 예비 스트레스 패턴(120p) 및 제3 반도체 패턴(130)을 포함하는 예비 핀형 구조체(FSp)를 형성한다.
제1 반도체 패턴(110), 예비 스트레스 패턴(120p) 및 제3 반도체 패턴(130)은 기판(100) 상에 차례로 적층될 수 있다. 또한, 제1 반도체 패턴(110), 예비 스트레스 패턴(120p) 및 제3 반도체 패턴(130)은 제1 방향(X)으로 길게 연장될 수 있다.
제1 반도체 패턴(110)은 제1 원소 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(110)은 실리콘(Si)을 포함할 수 있다.
예비 스트레스 패턴(120p)은 제2 원소 반도체 물질을 포함할 수 있다. 상기 제2 원소 반도체 물질은 상기 제1 원소 반도체 물질보다 산화 속도가 빠른 원소 반도체 물질일 수 있다. 예를 들어, 예비 스트레스 패턴(120p)은 실리콘 게르마늄(SiGe) 산화물, 실리콘 게르마늄 카바이드(SiGeC) 산화물 및 게르마늄(Ge) 산화물 중 적어도 하나를 포함할 수 있다.
예비 스트레스 패턴(120p)은 제2 반도체 패턴(126), 제4 반도체 패턴(122p) 및 제5 반도체 패턴(124p)을 포함할 수 있다. 제2 반도체 패턴(126)은 제4 반도체 패턴(122p)과 제5 반도체 패턴(124p) 사이에 개재될 수 있다.
몇몇 실시예에서, 제4 반도체 패턴(122p), 제2 반도체 패턴(126) 및 제5 반도체 패턴(124p)은 기판(100) 상에 차례로 적층될 수 있다. 또한, 제2 반도체 패턴(126), 제4 반도체 패턴(122p) 및 제5 반도체 패턴(124p)은 각각 제1 방향(X)으로 길게 연장될 수 있다.
제4 반도체 패턴(122p) 및 제5 반도체 패턴(124p)은 상기 제2 원소 반도체 물질을 포함할 수 있다. 예를 들어, 제4 반도체 패턴(122p) 및 제5 반도체 패턴(124p)은 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC) 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제2 반도체 패턴(126)은 게르마늄(Ge)을 포함하지 않을 수 있다. 예를 들어, 제2 반도체 패턴(126)은 상기 제1 원소 반도체 물질을 포함할 수 있다. 예를 들어, 제2 반도체 패턴(126)은 실리콘(Si)을 포함할 수 있다.
제3 반도체 패턴(130)은 제3 원소 반도체 물질을 포함할 수 있다. 상기 제3 원소 반도체 물질은 상기 제2 원소 반도체 물질보다 산화 속도가 느린 원소 반도체 물질일 수 있다. 예를 들어, 제3 반도체 패턴(130)은 실리콘(Si)을 포함할 수 있다.
제1 반도체 패턴(110), 예비 스트레스 패턴(120p) 및 제3 반도체 패턴(130)은 예를 들어, 기판(100) 상에 차례로 적층된 반도체막들이 마스크 패턴(310)에 의해 패터닝되어 형성될 수 있다.
도 33을 참조하면, 예비 핀형 구조체(FSp)의 측벽 상에 필드 절연막(105)을 형성한다.
필드 절연막(105)은 예비 핀형 구조체(FSp)의 측벽을 전부 덮도록 형성될 수 있다.
필드 절연막(105)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 34 및 도 35를 참조하면, 스트레스 패턴(120)을 포함하는 제1 핀형 구조체(FS)를 형성한다.
예를 들어, 제4 반도체 패턴(122p) 및 제5 반도체 패턴(124p)에 대한 산화 공정을 수행할 수 있다. 상기 산화 공정은 예를 들어, 습식 어닐링(wet annealing) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC) 또는 게르마늄(Ge)을 포함하는 제4 반도체 패턴(122p) 및 제5 반도체 패턴(124p)은, 상기 산화 공정에 의해 산화되어 제1 산화 패턴(122) 및 제2 산화 패턴(124)을 형성할 수 있다. 그러나, 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC) 또는 게르마늄(Ge)보다 산화 속도가 느린 실리콘(Si)을 포함하는 제1 반도체 패턴(110), 제2 반도체 패턴(126) 및 제3 반도체 패턴(130)은 상기 산화 공정에 의해 산화되지 않을 수 있다. 이에 따라, 제1 핀형 구조체(FS) 내에, 제1 산화 패턴(122), 제2 반도체 패턴(126) 및 제2 산화 패턴(124)을 포함하는 스트레스 패턴(120)이 형성될 수 있다.
도 36 및 도 37를 참조하면, 필드 절연막(105)에 대한 리세스 공정을 수행한다.
이에 따라, 제3 반도체 패턴(130)의 적어도 일부를 노출시키는 필드 절연막(105)이 형성될 수 있다.
기판(100)의 상면을 기준으로 필드 절연막(105)의 상면의 높이(H1)는, 기판(100)의 상면을 기준으로 스트레스 패턴(120)의 최상부의 높이(H2)보다 높게 형성되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 기판(100)의 상면을 기준으로 필드 절연막(105)의 상면의 높이(H1)는, 기판(100)의 상면을 기준으로 스트레스 패턴(120)의 최상부의 높이(H2)보다 낮게 형성될 수도 있다.
몇몇 실시예에서, 마스크 패턴(310)은 상기 리세스 공정 중에 또는 상기 리세스 공정 후에 제거될 수 있다.
이어서, 제1 핀형 구조체(FS) 상에 제1 게이트 구조체(GS1), 제2 게이트 구조체(GS2), 소오스/드레인 영역(150) 및 층간 절연막(160)이 형성될 수 있다. 이에 따라, 도 2 및 도 3에 따른 반도체 장치가 제조될 수 있다.
도 38 및 도 39은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 38는 도 1의 A-A를 따라 절단한 단면도이다. 도 39은 도 1의 B-B를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 38를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 38 및 도 39을 참조하면, 기판(100) 상에 제1 반도체 패턴(110), 예비 스트레스 패턴(120p) 및 제2 반도체 패턴(126)을 포함하는 예비 핀형 구조체(FSp)를 형성한다.
예비 스트레스 패턴(120p)은 제2 반도체 패턴(126), 제4 반도체 패턴(122p) 및 제5 반도체 패턴(124p)을 포함할 수 있다. 제2 반도체 패턴(126)은 제4 반도체 패턴(122p)과 제5 반도체 패턴(124p) 사이에 개재될 수 있다.
몇몇 실시예에서, 제4 반도체 패턴(122p), 제2 반도체 패턴(126) 및 제5 반도체 패턴(124p)은 제1 방향(X)을 따라 차례로 배열될 수 있다. 또한, 제4 반도체 패턴(122p) 및 제5 반도체 패턴(124p)은 각각 제1 방향(X)으로 길게 연장될 수 있다.
이어서, 도 33 내지 도 37를 이용하여 상술한 단계가 수행될 수 있다. 또한, 제1 핀형 구조체(FS) 상에 제1 게이트 구조체(GS1), 제2 게이트 구조체(GS2), 소오스/드레인 영역(150) 및 층간 절연막(160)이 형성될 수 있다. 이에 따라, 도 10 및 도 11에 따른 반도체 장치가 제조될 수 있다.
도 40 내지 도 42는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 참고적으로, 도 40은 도 12의 C-C를 따라 절단한 단면도이다. 도 41 및 도 42는 도 40의 제4 스캔라인(P7-P8)에 따라 게르마늄 농도 변화를 설명하기 위한 그래프이다. 설명의 편의를 위해, 도 1 내지 도 39을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 40을 참조하면, 기판(100) 상에 제1 반도체 패턴(110), 예비 스트레스 패턴(120p) 및 제3 반도체 패턴(130)을 포함하는 예비 핀형 구조체(FSp)를 형성한다.
몇몇 실시예에서, 예비 스트레스 패턴(120p)의 게르마늄 농도는 기판(100)의 상면으로부터 멀어짐에 따라 변화할 수 있다. 예를 들어, 제3 방향(Z)을 따라 예비 스트레스 패턴(120p)을 가로지르는 제4 스캔라인(P7-P8)이 정의될 수 있다. 제4 스캔라인(P7-P8)을 따라 이동할 때, 예비 스트레스 패턴(120p)의 게르마늄 농도는 변화할 수 있다.
예를 들어, 도 41에 도시된 것처럼, 제4 스캔라인(P7-P8)을 따라 이동할 때, 예비 스트레스 패턴(120p)의 게르마늄 농도는 증가할 수 있다.
이어서, 도 33 내지 도 37를 이용하여 상술한 단계가 수행될 수 있다. 또한, 제1 핀형 구조체(FS) 상에 제1 게이트 구조체(GS1), 제2 게이트 구조체(GS2), 소오스/드레인 영역(150) 및 층간 절연막(160)이 형성될 수 있다. 이에 따라, 도 13에 따른 반도체 장치가 제조될 수 있다.
예를 들어, 도 42에 도시된 것처럼, 제4 스캔라인(P7-P8)을 따라 이동할 때, 예비 스트레스 패턴(120p)의 게르마늄 농도는 감소할 수 있다.
이어서, 도 33 내지 도 37를 이용하여 상술한 단계가 수행될 수 있다. 또한, 제1 핀형 구조체(FS) 상에 제1 게이트 구조체(GS1), 제2 게이트 구조체(GS2), 소오스/드레인 영역(150) 및 층간 절연막(160)이 형성될 수 있다. 이에 따라, 도 15에 따른 반도체 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110: 제1 반도체 패턴 120: 스트레스 패턴
122: 제1 산화 패턴 124: 제2 산화 패턴
126: 제2 반도체 패턴 130: 제3 반도체 패턴
142, 242: 게이트 절연막 144, 244: 게이트 전극
146, 246: 게이트 스페이서 148, 248: 캡핑 패턴
150: 소오스/드레인 영역 160: 층간 절연막
FS: 핀형 구조체 GS1, GS2: 게이트 구조체

Claims (20)

  1. 기판;
    상기 기판 상에 차례로 적층되는 스트레스 패턴 및 반도체 패턴을 포함하는 핀형 구조체;
    상기 핀형 구조체의 일부 상에 배치되는 필드 절연막; 및
    상기 핀형 구조체 상에, 상기 핀형 구조체와 교차하여 제1 방향으로 연장되는 게이트 전극을 포함하고,
    상기 스트레스 패턴은, 상기 제1 방향과 다른 제2 방향으로 서로 이격되는 제1 산화 패턴 및 제2 산화 패턴을 포함하고,
    상기 반도체 패턴은 제1 원소 반도체 물질을 포함하고,
    상기 제1 산화 패턴 및 상기 제2 산화 패턴은 각각 상기 제1 원소 반도체 물질과 다른 제2 원소 반도체 물질의 산화물을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 원소 반도체 물질은 실리콘(Si)을 포함하고,
    상기 제2 원소 반도체 물질은 게르마늄(Ge)을 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 산화 패턴의 제1 게르마늄 농도는 상기 제2 산화 패턴의 제2 게르마늄 농도와 다른 반도체 장치.
  4. 제 1항에 있어서,
    상기 반도체 패턴은 제1 반도체 패턴을 포함하고,
    상기 스트레스 패턴은, 상기 제1 산화 패턴과 상기 제2 산화 패턴 사이의 제2 반도체 패턴을 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제2 반도체 패턴은 게르마늄(Ge)을 비포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 반도체 패턴은 제1 반도체 패턴을 포함하고,
    상기 핀형 구조체는, 상기 기판과 상기 스트레스 패턴 사이의 제2 반도체 패턴을 더 포함하고,
    상기 제1 산화 패턴과 상기 제2 산화 패턴은 상기 제2 반도체 패턴과 상기 제1 반도체 패턴 사이에 배치되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제2 방향은 상기 기판의 상면과 수직인 반도체 장치.
  8. 제 1항에 있어서,
    상기 제2 방향은 상기 핀형 구조체가 길이 방향(longitudinal)으로 연장되는 방향인 반도체 장치.
  9. 제 1항에 있어서,
    상기 기판은, 반도체 물질을 포함하는 베이스 기판과, 상기 베이스 기판 상의 매립 절연막을 포함하고,
    상기 스트레스 패턴은 상기 매립 절연막과 직접 접촉하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 스트레스 패턴은 상기 반도체 패턴에 인장 스트레스(tensile stress)를 인가하는 반도체 장치.
  11. 제 1항에 있어서,
    상기 반도체 패턴은 NMOS 트랜지스터의 채널 영역을 포함하는 반도체 장치.
  12. 제 1항에 있어서,
    상기 게이트 전극의 반대되는 제1 면 및 제2 면 각각에, 상기 반도체 패턴 내에, 제1 및 제2 소오스/드레인 영역을 더 포함하는 반도체 장치.
  13. 기판;
    상기 기판 상에 차례로 적층되는 스트레스 구조체 및 제1 반도체 영역을 포함하는 핀형 구조체;
    상기 핀형 구조체의 일부 상의 필드 절연막; 및
    상기 핀형 구조체 및 상기 필드 절연막 상에, 상기 핀형 구조체와 교차하는 게이트 전극을 포함하고,
    상기 스트레스 구조체는,
    게르마늄(Ge)의 산화물을 포함하는 제1 산화 영역과,
    상기 제1 산화 영역과 이격되며, 게르마늄(Ge)의 산화물을 포함하는 제2 산화 영역과,
    상기 제1 산화 영역과 상기 제2 산화 영역 사이에, 게르마늄(Ge)을 비포함하는 제2 반도체 영역을 포함하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 제1 산화 영역, 상기 제2 반도체 영역 및 상기 제2 산화 영역은 상기 기판 상에 차례로 적층되는 반도체 장치.
  15. 제 13항에 있어서,
    상기 핀형 구조체는 제1 방향으로 연장되고,
    상기 제1 산화 영역, 상기 제2 반도체 영역 및 상기 제2 산화 영역은 상기 제1 방향을 따라 차례로 배열되는 반도체 장치.
  16. 기판;
    상기 기판 상에, 스트레스 구조체, 제1 반도체 영역 및 제2 반도체 영역을 포함하는 핀형 구조체;
    상기 핀형 구조체 상의 필드 절연막; 및
    상기 핀형 구조체 상의 게이트 전극을 포함하고,
    상기 제2 반도체 영역은 상기 기판과 상기 스트레스 구조체 사이에 배치되고,
    상기 스트레스 구조체는 서로 이격된 제1 산화 영역과 제2 산화 영역을 포함하고,
    상기 제1 산화 영역과 상기 제2 산화 영역은 상기 제2 반도체 영역과 상기 제1 반도체 영역 사이에 배치되고,
    상기 제1 반도체 영역 및 상기 제2 반도체 영역은 각각 제1 원소 반도체 물질을 포함하고,
    상기 제1 산화 영역 및 상기 제2 산화 영역은 각각 상기 제1 원소 반도체 물질과 다른 제2 원소 반도체 물질의 산화물을 포함하는 반도체 장치.
  17. 제 16항에 있어서,
    상기 제1 원소 반도체 물질은 실리콘을 포함하고,
    상기 제2 원소 반도체 물질은 게르마늄을 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 제1 산화 영역 내의 제1 게르마늄 농도는 상기 제2 산화 영역 내의 제2 게르마늄 농도와 다른 반도체 장치.
  19. 제 16항에 있어서,
    상기 핀형 구조체는 상기 제1 산화 영역과 상기 제2 산화 영역 사이에 배치되는 제3 반도체 영역을 더 포함하고,
    상기 제3 반도체 영역은 게르마늄을 비포함하는 반도체 장치.
  20. 삭제
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