KR102413248B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 기판 보다 돌출되고, 서로 반대되는 방향에 제1 및 제2 단변을 포함하는 제1 핀형 패턴, 상기 제1 핀형 패턴 상에 상기 제1 핀형 패턴과 교차하고, 서로 반대되는 제1 및 제2 측면을 포함하는 제1 게이트 전극, 상기 제1 게이트 전극의 상기 제1 측면에 형성되고, 상기 제1 단변에 인접하게 형성되는 제1 리세스, 상기 제1 게이트 전극의 상기 제2 측면에 형성되고, 상기 제2 단변에 인접하게 형성되고, 상기 제1 리세스의 형상과 다른 형상을 가지는 제2 리세스, 상기 제1 리세스를 채우는 제1 소스/드레인 및 상기 제2 리세스를 채우는 제2 소스/드레인을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판 보다 돌출되고, 서로 반대되는 방향에 제1 및 제2 단변을 포함하는 제1 핀형 패턴, 상기 제1 핀형 패턴 상에 상기 제1 핀형 패턴과 교차하고, 서로 반대되는 제1 및 제2 측면을 포함하는 제1 게이트 전극, 상기 제1 게이트 전극의 상기 제1 측면에 형성되고, 상기 제1 단변에 인접하게 형성되는 제1 리세스, 상기 제1 게이트 전극의 상기 제2 측면에 형성되고, 상기 제2 단변에 인접하게 형성되고, 상기 제1 리세스의 형상과 다른 형상을 가지는 제2 리세스, 상기 제1 리세스를 채우는 제1 소스/드레인 및 상기 제2 리세스를 채우는 제2 소스/드레인을 포함한다.
여기서, 상기 제1 핀형 패턴의 제1 단변에서 이격되는 제2 핀형 패턴과, 상기 제1 및 제2 핀형 패턴 사이에 형성되는 제1 필드 절연막과, 상기 필드 절연막 상에 나란하게 형성되는 제1 및 제2 더미 게이트 전극을 더 포함할 수 있다.
상기 제1 리세스의 측벽과 상기 제1 단변의 거리와 상기 제2 리세스의 측벽과 상기 제2 단변의 거리는 서로 다를 수 있다.
상기 제2 단변에 접하는 제2 필드 절연막을 더 포함하고, 상기 제1 필드 절연막은 상기 제1 단변에 접하고, 상기 제1 소스/드레인은 상기 제1 필드 절연막에 접하고, 상기 제2 소스/드레인은 상기 제2 필드 절연막에 접하지 않을 수 있다.
상기 기판은 제1 및 제2 영역을 포함하고, 상기 제1 핀형 패턴은 상기 제1 영역에 형성되고, 상기 제2 영역에 형성되고, 상기 기판보다 돌출되고, 서로 반대되는 방향에 제3 및 제4 단변을 포함하는 제3 핀형 패턴과, 상기 제3 핀형 패턴 상에 상기 제2 핀형 패턴과 교차하고, 서로 반대되는 제3 및 제4 측면을 포함하는 제2 게이트 전극과, 상기 제2 게이트 전극의 상기 제3 측면에 형성되고, 상기 제3 단변에 인접하게 형성되는 제3 리세스와, 상기 제1 게이트 전극의 상기 제4 측면에 형성되고, 상기 제4 단변에 인접하게 형성되고, 상기 제3 리세스의 형상과 다른 형상을 가지는 제4 리세스와, 상기 제3 리세스를 채우는 제3 소스/드레인와, 상기 제4 리세스를 채우는 제4 소스/드레인을 더 포함하고, 상기 제1 리세스는 상기 제1 단변과 접하고, 상기 제2 내지 제4 리세스는 각각 상기 제2 내지 제4 단변과 접하지 않을 수 있다.
상기 제2 리세스의 폭은 상기 제3 리세스의 폭 및 제4 리세스의 폭보다 클 수 있다.
상기 제1 핀형 패턴의 제1 단변에서 이격되는 제2 핀형 패턴과, 상기 제1 및 제2 핀형 패턴 사이에 형성되는 제1 필드 절연막과, 상기 필드 절연막 상에 형성되고, 상기 제1 및 제2 핀형 패턴과 오버랩되는 제1 더미 게이트 전극을 포함할 수 있다.
상기 제1 소스/드레인의 상면은 제1 패싯(facet)을 포함하고, 상기 제2 소스/드레인의 상면은 상기 제1 패싯과 기울기가 다른 제2 패싯을 포함할 수 있다.
상기 제1 패싯의 기울기와 상기 제2 패싯의 기울기의 부호는 서로 반대일 수 있다.
상기 제1 패싯과 상기 제1 단변이 만나는 지점의 높이는 상기 제2 패싯과 상기 제2 단변이 만나는 지점의 높이와 서로 다를 수 있다.
상기 제2 핀형 패턴은 서로 반대되는 방향에 제3 및 제4 단변을 포함하되, 상기 제3 단변은 상기 제1 단변과 마주보고, 상기 제3 단변에 인접하게 형성되는 제3 리세스와, 상기 제3 리세스를 채우는 제3 소스/드레인을 더 포함하되, 상기 제3 소스/드레인의 상면은 제3 패싯을 포함하고, 상기 제3 패싯의 기울기는 상기 제2 패싯과 동일할 수 있다.
상기 제1 소스/드레인의 부피는 상기 제2 소스/드레인의 부피와 서로 다를 수 있다.
상기 제1 리세스는 상기 제1 단변과 접하고, 상기 제2 리세스는 상기 제2 단변과 접할 수 있다.
상기 제1 필드 절연막의 상면은 상기 제1 및 제2 핀형 패턴의 상면보다 높을 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판 보다 돌출되고, 제1 방향으로 연장되고, 상기 제1 방향으로 서로 이격되는 제1 및 제2 핀형 패턴, 상기 제1 및 제2 핀형 패턴의 측면의 일부를 둘러싸는 제1 부분과, 상기 제1 부분에서 돌출되고, 상기 제1 및 제2 핀형 패턴 사이에 형성되는 제2 부분을 포함하는 필드 절연막으로서, 상기 제2 부분은 상기 제1 핀형 패턴과 접하는 제1 측면과, 상기 제2 핀형 패턴과 접하는 제2 측면을 포함하는 필드 절연막, 상기 제1 핀형 패턴 상에 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극, 상기 제2 핀형 패턴 상에 상기 제2 핀형 패턴과 교차하는 제2 게이트 전극, 상기 제1 핀형 패턴 상에 상기 제1 게이트 전극과 상기 필드 절연막의 상기 제2 부분 사이에 형성되는 제1 리세스, 상기 제2 핀형 패턴 상에 상기 제2 게이트 전극과 상기 필드 절연막의 상기 제2 부분 사이에 형성되고, 상기 제1 리세스와 서로 다른 형상을 가지는 제2 리세스, 상기 제1 리세스를 채우는 제1 소스/드레인 및 상기 제2 리세스를 채우는 제2 소스/드레인을 포함한다.
상기 필드 절연막 상에 형성되는 제1 및 제2 더미 게이트 전극을 더 포함하고, 상기 제1 더미 게이트 전극은 상기 제1 핀형 패턴과 오버랩되고, 상기 제2 더미 게이트 전극은 상기 제2 핀형 패턴과 오버랩될 수 있다.
상기 제1 소스/드레인은 상기 필드 절연막의 제2 부분과 접하고, 상기 제2 소스/드레인은 상기 필드 절연막의 제2 부분과 접하지 않을 수 있다.
상기 필드 절연막 상에 형성되는 제1 더미 게이트 전극을 더 포함하고, 상기 제1 더미 게이트 전극은 상기 제1 및 제2 핀형 패턴과 오버랩될 수 있다.
상기 제2 부분의 상면은 상기 제1 및 제2 핀형 패턴의 상면보다 높을 수 있다.
상기 제1 및 제2 소스/드레인은 상기 제2 부분과 접할 수 있다.
상기 제1 소스/드레인의 상면은 제1 기울기의 제1 패싯을 가지고, 상기 제2 소스/드레인의 상면은 상기 제1 기울기와 다른 제2 기울기의 제2 패싯을 가질 수 있다.
상기 제1 및 제2 소스/드레인의 상면은 상기 제1 더미 게이트로부터 멀어질수록 높아질 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 기판 및 핀형 패턴들을 설명하기 위한 부분 사시도이다.
도 3은 도 1의 A - A'로 자른 단면도이다.
도 4는 도 1의 B - B'로 자른 단면도이다.
도 5는 도 1의 C - C'로 자른 단면도이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 8은 도 7의 A - A' 및 D - D'로 자른 단면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 12는 도 11의 핀형 패턴들과 필드 절연막을 설명하기 위한 부분 사시도이다.
도 13 도 11의 E - E'로 자른 단면도이다.
도 14 도 11의 F - F'로 자른 단면도이다.
도 15 도 11의 G - G'로 자른 단면도이다.
도 16 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 17 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 18 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 20 및 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 2는 도 1의 기판 및 핀형 패턴들을 설명하기 위한 부분 사시도이다. 도 3은 도 1의 A - A'로 자른 단면도이고, 도 4는 도 1의 B - B'로 자른 단면도이다. 도 5는 도 1의 C - C'로 자른 단면도이다.
도 1 내지 도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 복수의 핀형 패턴(F1~F3), 복수의 더미 게이트 전극(DG1~DG4) 및 제1 게이트 전극(G1) 등을 포함할 수 있다.
복수의 핀형 패턴(F1~F3)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 핀형 패턴(F1~F3)은 기판(50)의 일부일 수도 있고, 기판(50)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 도면에서는 예시적으로 3개의 핀형 패턴(F1~F3)이 길이 방향으로 서로 나란히 배치된 것으로 도시하였으나, 이에 한정되지 않는다.
제1 핀형 패턴(F1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(F1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(F1)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(F1)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예에서는 제1 핀형 패턴(F1)은 실리콘 및 실리콘 저마늄이 교차되어 적층된 나노 와이어 구조체일 수도 있다. 단, 이하에서 본 발명의 실시예들에 따른 반도체 장치의 제1 핀형 패턴(F1)은 실리콘을 포함하는 것으로 설명한다.
도면에서는, 예시적으로 핀형 패턴(F1~F3)이 직육면체 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 핀형 패턴(F1~F3)은 모따기된 형상일 수 있다. 즉, 모서리 부분이 둥글게 된 형상일 수도 있다. 핀형 패턴(F1~F3)은 제1 방향(X1)을 따라서 길게 형성되어 있기 때문에, 제1 방향(X1)을 따라 형성된 장변(M1, M2)과, 제2 방향(Y1)을 따라 형성된 단변(P1~P4)을 포함할 수 있다. 구체적으로, 제1 핀형 패턴(F1)은 제1 단변(P1), 제2 단변(P2) 및 제1 장변(M1)을 포함하고, 제2 핀형 패턴(F2)은 제3 단변(P3)과 제2 장변(M2)을 포함할 수 있다. 제3 핀형 패턴(F3)은 제4 단변(P4)과 제3 장변(M3)을 포함할 수 있다.
도시된 것과 같이, 핀형 패턴(F1~F3)은 제1 단변(P1)과 제3 단변(P2) 및 제2 단변(P2)과 제4 단변(P4)이 서로 마주보도록 형성될 수 있다. 핀형 패턴(F1~F3)의 모서리 부분이 둥글게 되어 있어도, 본 발명이 속하는 당업자가 장변(M1~M3) 및 단변(P1~P4)을 구분할 수 있음은 자명하다.
핀형 패턴(F1~F3)은 멀티 게이트 트랜지스터에 사용되는 액티브 패턴을 의미한다. 즉, 핀형 패턴(F1~F3)의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 핀형 패턴(F1~F3)의 서로 마주보는 2면에 채널이 형성될 수도 있다.
또한, 도 3에 도시된 것과 같이, 제1 트렌치(T1)는 핀형 패턴(F1~F3)의 장변(M1~M3)에 접하도록 형성될 수 있다. 제2 트렌치(T2)는 핀형 패턴(F1~F3)의 단변(P1~P4)에 접하도록 형성될 수 있다. 구체적으로, 제1 트렌치(T1)는 제1 내지 제3 핀형 패턴(F1~F3)의 측면에 형성될 수 있다. 또한 제2 트렌치(T2)는 서로 마주보는 제1 핀형 패턴(F1)의 단변(P1)과, 제2 핀형 패턴(F2)의 단변(P3) 사이와, 제1 핀형 패턴(F1)의 단변(P2)과, 제3 핀형 패턴(F3)의 단변(P4) 사이에 배치될 수 있다.
여기서, 제1 트렌치(T1)의 깊이와 제2 트렌치(T2)의 깊이는 서로 동일할 수 있으나, 이에 한정되지 않는다. 왜냐하면, 제1 트렌치(T1)와 제2 트렌치(T2)를 동시에 형성하기 때문이다. 다만, 제1 트렌치(T1)와 제2 트렌치(T2)를 별도로 형성할 경우, 각각의 깊이가 서로 다를 수도 있다.
한편, 도 1에 도시된 것과 같이, 필드 절연막(107)은 기판(50) 상에 형성되고, 복수의 핀형 패턴(F1~F3)의 적어도 일부를 둘러싸도록 형성될 수 있다. 필드 절연막(107)은 제1 부분(104)과 제2 부분(105)을 포함할 수 있다.
제1 부분(104)은 제1 방향(X1)으로 길게 연장되도록 형성되고, 제2 부분(105)은 제2 방향(Y1)으로 길게 연장되도록 형성될 수 있다. 이러한 필드 절연막(107)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
제1 부분(104)은 제1 트렌치(T1)의 적어도 일부에 형성되고, 제2 부분(105)은 제2 트렌치(T2)의 적어도 일부에 형성된다. 다르게 설명하면, 제1 부분(104)은 핀형 패턴(F1~F3)의 장변(M1~M3)과 접하도록 형성되고, 제2 부분(105)은 핀형 패턴(F1~F3)의 단변(P1~P4)과 접하도록 형성될 수 있다. 즉, 제2 부분(105)은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 사이의 제2 트렌치(T2-1)와, 제1 핀형 패턴(F1) 및 제3 핀형 패턴(F3) 사이의 제2 트렌치(T2-2) 사이에 형성되는바, 핀형 패턴(F1~F3)의 측벽에 직접 접촉할 수 있다.
제1 부분(104)은 제1 트렌치(T1)의 일부에만 형성될 수 있다. 또한, 제2 부분(105)은 제2 트렌치(T2)를 완전히 채울 수 있다. 그 결과, 제1 부분(104)의 상면은, 제2 부분(105)의 상면보다 낮을 수 있다. 구체적으로, 제2 부분(105)은 제2 트렌치(T2-1)를 채우는 부분(105-1)과 제2 트렌치(T2-2)를 채우는 부분(105-2)을 포함할 수 있다.
또한 제2 부분(105)의 폭은 제1 및 제2 더미 게이트 전극(DG1~DG4)의 폭보다 넓을 수 있다. 여기에서 폭은, 제2 방향(Y1)으로의 폭을 포함한다.
한편, 제2 부분(105)의 상면은 인접한 핀형 패턴(F1~F3)의 상면과 동일 평면에 형성될 수 있다. 여기서, "동일 평면에 형성된다"는 것은, 공정에 의해서 약간의 오차가 발생하는 것을 포함하는 개념이다. 이에 따라, 핀형 패턴(예를 들어, F1) 상에 형성되는 제1 게이트 전극(G1)의 높이와, 제2 부분(105) 및 제1 핀형 패턴(F1) 상에 형성되는 더미 게이트 전극(예를 들어, DG1)의 높이는 서로 동일할 수 있다. 즉, 복수의 더미 게이트 전극(DG1~DG4) 및 제1 게이트 전극(G1)의 높이의 산포가 상당히 줄어들 수 있다. 전술한 것과 같이, 복수의 더미 게이트 전극(DG1~DG4) 및 제1 게이트 전극(G1)은 폴리 실리콘 및 금속을 이용하여 형성할 수 있고, 복수의 더미 게이트 전극(DG1~DG4) 및 제1 게이트 전극(G1)의 높이가 서로 달라지면 동작 특성이 달라질 수 있다. 따라서, 복수의 더미 게이트 전극(DG1~DG4) 및 제1 게이트 전극(G1)의 높이의 산포가 적으면, 동작 특성도 일정한 범위 내에서 용이하게 컨트롤할 수 있다.
복수의 더미 게이트 전극(DG1~DG4) 및 제1 게이트 전극(G1)은 대응되는 핀형 패턴(F1~F3) 상에, 대응되는 핀형 패턴(F1~F3)과 교차하도록 형성될 수 있다. 예를 들어, 제1 핀형 패턴(F1) 상에는 제1 더미 게이트 전극(DG1), 제3 더미 게이트 전극(DG3) 및 제1 게이트 전극(G1)이 형성되고, 제2 핀형 패턴(F2) 상에는 제2 더미 게이트 전극(DG2)이 형성될 수 있다. 제3 핀형 패턴(F3) 상에는 제4 더미 게이트 전극(DG4)이 형성될 수 있다.
구체적으로, 제1 더미 게이트 전극(DG1)은 제1 핀형 패턴(F1)의 제1 단변(P1)과 제1 및 제2 필드 절연막(107) 상에 오버랩되어 배치되고, 제2 더미 게이트 전극(DG2)은 제2 핀형 패턴(F2)의 제3 단변(P3), 제1 및 제2 필드 절연막(107) 상에 오버랩되어 배치될 수 있다. 제3 더미 게이트 전극(DG3)은 제2 핀형 패턴(F2)의 제3 단변(P3), 제1 및 제2 필드 절연막(107) 상에 오버랩되어 배치될 수 있다. 제4 더미 게이트 전극(DG2)은 제3 핀형 패턴(F3)의 제4 단변(P4), 제1 및 제2 필드 절연막(107) 상에 오버랩되어 배치될 수 있다.
또한 제1 게이트 전극(G1)은 제1 핀형 패턴(F1) 및 제1 부분(104) 상에 오버랩되어 배치될 수 있다. 전술한 바와 같이, 필드 절연막(107)과 제1 핀형 패턴(F1) 상에 제1 더미 게이트 전극(DG1) 및 제3 더미 게이트 전극(DG3)이 형성되고, 필드 절연막(107)과 제2 핀형 패턴(F2) 상에 제2 더미 게이트 전극(DG2)이 형성된다. 또한, 필드 절연막(107)과 제3 핀형 패턴(F3) 상에 제4 더미 게이트 전극(DG4)이 형성된다.
여기에서 도 3에 도시된 것과 같이, 제1 더미 게이트 전극(DG1)의 양 측에는 더미 게이트 스페이서(160)가 형성되고, 제2 더미 게이트 전극(DG2)의 양 측에는 더미 게이트 스페이서(260)가 형성될 수 있다.
도 3을 참고하면, 기판(50)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
제1 게이트 전극(G1)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(G1)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG1)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 이러한 제1 게이트 전극(G1)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 더미 게이트 전극(DG1)은 제1 게이트 전극(G1)의 구조와 유사할 수 있다. 제1 더미 게이트 전극(DG1)은 도시된 것과 같이, 2층 이상의 금속층(DMG1, DMG2)이 적층될 수 있다. 예를 들어, 제1 더미 금속층(DMG1)은 일함수 조절을 하고, 제2 더미 금속층(DMG2)은 제1 더미 금속층(DMG1)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 제1 더미 게이트 전극(DG1)은 제1 게이트 전극(G1)과 실질적으로 동일한 물질을 포함할 수 있다.
제2 더미 게이트 전극(DG2)은 제1 게이트 전극(G1) 및 제1 더미 게이트 전극(DG1)의 구조와 유사할 수 있다. 제2 더미 게이트 전극(DG2)은 도시된 것과 같이, 2층 이상의 금속층(DMG3, DMG4)이 적층될 수 있다. 예를 들어, 제3 더미 금속층(DMG3)은 일함수 조절을 하고, 제4 더미 금속층(DMG4)은 제3 더미 금속층(DMG3)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 제3 더미 게이트 전극(DG3)은 제1 게이트 전극(G1)과 실질적으로 동일한 물질을 포함할 수 있다.
제1 더미 게이트 전극(DG1)은 게이트 절연막(155) 상에 형성될 수 있다. 제2 더미 게이트 전극(DG2)은 게이트 절연막(255) 상에 형성될 수 있다. 제1 게이트 전극(G1)은 게이트 절연막(125) 상에 형성될 수 있다. 또한 제1 더미 게이트 전극(DG1), 제2 더미 게이트 전극(DG2) 및 제1 게이트 전극(G1)은 폴리 실리콘 및 금속을 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(125)은 제1 핀형 패턴(F1)과 제1 게이트 전극(G1) 사이에 형성될 수 있다. 도 4에 도시된 것과 같이, 게이트 절연막(125)은 제1 핀형 패턴(F1)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(125)은 제1 게이트(G1)와 제1 부분(104) 사이에 배치될 수 있다.
게이트 절연막(155)은 제1 핀형 패턴(F1)과 제1 더미 게이트 전극(DG1) 사이 및 필드 절연막(107)의 제2 부분(105-1)과 제1 더미 게이트 전극(DG1) 사이에 형성될 수 있다.
게이트 절연막(255)은 제1 핀형 패턴(F1)과 제2 더미 게이트 전극(DG2) 사이 및 필드 절연막(107)의 제2 부분(105-2)과 제2 더미 게이트 전극(DG2) 사이에 형성될 수 있다.
게이트 절연막(125, 155, 255)은 실리콘 산화막 및 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다.
제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 제1 게이트 전극(G1) 양 측에 형성될 수 있다. 구체적으로, 제1 소스/드레인(E1-1)은 제1 핀형 패턴(F1)의 제1 단변(P1)과 인접한 방향에 형성될 수 있고, 제2 소스/드레인(E1-2)은 제1 핀형 패턴(F1)의 제2 단변(P2)과 인접한 방향에 형성될 수 있다.
제1 핀형 패턴(F1) 상의 트랜지스터가 pFET인 경우, 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀형 패턴(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
더미 게이트 스페이서(160, 260)는 산화물, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 또한 더미 게이트 스페이서(160, 260)는 각각 복수의 더미 게이트 전극(DG1~DG4)의 측벽에 형성될 수 있다.
게이트 스페이서(130)는 산화물, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 또한 게이트 스페이서(130)는 제1 게이트 전극(G1)의 측벽에 형성될 수 있다.
제1 소스/드레인(E1-1)은 제1 핀형 패턴(F1) 상에 형성되는 리세스 내에 형성될 수 있다. 제1 소스/드레인(E1-1)은 제1 핀형 패턴(F1)의 제1 단변(P1)과 이격될 수 있다. 즉, 제1 소스/드레인(E1-1)의 하면 및 측면은 제1 핀형 패턴(F1)에 의해서 둘러싸일 수 있다.
이에 반해서, 제2 소스/드레인(E1-2)은 제1 핀형 패턴(F1) 상에 형성되는 리세스 내에 형성되는 것은 동일하지만, 제1 핀형 패턴(F1)의 제2 단변(P2)과 접하게 될 수 있다. 즉, 제2 소스/드레인(E1-2)의 하면 및 측면의 일부는 제1 핀형 패턴(F1)에 의해서 둘러싸일 수 있으나, 제2 소스/드레인(E1-2)의 측면의 일부 구체적으로는, 제1 게이트 전극(G1)과 인접하지 않은 측면의 일부는 필드 절연막(107)의 제2 부분(105)과 접할 수 있다.
즉, 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 서로 다른 형상을 가질 수 있다. 이는 제1 게이트 전극(G1), 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)의 미스얼라인(mis-align)에 의해서 발생되는 현상일 수 있다. 즉, 제1 게이트 전극(G1), 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)은 일정한 간격으로 이격되어 제1 내지 제3 핀형 패턴(F1~F3) 상에 교차되게 형성될 수 있다. 그러나, 공정 상의 원인 등에 의하여 제1 게이트 전극(G1), 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)이 의도한 위치와 달리 일정 방향으로 시프트되어 형성될 수 있다. 도 3은 제1 게이트 전극(G1), 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)이 제2 단변(P2) 방향으로 시프트된 경우를 나타낼 수 있다.
이러한 경우에도, 제1 게이트 전극(G1), 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 트랜지스터로서 정상동작을 할 수 있다. 즉, 일정한 시프트 마진을 확보하여 공정상의 수율을 높일 수 있다.
식각 정지막(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 탄질화물(SiCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(180)은 제1 소스/드레인(E1-1)과, 제2 소스/드레인(E1-2)과, 식각 정지막(185) 상에 형성될 수 있다. 또한, 층간 절연막(180)은 제1 게이트 전극(G1)과, 제1 더미 게이트 전극(DG1)과, 제2 더미 게이트 전극(DG2)을 감싸도록 형성될 수 있다.
도 5를 참고하면, 제1 핀형 패턴(F1)의 제1 단변(P1)과 마주보는 제2 핀형 패턴(F2)의 제2 단변(P2) 사이에 2개의 더미 게이트 전극 즉, 제1 더미 게이트 전극(DG1) 및 제3 더미 게이트 전극(DG3)이 형성될 수 있다.
제3 더미 게이트 전극(DG3)은 제1 게이트 전극(G1) 및 제1 더미 게이트 전극(DG1)의 구조와 유사할 수 있다. 제3 더미 게이트 전극(DG3)은 도시된 것과 같이, 2층 이상의 금속층(DMG5, DMG6)이 적층될 수 있다. 예를 들어, 제5 더미 금속층(DMG5)은 일함수 조절을 하고, 제6 더미 금속층(DMG6)은 제5 더미 금속층(DMG5)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 제3 더미 게이트 전극(DG3)은 제1 게이트 전극(G1)과 실질적으로 동일한 물질을 포함할 수 있다.
제3 더미 게이트 전극(DG3)은 게이트 절연막(155-1) 상에 형성될 수 있다. 게이트 절연막(155-1)은 필드 절연막(107)의 제2 부분(105-1)과 제3 더미 게이트 전극(DG3) 사이에 형성될 수 있다. 게이트 절연막(155-1)은 실리콘 산화막 및 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다.
제3 소스/드레인(E2)은 제2 핀형 패턴(F2) 상에 형성되는 리세스 내에 형성될 수 있다. 제3 소스/드레인(E2)은 제2 핀형 패턴(F2)의 제3 단변(P3)과 접하게 될 수 있다. 즉, 제3 소스/드레인(E2)의 하면 및 측면의 일부는 제2 핀형 패턴(F2)에 의해서 둘러싸일 수 있으나, 제3 소스/드레인(E2)의 측면의 일부는 필드 절연막(107)의 제2 부분(105-1)과 접할 수 있다.
도 3 및 도 5를 참조하면, 제3 소스/드레인(E2)의 형상은 제2 소스/드레인(E1-2)의 형상과 유사할 수 있다. 즉, 제1 소스/드레인(E1-1), 제2 소스/드레인(E1-2) 및 제3 소스/드레인(E2)은 제1 게이트 전극(G1), 제1 더미 게이트 전극(DG1), 제2 더미 게이트 전극(DG2) 및 제3 더미 게이트 전극(DG3)이 전체적으로 일 방향으로 시프트됨에 따라서, 핀형 패턴(F1~F3)의 양단에 형성되는 소스/드레인의 형상이 서로 다르지만, 어느 한 핀형 패턴의 일단에 형성된 소스/드레인과 다음 핀형 패턴의 일단에 형성된 소스/드레인의 형상은 유사 내지 동일할 수 있다. 즉, 도 3 및 도 5에서는 제1 소스/드레인(E1-1) 및 제3 소스/드레인(E2)이 서로 유사하지만, 제2 소스/드레인(E1-2)의 형상은 제1 소스/드레인(E1-1) 및 제3 소스/드레인(E2)과 다를 수 있다.
이하, 도 1, 도 2, 도 4 및 도 6을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 6은 도 1의 A - A'로 자른 단면도이다.
도 6을 참조하면, 제1 소스/드레인(E1-1)은 제1 단변(P1)과 이격될 수 있다. 제1 소스/드레인(E1-1)의 하면과 측면은 제1 핀형 패턴(F1)에 의해서 둘러싸일 수 있다. 제1 소스/드레인(E1-1)과 제1 단변(P1)과의 거리는 제1 거리(S1)일 수 있다. 이에 따라, 제1 소스/드레인(E1-1)은 필드 절연막(107)의 제2 부분(105-1)과 접하지 않을 수 있다.
제2 소스/드레인(E1-2)은 제2 단변(P2)과 이격될 수 있다. 제2 소스/드레인(E1-2)의 하면과 측면은 제1 핀형 패턴(F1)에 의해서 둘러싸일 수 있다. 제2 소스/드레인(E1-2)과 제2 단변(P2)과의 거리는 제2 거리(S2)일 수 있다. 이에 따라, 제2 소스/드레인(E1-2)은 필드 절연막(107)의 제2 부분(105-2)과 접하지 않을 수 있다.
제1 거리(S1) 및 제2 거리(S2)는 서로 다를 수 있다. 구체적으로, 제1 거리(S1)는 제2 거리(S2)보다 클 수 있다. 이는 제1 게이트 전극(G1), 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)이 제1 내지 제3 핀형 패턴(F1~F3)에 비해 제1 단변(P1) 방향으로 시프트되어 있기 때문일 수 있다.
제1 핀형 패턴(F1) 상의 트랜지스터가 nFET인 경우, 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 기판(50)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(50)이 Si일 때, 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, Si:P, SiPC)일 수 있다.
인장 스트레스 물질은 제1 핀형 패턴(F1)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이하, 도 7 및 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 8은 도 7의 A - A' 및 D - D'로 자른 단면도이다.
도 7 및 도 8을 참조하면, 5
제2 영역(Ⅱ)은 복수의 핀형 패턴(F1'~F3'), 복수의 더미 게이트 전극(DG1'~DG4') 및 제2 게이트 전극(G1') 등을 포함할 수 있다.
복수의 핀형 패턴(F1'~F3')은 제3 방향(X2)을 따라서 길게 연장될 수 있다. 핀형 패턴(F1'~F3')은 기판(50)의 일부일 수도 있고, 기판(50)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 도면에서는 예시적으로 3개의 핀형 패턴(F1~F3)이 길이 방향으로 서로 나란히 배치된 것으로 도시하였으나, 이에 한정되지 않는다.
필드 절연막(107')은 기판(50) 상에 형성되고, 복수의 핀형 패턴(F1'~F3')의 적어도 일부를 둘러싸도록 형성될 수 있다. 필드 절연막(107)은 제1 부분(104)과 제2 부분(105)을 포함할 수 있다.
제1 부분(104')은 제3 방향(X2)으로 길게 연장되도록 형성되고, 제2 부분(105')은 제4 방향(Y2)으로 길게 연장되도록 형성될 수 있다. 이러한 필드 절연막(107)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
한편, 제2 부분(105')의 상면은 인접한 핀형 패턴(F1'~F3')의 상면과 동일 평면에 형성될 수 있다. 여기서, "동일 평면에 형성된다"는 것은, 공정에 의해서 약간의 오차가 발생하는 것을 포함하는 개념이다. 이에 따라, 핀형 패턴(예를 들어, F1) 상에 형성되는 제2 게이트 전극(G1')의 높이와, 제2 부분(105') 및 제4 핀형 패턴(F1') 상에 형성되는 더미 게이트 전극(예를 들어, DG1')의 높이는 서로 동일할 수 있다.
제2 영역(Ⅱ)의 제4 소스/드레인(E1-1')의 하면과 측면은 제4 핀형 패턴(F1')에 의해서 둘러싸일 수 있다. 제4 소스/드레인(E1-1')과 제4 핀형 패턴(F1')의 필드 절연막(107')의 제2 부분(105-1')과의 거리는 제1 거리(S1)ㄴㅇㄹ일 수 있다. 이에 따라, 제4 소스/드레인(E1-1')은 필드 절연막(107')의 제2 부분(105-1')과 접하지 않을 수 있다.
제5 소스/드레인(E1-2')은 필드 절연막(107')의 제2 부분(105-2')과 이격될 수 있다. 제5 소스/드레인(E1-2')의 하면과 측면은 제4 핀형 패턴(F1')에 의해서 둘러싸일 수 있다. 제5 소스/드레인(E1-2')과 필드 절연막(107')의 제2 부분(105-1')과의 거리는 제2 거리(S2)일 수 있다. 이에 따라, 제5 소스/드레인(E1-2')은 필드 절연막(107)의 제2 부분(105-2')과 접하지 않을 수 있다.
제1 거리(S1) 및 제2 거리(S2)는 서로 다를 수 있다. 구체적으로, 제1 거리(S1)는 제2 거리(S2)보다 클 수 있다. 이는 제2 게이트 전극(G1'), 제5 더미 게이트 전극(DG1') 및 제6 더미 게이트 전극(DG2')이 제4 내지 제6 핀형 패턴(F1'~F3')에 비해 일 방향으로 시프트되어 있기 때문일 수 있다.
제4 핀형 패턴(F1') 상의 트랜지스터가 nFET인 경우, 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')은 기판(50)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(50)이 Si일 때, 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, Si:P, SiPC)일 수 있다.
인장 스트레스 물질은 제4 핀형 패턴(F1')에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
제1 영역(Ⅰ)은 PMOS 트랜지스터가 형성되는 영역일 수 있고, 제2 영역(Ⅱ)은 NMOS 트랜지스터가 형성되는 영역일 수 있다. 제1 영역(Ⅰ)의 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 게이트 스페이서(130) 및 더미 게이트 스페이서(160, 260)와 오버랩되게 형성될 수 있다.
이에 반해, 제2 영역(Ⅱ)의 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')은 게이트 스페이서(130') 및 더미 게이트 스페이서(160', 260')과 오버랩되지 않을 수 있다. 즉, 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')의 측벽은 게이트 스페이서(130') 및 더미 게이트 스페이서(160', 260')의 측벽과 연속적일 수 있다.
이는 PMOS 와 NMOS의 성장 제어에 따라, 각각의 리세스의 폭을 서로 달리하기 때문이다. 구체적으로 PMOS인 제1 영역(Ⅰ)에서의 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)의 폭은 NMOS인 제2 영역(Ⅱ)에서의 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')의 폭보다 넓을 수 있다.
제1 영역(Ⅰ)의 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)의 상면은 제1 핀형 패턴(F1)의 상면과 동일한 평면을 이룰 수 있다. 이에 반해서, 제2 영역(Ⅱ)의 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')은 제4 핀형 패턴(F1')의 상면보다 높게 형성될 수 있다.
이는, PMOS 영역의 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 리세스를 완전히 채우도록 성장 제어가 가능한 SiGe를 포함할 수 있지만, NMOS 영역의 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')은 P가 고농도로 도핑된 Si:P 를 포함하여 성장 제어가 상대적으로 어렵기 때문이다. 이 때문에, 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')의 과다 성장이 일어날 수 있기 때문이다.
이하, 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(F1) 상에 형성되는 게이트 전극이 2개일 수 있다.
구체적으로, 제1 게이트 전극(G1) 및 제3 게이트 전극(G2)이 제1 핀형 패턴(F1) 상에 형성될 수 있다. 이에 따라, 제1 게이트 전극(G1), 제3 게이트 전극(G2) 및 제1 내지 제4 더미 게이트 전극(DG1~DG4)이 일 방향으로 시프트되어, 제1 핀형 패턴(F1)의 양 끝단에 형성되는 소스/드레인의 형상이 서로 달라질 수 있다.
이하, 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(F1) 상에 형성되는 게이트 전극이 3개일 수 있다.
구체적으로, 제1 게이트 전극(G1), 제3 게이트 전극(G2) 및 제4 게이트 전극(G3)이 제1 핀형 패턴(F1) 상에 형성될 수 있다. 이에 따라, 제1 게이트 전극(G1), 제3 게이트 전극(G2) 및 제1 내지 제4 더미 게이트 전극(DG1~DG4)이 일 방향으로 시프트되어, 제1 핀형 패턴(F1)의 양 끝단에 형성되는 소스/드레인의 형상이 서로 달라질 수 있다.
이하, 도 11 내지 15를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 12는 도 11의 핀형 패턴들과 필드 절연막을 설명하기 위한 부분 사시도이다. 도 13 도 11의 E - E'로 자른 단면도이고, 도 14 도 11의 F - F'로 자른 단면도이다. 도 15 도 11의 G - G'로 자른 단면도이다.
이하, 도 11 내지 15를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 복수의 핀형 패턴(F1~F3), 복수의 더미 게이트 전극(DG1, DG2) 및 제1 게이트 전극(G1), 제5 게이트 전극(G4) 및 제6 게이트 전극(G5) 등을 포함할 수 있다.
기판(50)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(50)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(50)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 내지 제3 핀형 패턴(F1~F3)은 기판(50)으로부터 돌출되어 있을 수 있다. 제1 내지 제3 핀형 패턴(F1~F3)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 내지 제3 핀형 패턴(F1~F3)은 길이 방향으로 서로 나란히 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 내지 제3 핀형 패턴(F1~F3)은 제1 방향(X1)을 따라서 길게 형성되어 있으므로, 제1 방향(X1)을 따라 연장되는 장변과, 제2 방향(Y1)을 따라 연장되는 단변을 각각 포함할 수 있다. 만약, 제1 내지 제3 핀형 패턴(F1~F3)의 모서리 부분이 둥글게 형성되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
또한, 제1 내지 제3 핀형 패턴(F1~F3)은 핀형 액티브 패턴 또는 와이어 패턴 형상의 바다일 수 있고, 도면에서는 예시적으로 핀형 액티브 패턴 형상을 도시하였다.
제1 내지 제3 핀형 패턴(F1~F3)은 멀티 게이트 트랜지스터에 사용되는 액티브 패턴을 의미한다. 즉, 제1 내지 제3 핀형 패턴(F1~F3)이 핀형 액티브 패턴의 형상일 경우, 핀의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 핀의 서로 마주보는 2면에 채널이 형성될 수도 있다. 또는, 제1 내지 제3 핀형 패턴(F1~F3)이 와이어 패턴의 형상일 경우, 와이어 패턴의 주위를 따라서 채널이 형성될 수 있다.
제1 내지 제3 핀형 패턴(F1~F3)은 기판(50)의 일부일 수도 있고, 기판(50) 으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제3 핀형 패턴(F1~F3)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 내지 제3 핀형 패턴(F1~F3)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
필드 절연막(107)은 기판(50) 상에 형성되고, 제1 내지 제3 핀형 패턴(F1~F3)의 주변에 배치될 수 있다. 필드 절연막(107)은 제1 내지 제3 핀형 패턴(F1~F3)의 일부를 둘러싸도록 형성될 수 있다. 즉, 제1 내지 제3 핀형 패턴(F1~F3)은 필드 절연막(107)에 의해 정의될 수 있다.
구체적으로, 필드 절연막(107)은 서로 높이가 다른 제1 부분(104)과 제2 부분(105)을 포함할 수 있다. 필드 절연막의 제1 부분(104)의 높이는 H0이고, 필드 절연막의 제2 부분(105)의 높이는 H0 + H1 일 수 있다. 즉, 필드 절연막의 제2 부분(105)의 상면은 필드 절연막의 제1 부분(104)의 상면보다 위로 돌출되어 있을 수 있다. 덧붙여, 필드 절연막의 제1 부분(104)의 상면은 제1 내지 제3 핀형 패턴(F1~F3)의 상면보다 낮을 수 있다.
필드 절연막의 제2 부분(105)의 상면은 제1 내지 제3 핀형 패턴(F1~F3)의 상면보다 높을 수 있다. 도면에서는 예시적으로, 필드 절연막의 제2 부분(105)의 상면이 높이 H2만큼, 제1 내지 제3 핀형 패턴(F1~F3)의 상면보다 높은 경우를 도시하였다.
예를 들면, 필드 절연막의 제2 부분(105)은 제1 내지 제3 핀형 패턴(F1~F3)의 단변과 접하도록 형성되고, 필드 절연막의 제1 부분(104)은 제1 내지 제3 핀형 패턴(F1~F3)의 장변과 접하도록 형성될 수 있다.
필드 절연막의 제2 부분(105)은 제1 핀형 패턴(F1)의 각각 양 측에 형성되는 일 단의 제2 부분(105-1)과 타 단의 제2 부분(105-2)을 포함할 수 있다. 일 단의 제2 부분(105-1)은 제1 더미 게이트 전극(DG1)의 아래에 형성되고, 타 단의 제2 부분(105-2)은 제2 더미 게이트 전극 아래에 형성될 수 있다. 필드 절연막의 제1 부분(104)은 제1 게이트 전극(G1) 아래에 형성될 수 있다. 다르게 말하면, 필드 절연막의 일 단의 제2 부분(105-1)은 서로 마주보는 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 사이에 배치될 수 있고, 필드 절연막의 타단의 제2 부분(105-2)은 서로 마주보는 제1 핀형 패턴(F1) 및 제3 핀형 패턴(F3) 사이에 배치될 수 있다.
또한, 도 3에서, 필드 절연막(107)은 제1 내지 제3 핀형 패턴(F1~F3)의 종단을 감싸는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 필드 절연막(107)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
제1 더미 게이트 전극(DG1)은 제2 방향(Y1)으로 연장되어, 대응되는 필드 절연막의 제2 부분(105-1) 상에 배치될 수 있다. 제2 더미 게이트 전극(DG2)은 제2 방향(Y1)으로 연장되어, 대응되는 필드 절연막의 제2 부분(105-2) 상에 배치될 수 있다. 필드 절연막의 제2 부분(105) 상에, 더미 게이트 전극이 2개 이상 형성되지 않고, 1개가 형성됨에 따라, 레이아웃의 크기를 줄일 수 있다.
필드 절연막의 제1 부분(104)과 필드 절연막의 제2 부분(105)은 서로 높이가 다르다. 필드 절연막의 제2 부분(105)의 높이는 H0+ H1 이고, 필드 절연막의 제2 부분(104)의 높이는 H0 일 수 있다.
필드 절연막의 제2 부분(105)의 상면은 제1 게이트 전극(G1)의 바닥면보다 높다. 제1 게이트 전극(G1)은 필드 절연막의 제1 부분(104), 제1 핀형 패턴(F1)의 상면 및 측벽을 따라 형성될 수 있다. 제1 게이트 전극(G1)의 "바닥면"의 의미는 제1 게이트 전극(G1)의 밑면 중에서 가장 낮은 부분을 의미하고, 도 11에서는 필드 절연막의 제1 부분(104)의 상면과 마주보는 면이 바닥면이 될 수 있다.
또 다르게 설명하면, 제1 더미 게이트 전극(DG1)의 높이와, 제1 게이트 전극(G1)의 높이는 서로 다르다. 제1 더미 게이트 전극(DG1)의 상면과 제1 게이트 전극(G1)의 상면은 서로 나란할 수 있다. 예를 들어, 제1 더미 게이트 전극(DG1)과 제1 게이트 전극(G1)이 평탄화 공정을 통해서 만들어지는 경우, 상면이 동일 평면 상에 놓일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 필드 절연막의 제2 부분(105)의 상면이 제1 내지 제3 핀형 패턴(F1~F3)의 상면보다 높고, 제1 더미 게이트 전극(DG1)은 필드 절연막의 제2 부분(105) 상에 형성되고, 제1 게이트 전극(G1)은 제1 내지 제3 핀형 패턴(F1~F3) 상에 형성되기 때문에, 단면도에서, 제1 더미 게이트 전극(DG1)의 하면의 높이는 제1 게이트 전극(G1)의 높이보다 높게 된다.
덧붙여, 도 1에서, 제1 게이트 전극(G1)은 필드 절연막의 제1 부분(104) 상에 형성되고, 제1 더미 게이트 전극(DG1)은 필드 절연막의 제2 부분(105) 상에 형성되고, 필드 절연막의 제2 부분(105)의 상면은 필드 절연막의 제1 부분(104)의 상면보다 위로 돌출되어 있기 때문에, 제1 더미 게이트 전극(DG1)의 높이(H4)는 제1 게이트 전극(G1)의 높이(H3)보다 낮게 된다.
게이트 스페이서(130)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(G1)의 측벽 상에 배치될 수 있다. 게이트 스페이서(130)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소스/드레인(E1-1)은 제1 게이트 전극(G1)과 필드 절연막의 제2 부분(105-1) 사이에 배치되고, 제1 핀형 패턴(F1) 상에 형성될 수 있다. 제1 소스/드레인(E1-1)은 필드 절연막의 제2 부분(105-1)과 접촉할 수 있다. 제1 소스/드레인(E1-1)은 에피층을 포함한다.
제1 소스/드레인(E1-1)은 제1 패싯(facet)(E1-1f)을 포함할 수 있다. 제1 패싯(E1-1f)은 게이트 스페이서(130)부터 필드 절연막의 제2 부분(105-1) 까지 연장될 수 있다.
제2 소스/드레인(E1-2)은 제1 게이트 전극(G1)과 필드 절연막의 제2 부분(105-2) 사이에 배치되고, 제1 핀형 패턴(F1) 상에 형성될 수 있다. 제2 소스/드레인(E1-2)은 필드 절연막의 제2 부분(105-2)과 접촉할 수 있다. 제2 소스/드레인(E1-2)은 에피층을 포함한다.
제2 소스/드레인(E1-2)은 제2 패싯(E1-2f)을 포함할 수 있다. 제2 패싯(E1-2f)은 게이트 스페이서(130)부터 필드 절연막의 제2 부분(105-2) 까지 연장될 수 있다.
제1 패싯(E1-1f)의 기울기는 제2 패싯(E1-2f)의 기울기와 다를 수 있다. 구체적으로, 제1 패싯(E1-1f)의 기울기의 절대값은 제2 패싯(E1-2f)의 기울기의 절대값보다 클 수 있다. 제1 패싯(E1-1f)의 기울기의 부호는 제2 패싯(E1-2f)의 기울기의 부호와 서로 다를 수 있다. 즉, 제1 소스/드레인(E1-1)과 제2 소스/드레인(E1-2)은 제1 게이트 전극(G1)을 기준으로 서로 비대칭적이고, 서로 다른 형상을 가질 수 있다.
필드 절연막의 제2 부분(105-1)의 측벽은 제1 패싯(E1-1f)의 시작점에 가까운 제1 지점과, 제1 지점보다 먼 제2 지점을 포함할 수 있다. 이 때, 제1 지점으로부터 제1 지점과 동일 레벨에 있는 제1 패싯(E1-1f)까지의 거리(L1)는 제2 지점으로부터 제2 지점과 동일 레벨에 있는 제1 패싯(E1-1f)까지의 거리(L2)보다 가까울 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우, 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 장치가 NMOS 트랜지스터인 경우, 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(F1)이 Si일 때, 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP, SiPC)일 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(F1)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
식각 정지막(185)는 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2) 상에 형성될 수 있다. 예를 들어, 식각 정지막(185)은 제1 소스/드레인(E1-1)의 제1 패싯(E1-1f)과, 제2 소스/드레인(E1-2)의 제2 패싯(E1-2f)과, 필드 절연막의 제2 부분(105)의 측벽을 따라서 형성될 수 있다.
더미 게이트 스페이서(160)의 바닥면의 적어도 일부는 식각 정지막(185)과 접촉할 수 있다.
식각 정지막(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 탄질화물(SiCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(180)은 제1 소스/드레인(E1-1)과, 제2 소스/드레인(E1-2)과, 식각 정지막(185) 상에 형성될 수 있다. 또한, 층간 절연막(180)은 제1 게이트 전극(G1)과, 제1 더미 게이트 전극(DG1)과, 제2 더미 게이트 전극(DG2)을 감싸도록 형성될 수 있다.
층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 15를 참고하면, 제1 핀형 패턴(F1)의 단변과 마주보는 제2 핀형 패턴(F2)의 단변 사이에 제1 더미 게이트 전극(DG1)이 형성되고, 제2 핀형 패턴(F2) 상에 제5 게이트 전극(G4)이 형성될 수 있다.
제5 게이트 전극(G4)은 금속층(MG7, MG8)을 포함할 수 있다. 제5 게이트 전극(G4)은 도시된 것과 같이, 2층 이상의 금속층(MG7, MG8)이 적층될 수 있다. 제7 금속층(MG7)은 일함수 조절을 하고, 제8 금속층(MG8)은 제7 금속층(MG7)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제7 금속층(MG7)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제8 금속층(MG8)은 W 또는 Al을 포함할 수 있다. 이러한 제5 게이트 전극(G4)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제3 소스/드레인(E2)은 제5 게이트 전극(G4)과 필드 절연막의 제2 부분(105-1) 사이에 배치되고, 제1 핀형 패턴(F1) 상에 형성될 수 있다. 제3 소스/드레인(E2)은 필드 절연막의 제2 부분(105-1)과 접촉할 수 있다. 제3 소스/드레인(E2)은 에피층을 포함한다.
제3 소스/드레인(E2)은 제3 패싯(E2f)을 포함할 수 있다. 제3 패싯(E2f)은 게이트 스페이서(130)부터 필드 절연막의 제2 부분(105-1) 까지 연장될 수 있다.
도 13 및 도 15를 참조하면, 제3 소스/드레인(E2)의 형상은 제2 소스/드레인(E1-2)의 형상과 유사할 수 있다. 즉, 제1 소스/드레인(E1-1), 제2 소스/드레인(E1-2) 및 제3 소스/드레인(E2)은 제1 게이트 전극(G1), 제1 더미 게이트 전극(DG1), 제2 더미 게이트 전극(DG2) 및 제3 더미 게이트 전극(DG3)이 전체적으로 일 방향으로 시프트됨에 따라서, 핀형 패턴(F1~F3)의 양단에 형성되는 소스/드레인의 형상이 서로 다르지만, 어느 한 핀형 패턴의 일단에 형성된 소스/드레인과 다음 핀형 패턴의 일단에 형성된 소스/드레인의 형상은 유사 내지 동일할 수 있다. 즉, 도 13 및 도 15에서는 제1 소스/드레인(E1-1) 및 제3 소스/드레인(E2)이 서로 유사하지만, 제2 소스/드레인(E1-2)의 형상은 제1 소스/드레인(E1-1) 및 제3 소스/드레인(E2)과 다를 수 있다.
이하, 도 16을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 16을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(F1) 상에 형성되는 게이트 전극이 2개일 수 있다.
구체적으로, 제1 게이트 전극(G1) 및 제7 게이트 전극(G6)이 제1 핀형 패턴(F1) 상에 형성될 수 있다. 이에 따라, 제1 게이트 전극(G1), 제7 게이트 전극(G6), 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)이 일 방향으로 시프트되어, 제1 핀형 패턴(F1)의 양 끝단에 형성되는 소스/드레인의 형상이 서로 달라질 수 있다.
이하, 도 17을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 17을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(F1) 상에 형성되는 게이트 전극이 3개일 수 있다.
구체적으로, 제1 게이트 전극(G1), 제8 게이트 전극(G7) 및 제7 게이트 전극(G6)이 제1 핀형 패턴(F1) 상에 형성될 수 있다. 이에 따라, 제1 게이트 전극(G1), 제7 게이트 전극(G6), 제8 게이트 전극(G7), 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)이 일 방향으로 시프트되어, 제1 핀형 패턴(F1)의 양 끝단에 형성되는 소스/드레인의 형상이 서로 달라질 수 있다.
이하, 도 18을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 18을 참조하면, 본 발명의 몇몇 실시예를 가지는 반도체 장치는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 상술한 도 1의 반도체 장치와 동일할 수 있다. 제2 영역(Ⅱ)은 상술한 도 11의 반도체 장치와 동일할 수 있다.
도 1의 반도체 장치는 핀형 패턴 사이의 간격에 2개의 게이트 전극이 들어가는 DDB(double diffusion braek) 장치일 수 있고, 도 11의 반도체 장치는 핀형 패턴 사이의 간격에 1개의 게이트 전극이 들어가는 SDB(single diffusion break) 장치일 수 있다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 20 및 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 20은 태블릿 PC이고, 도 21은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
50: 기판 F1: 제1 핀형 패턴
E1-1: 제1 소스/드레인 E1-2: 제2 소스/드레인
E1-1f: 제1 패싯 E1-2f: 제2 패싯

Claims (10)

  1. 제1 및 제2 영역을 포함하는 기판;
    상기 제1 영역에 형성되고, 상기 기판 보다 돌출되고, 서로 반대되는 방향에 제1 및 제2 단변을 포함하는 제1 핀형 패턴;
    상기 제1 핀형 패턴 상에 상기 제1 핀형 패턴과 교차하고, 서로 반대되는 제1 및 제2 측면을 포함하는 제1 게이트 전극;
    상기 제1 게이트 전극의 상기 제1 측면 및 상기 제2 측면에 형성되는 제1 게이트 스페이서;
    상기 제1 게이트 전극의 상기 제1 측면에 형성되고, 상기 제1 단변에 인접하게 형성되는 제1 리세스;
    상기 제1 게이트 전극의 상기 제2 측면에 형성되고, 상기 제2 단변에 인접하게 형성되고, 상기 제1 리세스의 형상과 다른 형상을 가지는 제2 리세스;
    상기 제1 리세스를 채우는 제1 소스/드레인;
    상기 제2 리세스를 채우는 제2 소스/드레인;
    상기 제1 핀형 패턴의 제1 단변에서 이격되는 제2 핀형 패턴;
    상기 제1 및 제2 핀형 패턴 사이에 형성되는 제1 필드 절연막;
    상기 제1 필드 절연막 상에 나란하게 형성되는 제1 및 제2 더미 게이트 전극;
    상기 제2 영역에 형성되고, 상기 기판보다 돌출되고, 서로 반대되는 방향에 제3 및 제4 단변을 포함하는 제2 핀형 패턴;
    상기 제2 핀형 패턴 상에 상기 제2 핀형 패턴과 교차하고, 서로 반대되는 제3 및 제4 측면을 포함하는 제2 게이트 전극;
    상기 제2 게이트 전극의 상기 제3 측면 및 상기 제4 측면 상에 형성되는 제2 게이트 스페이서;
    상기 제2 게이트 전극의 상기 제3 측면에 형성되고, 상기 제3 단변에 인접하게 형성되는 제3 리세스;
    상기 제1 게이트 전극의 상기 제4 측면에 형성되고, 상기 제4 단변에 인접하게 형성되고, 상기 제3 리세스의 형상과 다른 형상을 가지는 제4 리세스;
    상기 제3 리세스를 채우는 제3 소스/드레인; 및
    상기 제4 리세스를 채우는 제4 소스/드레인을 포함하고,
    상기 제1 게이트 스페이서의 적어도 일부는, 상기 제1 소스/드레인 및 상기 제2 소스/드레인과 상기 기판에서 상기 제1 핀형 패턴을 향하는 방향으로 오버랩되고,
    상기 제2 게이트 스페이서는, 상기 제3 소스/드레인 및 상기 제4 소스/드레인과 상기 기판에서 상기 제2 핀형 패턴을 향하는 방향으로 오버랩되지 않는 반도체 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 리세스의 측벽과 상기 제1 단변의 거리와 상기 제2 리세스의 측벽과 상기 제2 단변의 거리는 서로 다른 반도체 장치.
  4. 제1 항에 있어서,
    상기 제2 단변에 접하는 제2 필드 절연막을 더 포함하고,
    상기 제1 필드 절연막은 상기 제1 단변에 접하고,
    상기 제1 소스/드레인은 상기 제1 필드 절연막에 접하고,
    상기 제2 소스/드레인은 상기 제2 필드 절연막에 접하지 않는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 리세스는 상기 제1 단변과 접하고,
    상기 제2 내지 제4 리세스는 각각 상기 제2 내지 제4 단변과 접하지 않는 반도체 장치.
  6. 제1 항에 있어서,
    상기 기판은 제3 영역을 더 포함하고,
    상기 제3 영역에 형성되고, 상기 기판 보다 돌출되고, 서로 반대되는 방향에 제5 및 제6 단변을 포함하는 제3 핀형 패턴;
    상기 제3 핀형 패턴 상에 상기 제3 핀형 패턴과 교차하고, 서로 반대되는 제5 및 제6 측면을 포함하는 제3 게이트 전극;
    상기 제3 게이트 전극의 상기 제5 측면에 형성되고, 상기 제5 단변에 인접하게 형성되는 제5 리세스;
    상기 제3 게이트 전극의 상기 제6 측면에 형성되고, 상기 제6 단변에 인접하게 형성되고, 상기 제5 리세스의 형상과 다른 형상을 가지는 제6 리세스;
    상기 제5 리세스를 채우는 제5 소스/드레인;
    상기 제6 리세스를 채우는 제6 소스/드레인;
    상기 제3 핀형 패턴의 제5 단변에서 이격되는 제5 핀형 패턴;,
    상기 제3 및 제5 핀형 패턴 사이에 형성되는 제2 필드 절연막; 및
    상기 제2 필드 절연막 상에 형성되고, 상기 제3 및 제5 핀형 패턴과 오버랩되는 제3 더미 게이트 전극을 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제5 소스/드레인의 상면은 제1 패싯(facet)을 포함하고,
    상기 제6 소스/드레인의 상면은 상기 제1 패싯과 기울기가 다른 제2 패싯을 포함하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 제5 리세스는 상기 제5 단변과 접하고, 상기 제6 리세스는 상기 제6 단변과 접하는 반도체 장치.
  9. 제6 항에 있어서,
    상기 제2 필드 절연막의 상면은 상기 제3 및 제5 핀형 패턴의 상면보다 높은 반도체 장치.
  10. 제1 및 제2 영역을 포함하는 기판;
    상기 제1 영역에 형성되고, 상기 기판 보다 돌출되고, 제1 방향으로 연장되고, 상기 제1 방향으로 서로 이격되는 제1 및 제2 핀형 패턴;
    상기 제1 및 제2 핀형 패턴의 측면의 일부를 둘러싸는 제1 부분과, 상기 제1 부분에서 돌출되고, 상기 제1 및 제2 핀형 패턴 사이에 형성되는 제2 부분을 포함하는 필드 절연막으로서, 상기 제2 부분은 상기 제1 핀형 패턴과 접하는 제1 측면과, 상기 제2 핀형 패턴과 접하는 제2 측면을 포함하는 제1 필드 절연막;
    상기 제1 핀형 패턴 상에 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극;
    상기 제1 게이트 전극의 양측면에 형성되는 제1 게이트 스페이서;
    상기 제2 핀형 패턴 상에 상기 제2 핀형 패턴과 교차하는 제2 게이트 전극;
    상기 제2 게이트 전극의 양측면에 형성되는 제2 게이트 스페이서;
    상기 제1 핀형 패턴 상에 상기 제1 게이트 전극과 상기 필드 절연막의 상기 제2 부분 사이에 형성되는 제1 리세스;
    상기 제2 핀형 패턴 상에 상기 제2 게이트 전극과 상기 필드 절연막의 상기 제2 부분 사이에 형성되고, 상기 제1 리세스와 서로 다른 형상을 가지는 제2 리세스;상기 제1 리세스를 채우는 제1 소스/드레인;
    상기 제2 리세스를 채우는 제2 소스/드레인;
    상기 제1 필드 절연막 상에 형성되는 제1 더미 게이트 전극과 제2 더미 게이트 전극;
    상기 제2 영역에 형성되고, 상기 기판 보다 돌출되고, 제1 방향으로 연장되고, 상기 제1 방향으로 서로 이격되는 제3 및 제4 핀형 패턴;
    상기 제3 및 제4 핀형 패턴의 측면의 일부를 둘러싸는 제3 부분과, 상기 제3 부분에서 돌출되고, 상기 제3 및 제4 핀형 패턴 사이에 형성되는 제4 부분을 포함하는 제2 필드 절연막으로서, 상기 제4 부분은 상기 제3 핀형 패턴과 접하는 제3 측면과, 상기 제4 핀형 패턴과 접하는 제4 측면을 포함하는 제2 필드 절연막;
    상기 제3 핀형 패턴 상에 상기 제3 핀형 패턴과 교차하는 제3 게이트 전극;
    상기 제3 게이트 전극의 양측면에 형성되는 제3 게이트 스페이서;
    상기 제4 핀형 패턴 상에 상기 제4 핀형 패턴과 교차하는 제4 게이트 전극;
    상기 제4 게이트 전극의 양측면에 형성되는 제4 게이트 스페이서;
    상기 제3 핀형 패턴 상에 상기 제3 게이트 전극과 상기 제2 필드 절연막의 상기 제4 부분 사이에 형성되는 제3 리세스;
    상기 제4 핀형 패턴 상에 상기 제4 게이트 전극과 상기 제2 필드 절연막의 상기 제4 부분 사이에 형성되고, 상기 제3 리세스와 서로 다른 형상을 가지는 제4 리세스;
    상기 제3 리세스를 채우는 제3 소스/드레인;
    상기 제4 리세스를 채우는 제4 소스/드레인; 및
    상기 제2 필드 절연막 상에 형성되는 제3 더미 게이트 전극과 제4 더미 게이트 전극을 포함하고,
    상기 제1 게이트 스페이서의 적어도 일부는, 상기 제1 소스/드레인과 상기 기판에서 상기 제1 핀형 패턴을 향하는 방향으로 오버랩되고,
    상기 제1 게이트 스페이서의 적어도 일부는, 상기 제2 소스/드레인과 상기 기판에서 상기 제2 핀형 패턴을 향하는 방향으로 오버랩되고,
    상기 제3 게이트 스페이서는, 상기 제3 소스/드레인과 상기 기판에서 상기 제3 핀형 패턴을 향하는 방향으로 오버랩되지 않고,
    상기 제4 게이트 스페이서는, 상기 제4 소스/드레인과 상기 기판에서 상기 제4 핀형 패턴을 향하는 방향으로 오버랩되지 않는 반도체 장치.
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