KR102287398B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는, 기판으로부터 돌출되어 제1 방향으로 연장된 액티브 핀(active fin), 제1 방향과 교차하는 제2 방향으로 연장되어 액티브 핀 상에 형성된 게이트 구조체(gate structure), 및 액티브 핀의 하부을 덮고 액티브 핀의 장변에 인접하여 형성된 필드 절연막을 포함하되, 게이트 구조체는, 게이트 구조체로부터 제1 방향으로 만곡(彎曲)되어, 필드 절연막과 액티브 핀이 접하여 형성된 모서리의 일부를 덮고 다른 일부를 노출시키는 스커트(skirt)를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 동작 특성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판으로부터 돌출되어 제1 방향으로 연장된 액티브 핀(active fin), 제1 방향과 교차하는 제2 방향으로 연장되어 액티브 핀 상에 형성된 게이트 구조체(gate structure), 및 액티브 핀의 하부을 덮고 액티브 핀의 장변에 인접하여 형성된 필드 절연막을 포함하되, 게이트 구조체는, 게이트 구조체로부터 제1 방향으로 만곡(彎曲)되어, 필드 절연막과 액티브 핀이 접하여 형성된 모서리의 일부를 덮고 다른 일부를 노출시키는 스커트(skirt)를 포함한다.
실시예에서, 상기 게이트 구조체는, 게이트 절연막과, 상기 게이트 절연막 상에 형성된 일함수 조절층과, 상기 일함수 조절막 상에 형성된 도전층을 포함할 수 있다.
실시예에서, 상기 일함수 조절층은 제1 메탈을 포함하고, 상기 도전층은 제2 메탈을 포함할 수 있다.
실시예에서, 상기 게이트 절연막은 상기 게이트 구조체의 적어도 일측에 형성된 스페이서의 측벽을 따라 상기 기판으로부터 돌출되는 방향으로 연장될 수 있다.
실시예에서, 상기 스커트는, 상기 게이트 구조체의 하부로부터 상기 제1 방향으로 만곡되어 상기 액티브 핀의 하부 측벽과 접할 수 있다.
실시예에서, 상기 게이트 구조체는, 상기 액티브 핀과 인접하고 상기 스커트를 포함하는 제1 영역과, 상기 액티브 핀으로부터 이격되고 상기 스커트를 포함하지 않는 제2 영역을 포함하고, 상기 제1 영역의 폭은 상기 제2 영역의 폭보다 넓을 수 있다.
실시예에서, 상기 액티브 핀의 적어도 일측에서 상기 제2 방향으로 연장되는 소자 분리막을 더 포함하고, 상기 소자 분리막의 상면은 상기 액티브 핀의 상면보다 낮게 배치되고, 상기 게이트 구조체는 상기 소자 분리막 및 상기 액티브 핀와 오버랩될 수 있다.
실시예에서, 상기 게이트 구조체의 일부는 상기 액티브 핀의 상면보다 낮게 배치되고, 상기 게이트 구조체의 다른 일부는 상기 액티브 핀의 상면보다 높게 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판으로부터 돌출되어 제1 방향으로 나란하게 연장된 제1 및 제2 액티브 핀, 및 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제1 및 제2 액티브 핀 상에 형성된 제1 게이트 구조체를 포함하되, 상기 제1 게이트 구조체는 상기 제1 및 제2 액티브 핀과 상기 제1 게이트 구조체가 인접한 영역에 형성된 제1 스커트를 포함하고, 상기 제1 스커트는, 상기 제1 게이트 구조체의 제1 면으로부터 상기 제1 방향으로 만곡되어 상기 제1 액티브 핀의 제1 면과 접하고, 상기 제1 게이트 구조체의 상기 제1 면의 반대면인 제2 면으로부터 상기 제1 방향으로 만곡되어 상기 제1 액티브 핀의 상기 제1 면과 접하고, 상기 제1 게이트 구조체의 상기 제1 면으로부터 상기 제1 방향으로 만곡되어 상기 제1 액티브 핀의 제1 면과 마주보는 상기 제2 액티브 핀의 제1 면과 접하고, 상기 제1 게이트 구조체의 상기 제2 면으로부터 상기 제1 방향으로 만곡되어 상기 제2 액티브 핀의 상기 제1 면과 접한다.
실시예에서, 상기 제1 스커트는, 상기 제1 게이트 구조체의 상기 제1 면으로부터 상기 제1 방향으로 만곡되어 상기 제2 액티브 핀의 제1 면의 반대면인 제2 면과 접하고, 상기 제1 게이트 구조체의 상기 제2 면으로부터 상기 제1 방향으로 만곡되어 상기 제2 액티브 핀의 상기 제2 면과 접할 수 있다.
실시예에서, 상기 제1 및 제2 액티브 핀의 하부을 덮고 상기 제1 및 제2 액티브 핀의 장변에 인접하여 형성된 필드 절연막을 더 포함하되, 상기 제1 스커트는, 상기 필드 절연막과 상기 제1 및 제2 액티브 핀이 접하여 형성된 모서리의 일부를 덮고 다른 일부를 노출시킬 수 있다.
실시예에서, 상기 제1 게이트 구조체와 상기 제2 방향으로 나란하게 연장되고, 상기 제1 및 제2 액티브 핀 상에 형성된 제2 게이트 구조체를 더 포함하되, 상기 제2 게이트 구조체는 상기 제1 및 제2 액티브 핀과 상기 제2 게이트 구조체가 인접한 영역에 형성된 제2 스커트를 포함하고, 상기 제2 스커트는, 상기 제1 게이트 구조체의 상기 제2 면과 마주보는 상기 제2 게이트 구조체의 제1 면으로부터 상기 제1 방향으로 만곡되어 상기 제1 액티브 핀의 제1 면과 접할 수 있다.
실시예에서, 상기 제1 스커트와 상기 제2 스커트는 서로 분리될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 기판으로부터 돌출되어 제1 방향으로 연장된 액티브 핀, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 액티브 핀 상에 형성된 노멀 게이트 구조체, 및 상기 제2 방향으로 연장되어 상기 액티브 핀 상에 형성되되, 상기 액티브 핀의 단부가 그 하부에 배치되는 더미 게이트 구조체를 포함하고, 상기 더미 게이트 구조체는 상기 액티브 핀과 상기 더미 게이트 구조체가 인접한 영역에 형성된 제1 스커트를 포함하고, 상기 제1 스커트는, 상기 더미 게이트 구조체의 제1 면으로부터 상기 제1 방향으로 만곡되어 상기 액티브 핀의 측면과 접한다.
실시예에서, 상기 노멀 게이트 구조체는 상기 액티브 핀과 상기 노멀 게이트 구조체가 인접한 영역에 형성된 제2 스커트를 포함하고, 상기 제2 스커트는, 상기 노멀 게이트 구조체의 제1 면으로부터 상기 제1 방향으로 만곡되어 상기 액티브 핀의 측면과 접하고, 상기 노멀 게이트 구조체의 상기 제1 면의 반대면인 제2 면으로부터 상기 제1 방향으로 만곡되어 상기 액티브 핀의 측면과 접할 수 있다.
실시예에서, 상기 더미 게이트 구조체의 상기 제1 면과, 상기 노멀 게이트 구조체의 상기 제1 면은 서로 마주보는 면이고, 상기 제1 스커트와 상기 제2 스커트는 서로 분리될 수 있다.
실시예에서, 상기 더미 게이트 구조체의 상기 제1 면의 반대면인 제2 면에는 상기 제1 스커트가 미형성될 수 있다.
실시예에서, 상기 더미 게이트 구조체 및 상기 노멀 게이트 구조체 각각은, 게이트 절연막과, 상기 게이트 절연막 상에 형성되고 제1 메탈을 포함하는 일함수 조절층과, 상기 일함수 조절막 상에 형성되고 제2 메탈을 포함하는 도전층을 포함할 수 있다.
실시예에서, 상기 노멀 게이트 구조체는, 게이트 절연막과, 상기 게이트 절연막 상에 형성되고 제1 메탈을 포함하는 일함수 조절층과, 상기 일함수 조절막 상에 형성되고 제2 메탈을 포함하는 제1 도전층을 포함하고, 상기 더미 게이트 구조체는, 실리콘을 포함하는 제2 도전층을 포함할 수 있다.
실시예에서, 상기 액티브 핀의 적어도 일측에서 상기 제2 방향으로 연장되는 소자 분리막을 더 포함하고, 상기 소자 분리막의 상면은 상기 액티브 핀의 상면보다 낮게 배치되고, 상기 더미 게이트 구조체는 상기 소자 분리막 및 상기 액티브 핀과 오버랩될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 기판으로부터 돌출되어 제1 방향으로 나란하게 연장된 제1 및 제2 액티브 핀, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제1 및 제2 액티브 핀 상에 형성된 제1 게이트 구조체, 및 상기 제1 게이트 구조체와 상기 제2 방향으로 나란하게 연장되고, 상기 제1 및 제2 액티브 핀과 교차하도록 상기 제1 및 제2 액티브 핀 상에 형성된 제2 게이트 구조체를 포함하되, 상기 제1 게이트 구조체는, 상기 제1 및 제2 액티브 핀에 인접한 제1 영역과, 상기 제1 및 제2 액티브 핀으로부터 이격된 제2 영역을 포함하고, 상기 제1 영역의 폭은 상기 제2 영역의 폭보다 넓고, 상기 제2 게이트 구조체는, 상기 제1 및 제2 액티브 핀에 인접한 제3 영역과, 상기 제1 및 제2 액티브 핀으로부터 이격된 제4 영역을 포함하고, 상기 제3 영역의 폭은 상기 제4 영역의 폭보다 넓을 수 있다.
실시예에서, 상기 제1 게이트 구조체는, 상기 제1 및 제2 액티브 핀 상에 배치된 제3 영역을 더 포함하고, 상기 제1 영역의 폭은 상기 제3 영역의 폭보다 넓을 수 있다.
실시예에서, 상기 제1 액티브 핀의 하부을 덮고 상기 제1 액티브 핀의 장변에 인접하여 형성된 필드 절연막을 더 포함하고, 상기 제1 게이트 구조체는, 상기 제1 게이트 구조체로부터 상기 제1 방향으로 만곡되어, 상기 필드 절연막과 상기 제1 액티브 핀이 접하여 형성된 모서리의 일부를 덮고 다른 일부를 노출시키는 스커트를 포함할 수있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 기판으로부터 돌출되어 제1 방향으로 연장된 액티브 핀, 상기 액티브 핀의 장변에 인접하여 배치된 필드 절연막, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 액티브 핀 상에 형성된 게이트 구조체, 및 상기 게이트 구조체의 적어도 일측에 배치되어, 상기 제2 방향으로 연장된 스페이서를 포함하되, 상기 필드 절연막 상에 형성된 상기 게이트 구조체는 제1 영역과 제2 영역을 포함하고, 상기 제1 영역에서 상기 게이트 구조체는 상기 스페이서의 하부와 오버랩하고, 상기 제2 영역에서 상기 게이트 구조체는 상기 스페이서의 하부와 오버랩하지 않는 반도체 장치.
실시예에서, 상기 게이트 구조체의 상기 제1 영역 폭은 상기 게이트 구조체의 상기 제2 영역의 폭보다 클 수 있다.
실시예에서, 상기 게이트 구조체의 상기 제1 영역은 상기 액티브 핀에 인접하여 배치되고, 상기 게이트 구조체의 상기 제2 영역은 상기 제1 영역에 비해 상기 액티브 핀으로부터 이격되어 배치될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 노멀 게이트 구조체와 액티브 핀을 도시한 레이아웃도이다.
도 2는 도 1의 노멀 게이트 구조체와 액티브 핀의 사시도이다.
도 3은 도 1의 A-A´선을 따라 절단한 단면도이다.
도 4a는 도 1의 B-B´선을 따라 절단한 단면도이다.
도 4b는 도 1의 A1 영역에 대한 절단면도로, 도 1의 B1-B1´선을 따라 절단한 단면도이다.
도 4c는 도 1의 A2 영역에 대한 절단면도로, 도 1의 B2-B2´선을 따라 절단한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 노멀 게이트 구조체와 액티브 핀을 도시한 레이아웃도이다.
도 6은 도 5의 C-C´선을 따라 절단한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 노멀 게이트 구조체와 액티브 핀을 도시한 레이아웃도이다.
도 8은 도 7의 D-D´선을 따라 절단한 단면도이다.
도 9a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 노멀 게이트 구조체와 액티브 핀을 도시한 레이아웃도이다.
도 9b는 도 9a의 E-E´선을 따라 절단한 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 11은 도 10의 반도체 장치의 레이아웃도이다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 14 내지 도 16은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 17 내지 도 20은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 노멀 게이트 구조체와 액티브 핀을 도시한 레이아웃도이다. 도 2는 도 1의 노멀 게이트 구조체와 액티브 핀의 사시도이다. 도 3은 도 1의 A-A´선을 따라 절단한 단면도이다. 도 4a는 도 1의 B-B´선을 따라 절단한 단면도이다. 도 4b는 도 1의 A1 영역에 대한 절단면도로, 도 1의 B1-B1´선을 따라 절단한 단면도이다. 도 4c는 도 1의 A2 영역에 대한 절단면도로, 도 1의 B2-B2´선을 따라 절단한 단면도이다.
도 1 내지 도 4c를 참조하면, 반도체 장치(1)는, 액티브 핀(active fin)(F1~F4), 노멀 게이트 구조체(normal gate structure)(NGS1, NGS2), 및 필드 절연막(22)을 포함한다.
액티브 핀(F1~F4)은 기판(10)으로부터 돌출하여 제1 방향(X)으로 연장될 수 있다.
기판(10)은 반도체 물질을 포함할 수 있다. 이러한 반도체 물질은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 물질로 이루어질 수 있다.
하지만, 본 발명이 이러한 예시에 제한되는 것은 아니며, 본 발명의 다른 몇몇 실시예에서, 기판(10)은 절연 기판일 수도 있다. 즉, 기판(10)은 예를 들어, SOI(silicon on insulator) 기판일 수 있다. 이처럼 기판(10)이 SOI일 경우, 반도체 장치의 응답 속도가 향상될 수 있다.
액티브 핀(F1~F4)은 도시된 것과 같이 예를 들어, 제1 방향(X)으로 연장되되, 제2 방향(Y)으로 서로 이격되어 기판(10) 상에 배치될 수 있다.
액티브 핀(F1)은 제2 방향(Y)으로 액티브 핀(F2)과 이격될 수 있다. 액티브 핀(F2)은 제2 방향(Y)으로 액티브 핀(F3)과 이격될 수 있다. 액티브 핀(F3)은 제2 방향(Y)으로 액티브 핀(F4)과 이격될 수 있다.
이러한 액티브 핀(F1~F4)은 각각 장변과 단변을 가질 수 있다.
도 1에서는 액티브 핀(F1~F4)의 장변 방향이 제1 방향(X)이고, 액티브 핀(F1~F4)의 단변 방향이 제2 방향(Y)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 다른 몇몇 실시예에서, 액티브 핀(F1~F4)의 장변 방향은 제2 방향(Y)이고, 액티브 핀(F1~F4)의 단변 방향이 제1 방향(X)일 수도 있다.
액티브 핀(F1~F4)은 기판(10)의 일부일 수도 있고, 기판(10)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
본 발명의 몇몇 실시예에서, 액티브 핀(F1~F4)은 반도체 물질을 포함할 수 있다. 이 경우, 액티브 핀(F1~F4)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 액티브 핀(F1~F4)은 기판(10)과 동일한 물질을 포함할 수 있다. 예를 들어, 기판(10)이 Si을 포함하는 경우, 액티브 핀(F1~F4)도 Si을 포함할 수 있다.
하지만, 본 발명이 이에 제한되는 것은 아니며, 기판(10)과 액티브 핀(F1~F4)은 서로 다른 물질을 포함할 수도 있다.
예를 들어, 기판(10)이 Si을 포함하는 경우, 액티브 핀(F1~F4)은 Si와 다른 반도체 물질을 포함할 수 있다. 이 경우, 액티브 핀(F1~F4)은 예를 들어, 에피택셜 성장 공정(epitaxial growth process)을 통해 기판(10) 상에 형성될 수 있다.
필드 절연막(22)은 기판(10) 상에 형성되어, 액티브 핀(F1~F4)의 측벽 일부를 덮고 액티브 핀(F1~F4)의 상부를 노출시킬 수 있다. 즉, 필드 절연막(22)은 도시된 것과 같이 액티브 핀(F1~F4)의 하부를 덮을 수 있다.
필드 절연막(22)은 도시되 것과 같이 액티브 핀(F1~F4)의 장변에 인접하여 형성될 수 있다.
도 2에 도시된 것과 같이, 필드 절연막(22)과 액티브 핀(F1~F4)의 장변이 접하는 부분에서 모서리가 형성될 수 있다. 이러한 모서리는 노멀 게이트 구조체(NGS1, NGS2)에 의해 일부가 덮이고 다른 일부가 노출될 수 있다. 이에 관한 구체적인 설명은 후술한다.
본 발명의 몇몇 실시예에서, 필드 절연막(22)은 예를 들어, 산화막, 산질화막, 또는 질화막 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
노멀 게이트 구조체(NGS1, NGS2)는 액티브 핀(F1~F4) 상에서 액티브 핀(F1~F4)과 교차하도록 제2 방향(Y)으로 연장될 수 있다.
비록 도 1 에서는 노멀 게이트 구조체(NGS1, NGS2)가 제2 방향(Y)으로 연장되는 것으로 도시되어 있으나 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 노멀 게이트 구조체(NGS1, NGS2)는 액티브 핀(F1~F4)과 예각 또는 둔각을 이루면서 액티브 핀(F1~F4)과 교차할 수도 있다.
노멀 게이트 구조체(NGS1)는 도시된 것과 같이 노멀 게이트 구조체(NGS2)로부터 제1 방향(X)으로 이격되어 형성될 수 있다.
노멀 게이트 구조체(NGS1)는 게이트 절연막(112), 일함수 조절층(113) 및 도전층(114)를 포함할 수 있다.
게이트 절연막(112)은, 도 3에 도시된 것과 같이, 액티브 핀(F2)의 상면 상에 형성되고, 스페이서(111)의 측벽을 따라 기판(10)으로부터 돌출된 형상으로 형성될 수 있다. 다시 말해, 게이트 절연막(112)의 적어도 일단은 기판(10)의 상부로 연장될 수 있다.
게이트 절연막(112)의 형상이 이러한 것은, 본 실시예에 따른 노멀 게이트 구조체(NGS1)가 예를 들어, 게이트 리플레이스먼트(gate replacement) 공정을 통해서 형성되었기 때문일 수 있다.
또한, 게이트 절연막(112)은 도 4a에 도시된 것과 같이, 필드 절연막(22)의 상면 및 액티브 핀(F2)의 측면과 상면을 따라 제2 방향(Y)으로 연장될 수 있다.
게이트 절연막(112)은, 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(112)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5 등을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
일함수 조절층(113)과 도전층(114)은 게이트 전극을 형성할 수 있다. 일함수 조절층(113)은 일함수를 조절하는 역할을 하고, 도전층(114)은 외부로부터 인가된 게이트 전압을 전달하는 역할을 할 수 있다. 또한, 도전층(114)은 일함수 조절층(113)에 의해 형성된 공간을 채우는 역할을 할 수 있다.
본 발명의 몇몇 실시예에서, 일함수 조절층(113)은 제1 메탈을 포함하고, 도전층(114)은 제2 메탈을 포함할 수 있다.
일함수 조절층(113)은 도 3에 도시된 것과 같이, 게이트 절연막(112)의 상면 및 도전층(114)의 측면을 따라 상부로 연장된 형상으로 형성될 수 있다. 일함수 조절층(113)의 형상이 이러한 것은, 본 실시예에 따른 노멀 게이트 구조체(NGS1)가 예를 들어, 게이트 리플레이스먼트 공정을 통해서 형성되었기 때문일 수 있다.
또한, 일함수 조절층(113)은 도 4a에 도시된 것과 같이, 필드 절연막(22) 상부, 액티브 핀(F2)의 측벽 및 상부를 따라 제2 방향(Y)으로 연장될 수 있다.
일함수 조절층(113)은 예를 들어, TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다. 도전층(114)은 예를 들어, W 또는 Al을 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 일함수 조절층(113)과 도전층(114)의 구성은 이와 다르게 변형될 수도 있다.
한편, 본 발명의 다른 몇몇 실시예에서, 도전층(114)은 메탈이 아닌, 예를 들어, Si, SiGe 등을 포함할 수도 있다.
스페이서(111)는 노멀 게이트 구조체(NGS1)의 적어도 일측에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 스페이서(111)는 노멀 게이트 구조체(NGS1)의 양측에 형성될 수 있다.
비록 도면에서는 기둥 형태의 스페이서(111)를 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 스페이서(111)의 형상은 얼마든지 이와 다르게 변형될 수 있다.
본 실시예에서, 스페이서(111)는 예를 들어, 질화막을 포함할 수 있다. 구체적으로, 스페이서(111)는 실리콘 질화막을 포함할 수 있다.
하지만, 본 발명이 이에 제한되는 것은 아니며, 스페이서(111)를 구성하는 물질은 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(111)는 산화막, 또는 산질화막 중 어느 하나를 포함할 수 있다.
노멀 게이트 구조체(NGS1) 양측의 액티브 핀(F1~F4)에는 불순물 에피층(42)이 형성될 수 있다.
본 발명의 몇몇 실시예에서, 불순물 에피층(42)은 액티브 핀(F1~F4)이 일부 식각된 영역에 형성될 수 있다. 이러한 불순물 에피층(42)은 예를 들어, 에피택셜 성장 공정을 통해 액티브 핀(F1~F4)에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 불순물 에피층(42)은 상승된(elevated) 소오스 또는 드레인 영역일 수 있다. 즉, 불순물 에피층(42)의 상면은 액티브 핀(F1~F4)의 상면보다 높을 수 있다.
불순물 에피층(42)은 반도체 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 불순물 에피층(42)은 예를 들어, Si을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
반도체 장치(1)가 PMOS 트랜지스터를 포함하는 경우, 불순물 에피층(42)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다.
이러한 압축 스트레스 물질은 액티브 핀(F1~F4) 내에 정의된 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
한편, 반도체 장치(1)가 NMOS 트랜지스터를 포함하는 경우, 불순물 에피층(42)은 기판(10)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(10)이 Si을 포함할 때, 불순물 에피층(42)은 Si을 포함하거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)을 포함할 수 있다.
이러한 인장 스트레스 물질은 액티브 핀(F1~F4) 내에 정의된 채널 영역에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
비록 도면에 상세하게 도시하지는 않았으나, 노멀 게이트 구조체(NGS1)와 불순물 에피층(42)을 덮는 층간 절연막이 형성될 수 있다.
노멀 게이트 구조체(NGS2)의 구성은 노멀 게이트 구조체(NGS1)의 구성과 실질적으로 동일할 수 있다.
즉, 노멀 게이트 구조체(NGS2)에 포함된 게이트 절연막(122)은 노멀 게이트 구조체(NGS1)에 포함된 게이트 절연막(112)과 실질적으로 구성이 동일하고, 노멀 게이트 구조체(NGS2)에 포함된 일함수 조절층(123) 및 도전층(124)은 각각 노멀 게이트 구조체(NGS1)에 포함된 일함수 조절층(113) 및 도전층(114)과 실질적으로 구성이 동일할 수 있다.
한편, 노멀 게이트 구조체(NGS2)의 적어도 일측에 형성된 스페이서(121)는 노멀 게이트 구조체(NGS1)의 적어도 일측에 형성된 스페이서(111)와 실질적으로 구성이 동일할 수 있다.
본 실시예에서, 노멀 게이트 구조체(NGS1, NGS2)와 액티브 핀(F1~F4)이 인접하는 영역에서 스커트(skirt)(S)가 형성될 수 있다. 즉, 노멀 게이트 구조체(NGS1, NGS2)는 액티브 핀(F1~F4)에 인접하는 영역에 형성된 스커트(S)를 포함할 수 있다.
이러한 스커트(S)는 도 1 및 도 2에 도시된 것과 같이, 노멀 게이트 구조체(NGS1, NGS2)로부터 제1 방향(X)으로 만곡(彎曲)되어, 필드 절연막(22)과 액티브 핀(F1~F4)이 접하여 형성된 모서리의 일부를 덮고 다른 일부를 노출시킬 수 있다.
스커트(S)는 도 2에 도시된 것과 같이 노멀 게이트 구조체(NGS1, NGS2)의 하부로부터 제1 방향(X)으로 만곡되어, 액티브 핀(F1~F4)의 하부 측벽과 접할 수 있다.
예를 들어, 스커트(S)는, 도 1에 도시된 것과 같이, 노멀 게이트 구조체(NGS1)의 좌측면으로부터 제1 방향(X)으로 만곡되어 액티브 핀(F1)의 하부 장변과 접하고, 노멀 게이트 구조체(NGS1)의 우측면으로부터 제1 방향(X)으로 만곡되어 액티브 핀(F1)의 하부 장변과 접할 수 있다.
또한, 스커트(S)는, 도 1에 도시된 것과 같이, 노멀 게이트 구조체(NGS1)의 좌측면으로부터 제1 방향(X)으로 만곡되어 액티브 핀(F2)의 상부 장변과 접하고, 노멀 게이트 구조체(NGS1)의 우측면으로부터 제1 방향(X)으로 만곡되어 액티브 핀(F2)의 상부 장변과 접할 수 있다.
또한, 스커트(S)는, 도 1에 도시된 것과 같이, 노멀 게이트 구조체(NGS1)의 좌측면으로부터 제1 방향(X)으로 만곡되어 액티브 핀(F2)의 하부 장변과 접하고, 노멀 게이트 구조체(NGS1)의 우측면으로부터 제1 방향(X)으로 만곡되어 액티브 핀(F2)의 하부 장변과 접할 수 있다.
또한, 스커트(S)는, 도 1에 도시된 것과 같이, 노멀 게이트 구조체(NGS2)의 좌측면으로부터 제1 방향(X)으로 만곡되어 액티브 핀(F2)의 하부 장변과 접할 수 있다. 이 때, 노멀 게이트 구조체(NGS1)로부터 제1 방향(X)으로 만곡되어 형성된 스커트(S)와, 노멀 게이트 구조체(NGS2)로부터 제1 방향(X)으로 만곡되어 형성된 스커트(S)는 서로 분리될 수 있다.
즉, 노멀 게이트 구조체(NGS1)의 우측면으로부터 제1 방향(X)으로 만곡되어 액티브 핀(F2)의 하부 장변과 접하는 스커트(S)와, 노멀 게이트 구조체(NGS2)의 좌측면으로부터 제1 방향(X)으로 만곡되어 액티브 핀(F2)의 하부 장변과 접하는 스커트(S)는, 도시된 것과 같이 서로 연결되지 않고 분리될 수 있다.
노멀 게이트 구조체(NGS1)가 이러한 스커트(S)를 포함함에따라, 노멀 게이트 구조체(NGS1)는 서로 다른 폭을 갖는 제1 영역(A1)과 제2 영역(A2)을 포함할 수 있다.
구체적으로, 액티브 핀(F1~F4)에 인접한 노멀 게이트 구조체(NGS1)의 제1 영역(A1)의 폭(W1)은, 액티브 핀(F1~F4)으로부터 이격된 노멀 게이트 구조체(NGS1)의 제2 영역(A2)의 폭(W2) 보다 넓을 수 있다.
한편, 액티브 핀(F1~F4)에 인접한 노멀 게이트 구조체(NGS1)의 제1 영역(A1)의 폭(W1)은, 액티브 핀(F1~F4) 상에 배치된 노멀 게이트 구조체(NGS1)의 폭(W2) 보다 넓을 수 있다.
마찬가지로, 노멀 게이트 구조체(NGS2)가 이러한 스커트(S)를 포함함에따라, 노멀 게이트 구조체(NGS2) 역시 서로 다른 폭을 갖는 제1 영역(A1)과 제2 영역(A2)을 포함할 수 있다.
구체적으로, 액티브 핀(F1~F4)에 인접한 노멀 게이트 구조체(NGS2)의 제1 영역(A1)의 폭(W1)은, 액티브 핀(F1~F4)으로부터 이격된 노멀 게이트 구조체(NGS2)의 제2 영역(A2)의 폭(W2) 보다 넓을 수 있다. 또한, 액티브 핀(F1~F4)에 인접한 노멀 게이트 구조체(NGS2)의 제1 영역(A1)의 폭(W1)은, 액티브 핀(F1~F4) 상에 배치된 노멀 게이트 구조체(NGS2)의 폭(W2) 보다 넓을 수 있다.
또한, 노멀 게이트 구조체(NGS2)가 이러한 스커트(S)를 포함함에 따라, 노멀 게이트 구조체(NGS2)는 도 4b에 도시된 것과 같이, 필드 절연막(22) 상에 배치된 제1 영역(A1)에서 스페이서(121)의 하부와 오버랩하고, 도 4c에 도시된 것과 같이, 필드 절연막(22) 상에 배치된 제2 영역(A2)에서 스페이서(121)의 하부와 오버랩하지 않을 수 있다.
또한, 노멀 게이트 구조체(NGS2)가 이러한 스커트(S)를 포함함에 따라, 노멀 게이트 구조체(NGS2)의 제1 영역(A1) 폭(W1)은 제2 영역(A2) 폭(W2) 보다 클 수 있다.
이처럼 액티브 핀(F1~F4)에 인접한 영역(예를 들어, 제1 영역(A1))에서, 노멀 게이트 구조체(NGS1, NGS2)의 폭이 넓어질 경우, 트랜지스터의 드라이빙(driving) 능력이 향상될 수 있다. 이에 따라, 반도체 장치(1)의 동작 특성이 향상될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 노멀 게이트 구조체 구조체와 액티브 핀을 도시한 레이아웃도이다. 도 6은 도 5의 C-C´선을 따라 절단한 단면도이다. 이하에서는 앞서 설명한 실시예와 차이점을 위주로 설명한다.
도 5 및 도 6을 참조하면, 반도체 장치(2)는, 액티브 핀(F5, F6), 노멀 게이트 구조체(NGS3), 더미 게이트 구조체(DGS1), 필드 절연막(22) 및 소자 분리막(24)을 포함한다.
액티브 핀(F5, F6)은 기판(10)으로부터 돌출하여 제1 방향(X)으로 연장될 수 있다.
액티브 핀(F5, F6)은 도시된 것과 같이 예를 들어, 제1 방향(X)으로 연장되되, 제2 방향(Y)으로 서로 이격되어 기판(10) 상에 배치될 수 있다. 이러한 액티브 핀(F5, F6)은 각각 장변과 단변을 가질 수 있다.
필드 절연막(22)은 기판(10) 상에 형성되어, 액티브 핀(F5, F6)의 측벽 일부를 덮고 액티브 핀(F5, F6)의 상부를 노출시킬 수 있다. 즉, 필드 절연막(22)은 액티브 핀(F5, F6)의 하부를 덮을 수 있다. 필드 절연막(22)은 도시되 것과 같이 액티브 핀(F5, F6)의 장변에 인접하여 형성될 수 있다.
비록 상세히 도시하지는 않았으나, 필드 절연막(22)과 액티브 핀(F5, F6)의 장변이 접하는 부분에서 도 2에 도시된 것과 같이 모서리가 형성될 수 있다. 이러한 모서리는 노멀 게이트 구조체(NGS3)와 더미 게이트 구조체(DGS1)에 의해 일부가 덮이고 다른 일부가 노출될 수 있다.
노멀 게이트 구조체(NGS3)는 액티브 핀(F5, F6) 상에서 액티브 핀(F5, F6)과 교차하도록 제2 방향(Y)으로 연장될 수 있다.
노멀 게이트 구조체(NGS3)의 구성은 앞서 도 1을 참조하여 설명한 노멀 게이트 구조체(NGS1)의 구성과 실질적으로 동일할 수 있다.
즉, 노멀 게이트 구조체(NGS3)에 포함된 게이트 절연막(142)은 노멀 게이트 구조체(NGS1)에 포함된 게이트 절연막(112)과 실질적으로 구성이 동일하고, 노멀 게이트 구조체(NGS3)에 포함된 일함수 조절층(143) 및 도전층(144)은 각각 노멀 게이트 구조체(NGS1)에 포함된 일함수 조절층(113) 및 도전층(114)과 실질적으로 구성이 동일할 수 있다.
한편, 노멀 게이트 구조체(NGS3)의 적어도 일측에 형성된 스페이서(141)는 노멀 게이트 구조체(NGS1)의 적어도 일측에 형성된 스페이서(111)와 실질적으로 구성이 동일할 수 있다.
노멀 게이트 구조체(NGS3) 양측의 액티브 핀(F5, F6)에는 불순물 에피층(42)이 형성될 수 있다.
소자 분리막(24)은 액티브 핀(F5, F6)의 적어도 일측(예를 들어, 도 5의 좌측)에서 제2 방향(Y)으로 연장될 수 있다. 즉, 소자 분리막(24)은 액티브 핀(F5, F6)의 단변을 따라 제2 방향(Y)으로 연장될 수 있다. 액티브 핀(F5, F6)의 장변과 단변이 만나는 영역에서, 소자 분리막(24)과 필드 절연막(22)이 만날 수 있다.
더미 게이트 구조체(DGS1)는 노멀 게이트 구조체(NGS3)와 제1 방향(X)으로 이격되어 제2 방향(Y)으로 연장될 수 있다. 더미 게이트 구조체(DGS1)는 액티브 핀(F5, F6) 및 소자 분리막(24)과 오버랩되어 제2 방향(Y)으로 연장될 수 있다. 즉, 액티브 핀(F5, F6)의 단부가 도시된 것과 같이 더미 게이트 구조체(DGS1)의 하부에 배치될 수 있다.
더미 게이트 구조체(DGS1)의 구성은 노멀 게이트 구조체(NGS3)의 구성과 실질적으로 동일할 수 있다.
즉, 더미 게이트 구조체(DGS1)에 포함된 게이트 절연막(132)은 노멀 게이트 구조체(NGS3)에 포함된 게이트 절연막(142)과 실질적으로 구성이 동일하고, 더미 게이트 구조체(DGS1)에 포함된 일함수 조절층(133) 및 도전층(134)은 각각 노멀 게이트 구조체(NGS3)에 포함된 일함수 조절층(143) 및 도전층(144)과 실질적으로 구성이 동일할 수 있다.
한편, 더미 게이트 구조체(DGS1)의 적어도 일측에 형성된 스페이서(131)는 노멀 게이트 구조체(NGS3)의 적어도 일측에 형성된 스페이서(141)와 실질적으로 구성이 동일할 수 있다.
더미 게이트 구조체(DGS1)의 일 측에 배치된 액티브 핀(F5, F6)에는 불순물 에피층(42)이 형성될 수 있다.
본 실시예에서, 더미 게이트 구조체(DGS1) 및 노멀 게이트 구조체(NGS3)와 액티브 핀(F5, F6)이 인접하는 영역에서 스커트(S)가 형성될 수 있다. 즉, 더미 게이트 구조체(DGS1) 및 노멀 게이트 구조체(NGS3)는 액티브 핀(F5, F6)에 인접하는 영역에 형성된 스커트(S)를 포함할 수 있다.
이러한 스커트(S)는 더미 게이트 구조체(DGS1) 및 노멀 게이트 구조체(NGS3)로부터 제1 방향(X)으로 만곡되어, 필드 절연막(22)과 액티브 핀(F5, F6)이 접하여 형성된 모서리의 일부를 덮고 다른 일부를 노출시킬 수 있다.
예를 들어, 스커트(S)는, 도 5에 도시된 것과 같이, 더미 게이트 구조체(DGS1)의 우측면으로부터 제1 방향(X)으로 만곡되어 액티브 핀(F5)의 상부 장변과 접하고, 노멀 게이트 구조체(NGS3)의 좌측면으로부터 제1 방향(X)으로 만곡되어 액티브 핀(F1)의 상부 장변과 접하고, 노멀 게이트 구조체(NGS3)의 우측면으로부터 제1 방향(X)으로 만곡되어 액티브 핀(F1)의 상부 장변과 접할 수 있다.
더미 게이트 구조체(DGS1)의 우측면으로부터 제1 방향(X)으로 만곡되어 액티브 핀(F5)의 상부 장변과 접하는 스커트(S)와, 노멀 게이트 구조체(NGS3)의 좌측면으로부터 제1 방향(X)으로 만곡되어 액티브 핀(F5)의 상부 장변과 접하는 스커트(S)는, 도시된 것과 같이 서로 연결되지 않고 분리될 수 있다.
도시된 것과 같이, 더미 게이트 구조체(DGS1)의 좌측면은 액티브 핀(F5, F6)과 교차하지 않으므로, 더미 게이트 구조체(DGS1)의 좌측면에는 스커트(S)가 미형성될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 노멀 게이트 구조체 구조체와 액티브 핀을 도시한 레이아웃도이다. 도 8은 도 7의 D-D´선을 따라 절단한 단면도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.
도 7 및 도 8을 참조하면, 본 실시예에 따른 반도체 장치(3)는 더미 게이트 구조체(DGS2)의 구성이 앞서 설명한 반도체 장치(2)의 더미 게이트 구조체(DGS1)와 다르다.
구체적으로, 앞서 설명한 반도체 장치(2)의 더미 게이트 구조체(DGS1)는 게이트 절연막(132)과 예를 들어, 메탈을 포함하는 일함수 조절층(133) 및 도전층(134)을 포함했으나, 본 실시예에 따른 반도체 장치(3)의 더미 게이트 구조체(DGS2)는 예를 들어, 실리콘 또는 폴리 실리콘을 포함하는 도전층을 포함할 수 있다.
이러한 더미 게이트 구조체(DGS2)의 적어도 일측에서는 도시된 것과 같이 스페이서(151)가 형성될 수 있다.
도 9a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 노멀 게이트 구조체 구조체와 액티브 핀을 도시한 레이아웃도이다. 도 9b는 도 9a의 E-E´선을 따라 절단한 단면도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.
도 9a 및 도 9b를 참조하면, 본 실시예에 따른 반도체 장치(4)는 소자 분리막(26)의 구성이 앞서 설명한 반도체 장치(2)의 소자 분리막(24)과 다르다.
구체적으로, 앞서 설명한 반도체 장치(2)의 소자 분리막(24)은 소자 분리막(24)의 상면이 액티브 핀(F5, F6)의 상면과 실질적으로 동일한 높이에 배치되나, 본 실시예에 따른 반도체 장치(4)의 소자 분리막(26)은 소자 분리막(26)의 상면이 액티브 핀(F5, F6)의 상면 보다 낮게 배치될 수 있다.
이에 따라, 도시된 것과 같이 더미 게이트 구조체(DGS3)의 일부는 액티브 핀(F5, F6)의 상면보다 낮게 배치되고, 더미 게이트 구조체(DGS3)의 다른 일부는 액티브 핀(F5, F6)의 상면보다 높게 배치될 수 있다.
이와 같은 형상 차이 외에, 더미 게이트 구조체(DGS3)의 구성은 앞서 도 5 및 도 6을 참조하여 설명한 반도체 장치(2)의 더미 게이트 구조체(DGS1)의 구성과 실질적으로 동일할 수 있다.
즉, 더미 게이트 구조체(DGS3)에 포함된 게이트 절연막(162)은 더미 게이트 구조체(DGS1)에 포함된 게이트 절연막(132)과 실질적으로 구성이 동일하고, 더미 게이트 구조체(DGS3)에 포함된 일함수 조절층(163) 및 도전층(164)은 각각 더미 게이트 구조체(DGS1)에 포함된 일함수 조절층(133) 및 도전층(134)과 실질적으로 구성이 동일할 수 있다.
한편, 더미 게이트 구조체(DGS3)의 적어도 일측에 형성된 스페이서(161)는 더미 게이트 구조체(DGS1)의 적어도 일측에 형성된 스페이서(131)와 실질적으로 구성이 동일할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 11은 도 10의 반도체 장치의 레이아웃도이다.
도 10을 참조하면, 반도체 장치는, 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BLb)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 10 및 도 11를 참조하면, 서로 이격된 제1 액티브 핀(210), 제2 액티브 핀(220), 제3 액티브 핀(230), 제4 액티브 핀(240)은 일 방향(예를 들어, 도 11의 상하방향)으로 길게 연장되도록 형성된다. 제2 액티브 핀(220), 제3 액티브 핀(230)은 제1 액티브 핀(210), 제4 액티브 핀(240)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(251), 제2 게이트 전극(252), 제3 게이트 전극(253), 제4 게이트 전극(254)은 타 방향(예를 들어, 도 11의 좌우 방향)으로 길게 연장되고, 제1 액티브 핀(210) 내지 제4 액티브 핀(240)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(251)은 제1 액티브 핀(210)과 제2 액티브 핀(220)을 완전히 교차하고, 제3 액티브 핀(230)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(253)은 제4 액티브 핀(240)과 제3 액티브 핀(230)을 완전히 교차하고, 제2 액티브 핀(220)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(252), 제4 게이트 전극(254)은 각각 제1 액티브 핀(210), 제4 액티브 핀(240)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(251)과 제2 액티브 핀(220)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(251)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(252)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(253)과 제3 액티브 핀(230)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(253)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(254)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(251~254)과, 제1 내지 제4 액티브 핀(210, 220, 230, 240)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있으며, 다수의 컨택(250)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(261)은 제2 액티브 핀(220), 제3 게이트 라인(253)과, 배선(271)을 동시에 연결한다. 제2 공유 컨택(262)은 제3 액티브 핀(230), 제1 게이트 라인(251)과, 배선(272)을 동시에 연결한다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 SRAM 레이아웃에 채용될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 12를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 14 내지 도 16은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 14는 태블릿 PC(1200)을 도시한 도면이고, 도 15는 노트북(1300)을 도시한 도면이며, 도 16은 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
도 17 내지 도 20은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 17을 참조하면, 기판(10) 상에 기판(10)으로부터 돌출하여 제1 방향(X)으로 연장된 액티브 핀(F2)을 형성한다.
구체적으로, 본 발명의 몇몇 실시예에서, 이러한 액티브 핀(F2)은 기판(10)을 식각하여 형성할 수 있다. 또한 본 발명의 다른 몇몇 실시예에서, 이러한 액티브 핀(F2)은 기판(10) 상에 반도체 물질을 포함하는 에피층을 형성하고, 형성된 에피층을 패터닝(patterning)하여 형성할 수 있다.
이어서, 기판(10) 상에 액티브 핀(F2)의 하부를 덮은 필드 절연막(22)을 형성한다. 그리고, 필드 절연막(22)과 액티브 핀(F2) 상에 도전층(72)을 형성한다. 여기서, 도전층(72)은 예를 들어, 폴리 실리콘을 포함할 수 있다.
다음 도 18을 참조하면, 도시된 것과 같이 도전층(72)이 액티브 핀(F2)을 교차하도록 도전층(72)을 패터닝한다. 이 때, 도전층(72)과 액티브 핀(F2)이 인접하는 영역에 스커트(S)가 형성되도록 도전층(72)을 패터닝할 수 있다.
다음 도 19를 참조하면, 도전층(72)의 양측에 스페이서(74)를 형성한다. 스페이서(74)는 예를 들어, 절연 물질을 포함할 수 있다. 구체적으로, 스페이서(74)는 예를 들어, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
다음 도 20을 참조하면, 도전층(도 19의 72)을 제거한다. 도전층(도 19의 72)이 제거됨에 따라, 도시된 것과 같이, 스페이서(74)의 하부에는 스커트홀(SH)이 형성될 수 있다.
이후, 스페이서(74) 사이에, 게이트 절연막(예를 들어, 도 3의 112), 일함수 조절층(예를 들어, 도 3의 113), 및 도전층(예를 들어, 도 3의 114)을 포함하는 노멀 게이트 구조체(NGS1)를 형성하면, 앞서 설명한 반도체 장치들(1~4)의 노멀 게이트 구조체들(NGS1~NGS3)을 형성할 수 있다.
나아가, 액티브 핀(F2)의 일측에 소자 분리막(예를 들어, 도 6의 24, 도 9b의 26)을 형성하고, 이와 유사한 과정을 수행할 경우, 앞서 설명한 반도체 장치들(2, 4)의 더미 게이트 구조체들(DGS1, DGS3)을 형성할 수 있다.
마지막으로, 도 19에 도시된 도전층(72)을 제거하지 않고 그대로 남겨둘 경우, 앞서 설명한 반도체 장치(3)의 더미 게이트 구조체(DGS2)를 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판
22: 필드 절연막
NGS1~NGS3: 노멀 게이트 구조체
DGS1~DGS3: 더미 게이트 구조체
24, 26: 소자 분리막

Claims (28)

  1. 기판으로부터 돌출되어 제1 방향으로 연장된 액티브 핀(active fin);
    상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 액티브 핀 상에 형성된 게이트 구조체(gate structure); 및
    상기 액티브 핀의 장변의 하부를 덮는 필드 절연막을 포함하고,
    상기 필드 절연막의 상면과 상기 액티브 핀의 교차선은 적어도 하나의 모서리를 정의하고,
    상기 게이트 구조체는 상기 제1 방향으로 바깥으로 연장되는 스커트(skirt)를 포함하고, 상기 스커트는 상기 적어도 하나의 모서리의 일부를 덮고, 상기 적어도 하나의 모서리의 다른 일부를 노출시키고,
    상기 게이트 구조체를 종방향으로 이등분하는 평면 및 상기 스커트의 하부면의 외부 엣지(edge) 전부 사이의 제1 거리는, 상기 액티브 핀으로부터의 거리가 증가함에 따라 감소하고,
    상기 게이트 구조체를 종방향으로 이등분하는 평면 및 상기 스커트의 측벽의 외부 엣지 전부 사이의 제2 거리는, 상기 기판 위의 높이가 증가함에 따라 감소하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 게이트 구조체는,
    게이트 절연막과,
    상기 게이트 절연막 상에 형성된 일함수 조절층과,
    상기 일함수 조절층 상에 형성된 도전층을 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 일함수 조절층은 제1 메탈을 포함하고,
    상기 도전층은 상기 제1 메탈과 상이한 제2 메탈을 포함하는 반도체 장치.
  4. 삭제
  5. 제 1항에 있어서,
    상기 액티브 핀 위에 있는 상기 게이트 구조체의 측면의 일부는 수직으로 연장되는 평면을 정의하고, 상기 스커트는, 상기 수직으로 연장되는 평면으로부터 바깥으로 상기 제1 방향으로 만곡되어 상기 액티브 핀의 장변과 접하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 게이트 구조체는, 상기 액티브 핀의 장변과 인접하고 상기 스커트를 포함하는 제1 영역과, 상기 액티브 핀의 장변으로부터 이격되고 상기 스커트를 포함하지 않는 제2 영역을 포함하고,
    상기 제1 영역의 폭은 상기 제2 영역의 폭보다 넓은 반도체 장치.
  7. 제 1항에 있어서,
    상기 액티브 핀의 일단에서 상기 제2 방향으로 연장되는 소자 분리막을 더 포함하고,
    상기 소자 분리막의 상면은 상기 액티브 핀의 상면보다 낮게 배치되고,
    상기 게이트 구조체는 상기 소자 분리막 및 상기 액티브 핀과 오버랩되는 반도체 장치.
  8. 제 7항에 있어서,
    상기 게이트 구조체의 제1 부분은 상기 액티브 핀의 상면보다 낮게 연장되고,
    상기 게이트 구조체의 제2 부분은 상기 액티브 핀의 상면보다 높게 연장되는 반도체 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 기판으로부터 돌출되어 제1 방향으로 연장된 액티브 핀;
    상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 액티브 핀 상에 형성된 게이트 구조체; 및
    상기 제2 방향으로 연장되어 상기 액티브 핀을 교차하되, 상기 액티브 핀의 단부가 그 하부에 배치되는 더미 게이트 구조체를 포함하고,
    상기 더미 게이트 구조체는 상기 더미 게이트 구조체의 제1 면이 상기 제1 방향으로 바깥으로 연장하여 상기 액티브 핀의 측면과 접하는 제1 스커트를 포함하고,
    상기 게이트 구조체는 상기 게이트 구조체의 제1 면이 상기 제1 방향으로 바깥으로 연장하여 상기 액티브 핀의 측면과 접하는 제2 스커트를 포함하고,
    상기 게이트 구조체는 상기 게이트 구조체의 제1 면과 반대편에 있는 상기 게이트 구조체의 제2 면이 상기 제1 방향으로 바깥으로 연장하여 상기 액티브 핀의 측면과 접하는 제3 스커트를 포함하고,
    상기 더미 게이트 구조체의 제1 면과 반대편에 있는 상기 더미 게이트 구조체의 제2 면은 스커트를 포함하지 않는 평면이고,
    상기 제1 스커트의 외부면은 상기 제1 방향과 상기 제2 방향에 의해 정의된 제1 평면 및 상기 제1 평면에 수직인 제2 평면에서 오목한 프로파일을 갖고,
    상기 제2 스커트의 외부면은 상기 제1 평면 및 상기 제2 평면에서 오목한 프로파일을 갖는 반도체 장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제 14항에 있어서,
    상기 더미 게이트 구조체 및 상기 게이트 구조체 각각은,
    게이트 절연막과,
    상기 게이트 절연막 상에 형성되고 제1 메탈을 포함하는 일함수 조절층과,
    상기 일함수 조절층 상에 형성되고 상기 제1 메탈과 상이한 제2 메탈을 포함하는 도전층을 포함하는 반도체 장치.
  19. 삭제
  20. 삭제
  21. 기판;
    상기 기판으로부터 위로 돌출하고, 제1 방향으로 연장하는 액티브 핀; 및
    상기 액티브 핀을 교차하여 제2 방향으로 연장하는 게이트 구조체를 포함하고,
    상기 액티브 핀과 접하는 상기 게이트 구조체의 하부의 제1 폭은, 상기 액티브 핀으로부터 이격된 상기 게이트 구조체의 하부의 제2 폭보다 크고,
    상기 게이트 구조체의 하부는 상기 제1 방향으로 바깥으로 연장하는 스커트를 포함하고,
    상기 스커트를 포함하는 상기 게이트 구조체의 하부는 상기 제1 폭을 갖고,
    상기 게이트 구조체를 종방향으로 이등분하는 평면 및 상기 스커트의 하부면의 외부 엣지(edge) 전부 사이의 제1 거리는, 상기 액티브 핀으로부터의 거리가 증가함에 따라 감소하고,
    상기 게이트 구조체를 종방향으로 이등분하는 평면 및 상기 스커트의 측벽의 외부 엣지 전부 사이의 제2 거리는, 상기 기판 위의 높이가 증가함에 따라 감소하는 반도체 장치.
  22. 제 21항에 있어서,
    상기 액티브 핀의 상면 위에 위치한, 상기 게이트 구조체의 상부의 제3 폭은 상기 제1 폭보다 작은 반도체 장치.
  23. 제 21항에 있어서,
    상기 액티브 핀의 상면 위에 위치한, 상기 게이트 구조체의 상부는 수직 평면을 정의하고, 상기 스커트는 상기 수직 평면으로부터 상기 제1 방향으로 바깥으로 연장하는 반도체 장치.
  24. 제 1항에 있어서,
    상기 액티브 핀을 교차하여 상기 제2 방향으로 연장하는 더미 게이트 구조체를 더 포함하고,
    상기 액티브 핀은 상기 더미 게이트 구조체의 아래에 위치한 일단을 갖고,
    상기 더미 게이트 구조체는 상기 더미 게이트 구조체의 제1 면이 상기 제1 방향으로 바깥으로 연장하여 상기 액티브 핀의 측면과 접하는 제1 스커트를 포함하고,
    상기 더미 게이트 구조체의 제1 면과 반대편에 있는 상기 더미 게이트 구조체의 제2 면은 스커트를 포함하지 않는 평면인 반도체 장치.
  25. 제 1항에 있어서,
    상기 스커트의 외부면은 오목한 프로파일을 갖는 반도체 장치.
  26. 제 14항에 있어서,
    상기 게이트 구조체를 종방향으로 이등분하는 평면 및 상기 제2 스커트의 하부면의 외부 엣지(edge) 전부 사이의 제1 거리는, 상기 액티브 핀으로부터의 거리가 증가함에 따라 감소하고,
    상기 게이트 구조체를 종방향으로 이등분하는 평면 및 상기 제2 스커트의 측벽의 외부 엣지 전부 사이의 제2 거리는, 상기 기판 위의 높이가 증가함에 따라 감소하는 반도체 장치.
  27. 제 21항에 있어서,
    상기 제2 방향으로 연장하여 상기 액티브 핀과 교차하는 더미 게이트 구조체; 및
    상기 더미 게이트 구조체의 제1 면을 따라 상기 제2 방향으로 연장하고 상기 액티브 핀을 교차하지 않는 소자 분리막을 더 포함하고,
    상기 소자 분리막의 상면은 상기 액티브 핀의 상면보다 낮게 배치되고,
    상기 액티브 핀의 일단은 상기 더미 게이트 구조체보다 아래에 위치하고,
    상기 더미 게이트 구조체의 제1 면은 상기 소자 분리막을 오버랩하고, 상기 액티브 핀을 오버랩하는 상기 제1 면과 반대편에 있는 상기 더미 게이트 구조체의 제2 면을 오버랩하고,
    상기 더미 게이트 구조체는 상기 더미 게이트 구조체의 제2 면이 상기 제1 방향으로 바깥으로 연장하여 상기 액티브 핀의 측면과 접하는 제1 스커트를 포함하고,
    상기 더미 게이트 구조체의 제1 면은 스커트를 포함하지 않는 평면인 반도체 장치.
  28. 제 21항에 있어서,
    상기 스커트의 외부면은 오목한 프로파일을 갖는 반도체 장치.
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