KR102214018B1 - 반도체 장치 - Google Patents

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KR102214018B1
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 필드 절연막이 일측에 배치된 액티브 영역, 액티브 영역 상에 형성되고, 제1 방향으로 연장되는 제1 와이어 패턴, 액티브 영역 상에 제1 방향과 교차하는 제2 방향으로 연장되도록 형성되고, 제1 와이어 패턴을 감싸는 노말 게이트 및 일부는 필드 절연막의 일단과 오버랩되고 나머지 일부는 액티브 영역과 오버랩되고, 노말 게이트와 제1 방향으로 이격되어 액티브 영역 상에 형성된 더미 게이트를 포함하되, 제1 와이어 패턴은 더미 게이트의 일부를 관통하고, 더미 게이트는 제1 와이어 패턴의 일단을 감싼다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 게이트 올 어라운드(gate all around) 구조를 갖는 반도체 장치에 관한 것이다.
게이트 올 어라운드 구조는 반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디를 둘러싸도록 게이트를 형성하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 게이트 올 어라운드 구조를 가짐으로써, 스케일링이 용이하고, SCE를 효과적으로 억제할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 실시예는, 필드 절연막이 일측에 배치된 액티브 영역, 액티브 영역 상에 형성되고, 제1 방향으로 연장되는 제1 와이어 패턴, 액티브 영역 상에 제1 방향과 교차하는 제2 방향으로 연장되도록 형성되고, 제1 와이어 패턴을 감싸는 노말 게이트 및 일부는 필드 절연막의 일단과 오버랩되고 나머지 일부는 액티브 영역과 오버랩되고, 노말 게이트와 제1 방향으로 이격되어 액티브 영역 상에 형성된 더미 게이트를 포함하되, 제1 와이어 패턴은 더미 게이트의 일부를 관통하고, 더미 게이트는 제1 와이어 패턴의 일단을 감싼다.
상기 제1 와이어 패턴의 둘레 및 노말 게이트의 측벽을 따라서 형성되는 노말 게이트 절연막과, 제1 와이어 패턴의 일단의 둘레와, 제1 와이어 패턴의 일단의 단면과, 더미 게이트의 측벽을 따라서 형성되는 더미 게이트 절연막을 더 포함할 수 있다.
상기 노말 게이트의 양측에 배치되는 소오스 또는 드레인을 더 포함하고, 소오스 또는 드레인은 에피층을 포함할 수 있다.
상기 에피층은 제1 부분 및 제2 부분을 포함하고, 제1 부분은 제1 와이어 패턴과 직접 연결되고, 제2 부분은 노말 게이트 절연막 및 더미 게이트 절연막과 접촉할 수 있다.
상기 에피층은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
상기 노말 게이트의 양 측벽에 형성되는 노말 게이트 스페이서와, 더미 게이트의 양 측벽에 형성되는 더미 게이트 스페이서를 더 포함하고, 노말 게이트 절연막은 노말 게이트 스페이서의 측벽을 따라서 형성되고, 더미 게이트 절연막은 더미 게이트 스페이서의 측벽을 따라서 형성될 수 있다.
상기 제1 와이어 패턴 상에 제1 방향으로 연장되도록 형성되는 제2 와이어 패턴을 더 포함하고, 노말 게이트는 제2 와이어 패턴을 감쌀 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 실시예는, 필드 절연막을 사이에 두고 제1 방향으로 이격되어 형성되고, 각각의 상면이 동일 평면 상에 형성되는 제1 및 제2 액티브 영역, 제1 액티브 영역 상에 형성되고, 제1 방향으로 연장되는 제1 와이어 패턴, 제2 액티브 영역 상에 형성되고, 제1 방향으로 연장되는 제2 와이어 패턴으로, 제1 및 제2 액티브 영역의 상면을 기준으로 제2 와이어 패턴이 형성되는 높이는 제1 와이어 패턴이 형성되는 높이와 동일한 제2 와이어 패턴, 제1 액티브 영역 상에 제1 방향과 다른 제2 방향으로 연장되도록 형성되고, 제1 와이어 패턴을 감싸는 제1 노말 게이트, 제2 액티브 영역 상에 제2 방향으로 연장되도록 형성되고, 제2 와이어 패턴을 감싸는 제2 노말 게이트, 일부는 필드 절연막의 일단과 오버랩되고 나머지 일부는 제1 액티브 영역과 오버랩되고, 제1 노말 게이트와 제1 방향으로 이격되어 제1 액티브 영역 상에 형성된 제1 더미 게이트 및 일부는 필드 절연막의 타단과 오버랩되고 나머지 일부는 제2 액티브 영역과 오버랩되고, 제2 노말 게이트와 제1 방향으로 이격되어 제2 액티브 영역 상에 형성된 제2 더미 게이트를 포함하되, 제1 와이어 패턴은 제1 더미 게이트의 일부를 관통하고, 제1 더미 게이트는 제1 와이어 패턴의 일단을 감싸고, 제2 와이어 패턴은 제2 더미 게이트의 일부를 관통하고, 제2 더미 게이트는 제1 와이어 패턴의 일단과 인접한 제2 와이어 패턴의 일단을 감싼다.
상기 제1 와이어 패턴의 둘레 및 제1 노말 게이트의 측벽을 따라서 형성되는 제1 노말 게이트 절연막과, 제2 와이어 패턴의 둘레 및 제2 노말 게이트의 측벽을 따라서 형성되는 제2 노말 게이트 절연막을 더 포함할 수 있다.
상기 제1 와이어 패턴의 일단의 둘레와, 제1 와이어 패턴의 일단의 단면과, 제1 더미 게이트의 측벽을 따라서 형성되는 제1 더미 게이트 절연막과, 제2 와이어 패턴의 일단의 둘레와, 제2 와이어 패턴의 일단의 단면과, 제2 더미 게이트의 측벽을 따라서 형성되는 제2 더미 게이트 절연막을 더 포함할 수 있다.
상기 제1 노말 게이트의 양측에 배치되는 제1 소오스 또는 드레인과, 제2 노말 게이트의 양측에 배치되는 제2 소오스 또는 드레인을 더 포함하고, 제1 소오스 또는 드레인은 제1 에피층을 포함하고, 제2 소오스 또는 드레인은 제2 에피층을 포함할 수 있다.
상기 제1 에피층은 제1 부분 및 제2 부분을 포함하고, 제2 에피층은 제3 부분 및 제4 부분을 포함하고, 제1 부분 및 제3 부분은 각각 제1 와이어 패턴 및 제2 와이어 패턴과 직접 연결되고, 제2 부분 및 제4 부분은 각각 제1 노말 게이트 절연막 및 제2 노말 게이트 절연막과 접촉할 수 있다.
상기 제1 더미 게이트의 양 측벽에 형성되는 제1 더미 게이트 스페이서와, 제2 더미 게이트의 양 측벽에 형성되는 제2 더미 게이트 스페이서를 더 포함하고, 제1 더미 게이트 절연막은 제1 더미 게이트 스페이서의 측벽을 따라서 형성되고, 제2 더미 게이트 절연막은 제2 더미 게이트 스페이서의 측벽을 따라서 형성될 수 있다.
서로 인접한 제1 및 제2 더미 게이트 스페이서 사이의 필드 절연막 상에 형성되는 층간 절연막을 더 포함할 수 있다.
상기 제1 노말 게이트의 양 측벽에 형성되는 제1 노말 게이트 스페이서와, 제2 노말 게이트의 양 측벽에 형성되는 제2 노말 게이트 스페이서를 더 포함하고, 제1 노말 게이트 절연막은 제1 노말 게이트 스페이서의 측벽을 따라서 형성되고, 제2 노말 게이트 절연막은 제2 노말 게이트 스페이서의 측벽을 따라서 형성될 수 있다.
상기 제1 와이어 패턴 상에 제1 방향으로 연장되도록 형성되는 제3 와이어 패턴과, 제2 와이어 패턴 상에 제1 방향으로 연장되도록 형성되는 제4 와이어 패턴을 더 포함하되, 제1 노말 게이트는 제3 와이어 패턴을 감싸고, 제2 노말 게이트는 제4 와이어 패턴을 감쌀 수 있다.
상기 제1 및 제2 액티브 영역의 상면을 기준으로 제3 와이어 패턴이 형성되는 높이는 제4 와이어 패턴이 형성되는 높이와 동일할 수 있다.
상기 제3 와이어 패턴 상에 제1 방향으로 연장되도록 형성되는 제5 와이어 패턴을 더 포함하되, 제1 노말 게이트는 제5 와이어 패턴을 감싸고, 제1 및 제2 액티브 영역의 상면을 기준으로 제5 와이어 패턴이 형성되는 높이는 제4 와이어 패턴이 형성되는 높이보다 높을 수 있다.
상기 제1 와이어 패턴 및 제2 와이어 패턴은 서로 다른 물질을 포함할 수 있다.
상기 제1 액티브 영역은 PFET 형성 영역이고, 제2 액티브 영역은 NFET 형성 영역이고, 제1 와이어 패턴은 SiGe 또는 Ge 중 하나를 포함하고, 제2 와이어 패턴은 Si 또는 III-V 족 화합물 반도체 중 하나를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또다른 실시예는, 기판 상에 형성된 소오스 또는 드레인 영역, 소오스 또는 드레인 영역을 사이에 두고 기판 상에 제1 방향으로 이격되도록 형성되고, 제1 방향과 교차하는 제2 방향으로 연장되는 노말 게이트와 더미 게이트; 및 소오스 또는 드레인 영역의 양 측면으로부터 제1 방향으로 돌출된 와이어 패턴을 포함하되, 와이어 패턴과 노말 게이트가 오버랩되는 영역의 제1 방향 폭은, 와이어 패턴과 더미 게이트가 오버랩되는 영역의 제1 방향 폭과 다를 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 평면도이다.
도 2는 도 1의 AA'선을 따라 절단한 단면도이다.
도 3은 도 1의 BB'선을 따라 절단한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치의 평면도이다.
도 7은 도 6의 CC'선을 따라 절단한 단면도이다.
도 8은 본 발명의 제5 실시예에 따른 반도체 장치의 단면도이다.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치의 평면도이다.
도 10은 도 9의 DD'선을 따라 절단한 단면도이다.
도 11은 본 발명의 제7 실시예에 따른 반도체 장치의 단면도이다.
도 12 내지 도 22는 도 1의 반도체 장치의 제조 방법을 설명하는 중간 단계 도면들이다.
도 23 내지 도 25는 도 4의 반도체 장치의 제조 방법을 설명하는 중간 단계 도면들이다.
도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 27 및 도 28은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
도 1은 본 발명의 일 실시예에 따른 레이아웃 디자인 방법을 설명하는 순서도이다.
도 2 내지 도 21은 도 1을 설명하는 도면들이다.
도 22는 도 1의 레이아웃 디자인 방법을 수행하는 레이아웃 디자인 시스템의 블록도이다.
도 23은 도 22의 생성 모듈을 설명하는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는, 도 1 내지 도 3을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 평면도이다. 도 2는 도 1의 AA'선을 따라 절단한 단면도이다. 도 3은 도 1의 BB'선을 따라 절단한 단면도이다.
설명의 편의상, 도 1에서 제1 및 제2 층간 절연막(ILD1, ILD2), 제1 및 제2 더미 게이트 절연막(DGI1, DGI2), 제1 노말 게이트 절연막(NGI1)는 도시하지 않았다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(100)과, 제1 와이어 패턴(W1)과, 제2 와이어 패턴(W2)과, 제1 노말 게이트(NG1)와, 제1 및 제2 더미 게이트(DG1, DG2)와, 제1 노말 게이트 스페이서(NSP1)와, 제1 및 제2 더미 게이트 스페이서(DSP1, DSP2)와, 제1 노말 게이트 절연막(NGI1)과, 제1 및 제2 더미 게이트 절연막(DGI1, DGI2)과, 소오스 또는 드레인(SDR)과, 제1 및 제2 층간 절연막(ILD1, ILD2)과, 제1 내지 제4 필드 절연막(FI1~FI4) 등을 포함할 수 있다.
여기에서, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 및 제2 와이어 패턴(W1, W2)을 포함하는 것으로 예를 들어 설명하고 있으나, 이에 한정되는 것은 아니다. 즉, 반도체 장치(1)는 1개의 와이어 패턴을 포함하거나 3개 이상의 와이어 패턴을 포함할 수도 있다.
기판(100)은 예를 들어, 벌크 실리콘일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
또한 기판(100)은 제1 액티브 영역(AR1)을 포함할 수 있다. 제1 액티브 영역(AR1)은 기판(100)으로부터 돌출되도록 형성될 수 있으며, 제1 액티브 영역(AR1)은 기판(100)과 동일한 물질을 포함할 수 있다.
제1 와이어 패턴(W1)은 제1 액티브 영역(AR1) 상에 제1 방향(X1)으로 연장되어 형성된다. 또한 제1 와이어 패턴(W1)은 제1 노말 게이트(NG1)에 의해 감싸지는 부분(W1_1)과 제1 및 제2 더미 게이트(DG1, DG2)에 의해 감싸지는 부분(W1_2, W1_3)을 포함할 수 있다. 여기에서, 제1 와이어 패턴(W1)의 제1 노말 게이트(NG1)에 의해 감싸지는 부분(W1_1)의 제1 방향(X) 폭은 제1 폭(W1)이고, 제1 와이어 패턴(W1)의 제1 및 제2 더미 게이트(DG1, DG2)에 의해 감싸지는 부분(W1_2, W1_3)의 제2 방향(Y) 폭은 제2 폭(W2)이다. 제1 폭(W1)과 제2 폭(W2)은 다를 수 있다.
보다 구체적으로, 제1 와이어 패턴(W1)과 제1 노말 게이트(NG1)가 오버랩되는 영역의 제1 방향(X) 폭은 제1 폭(W1)이고, 제1 와이어 패턴(W1)과 제1 및 제2 더미 게이트(DG1, DG2)가 오버랩되는 영역의 제1 방향(X) 폭은 제2 폭(W2)이다. 또한 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다. 여기에서, 제1 및 제2 더미 게이트(DG1, DG2)는 각각 제1 노말 게이트(NG1)와 달리, 제1 와이어 패턴(W1)의 양 말단을 감쌀 수 있다.
즉, 제1 와이어 패턴(W1)은 제1 및 제2 더미 게이트(DG1, DG2) 각각의 일부를 관통하고, 제1 더미 게이트(DG1)는 제1 와이어 패턴(W1)의 일단을 감싸고, 제2 더미 게이트(DG2)는 제1 와이어 패턴(W1)의 타단을 감쌀 수 있다. 여기에서, "제1 와이어 패턴(W1)은 제1 및 제2 더미 게이트(DG1, DG2) 각각의 일부를 관통한다"라는 의미는, 제1 와이어 패턴(W1)이 제1 및 제2 더미 게이트(DG1, DG2) 내부의 일정 영역까지 들어가 있다라는 의미일 수 있다.
또한 제1 와이어 패턴(W1)의 제1 노말 게이트(NG1)에 의해 감싸지는 부분(W1_1)은 소오스 또는 드레인(SDR)과 제1 노말 게이트 절연막(NGI1)에 의해 둘러싸이고, 제1 와이어 패턴(W1)의 제1 및 제2 더미 게이트(DG1, DG2)에 의해 감싸지는 부분(W1_2, W1_3)은 소오스 또는 드레인(SDR)과 제1 및 제2 더미 게이트 절연막(DGI1, DGI2)에 의해 둘러싸일 수 있다.
제2 와이어 패턴(W2)은 제1 액티브 영역(AR1) 상에 제1 방향(X1)으로 연장되어 형성된다. 즉, 제2 와이어 패턴(W2)은 제1 와이어 패턴(W1) 상에 형성될 수 있다. 또한 제2 와이어 패턴(W2)은 제1 노말 게이트(NG1)에 의해 감싸지는 부분(W2_1)과 제1 및 제2 더미 게이트(DG1, DG2)에 의해 감싸지는 부분(W2_2, W2_3)을 포함할 수 있다. 여기에서, 제2 와이어 패턴(W2)의 제1 노말 게이트(NG1)에 의해 감싸지는 부분(W2_1)의 제1 방향(X) 폭은 제1 폭(W1)이고, 제2 와이어 패턴(W2)의 제1 및 제2 더미 게이트(DG1, DG2)에 의해 감싸지는 부분(W2_2, W2_3)의 제2 방향(Y) 폭은 제2 폭(W2)이다. 제1 폭(W1)과 제2 폭(W2)은 다를 수 있다.
보다 구체적으로, 제2 와이어 패턴(W2)과 제1 노말 게이트(NG1)가 오버랩되는 영역의 제1 방향(X) 폭은 제1 폭(W1)이고, 제2 와이어 패턴(W2)과 제1 및 제2 더미 게이트(DG1, DG2)가 오버랩되는 영역의 제1 방향(X) 폭은 제2 폭(W2)이다. 또한 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다. 여기에서, 제1 및 제2 더미 게이트(DG1, DG2)는 각각 제1 노말 게이트(NG1)와 달리, 제2 와이어 패턴(W2)의 양 말단을 감쌀 수 있다.
즉, 제2 와이어 패턴(W2)은 제1 및 제2 더미 게이트(DG1, DG2) 각각의 일부를 관통하고, 제1 더미 게이트(DG1)는 제2 와이어 패턴(W2)의 일단을 감싸고, 제2 더미 게이트(DG2)는 제2 와이어 패턴(W2)의 타단을 감쌀 수 있다. 여기에서, "제2 와이어 패턴(W2)은 제1 및 제2 더미 게이트(DG1, DG2) 각각의 일부를 관통한다"라는 의미는, 제2 와이어 패턴(W2)이 제1 및 제2 더미 게이트(DG1, DG2) 내부의 일정 영역까지 들어가 있다라는 의미일 수 있다.
또한 제2 와이어 패턴(W2)의 제1 노말 게이트(NG1)에 의해 감싸지는 부분(W2_1)은 소오스 또는 드레인(SDR)과 제1 노말 게이트 절연막(NGI1)에 의해 둘러싸이고, 제2 와이어 패턴(W2)의 제1 및 제2 더미 게이트(DG1, DG2)에 의해 감싸지는 부분(W2_2, W2_3)은 소오스 또는 드레인(SDR)과 제1 및 제2 더미 게이트 절연막(DGI1, DGI2)에 의해 둘러싸일 수 있다.
즉, 제2 와이어 패턴(W2)은 제1 와이어 패턴(W1)과, 제1 액티브 영역(AR1)의 상면을 기준으로 형성되는 높이 즉, 제3 방향(Z) 높이가 다르지만, 제1 방향(X) 폭은 동일할 수 있다.
또한 제2 와이어 패턴(W2)은 제1 와이어 패턴(W1)과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
구체적으로, 반도체 장치(1)가 예를 들어, P형 트랜지스터를 포함하는 경우, P형 트랜지스터에 포함되는 제1 및 제2 와이어 패턴(W1, W2)은 예를 들어, 정공의 이동도(hole mobility)가 높은 물질을 포함할 수 있다. 제1 및 제2 와이어 패턴(W1, W2)은 예를 들어, SiGe 또는 Ge 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
반대로 반도체 장치(1)가 예를 들어, N형 트랜지스터를 포함하는 경우, N형 트랜지스터에 포함되는 제1 및 제2 와이어 패턴(W1, W2)은 예를 들어, 전자의 이동도(electron mobility)가 높은 물질을 포함할 수 있다. 제1 및 제2 와이어 패턴(W1, W2)은 예를 들어, Si 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
III-V족 화합물 반도체는 예로 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
또한 도 3에서, 제1 및 제2 와이어 패턴(W1, W2)의 각각의 단면은 직사각형인 것으로 도시하였지만, 이에 한정되는 것은 아니다. 즉, 트리밍(trimming) 공정 등을 통해, 제1 및 제2 와이어 패턴(W1, W2)의 모서리 부분이 둥그렇게 될 수 있음은 물론이다.
제1 노말 게이트(NG1)는 제1 액티브 영역(AR1) 상에 제2 방향(Y)으로 연장되도록 형성된다. 제1 노말 게이트(NG1)는 제1 액티브 영역(AR1)과 이격되어 형성되는 제1 및 제2 와이어 패턴(W1, W2) 각각의 둘레를 전체적으로 감싸도록 형성된다.
제1 노말 게이트(NG1)는 제1 와이어 패턴(W1)과 제2 와이어 패턴(W2) 사이의 이격된 공간과 제1 액티브 영역(AR1)과 제2 와이어 패턴(W2) 사이의 이격된 공간에도 형성된다.
제1 및 제2 더미 게이트(DG1, DG2)는 각각 제1 액티브 영역(AR1) 상에 제2 방향(Y)으로 연장되도록 형성된다. 또한 제1 및 제2 더미 게이트(DG1, DG2)는 각각 제1 노말 게이트(NG1)의 양 측에 위치하며, 제1 노말 게이트(NG1)와 제1 방향(X)으로 이격되어 위치할 수 있다.
제1 더미 게이트(DG1)의 일부는 제1 필드 절연막(FI1)의 일단과 오버랩되고 나머지 일부는 제1 액티브 영역(AR1)의 일단과 오버랩될 수 있다. 또한 제2 더미 게이트(DG2)의 일부는 제2 필드 절연막(FI2)의 일단과 오버랩되고 나머지 일부는 제1 액티브 영역(AR1)의 타단과 오버랩될 수 있다.
제1 더미 게이트(DG1)는 제1 액티브 영역(AR1)과 이격되어 형성되는 제1 및 제2 와이어 패턴(W1, W2) 각각의 일단의 둘레와, 제1 및 제2 와이어 패턴(W1, W2) 각각의 일단의 단면을 감싸도록 형성된다. 제2 더미 게이트(DG2)는 제1 액티브 영역(AR1)과 이격되어 형성되는 제1 및 제2 와이어 패턴(W1, W2) 각각의 타단의 둘레와, 제1 및 제2 와이어 패턴(W1, W2) 각각의 타단의 단면을 감싸도록 형성된다.
또한 제1 및 제2 더미 게이트(DG1, DG2) 각각은 제1 와이어 패턴(W1)과 제2 와이어 패턴(W2) 사이의 이격된 공간과 제1 액티브 영역(AR1)과 제2 와이어 패턴(W2) 사이의 이격된 공간에도 형성된다.
제1 노말 게이트(NG1)와 제1 및 제2 더미 게이트(DG1, DG2)는 각각 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또는, 제1 노말 게이트(NG1)와 제1 및 제2 더미 게이트(DG1, DG2)는 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 노말 게이트(NG1)와 제1 및 제2 더미 게이트(DG1, DG2)는 각각 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 노말 게이트 스페이서(NSP1)는 제2 방향(Y)으로 연장된 제1 노말 게이트(NG1)의 양 측벽에 형성된다. 또한 제1 노말 게이트 스페이서(NSP1)의 측벽을 따라 제1 노말 게이트 절연막(NGI1)이 형성될 수 있다.
제1 및 제2 더미 게이트 스페이서(DSP1, DSP2)는 각각 제2 방향(Y)으로 연장된 제1 및 제2 더미 게이트(DG1, DG2)의 양 측벽에 형성된다. 또한 제1 및 제2 더미 게이트 스페이서(DSP1, DSP2) 각각의 측벽을 따라 제1 및 제2 더미 게이트 절연막(DGI1, DGI2)이 형성될 수 있다.
제1 노말 게이트 스페이서(NSP1)와 제1 및 제2 더미 게이트 스페이서(DSP1, DSP2)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 노말 게이트 스페이서(NSP1)와 제1 및 제2 더미 게이트 스페이서(DSP1, DSP2)는 각각 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.
제1 노말 게이트 절연막(NGI1)은 제1 와이어 패턴(W1)과 제1 노말 게이트(NG1) 사이 및 제1 와이어 패턴(W1)과 제2 와이어 패턴(W2) 사이에 형성될 수 있다. 제1 노말 게이트 절연막(NGI1)은 제1 노말 게이트(NG1)와 제1 노말 게이트 스페이서(NSP1) 사이에 형성될 수 있다. 또한, 제1 노말 게이트 절연막(NGI1)은 제1 액티브 영역(AR1)과 제1 노말 게이트(NG1) 사이에 형성될 수 있다.
제1 노말 게이트 절연막(NGI1)은 제1 및 제2 와이어 패턴(W1, W2)의 둘레와 제1 노말 게이트(NG1)의 측벽을 따라서 컨포말하게 형성될 수 있다. 또는, 제1 노말 게이트 절연막(NGI1)은 제1 및 제2 와이어 패턴(W1, W2)의 둘레와 제1 노말 게이트 스페이서(NSP1)의 측벽을 따라서 컨포말하게 형성될 수 있다. 제1 노말 게이트 절연막(NGI1)은 제1 액티브 영역(AR1)의 상면을 따라서 형성될 수 있다. 덧붙여, 제1 노말 게이트 절연막(NGI1)은 소오스 또는 드레인(SDR)의 일부 면을 따라서 형성될 수 있다.
제1 노말 게이트 절연막(NGI1)은 제1 노말 게이트(NG1)의 측벽과 제1 노말 게이트 스페이서(NSP1)의 측벽 사이에 형성되므로, 제1 노말 게이트 절연막(NGI1)의 일측면은 제1 노말 게이트(NG1)의 측벽을 따라서 형성되고, 제1 노말 게이트 절연막(NGI1)의 다른 측면은 제1 노말 게이트 스페이서(NSP1)의 측벽을 따라서 형성된다.
제1 더미 게이트 절연막(DGI1)은 제1 와이어 패턴(W1)과 제1 더미 게이트(DG1) 사이 및 제1 와이어 패턴(W1)과 제2 와이어 패턴(W2) 사이에 형성될 수 있다. 제1 더미 게이트 절연막(DGI1)은 제1 더미 게이트(DG1)와 제1 더미 게이트 스페이서(DSP1) 사이에 형성될 수 있다. 또한, 제1 더미 게이트 절연막(DGI1)은 제1 액티브 영역(AR1)과 제1 더미 게이트(DG1) 사이에 형성될 수 있다.
제1 더미 게이트 절연막(DGI1)은 제1 및 제2 와이어 패턴(W1, W2) 각각의 일단의 둘레 및 단면과, 제1 더미 게이트(DG1)의 측벽을 따라서 컨포말하게 형성될 수 있다. 또는, 제1 더미 게이트 절연막(DGI1)은 제1 및 제2 와이어 패턴(W1, W2) 각각의 일단의 둘레 및 단면과, 제1 더미 게이트 스페이서(DSP1)의 측벽을 따라서 컨포말하게 형성될 수 있다. 제1 더미 게이트 절연막(DGI1)은 제1 필드 절연막(FI1)의 상면 및 제1 액티브 영역(AR1)의 상면을 따라서 형성될 수 있다. 덧붙여, 제1 더미 게이트 절연막(DGI1)은 소오스 또는 드레인(SDR)의 일부 면을 따라서 형성될 수 있다.
제1 더미 게이트 절연막(DGI1)은 제1 더미 게이트(DG1)의 측벽과 제1 더미 게이트 스페이서(DSP1)의 측벽 사이에 형성되므로, 제1 더미 게이트 절연막(DGI1)의 일측면은 제1 더미 게이트(DG1)의 측벽을 따라서 형성되고, 제1 더미 게이트 절연막(DGI1)의 다른 측면은 제1 더미 게이트 스페이서(DSP1)의 측벽을 따라서 형성된다.
제2 더미 게이트 절연막(DGI2)은 제1 와이어 패턴(W1)과 제2 더미 게이트(DG2) 사이 및 제1 와이어 패턴(W1)과 제2 와이어 패턴(W2) 사이에 형성될 수 있다. 제2 더미 게이트 절연막(DGI2)은 제2 더미 게이트(DG2)와 제2 더미 게이트 스페이서(DSP2) 사이에 형성될 수 있다. 또한, 제2 더미 게이트 절연막(DGI2)은 제1 액티브 영역(AR1)과 제2 더미 게이트(DG2) 사이에 형성될 수 있다.
제2 더미 게이트 절연막(DGI2)은 제1 및 제2 와이어 패턴(W1, W2) 각각의 타단의 둘레 및 단면과, 제2 더미 게이트(DG2)의 측벽을 따라서 컨포말하게 형성될 수 있다. 또는, 제2 더미 게이트 절연막(DGI2)은 제1 및 제2 와이어 패턴(W1, W2) 각각의 타단의 둘레 및 단면과, 제2 더미 게이트 스페이서(DSP2)의 측벽을 따라서 컨포말하게 형성될 수 있다. 제2 더미 게이트 절연막(DGI2)은 제2 필드 절연막(FI2)의 상면 및 제1 액티브 영역(AR1)의 상면을 따라서 형성될 수 있다. 덧붙여, 제2 더미 게이트 절연막(DGI2)은 소오스 또는 드레인(SDR)의 일부 면을 따라서 형성될 수 있다.
제2 더미 게이트 절연막(DGI2)은 제2 더미 게이트(DG2)의 측벽과 제2 더미 게이트 스페이서(DSP2)의 측벽 사이에 형성되므로, 제2 더미 게이트 절연막(DGI2)의 일측면은 제2 더미 게이트(DG2)의 측벽을 따라서 형성되고, 제2 더미 게이트 절연막(DGI2)의 다른 측면은 제2 더미 게이트 스페이서(DSP2)의 측벽을 따라서 형성된다.
제1 노말 게이트 절연막(NGI1)과 제1 및 제2 더미 게이트 절연막(DGI1, DGI2)은 각각 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 노말 게이트 절연막(NGI1)과 제1 및 제2 더미 게이트 절연막(DGI1, DGI2)은 각각 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
소오스 또는 드레인(SDR)은 제1 노말 게이트(NG1)의 양측에 배치된다. 즉, 소오스 또는 드레인(SDR)은 제1 노말 게이트(NG1)와 제1 더미 게이트(DG1) 사이 및 제1 노말 게이트(NG1)와 제2 더미 게이트(DG2) 사이에 형성될 수 있다. 또한 소오스 또는 드레인(SDR)은 제1 액티브 영역(AR1) 상에 형성되고, 채널 영역인 제1 및 제2 와이어 패턴(W1, W2)과 연결된다.
소오스 또는 드레인(SDR)은 제1 액티브 영역(AR1) 상에 에피층(EP)을 포함할 수 있다.
에피층(EP)은 제1 와이어 패턴(W1)과 연결되는 제1 부분과, 제1 노말 게이트 절연막(NGI1) 및 제1 및 제2 더미 게이트 절연막(DGI1, DGI2)과 접촉하는 제2 부분을 포함할 수 있다. 여기에서, 제1 부분은 예를 들어, 제1 와이어 패턴(W1)과 직접 연결될 수 있으나, 이에 한정되는 것은 아니다.
에피층(EP)의 외주면은 다양한 형상일 수 있다. 예를 들어, 에피층(EP)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
에피층(EP)은 예를 들어, PMOS의 채널 영역으로 사용되는 제1 및 제2 와이어 패턴(W1, W2)에 압축 스트레스를 인가할 수 있는 물질을 포함할 수 있다. 에피층(EP)은 제1 및 제2 와이어 패턴(W1, W2)보다 격자 상수가 큰 물질을 포함할 수 있다. 만약, 제1 및 제2 와이어 패턴(W1, W2)이 SiGe을 포함할 경우, 에피층(EP)은 제1 및 제2 와이어 패턴(W1, W2)보다 Ge의 함량이 높은 SiGe를 포함할 수 있다.
또한 에피층(EP)은 예를 들어, NMOS의 채널 영역으로 사용되는 제1 및 제2 와이어 패턴(W1, W2)에 인장 스트레스를 인가할 수 있는 물질 또는 제1 및 제2 와이어 패턴(W1, W2)과 동일한 물질을 포함할 수 있다. 에피층(EP)은 제1 및 제2 와이어 패턴(W1, W2)보다 격자 상수가 작은 물질 또는 동일한 물질을 포함할 수 있다. 만약, 제1 및 제2 와이어 패턴(W1, W2)이 Si일 경우, 에피층(EP)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1) 상에 형성될 수 있다. 또한 제1 층간 절연막(ILD1)은 제1 내지 제4 필드 절연막(FI1~FI4) 상에 제1 노말 게이트(NG1)와 제1 및 제2 더미 게이트(DG1, DG2) 등을 덮도록 형성될 수 있다.
또한 제1 및 제2 층간 절연막(ILD1, ILD2)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
제1 내지 제4 필드 절연막(FI1~FI4)은 기판(100) 상에 형성된다.
구체적으로, 제1 내지 제4 필드 절연막(FI1~FI4)은 기판(100) 상에 형성되는 액티브 영역 사이를 분리하는 소자 분리막일 수 있으며, 제1 내지 제4 필드 절연막(FI1~FI4) 상에는 제1 층간 절연막(ILD1)이 형성될 수 있다.
또한 제1 내지 제4 필드 절연막(FI1~FI4)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 반도체 장치(1)는 채널 영역인 제1 및 제2 와이어 패턴(W1, W2)의 4면을 모두 감싸는 제1 노말 게이트(NG1)와 제1 및 제2 더미 게이트(DG1, DG2)를 가짐으로써, 게이트(노말 게이트 또는 더미 게이트)의 길이를 증가시키지 않아도 전류 제어 능력을 향상시킬 수 있을 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다. 또한 제1 액티브 영역(AR1)이 핀형상으로 분리되지 않고 연속적인 평면을 가짐으로써, 핀형상으로 분리되는 단위 거리의 정수배만으로 스탠다드 셀을 디자인해야한다는 제약조건에서 해방될 수 있다. 이에 따라, 로직 설계시 우수한 자유도로 스탠다드 셀을 설계할 수 있다.
이하에서는, 도 4를 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 본 발명의 제1 실시예에 따른 반도체 장치(1)와의 차이점을 중심으로 설명하도록 한다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다.
도 4의 반도체 장치(2)는 도 2의 반도체 장치(1)와 달리, 제1 노말 게이트(NG1)와 제1 및 제2 더미 게이트(DG1, DG2)의 상부가 일부 식각이 되고, 식각된 부분에는 제1 내지 제3 캡핑막(CL1~CL3)이 형성된다.
여기에서, 제1 캡핑막(CL1)은 제1 노말 게이트(NG1) 상부에 형성되고, 제2 및 제3 캡핑막(CL2, CL3)은 각각 제1 및 제2 더미 게이트(DG1, DG2) 상부에 형성될 수 있다. 또한 제1 내지 제3 캡핑막(CL1~CL3)은 예를 들어, SiN을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 내지 제3 캡핑막(CL1~CL3) 상에는 제2 층간 절연막(ILD2)이 형성되고, 제1 내지 제3 캡핑막(CL1~CL3)은 제2 층간 절연막(ILD2)에 의해 덮일 수 있다.
제1 내지 제3 캡핑막(CL1~CL3)의 제조 공정에 대해서는 후술하도록 한다.
이하에서는, 도 5를 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 본 발명의 제1 실시예에 따른 반도체 장치(1)와의 차이점을 중심으로 설명하도록 한다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다.
도 5의 반도체 장치(3)는 도 2의 반도체 장치(1)와 달리, 기판(100)은 하부 기판(101)과 하부 기판(101)의 일면 상에 형성된 상부 기판(102)을 포함할 수 있다. 예를 들어, 하부 기판(101)은 반도체 기판일 수 있고, 상부 기판(102)는 절연막 기판일 수 있다. 즉, 기판(100)은 반도체 기판과, 반도체 기판의 일면 상에 형성된 절연막 기판을 포함할 수 있고, 예를 들어, SOI(silicon-on-insulator) 일 수 있다.
이하에서는, 도 6 및 도 7을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 본 발명의 제1 실시예에 따른 반도체 장치(1)와의 차이점을 중심으로 설명하도록 한다.도 6은 본 발명의 제4 실시예에 따른 반도체 장치의 평면도이다. 도 7은 도 6의 CC'선을 따라 절단한 단면도이다.
도 6 및 도 7을 참조하면, 도 2와 달리, 기판(100)은 제2 필드 절연막(FI2)을 사이에 두고 제1 방향(X)으로 이격된 제1 및 제2 액티브 영역(AR1, AR2)을 포함할 수 있다. 여기에서, 제1 및 제2 액티브 영역(AR1, AR2) 각각의 상면은 동일 평면 상에 형성될 수 있다. 여기에서 "동일하다"의 의미는 완전히 동일한 것뿐만 아니라 제조 공정 상의 오차범위까지 포함할 수 있다.
제1 액티브 영역(AR1) 상에는 제1 및 제2 와이어 패턴(W1, W2)이 형성될 수 있고, 제2 액티브 영역(AR2) 상에는 제3 및 제4 와이어 패턴(W3, W4)이 형성될 수 있다.
여기에서, 제1 액티브 영역(AR1)의 상면을 기준으로, 제1 와이어 패턴(W1)이 형성되는 높이는 제1 높이(h1)이고, 제2 와이어 패턴(W2)이 형성되는 높이는 제2 높이(h2)이다. 또한 제2 액티브 영역(AR2)의 상면을 기준으로, 제3 와이어 패턴(W3)이 형성되는 높이는 제1 높이(h1)이고, 제4 와이어 패턴(W4)이 형성되는 높이는 제2 높이(h2)이다. 즉, 제1 및 제2 액티브 영역(AR1, AR2)의 상면을 기준으로 제1 및 제3 와이어 패턴(W3)이 형성되는 제3 방향(Z) 높이는 제1 높이(h1)로 동일하고, 제1 및 제2 액티브 영역(AR1, AR2)의 상면을 기준으로 제2 및 제4 와이어 패턴(W4)이 형성되는 제3 방향(Z) 높이는 제2 높이(h2)로 동일할 수 있다. 여기에서, 제2 높이(h2)는 제1 높이(h1)보다 높다.
제1 및 제2 더미 게이트(DG1, DG2)는 각각 제1 노말 게이트(NG1)의 양 측에 형성되며, 제1 노말 게이트(NG1)로부터 제1 방향(X)으로 이격될 수 있다. 제3 및 제4 더미 게이트(DG3, DG4)는 각각 제2 노말 게이트(NG2)의 양 측에 형성되며, 제2 노말 게이트(NG2)로부터 제1 방향(X)으로 이격될 수 있다.
여기에서, 제2 더미 게이트(DG2)의 일부는 제2 필드 절연막(FI2)의 일단과 오버랩되고, 나머지 일부는 제1 액티브 영역(AR1)과 오버랩될 수 있다. 또한 제3 더미 게이트(DG3)의 일부는 제2 필드 절연막(FI2)의 타단과 오버랩되고, 나머지 일부는 제2 액티브 영역(AR2)과 오버랩될 수 있다.
또한 제1 층간 절연막(ILD1)은 각 액티브 영역 상에 형성된 트랜지스터를 분리하는 역할을 수행하며, 보다 구체적으로, 제1 액티브 영역(AR1) 상의 트랜지스터와 제2 액티브 영역(AR2) 상의 트랜지스터를 분리하는 역할을 수행할 수 있다. 여기에서, 제1 액티브 영역(AR1) 상의 트랜지스터는 예를 들어, 제1 및 제2 와이어 패턴(W1, W2)과, 제1 노말 게이트(NG1)와, 제1 및 제2 더미 게이트(DG1, DG2)와, 제1 노말 게이트 절연막(NGI1)과, 제1 및 제2 더미 게이트 절연막(DGI1, DGI2)과, 제1 노말 게이트 스페이서(NSP1)와, 제1 및 제2 더미 게이트 스페이서(DSP1, DSP2)와, 제1 소오스 또는 드레인(SDR1)을 포함할 수 있다. 또한 제2 액티브 영역(AR2) 상의 트랜지스터는 예를 들어, 제3 및 제4 와이어 패턴(W3, W4)과, 제2 노말 게이트(NG2)와, 제3 및 제4 더미 게이트(DG3, DG4)와, 제2 노말 게이트 절연막(NGI2)과, 제3 및 제4 더미 게이트 절연막(DGI3, DGI4)과, 제2 노말 게이트 스페이서(NSP2)와, 제3 및 제4 더미 게이트 스페이서(DSP3, DPS4)와, 제2 소오스 또는 드레인(SDR2)을 포함할 수 있다.
제1 액티브 영역(AR1) 상의 트랜지스터는 예를 들어, P형 트랜지스터이고, 제2 액티브 영역(AR2) 상의 트랜지스터는 예를 들어, N형 트랜지스터일 수 있다.
이에 따라, 제1 및 제2 와이어 패턴(W1, W2)은 예를 들어, 정공의 이동도(hole mobility)가 높은 물질을 포함할 수 있다. 제1 및 제2 와이어 패턴(W1, W2)은 예를 들어, SiGe 또는 Ge 중 하나를 포함할 수 있지만, 이에 한정되는 것은 아니다. 또한 제3 및 제4 와이어 패턴(W3, W4)은 예를 들어, 전자의 이동도(electron mobility)가 높은 물질을 포함할 수 있다. 제3 및 제4 와이어 패턴(W3, W4)은 예를 들어, Si 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있지만, 이에 한정되는 것은 아니다.
추가적으로, 제1 소오스 또는 드레인(SDR1)은 제1 에피층(EP1)을 포함할 수 있고, 제1 에피층(EP1)은 PMOS의 채널 영역으로 사용되는 제1 및 제2 와이어 패턴(W1, W2)에 압축 스트레스를 인가할 수 있는 물질을 포함할 수 있다. 제1 에피층(EP1)은 제1 및 제2 와이어 패턴(W1, W2)보다 격자 상수가 큰 물질을 포함할 수 있다. 만약, 제1 및 제2 와이어 패턴(W1, W2)이 SiGe을 포함할 경우, 제1 에피층(EP1)은 제1 및 제2 와이어 패턴(W1, W2)보다 Ge의 함량이 높은 SiGe를 포함할 수 있다. 또한 제2 소오스 또는 드레인(SDR2)은 제2 에피층(EP2)을 포함할 수 있고, 제2 에피층(EP2)은 NMOS의 채널 영역으로 사용되는 제3 및 제4 와이어 패턴(W3, W4)에 인장 스트레스를 인가할 수 있는 물질 또는 제3 및 제4 와이어 패턴(W3, W4)과 동일한 물질을 포함할 수 있다. 제2 에피층(EP2)은 제3 및 제4 와이어 패턴(W3, W4)보다 격자 상수가 작은 물질 또는 동일한 물질을 포함할 수 있다. 만약, 제3 및 제4 와이어 패턴(W3, W4)이 Si일 경우, 제2 에피층(EP2)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
이하에서는, 도 8를 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 본 발명의 제4 실시예에 따른 반도체 장치(4)와의 차이점을 중심으로 설명하도록 한다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치의 단면도이다.
도 5의 반도체 장치(5)는 도 6의 반도체 장치(4)와 달리, 제2 액티브 영역(AR2) 상에 3개의 와이어 패턴이 형성된다. 즉, 제1 액티브 영역(AR1) 상에는 2개의 와이어 패턴(제1 및 제2 와이어 패턴(W1, W2))이 형성되고, 제2 액티브 영역(AR2) 상에는 3개의 와이어 패턴(제3 내지 제5 와이어 패턴(W3~W5))이 형성될 수 있다.
즉, 제1 액티브 영역(AR1) 상의 트랜지스터와 제2 액티브 영역(AR2) 상의 트랜지스터가 서로 다른 개수의 와이어 패턴을 포함할 수 있다.
또한 제5 와이어 패턴(W5)이 제2 액티브 영역(AR2)의 상면을 기준으로 형성되는 제3 방향(Z) 높이는 제3 높이(h3)로 제1 및 제2 높이(h2)보다 높을 수 있다.
이하에서는, 도 9 및 도 10을 참조하여, 본 발명의 제6 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 본 발명의 제4 실시예에 따른 반도체 장치(4)와의 차이점을 중심으로 설명하도록 한다.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치의 평면도이다. 도 10은 도 9의 DD'선을 따라 절단한 단면도이다.
도 9를 참조하면, 도 6과 달리, 액티브 영역이 제2 방향(Y)으로 이격되어 배치된 것을 알 수 있다.
즉, 제1 액티브 영역(AR1)과 제3 액티브 영역(AR3)이 제2 방향(Y)으로 이격되어 배치될 수 있다.
도 10을 참조하면, 제4 필드 절연막(FI4)을 중심으로 제1 및 제3 액티브 영역(AR1, AR3)이 제2 방향(Y)으로 이격되어 형성될 수 있다.
또한 제1 액티브 영역(AR1) 상의 트랜지스터는 예를 들어, P형 트랜지스터이고, 제3 액티브 영역(AR3) 상의 트랜지스터는 예를 들어, N형 트랜지스터일 수 있다.
추가적으로, 제1 액티브 영역(AR1) 상의 트랜지스터와 제3 액티브 영역(AR3) 상의 트랜지스터는 동일한 개수의 와이어 패턴을 포함할 수 있다.
본 실시예에 대한 보다 구체적인 설명은 생략하도록 한다.
이하에서는, 도 11을 참조하여, 본 발명의 제7 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 본 발명의 제6 실시예에 따른 반도체 장치(6)와의 차이점을 중심으로 설명하도록 한다.
도 11은 본 발명의 제7 실시예에 따른 반도체 장치의 단면도이다.
도 11의 반도체 장치(7)는 도 10과 달리, 제1 액티브 영역(AR1) 상의 트랜지스터와 제3 액티브 영역(AR3) 상의 트랜지스터가 서로 다른 개수의 와이어 패턴을 포함할 수 있다.
즉, 제1 액티브 영역(AR1) 상의 트랜지스터는 예를 들어, 2개의 와이어 패턴을 포함할 수 있고, 제3 액티브 영역(AR3) 상의 트랜지스터는 예를 들어, 3개의 와이어 패턴을 포함할 수 있다.
본 실시예에 대한 보다 구체적인 설명은 생략하도록 한다.
이하에서는, 도 12 내지 도 22를 참조하여 도 1의 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 12 내지 도 22는 도 1의 반도체 장치의 제조 방법을 설명하는 중간 단계 도면들이다.
먼저, 도 12를 참조하면, 기판(100) 상에 제1 반도체층(301) 및 제2 반도체층(302)이 교대로 적층된 적층 구조체(300)를 형성한다.
보다 구체적으로, 적층 구조체(300) 중 기판(100)과 접하는 제1 반도체층(301)은 예를 들어, 웨이퍼 본딩(wafer bonding) 방식 등을 통해, 기판(100)에 접합된 층일 수 있지만, 이에 제한되는 것은 아니다.
기판(100)과 접하는 제1 반도체층(301) 상에 제2 반도체층(302)과 제1 반도체층(301)을 교대로 형성할 수 있다. 제1 반도체층(301)과 제2 반도체층(302)은 예를 들어, 에피택셜 성장(epitaxial growth) 방법을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다. 적층 구조체(300)의 최상층은 예를 들어, 제1 반도체층(301)일 수 있지만, 이에 제한되는 것은 아니다.
제1 반도체층(301)과 제2 반도체층(302)은 서로 다른 물질을 포함한다. 제1 반도체층(301)과 제2 반도체층(302)은 각각 서로 간에 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 반도체층(301)은 예를 들어, SiGe 또는 Ge 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 제2 반도체층(302)은 예를 들어, Si 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 적층 구조체(300) 상에, 제1 방향(X)으로 연장되는 제1 마스크 패턴(도 13의 155)을 형성한다.
제1 마스크 패턴(도 13의 155)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 13을 참조하면, 제1 마스크 패턴(155)을 마스크로 이용하여, 적층 구조체(300)를 식각하여, 반도체 패턴 구조체(150)를 형성한다. 예를 들어, 적층 구조체(300)를 기판(100)의 상면이 노출될 때까지 식각함으로써, 반도체 패턴 구조체(150)가 형성될 수 있다.
반도체 패턴 구조체(150)는 제1 방향(X)으로 길게 연장될 수 있다. 또한 반도체 패턴 구조체(150)는 기판(100) 상에 교대로 적층된 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)을 포함할 수 있다.
또한 적층 구조체(300)를 식각시, 기판(100)의 일부도 식각하여 제1 액티브 영역(AR1)을 형성할 수 있다. 또한 기판(100)과 제1 마스크 패턴(155)을 덮도록 층간 절연막(미도시)을 형성한 후, 제1 마스크 패턴(155)의 상면이 노출될 때까지 평탄화 공정을 수행함으로써, 도 13의 층간 절연막(160, 161)이 형성될 수 있다.
이어서, 반도체 패턴 구조체(150) 상에 위치하는 제1 마스크 패턴(155)을 제거할 수 있다.
도 14를 참조하면, 제2 마스크 패턴(190, 191, 192)을 이용하여 식각 공정을 진행하여, 반도체 패턴 구조체(150)과 교차하여 제2 방향(Y)으로 연장되는 게이트 절연막(170, 171, 172) 및 게이트(180, 181, 182)를 형성할 수 있다. 이를 통해 게이트(180, 181, 182)는 반도체 패턴 구조체(150) 상에 형성될 수 있다. 또한 게이트 절연막(170, 171, 172)은 각각 절연막(165)의 측벽 및 상면과 제1 및 제2 필드 절연막(FI1, FI2)의 상면을 따라 형성될 수 있다.
여기에서, 반도체 패턴 구조체(150)를 덮도록 절연막(165)을 형성할 수 있으며, 절연막(165)은 반도체 패턴 구조체(150)와 게이트 절연막(170, 171, 172) 사이에 형성될 수 있다. 여기에서 절연막(165)은 예를 들어, 산화막일 수 있고, 보다 구체적으로 SiO2를 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(170, 171, 172)은 실리콘 산화막일 수 있고, 게이트(180, 181, 182)는 폴리 실리콘 또는 비정질 실리콘 중 하나일 수 있지만, 이에 한정되는 것은 아니다.
도 15를 참조하면, 게이트(180, 181, 182)의 측벽에 제1 노말 게이트 스페이서(NSP1)와, 제1 및 제2 더미 게이트 스페이서(DSP1, DSP2)를 형성한다.
구체적으로, 게이트(180, 181, 182)와, 반도체 패턴 구조체(150)를 덮는 스페이서막을 기판(100) 상에 형성한다. 이 후, 스페이서막을 에치백(etch-back)하여, 게이트(180, 181, 182)의 측벽에 제1 노말 게이트 스페이서(NSP1)와, 제1 및 제2 더미 게이트 스페이서(DSP1, DSP2)를 형성할 수 있다.
도 16을 참조하면, 제1 노말 게이트 스페이서(NSP1)와 제1 더미 게이트 스페이서(DSP1) 사이 및 제1 노말 게이트 스페이서(NSP1)와 제2 더미 게이트 스페이서(DSP2) 사이에 노출되는 반도체 패턴 구조체(150)를 제거하여, 반도체 패턴 구조체(150) 내에 제1 및 제2 리세스(R1, R2)를 형성한다.
도 16에서는, 제1 및 제2 리세스(R1, R2)를 형성하는 동안, 제1 및 제2 리세스(R1, R2)와 오버랩되고, 제1 액티브 영역(AR1)과 접하는 제1 반도체 패턴(151)을 모두 제거하여, 제1 액티브 영역(AR1)의 상면을 노출시키는 모습이 도시되어 있으나, 이에 한정되는 것은 아니다. 즉, 제1 및 제2 리세스(R1, R2)와 오버랩되고, 제1 액티브 영역(AR1)과 접하는 제1 반도체 패턴(151)의 일부를 남길 수도 있다.
제1 및 제2 리세스(R1, R2)의 측면을 통해, 제1 액티브 영역(AR1) 상에 교대로 적층된 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)이 노출된다.
도 17을 참조하면, 제1 및 제2 리세스(R1, R2)를 채우는 에피층(EP)을 형성한다. 즉, 제1 노말 게이트(NG1)와 제1 더미 게이트(DG1) 사이 및 제1 노말 게이트(NG1)와 제2 더미 게이트(DG2) 사이에, 소오스 또는 드레인(SDR)을 형성한다.
에피층(EP)은 에피택셜 성장 방식을 이용하여 형성될 수 있다. 앞서 도 16의 제1 및 제2 리세스(R1, R2)를 형성하는 공정에서 제1 반도체 패턴(151)의 일부가 남는다면, 남아있는 제1 반도체 패턴(151)은 에피 씨드층이 될 수 있다. 이에 따라, 에피 씨드층(미도시)과, 제1 및 제2 리세스(R1, R2)의 측면을 통해 노출되는 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)을 씨드층으로 하여, 에피층(EP)은 성장될 수 있다. 만약, 에피 씨드층(미도시)이 없을 경우, 에피층(EP)은 제1 및 제2 리세스(R1, R2)의 측면을 통해 노출되는 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)을 씨드층으로 하여 성장될 수 있다.
즉, 에피층(EP)은 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)과 접촉할 수 있다.
에피층(EP)을 형성한 후, 소오스 또는 드레인(SDR)과, 제1 노말 게이트(NG1)과, 제1 및 제2 더미 게이트(DG1, DG2)와, 제1 노말 게이트 스페이서(NSP1)와, 제1 및 제2 더미 게이트 스페이서(DSP1, DSP2) 등을 덮는 제1 층간 절연막(ILD1)을 기판(100) 상에 형성한다.
제1 층간 절연막(ILD1)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
이어서, 제1 노말 게이트(NG1)와 제1 및 제2 더미 게이트(DG1, DG2)가 노출될 때까지, 제1 층간 절연막(ILD1)을 평탄화한다. 그 결과, 제2 마스크 패턴(190, 191, 192)이 제거되고, 제1 노말 게이트(NG1)의 상면과 제1 및 제2 더미 게이트(DG1, DG2)의 상면이 노출될 수 있다.
도 18을 참조하면, 노출된 제1 노말 게이트(NG1)와 제1 및 제2 더미 게이트(DG1, DG2)를 제거할 수 있다. 또한 제1 노말 게이트 절연막(NGI1)과 제1 및 제2 더미 게이트 절연막(DGI1, DGI2) 역시 제거할 수 있다.
즉, 제1 노말 게이트(NG1)와 제1 노말 게이트 절연막(NGI1)을 순차적으로 제거하고, 제1 및 제2 더미 게이트(DG1, DG2)와 제1 및 제2 더미 게이트 절연막(DGI1, DGI2)을 순차적으로 제거할 수 있다.
도 18의 제거 공정은 제1 노말 게이트(NG1)의 상면과 제1 및 제2 더미 게이트(DG1, DG2)의 상면을 노출시키는 제3 마스크 패턴(미도시)을 형성하고, 제3 마스크 패턴(미도시)을 마스크로 이용하여 식각 공정을 수행하는 것을 포함할 수 있다.
도 19를 참조하면, 먼저 제1 및 제2 반도체 패턴(151, 152)에 대한 식각율(etching rate)보다 절연막(165)에 대한 식각율이 높은 제1 에천트(etchant)를 이용하여, 절연막(165)을 제거한다.
예를 들어, 절연막(165)이 SiO2인 경우, 제1 에천트는 HF를 포함할 수 있고, 제1 에천트는 SiO2인 절연막(165)만을 선택적으로 제거할 수 있다.
이어서, 제2 반도체 패턴(152)에 대한 식각율보다 제1 반도체 패턴(151)에 대한 식각율이 높은 제2 에천트를 이용하여, 제1 반도체 패턴(151)을 제거할 수 있다. 물론 제1 반도체 패턴(151)을 제거하는 방법은 이에 한정되는 것은 아니며, 등방성 건식 식각 공정을 이용하여 제1 반도체 패턴(151)을 제거할 수도 있다.
이러한 과정을 통해, 제1 액티브 영역(AR1) 상에, 제2 반도체 패턴(152)으로 이루어지는 제1 와이어 패턴(W1) 및 제2 와이어 패턴(W2)을 형성한다. 즉, 제1 액티브 영역(AR1) 상에, 하나 이상의 와이어 패턴을 형성할 수 있다.
추가적으로, 제1 반도체 패턴(151)이 제거됨으로써, 공간이 형성된다. 또한, 공간을 통해, 에피층(EP)은 노출될 수 있다.
도 20을 참조하면, 제1 및 제2 와이어 패턴(W1, W2)의 둘레와, 제1 노말 게이트 스페이서(NSP1)의 측벽과, 노출된 에피층(EP)을 따라서 제1 노말 게이트 절연막(NGI1)을 형성한다.
또한 제1 및 제2 와이어 패턴(W1, W2) 각각의 일단의 둘레와, 제1 더미 게이트 스페이서(DSP1)의 측벽과, 노출된 에피층(EP)을 따라서 제1 더미 게이트 절연막(DGI1)을 형성한다. 물론 제1 및 제2 와이어 패턴(W1, W2) 각각의 타단의 둘레와, 제2 더미 게이트 스페이서(DSP2)의 측벽과, 노출된 에피층(EP)을 따라서 제2 더미 게이트 절연막(DGI2)을 형성한다.
이를 통해, 노출된 에피층(EP) 부분은 제1 노말 게이트 절연막(NGI1), 제1 및 제2 더미 게이트 절연막(DGI1, DGI2)과 접촉하게 된다.
이어서, 제1 노말 게이트 절연막(NGI1) 상에, 제1 와이어 패턴(W1)의 둘레 및 제2 와이어 패턴(W2)의 둘레를 전체적으로 감싸는 제1 노말 게이트(NG1)를 형성한다.
또한 제1 더미 게이트 절연막(DGI1) 상에, 제1 및 제2 와이어 패턴(W1, W2) 각각의 일단의 둘레와, 제1 및 제2 와이어 패턴(W1, W2) 각각의 일단의 단면을 감싸는 제1 더미 게이트(DG1)를 형성한다.
물론 제2 더미 게이트 절연막(DGI2) 상에는, 제1 및 제2 와이어 패턴(W1, W2) 각각의 타단의 둘레와, 제1 및 제2 와이어 패턴(W1, W2) 각각의 타단의 단면을 감싸는 제2 더미 게이트(DG2)를 형성한다.
추가적으로, 제1 노말 게이트(NG1), 제1 및 제2 더미 게이트(DG1, DG2), 제1 노말 게이트 절연막(NGI1), 제1 및 제2 더미 게이트 절연막(DGI1, DGI2)을 형성하기 위해 평탄화 공정이 진행될 수 있다. 이에 대한 구체적인 설명은 생략하도록 한다.
도 21을 참조하면, 제1 층간 절연막(ILD1), 제1 노말 게이트(NG1), 제1 및 제2 더미 게이트(DG1, DG2), 제1 노말 게이트 스페이서(NSP1), 제1 및 제2 더미 게이트 스페이서(DSP1, DSP2) 등을 덮도록 제2 층간 절연막(ILD2)을 형성할 수 있다.
제2 층간 절연막(ILD2)을 형성한 후, 제2 층간 절연막(ILD2) 상에 제4 마스크 패턴(미도시)을 형성하고, 제4 마스크 패턴(미도시)을 마스크로 이용하여 제3 및 제4 리세스(R3, R4)를 형성할 수 있다.
여기에서, 제2 층간 절연막(ILD2)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
도 22를 참조하면, 제3 및 제4 리세스(R3, R4)를 채우도록 제1 및 제2 소오스 또는 드레인 콘택(SDC1, SDC2)을 형성한다.
제1 및 제2 소오스 또는 드레인 콘택(SDC1, SDC2)을 형성함으로써, 도 2에 도시된 본 발명의 제1 실시예에 따른 반도체 장치(1)를 형성할 수 있다.
이와 같이, 도 12 내지 도 22를 참조하여 설명한 반도체 장치(1)의 제조 방법을 이용하여 본 발명의 다른 실시예들에 따른 반도체 장치 역시 제조할 수 있다.
이하에서는, 도 23 내지 도 25를 참조하여, 도 4의 반도체 장치(2)에 대해 설명하도록 한다. 다만, 도 4의 반도체 장치(2)에는 앞서 설명한 도 12 내지 도 20의 제조 공정이 동일하게 적용되는바, 이에 대한 설명은 생략하도록 한다.
도 23 내지 도 25는 도 4의 반도체 장치의 제조 방법을 설명하는 중간 단계 도면들이다.
먼저, 도 23을 참조하면, 제1 노말 게이트(NG1)와 제1 및 제2 더미 게이트(DG1, DG2) 각각의 상부를 일부 제거하고, 제1 층간 절연막(ILD1), 제1 노말 게이트(NG1), 제1 및 제2 더미 게이트(DG1, DG2) 등을 덮도록 캡핑막(미도시)을 형성한다.
캡핑막(미도시)을 형성한 후, 제1 층간 절연막(ILD1)의 상면이 노출될 때까지 캡핑막(미도시)을 평탄화함으로써, 도 23에 도시된 제1 내지 제3 캡핑막(CL1~CL3)이 형성될 수 있다.
여기에서, 제1 내지 제3 캡핑막(CL1~CL3)은 예를 들어, 제1 층간 절연막(ILD1)과 식각 선택비를 가지는 물질을 포함할 수 있으며, 보다 구체적으로, SiN을 포함할 수 있으나, 이에 한정되는 것은 아니다. 즉, 이 경우에는 제1 층간 절연막(ILD1)은 저유전율 물질 또는 산화막을 포함할 수 있다.
도 24를 참조하면, 제1 층간 절연막(ILD1), 제1 노말 게이트(NG1), 제1 및 제2 더미 게이트(DG1, DG2), 제1 노말 게이트 스페이서(NSP1), 제1 및 제2 더미 게이트 스페이서(DSP1, DSP2), 제1 내지 제3 캡핑막(CL1~CL3) 등을 덮도록 제2 층간 절연막(ILD2)을 형성할 수 있다.
제2 층간 절연막(ILD2)을 형성한 후, 제2 층간 절연막(ILD2) 상에 제4 마스크 패턴(미도시)을 형성하고, 제4 마스크 패턴(미도시)을 마스크로 이용하여 제3 및 제4 리세스(R3, R4)를 형성할 수 있다.
여기에서, 제2 층간 절연막(ILD2)은 예를 들어, 저유전율 물질 및 산화막 중 적어도 하나를 포함할 수 있다.
도 25를 참조하면, 제3 및 제4 리세스(R3, R4)를 채우도록 제1 및 제2 소오스 또는 드레인 콘택(SDC1, SDC2)을 형성한다.
제1 및 제2 소오스 또는 드레인 콘택(SDC1, SDC2)을 형성함으로써, 도 4에 도시된 본 발명의 제2 실시예에 따른 반도체 장치(2)를 형성할 수 있다.
도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 26을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 27 및 도 28은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 26은 태블릿 PC이고, 도 27은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 150: 반도체 패턴 구조체
151: 제1 반도체 패턴 152: 제2 반도체 패턴
300: 적층 구조체 301: 제1 반도체층
302: 제2 반도체층 155: 제1 마스크 패턴

Claims (10)

  1. 필드 절연막이 일측에 배치된 액티브 영역;
    상기 액티브 영역 상에 형성되고, 제1 방향으로 연장되는 제1 와이어 패턴;
    상기 액티브 영역 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되도록 형성되고, 상기 제1 와이어 패턴을 감싸는 노말 게이트; 및
    일부는 상기 필드 절연막의 일단과 오버랩되고 나머지 일부는 상기 액티브 영역과 오버랩되고, 상기 노말 게이트와 상기 제1 방향으로 이격되어 상기 액티브 영역 상에 형성된 더미 게이트를 포함하되,
    상기 제1 와이어 패턴은 상기 더미 게이트의 일부를 관통하고, 상기 더미 게이트는 상기 제1 와이어 패턴의 일단을 감싸는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 와이어 패턴의 둘레 및 상기 노말 게이트의 측벽을 따라서 형성되는 노말 게이트 절연막과,
    상기 제1 와이어 패턴의 일단의 둘레와, 상기 제1 와이어 패턴의 일단의 단면과, 상기 더미 게이트의 측벽을 따라서 형성되는 더미 게이트 절연막을 더 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 노말 게이트의 양측에 배치되는 소오스 또는 드레인을 더 포함하고,
    상기 소오스 또는 드레인은 에피층을 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 와이어 패턴 상에 상기 제1 방향으로 연장되도록 형성되는 제2 와이어 패턴을 더 포함하고,
    상기 노말 게이트는 상기 제2 와이어 패턴을 감싸는 반도체 장치.
  5. 필드 절연막을 사이에 두고 제1 방향으로 이격되어 형성되고, 각각의 상면이 동일 평면 상에 형성되는 제1 및 제2 액티브 영역;
    상기 제1 액티브 영역 상에 형성되고, 상기 제1 방향으로 연장되는 제1 와이어 패턴;
    상기 제2 액티브 영역 상에 형성되고, 상기 제1 방향으로 연장되는 제2 와이어 패턴으로, 상기 제1 및 제2 액티브 영역의 상면을 기준으로 상기 제2 와이어 패턴이 형성되는 높이는 상기 제1 와이어 패턴이 형성되는 높이와 동일한 제2 와이어 패턴;
    상기 제1 액티브 영역 상에 상기 제1 방향과 다른 제2 방향으로 연장되도록 형성되고, 상기 제1 와이어 패턴을 감싸는 제1 노말 게이트;
    상기 제2 액티브 영역 상에 상기 제2 방향으로 연장되도록 형성되고, 상기 제2 와이어 패턴을 감싸는 제2 노말 게이트;
    일부는 상기 필드 절연막의 일단과 오버랩되고 나머지 일부는 상기 제1 액티브 영역과 오버랩되고, 상기 제1 노말 게이트와 상기 제1 방향으로 이격되어 상기 제1 액티브 영역 상에 형성된 제1 더미 게이트; 및
    일부는 상기 필드 절연막의 타단과 오버랩되고 나머지 일부는 상기 제2 액티브 영역과 오버랩되고, 상기 제2 노말 게이트와 상기 제1 방향으로 이격되어 상기 제2 액티브 영역 상에 형성된 제2 더미 게이트를 포함하되,
    상기 제1 와이어 패턴은 상기 제1 더미 게이트의 일부를 관통하고, 상기 제1 더미 게이트는 상기 제1 와이어 패턴의 일단을 감싸고,
    상기 제2 와이어 패턴은 상기 제2 더미 게이트의 일부를 관통하고, 상기 제2 더미 게이트는 상기 제1 와이어 패턴의 일단과 인접한 상기 제2 와이어 패턴의 일단을 감싸는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 와이어 패턴 상에 상기 제1 방향으로 연장되도록 형성되는 제3 와이어 패턴과,
    상기 제2 와이어 패턴 상에 상기 제1 방향으로 연장되도록 형성되는 제4 와이어 패턴을 더 포함하되,
    상기 제1 노말 게이트는 상기 제3 와이어 패턴을 감싸고, 상기 제2 노말 게이트는 상기 제4 와이어 패턴을 감싸는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제3 와이어 패턴 상에 상기 제1 방향으로 연장되도록 형성되는 제5 와이어 패턴을 더 포함하되,
    상기 제1 노말 게이트는 상기 제5 와이어 패턴을 감싸고,
    상기 제1 및 제2 액티브 영역의 상면을 기준으로 상기 제5 와이어 패턴이 형성되는 높이는 상기 제4 와이어 패턴이 형성되는 높이보다 높은 반도체 장치.
  8. 제 5항에 있어서,
    상기 제1 와이어 패턴 및 상기 제2 와이어 패턴은 서로 다른 물질을 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 액티브 영역은 PFET 형성 영역이고, 상기 제2 액티브 영역은 NFET 형성 영역이고,
    상기 제1 와이어 패턴은 SiGe 또는 Ge 중 하나를 포함하고, 상기 제2 와이어 패턴은 Si 또는 III-V 족 화합물 반도체 중 하나를 포함하는 반도체 장치.
  10. 기판 상에 형성된 소오스 또는 드레인 영역;
    상기 소오스 또는 드레인 영역을 사이에 두고 상기 기판 상에 제1 방향으로 이격되도록 형성되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 노말 게이트와 더미 게이트; 및
    상기 소오스 또는 드레인 영역의 양 측면으로부터 상기 제1 방향으로 돌출된 와이어 패턴을 포함하되,
    상기 와이어 패턴과 상기 노말 게이트가 오버랩되는 영역의 상기 제1 방향 폭은, 상기 와이어 패턴과 상기 더미 게이트가 오버랩되는 영역의 상기 제1 방향 폭과 다른 반도체 장치.

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