KR20200132363A - 반도체 장치 - Google Patents

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양정길
김선욱
박준범
김태영
배금종
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삼성전자주식회사
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Abstract

반도체 장치는 제1 방향으로 길게 연장되는 제1 핀형 패턴, 제1 방향으로 길게 연장되고, 제1 핀형 패턴과 제2 방향으로 이격된 제2 핀형 패턴, 제1 핀형 패턴 및 제2 핀형 패턴과 교차하는 제1 게이트 패턴 및 제2 게이트 패턴, 제1 게이트 패턴 및 제2 게이트 패턴 사이에, 제1 핀형 패턴과 교차하는 제3 게이트 패턴 및 제4 게이트 패턴, 제2 핀형 패턴과 교차하고, 제3 게이트 패턴과 제2 방향으로 이격된 제5 게이트 패턴, 제2 핀형 패턴과 교차하고, 제4 게이트 패턴과 제2 방향으로 이격된 제6 게이트 패턴, 제1 핀형 패턴 상에서, 제1 게이트 패턴 및 제3 게이트 패턴 사이와, 제3 게이트 패턴 및 제4 게이트 패턴 사이와, 제4 게이트 패턴 및 제2 게이트 패턴 사이에 순차적으로 배치된 제1 내지 제3 반도체 패턴, 및 제2 핀형 패턴 상에서, 제1 게이트 패턴 및 제5 게이트 패턴 사이와, 제5 게이트 패턴 및 제6 게이트 패턴 사이와, 제6 게이트 패턴 및 상기 제2 게이트 패턴 사이에 순차적으로 배치된 제4 내지 제6 반도체 패턴을 포함하고, 제1 반도체 패턴 내지 제4 반도체 패턴과, 제6 반도체 패턴은 각각 배선 구조체와 전기적으로 연결되고, 제5 반도체 패턴은 배선 구조체와 비연결된다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 게이트 올 어라운드(gate all around) 구조를 갖는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디를 둘러싸도록 게이트를 형성하는 게이트 올 어라운드 구조가 제안되었다.
이러한 게이트 올 어라운드 구조는 3차원의 채널을 이용하기 때문에, 스케일링이 용이하다. 또한, 게이트의 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 게이트 올 어라운드 구조를 갖는 트랜지스터를 포함하는 SRAM의 동작 특성이 개선될 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 방향으로 길게 연장되는 제1 핀형 패턴, 제1 방향으로 길게 연장되고, 제1 핀형 패턴과 제2 방향으로 이격된 제2 핀형 패턴, 제1 핀형 패턴 및 제2 핀형 패턴과 교차하는 제1 게이트 패턴 및 제2 게이트 패턴, 제1 게이트 패턴 및 제2 게이트 패턴 사이에, 제1 핀형 패턴과 교차하는 제3 게이트 패턴 및 제4 게이트 패턴, 제2 핀형 패턴과 교차하고, 제3 게이트 패턴과 제2 방향으로 이격된 제5 게이트 패턴, 제2 핀형 패턴과 교차하고, 제4 게이트 패턴과 제2 방향으로 이격된 제6 게이트 패턴, 제1 핀형 패턴 상에서, 제1 게이트 패턴 및 제3 게이트 패턴 사이와, 제3 게이트 패턴 및 제4 게이트 패턴 사이와, 제4 게이트 패턴 및 제2 게이트 패턴 사이에 순차적으로 배치된 제1 내지 제3 반도체 패턴, 및 제2 핀형 패턴 상에서, 제1 게이트 패턴 및 제5 게이트 패턴 사이와, 제5 게이트 패턴 및 제6 게이트 패턴 사이와, 제6 게이트 패턴 및 상기 제2 게이트 패턴 사이에 순차적으로 배치된 제4 내지 제6 반도체 패턴을 포함하고, 제1 반도체 패턴 내지 제4 반도체 패턴과, 제6 반도체 패턴은 각각 배선 구조체와 전기적으로 연결되고, 제5 반도체 패턴은 배선 구조체와 비연결된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 SRAM 영역에, 제1 방향으로 길게 연장되고 제2 방향으로 제1 폭을 갖는 제1 핀형 패턴, 제1 SRAM 영역에, 제1 방향으로 연장되고, 제1 핀형 패턴과 제2 방향으로 이격된 제2 핀형 패턴, 제1 핀형 패턴과 교차하고, 제1 방향을 따라 순차적으로 배치된 제1 내지 제4 게이트 패턴으로, 제1 게이트 패턴 및 제4 게이트 패턴은 각각 제2 핀형 패턴과 교차하는 제1 내지 제4 게이트 패턴, 제2 게이트 패턴 및 제3 게이트 패턴 사이의 제1 핀형 패턴 상에 배치되는 제1 반도체 패턴, 제1 반도체 패턴과 대응되는 제2 핀형 패턴 상에 배치되는 제2 반도체 패턴으로, 제2 반도체 패턴과 제1 반도체 패턴은 제2 방향을 따라 정렬되는 제2 반도체 패턴, 제2 SRAM 영역에, 제3 방향으로 길게 연장되고, 제4 방향으로 제2 폭을 갖는 제3 핀형 패턴, 제2 SRAM 영역에, 제3 방향으로 연장되고, 제3 핀형 패턴과 제4 방향으로 이격된 제4 및 제5 핀형 패턴, 제4 및 제5 핀형 패턴은 제3 방향으로 정렬되는 제4 및 제5 핀형 패턴, 제3 핀형 패턴과 교차하고, 제3 방향을 따라 순차적으로 배치된 제5 내지 제8 게이트 패턴으로, 제5 게이트 패턴은 제4 핀형 패턴과 교차하고, 제8 게이트 패턴은 제5 핀형 패턴과 교차하는 제5 내지 제8 게이트 패턴, 제6 게이트 패턴 및 제7 게이트 패턴 사이의 제3 핀형 패턴 상에 배치되는 제3 반도체 패턴, 및 제4 핀형 패턴의 단측벽 및 제5 핀형 패턴의 단측벽 사이에 배치되는 필드 절연막을 포함하고, 제3 반도체 패턴을 지나고, 제4 방향으로 연장되는 연장 라인은 제4 핀형 패턴과 제5 핀형 패턴 사이를 통과한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 SRAM 영역에 배치된 핀형 패턴, 핀형 패턴 상에 제1 방향으로 이격되어 배치되고, 제1 그룹과 제2 그룹으로 나뉘는 복수의 반도체 패턴, 및 각각의 반도체 패턴 사이에 배치되는 적어도 하나 이상의 나노 시트를 포함하고, 반도체 패턴의 제1 그룹은 배선 구조체와 전기적으로 연결되고, 반도체 패턴의 제2 그룹은 배선 구조체와 비연결된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 깊은 트렌치에 의해 정의되는 로직 영역 및 SRAM 영역을 포함하는 기판, 기판의 SRAM 영역의 PMOS 영역에, 제1 방향으로 연장되는 장변과, 제2 방향으로 연장되는 단변을 포함하는 제1 핀형 패턴, 및 기판의 로직 영역의 PMOS 영역에, 제3 방향으로 연장되는 장변과, 제4 방향으로 연장되는 단변을 포함하는 제2 핀형 패턴, 제1 핀형 패턴 상에 배치되는 적어도 하나 이상의 제1 나노 시트, 및 제2 핀형 패턴 상에 배치되는 적어도 하나 이상의 제2 나노 시트를 포함하고, 제1 핀형 패턴의 단변은 깊은 트렌치에 의해 정의되고, 제1 핀형 패턴의 장변은 깊은 트렌치보다 얕은 제1 얕은 트렌치에 의해 정의되고, 제2 핀형 패턴의 장변은 깊은 트렌치보다 얕은 제2 얕은 트렌치에 의해 정의되고, 제2 핀형 패턴의 단변 중의 적어도 하나는 깊은 트렌치보다 얕은 제3 얕은 트렌치에 의해 정의된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 2는 도 1의 설명된 반도체 장치의 확장된 레이아웃도이다.
도 3은 도 2의 A - A를 따라 절단한 단면도이다.
도 4는 도 2의 B - B를 따라 절단한 단면도이다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 6 및 도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9 및 도 10은 각각 도 8의 D - D를 따라 절단한 예시적인 단면도이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 도 12의 제1 SRAM 영역에 포함된 반도체 장치의 레이아웃도이다.
도 14는 도 12의 제2 SRAM 영역에 포함된 반도체 장치의 레이아웃도이다.
도 15 및 도 16은 도 13의 E - E 및 F - F를 따라 절단한 단면도이다.
도 17 및 도 18은 도 14의 G - G 및 H - H를 따라 절단한 단면도이다.
도 19 및 도 20은 몇몇 실시예들에 다른 반도체 장치를 설명하기 위한 도면들이다.
도 21은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22 및 도 23은 도 21의 J - J 및 K - K를 따라 절단한 단면도이다.
도 24 및 도 25는 도 21의 L - L 및 M - M을 따라 절단한 단면도이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 나노 와이어 형상 또는 나노 시트 형상의 채널 영역을 포함하는 게이트 올 어라운드 트랜지스터(GAA FET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 핀형 패턴을 채널로 사용하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 2는 도 1의 설명된 반도체 장치의 확장된 레이아웃도이다. 도 3은 도 2의 A - A를 따라 절단한 단면도이다. 도 4는 도 2의 B - B를 따라 절단한 단면도이다.
참고적으로, 도 2는 도 1에서 설명한 한쌍의 인버터(INV1, INV2)가 연속적으로 3개 배열된 예시적인 레이아웃도일 수 있다.
도 1을 참고하면, 몇몇 실시예들에 따른 반도체 장치는, 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다.
제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 P형 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 N형 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
도 2 내지 도 4를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110), 제2 핀형 패턴(210), 제3 핀형 패턴(215), 제4 핀형 패턴(115)과, 복수의 제1 게이트 패턴(120_1, 120_2, 120_3, 120_4, 120_5, 120_6)과, 복수의 제2 게이트 패턴(220_1, 220_2, 220_3, 220_4, 220_5, 220_6)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
각각의 제1 핀형 패턴(110), 제2 핀형 패턴(210), 제3 핀형 패턴(215), 제4 핀형 패턴(210)은 기판(100)으로부터 돌출되어 있을 수 있다.
각각의 제1 핀형 패턴(110), 제2 핀형 패턴(210), 제3 핀형 패턴(215), 제4 핀형 패턴(210)은 제1 방향(X1)으로 길게 연장될 수 있다. 각각의 제1 핀형 패턴(110), 제2 핀형 패턴(210), 제3 핀형 패턴(215), 제4 핀형 패턴(210)은 제2 방향(Y1)으로 이격되어 배치될 수 있다.
제2 핀형 패턴(210), 제3 핀형 패턴(215)은 제1 핀형 패턴(110) 및 제4 핀형 패턴(115) 사이에 배치될 수 있다. 제2 핀형 패턴(210)은 제1 핀형 패턴(110)과 제3 핀형 패턴(215) 사이에 배치될 수 있다.
각각의 제1 핀형 패턴(110), 제2 핀형 패턴(210), 제3 핀형 패턴(215), 제4 핀형 패턴(210)은 SRAM 영역에 배치될 수 있다. 제1 핀형 패턴(110) 및 제4 핀형 패턴(115)은 SRAM의 NMOS 영역에 배치될 수 있다. 제2 핀형 패턴(210) 및 제3 핀형 패턴(215)은 SRAM의 PMOS 영역에 배치될 수 있다.
제1 핀형 패턴(110)의 제2 방향(Y1)으로의 폭은 제1 폭(W11)이고, 제2 핀형 패턴(210)의 제2 방향(Y1)으로의 폭은 제2 폭(W12)일 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 폭(W11)은 제2 폭(W12)와 실질적으로 동일할 수 있다.
제3 핀형 패턴(215)의 제2 방향(Y1)으로의 폭은 제2 폭(W12)과 동일할 수 있고, 제4 핀형 패턴(115)의 제2 방향(Y1)으로의 폭은 제1 폭(W11)과 동일할 수 있다. 여기서, "동일한 폭"의 의미는 비교되는 2개의 핀형 패턴의 폭이 완전히 동일한 것뿐만 아니라, 공정 과정상의 마진 등으로 인해서 발생할 수 있는 미세한 폭의 차이를 포함하는 의미이다.
각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
복수의 제1 게이트 패턴(120_1, 120_2, 120_3, 120_4, 120_5, 120_6)은 제2 방향(Y1)으로 길게 연장될 수 있다. 각각의 제1 게이트 패턴(120_1, 120_2, 120_3, 120_4, 120_5, 120_6)은 제1 방향(X1)으로 이격될 수 있다. 복수의 제1 게이트 패턴(120_1, 120_2, 120_3, 120_4, 120_5, 120_6)은 제1 방향(X1)을 따라 순차적으로 배치될 수 있다.
복수의 제1 게이트 패턴(120_1, 120_2, 120_3, 120_4, 120_5, 120_6)은 제1 핀형 패턴(110)과 교차할 수 있다. 제1_1 게이트 패턴(120_1), 제1_4 게이트 패턴(120_4) 및 제1_5 게이트 패턴(120_5)은 제2 핀형 패턴(210) 및 제3 핀형 패턴(215)과 교차할 수 있다. 반면, 제1_2 게이트 패턴(120_2), 제1_3 게이트 패턴(120_3) 및 제1_6 게이트 패턴(120_6)은 제2 핀형 패턴(210) 및 제3 핀형 패턴(215)과 교차하지 않는다.
복수의 제2 게이트 패턴(220_1, 220_2, 220_3, 220_4, 220_5, 220_6)은 제2 방향(Y1)으로 길게 연장될 수 있다. 각각의 제2 게이트 패턴(220_1, 220_2, 220_3, 220_4, 220_5, 220_6)은 제1 방향(X1)으로 이격될 수 있다. 복수의 제2 게이트 패턴(220_1, 220_2, 220_3, 220_4, 220_5, 220_6)은 제1 방향(X1)을 따라 순차적으로 배치될 수 있다.
복수의 제2 게이트 패턴(220_1, 220_2, 220_3, 220_4, 220_5, 220_6)은 제4 핀형 패턴(115)과 교차할 수 있다. 제2_2 게이트 패턴(220_2), 제2_3 게이트 패턴(220_3) 및 제2_6 게이트 패턴(220_6)은 제2 핀형 패턴(210) 및 제3 핀형 패턴(215)과 교차할 수 있다. 반면, 제2_1 게이트 패턴(220_1), 제2_4 게이트 패턴(220_4) 및 제2_5 게이트 패턴(220_5)은 제2 핀형 패턴(210) 및 제3 핀형 패턴(215)과 교차하지 않는다.
각각의 제1 게이트 패턴(120_1, 120_2, 120_3, 120_4, 120_5, 120_6)은 대응되는 각각의 제2 게이트 패턴(220_1, 220_2, 220_3, 220_4, 220_5, 220_6)과 제2 방향(Y1)으로 이격될 수 있다. 예를 들어, 제1_1 게이트 패턴(120_1)은 제2_1 게이트 패턴(220_1)과 제2 방향(Y1)으로 이격될 수 있다.
각각의 제1 게이트 패턴(120_1, 120_2, 120_3, 120_4, 120_5, 120_6)은 각각의 제2 게이트 패턴(220_1, 220_2, 220_3, 220_4, 220_5, 220_6)는 금속, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질 또는 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제2_2 게이트 패턴(220_2)과 제3 핀형 패턴(215)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제2_2 게이트 패턴(220_2)과 제4 핀형 패턴(115)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2_1 게이트 패턴(220_1)과 제4 핀형 패턴(115)이 교차되는 영역 주변에 정의된다.
제2 풀업 트랜지스터(PU2)는 제1_1 게이트 패턴(120_1)과 제2 핀형 패턴(210)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제1_1 게이트 패턴(120_1)과 제1 핀형 패턴(110)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제1_2 게이트 패턴(120_2)과 제1 핀형 패턴(110)이 교차되는 영역 주변에 정의된다.
제3 풀업 트랜지스터(PU3)는 제2_3 게이트 패턴(220_3)과 제3 핀형 패턴(215)이 교차되는 영역 주변에 정의되고, 제3 풀다운 트랜지스터(PD3)는 제2_3 게이트 패턴(220_3)과 제4 핀형 패턴(115)이 교차되는 영역 주변에 정의되고, 제3 패스 트랜지스터(PS3)는 제2_4 게이트 패턴(220_4)과 제4 핀형 패턴(115)이 교차되는 영역 주변에 정의된다.
제4 풀업 트랜지스터(PU4)는 제1_4 게이트 패턴(120_4)과 제2 핀형 패턴(210)이 교차되는 영역 주변에 정의되고, 제4 풀다운 트랜지스터(PD4)는 제1_4 게이트 패턴(120_4)과 제1 핀형 패턴(110)이 교차되는 영역 주변에 정의되고, 제4 패스 트랜지스터(PS4)는 제1_3 게이트 패턴(120_3)과 제1 핀형 패턴(110)이 교차되는 영역 주변에 정의된다.
제5 풀업 트랜지스터(PU5)는 제2_6 게이트 패턴(220_6)과 제3 핀형 패턴(215)이 교차되는 영역 주변에 정의되고, 제5 풀다운 트랜지스터(PD5)는 제2_6 게이트 패턴(220_6)과 제4 핀형 패턴(115)이 교차되는 영역 주변에 정의되고, 제5 패스 트랜지스터(PS5)는 제2_5 게이트 패턴(220_5)과 제4 핀형 패턴(115)이 교차되는 영역 주변에 정의된다.
제6 풀업 트랜지스터(PU6)는 제1_5 게이트 패턴(120_5)과 제2 핀형 패턴(210)이 교차되는 영역 주변에 정의되고, 제6 풀다운 트랜지스터(PD6)는 제1_5 게이트 패턴(120_5)과 제1 핀형 패턴(110)이 교차되는 영역 주변에 정의되고, 제6 패스 트랜지스터(PS6)는 제1_6 게이트 패턴(120_6)과 제1 핀형 패턴(110)이 교차되는 영역 주변에 정의된다.
제1 및 제2 풀업 트랜지스터(PU1, PU2)와, 제1 및 제2 풀다운 트랜지스터(PD1, PD2)와, 제1 및 제2 패스 트랜지스터(PS1, PS2)는 제1 SRAM 셀에 포함될 수 있다. 제3 및 제4 풀업 트랜지스터(PU3, PU4)와, 제3 및 제4 풀다운 트랜지스터(PD3, PD4)와, 제3 및 제4 패스 트랜지스터(PS3, PS4)는 제2 SRAM 셀에 포함될 수 있다. 제5 및 제6 풀업 트랜지스터(PU5, PU6)와, 제5 및 제6 풀다운 트랜지스터(PD5, PD6)와, 제5 및 제6 패스 트랜지스터(PS5, PS6)는 제3 SRAM 셀에 포함될 수 있다.
각각의 SRAM 셀은 각각의 비트 라인(BL) 및 상보 비트 라인(/BL)과 연결될 수 있다.
복수의 제1 나노 시트(110W_1, 110W_2, 110W_3, 110W_4, 110W_5, 110W_6)은 기판(100) 상에 배치될 수 있다. 복수의 제1 나노 시트(110W_1, 110W_2, 110W_3, 110W_4, 110W_5, 110W_6)는 제1 핀형 패턴(110) 상에 배치될 수 있다. 서로 간에 이격된 복수의 제1 나노 시트(110W_1, 110W_2, 110W_3, 110W_4, 110W_5, 110W_6)는 제1 핀형 패턴(110)의 상면을 따라 제1 방향(X1)으로 배열될 수 있다.
복수의 제2 나노 시트(210W_1, 210W_2, 210W_3, 210W_4, 210W_5, 210W_6)은 기판(100) 상에 배치될 수 있다. 복수의 제2 나노 시트(210W_1, 210W_2, 210W_3, 210W_4, 210W_5, 210W_6)는 제2 핀형 패턴(210) 상에 배치될 수 있다. 서로 간에 이격된 복수의 제2 나노 시트(210W_1, 210W_2, 210W_3, 210W_4, 210W_5, 210W_6)는 제2 핀형 패턴(210)의 상면을 따라 제1 방향(X1)으로 배열될 수 있다.
각각의 제1 나노 시트(110W_1, 110W_2, 110W_3, 110W_4, 110W_5, 110W_6) 및 각각의 제2 나노 시트(210W_1, 210W_2, 210W_3, 210W_4, 210W_5, 210W_6)는 각각 기판(100)의 두께 방향으로 순차적으로 배치된 복수의 나노 시트를 포함할 수 있다.
도 2 및 도 3에서, 각각의 제1 나노 시트(110W_1, 110W_2, 110W_3, 110W_4, 110W_5, 110W_6) 및 각각의 제2 나노 시트(210W_1, 210W_2, 210W_3, 210W_4, 210W_5, 210W_6)는 기판(100)의 두께 방향으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도시되지 않았지만, 제3 핀형 패턴(215) 및 제4 핀형 패턴(115) 상에도, 제1 방향(X1)으로 이격된 복수의 나노 시트가 배치될 수 있다.
각각의 제1 나노 시트(110W_1, 110W_2, 110W_3, 110W_4, 110W_5, 110W_6) 및 각각의 제2 나노 시트(210W_1, 210W_2, 210W_3, 210W_4, 210W_5, 210W_6)는 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다.
제1 나노 시트(110W_1, 110W_2, 110W_3, 110W_4, 110W_5, 110W_6)의 제2 방향(Y1)으로의 폭은 제1 핀형 패턴(110)의 제2 방향(Y1)으로의 폭에 비례하여 커지거나 작아질 수 있다.
각각의 제1 게이트 패턴(120_1, 120_2, 120_3, 120_4, 120_5, 120_6)은 각각의 제1 나노 시트(110W_1, 110W_2, 110W_3, 110W_4, 110W_5, 110W_6)를 감쌀 수 있다.
제1 방향(X1)으로 순차적으로 배치된 제1_1 게이트 패턴(120_1), 제2_2 게이트 패턴(220_2), 제2_3 게이트 패턴(220_3), 제1_4 게이트 패턴(120_4), 제1_5 게이트 패턴(120_5) 및 제2_6 게이트 패턴(220_6)은 각각의 제2 나노 시트(210W_1, 210W_2, 210W_3, 210W_4, 210W_5, 210W_6)를 감쌀 수 있다.
제1 게이트 절연막(125) 및 제2 게이트 절연막(225)는 제1 나노 시트(110W_1, 110W_2, 110W_3, 110W_4, 110W_5, 110W_6) 또는 제2 나노 시트(210W_1, 210W_2, 210W_3, 210W_4, 210W_5, 210W_6) 중 하나를 감쌀 수 있다. 제1 및 제2 게이트 절연막(125, 225)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 게이트 스페이서(126)는 각각의 제1 게이트 패턴(120_1, 120_2, 120_3, 120_4, 120_5, 120_6)의 측벽 상에 배치될 수 있다. 제2 게이트 스페이서(226)는 각각의 제2 게이트 패턴(220_1, 220_2, 220_3, 220_4, 220_5, 220_6)의 측벽 상에 배치될 수 있다. 제1 및 제2 게이트 스페이서(126, 226)은 절연 물질을 포함할 수 있다.
제1 캡핑 패턴(127)은 각각의 제1 게이트 패턴(120_1, 120_2, 120_3, 120_4, 120_5, 120_6)의 상면 상에 배치될 수 있다. 제2 캡핑 패턴(227)은 각각의 제2 게이트 패턴(220_1, 220_2, 220_3, 220_4, 220_5, 220_6)의 상면 상에 배치될 수 있다. 제1 및 제2 캡핑 패턴(127, 227)은 절연 물질을 포함할 수 있다.
도시된 것과 달리, 제1 캡핑 패턴(127) 및 제2 캡핑 패턴(227)은 생략될 수도 있다.
복수의 제1 반도체 패턴(150_1, 150_2, 150_3, 150_4, 150_5, 150_6, 150_7)은 제1 핀형 패턴(110) 상에 배치될 수 있다. 각각의 제1 반도체 패턴(150_1, 150_2, 150_3, 150_4, 150_5, 150_6, 150_7)은 인접하는 각각의 제1 나노 시트(110W_1, 110W_2, 110W_3, 110W_4, 110W_5, 110W_6)와 연결될 수 있다.
복수의 제2 반도체 패턴(250_1, 250_2, 250_3, 250_4, 250_5, 250_6, 250_7)은 제2 핀형 패턴(210) 상에 배치될 수 있다. 각각의 제2 반도체 패턴(250_1, 250_2, 250_3, 250_4, 250_5, 250_6, 250_7)은 인접하는 각각의 제2 나노 시트(210W_1, 210W_2, 210W_3, 210W_4, 210W_5, 210W_6)와 연결될 수 있다.
각각의 제1 반도체 패턴(150_1, 150_2, 150_3, 150_4, 150_5, 150_6, 150_7)은 NMOS 영역에 배치되므로, 각각의 제1 반도체 패턴(150_1, 150_2, 150_3, 150_4, 150_5, 150_6, 150_7)는 Si 또는 SiC를 포함할 수 있다.
각각의 제2 반도체 패턴(250_1, 250_2, 250_3, 250_4, 250_5, 250_6, 250_7)은 PMOS 영역에 배치되므로, 각각의 제2 반도체 패턴(250_1, 250_2, 250_3, 250_4, 250_5, 250_6, 250_7)는 예를 들어, SiGe을 포함할 수 있다.
각각의 제2 반도체 패턴(250_1, 250_2, 250_3, 250_4, 250_5, 250_6, 250_7)은 각각의 제1 반도체 패턴(150_1, 150_2, 150_3, 150_4, 150_5, 150_6, 150_7)에 대응되는 위치에 배치된다.
층간 절연막(50)은 각각의 제1 게이트 패턴(120_1, 120_2, 120_3, 120_4, 120_5, 120_6) 및 각각의 제2 게이트 패턴(220_1, 220_2, 220_3, 220_4, 220_5, 220_6)을 덮을 수 있다.
배선 구조체는 층간 절연막(50) 내에 형성되거나, 층간 절연막(50) 상에 형성될 수 있다. 배선 구조체는 복수의 컨택(161, 162, 163, 164, 165, 166, 167, 171, 172, 173, 174, 175, 181, 182, 183, 184, 185, 186, 187, 191, 192, 193, 194, 195)과, 연결 배선(176, 177, 178, 196, 197, 198)을 포함할 수 있다.
일부의 컨택(161, 162, 163, 164, 165, 166, 167)은 각각 제1 반도체 패턴(150_1, 150_2, 150_3, 150_4, 150_5, 150_6, 150_7)과 연결될 수 있다. 일부의 컨택(171, 172, 173, 174, 175)은 각각 일부의 제2 반도체 패턴(250_1, 250_2, 250_4, 250_5, 250_6)과 연결될 수 있다.
일부의 컨택(181, 182, 183, 184, 185, 186, 187)은 제4 핀형 패턴(115) 상에 형성되는 각각의 반도체 패턴과 연결될 수 있다. 일부의 컨택(191, 192, 193, 194, 195)은 제3 핀형 패턴(215) 상에 형성된 일부의 반도체 패턴과 연결될 수 있다.
또한, 제2 반도체 패턴(250_1, 250_2, 250_4, 250_5, 250_6)과 연결되는 컨택 중 일부의 컨택(172, 173, 175)는 일부의 제2 게이트 패턴(220_2, 220_3, 220_6)과 연결될 수 있다. 예를 들어, 컨택(172)은 제2_2 반도체 패턴(250_2)와 제2_2 게이트 패턴(220_2)에 동시에 연결될 수 있다. 제3 핀형 패턴(215) 상에 형성된 반도체 패턴과 연결된 일부의 컨택(191, 193, 194)도 일부의 제1 게이트 패턴(120_1, 120_4, 120_5)와 연결될 수 있다.
반면, 일부의 제2 반도체 패턴(250_3, 250_7)은 배선 구조체와 연결되지 않는다. 즉, 일부의 제2 반도체 패턴(250_3, 250_7)은 컨택과 연결되지 않는다. 일부의 제2 반도체 패턴(250_3, 250_7)은 플로팅 상태에 놓여있을 수 있다. 제2 반도체 패턴(250_3, 250_7)은 배선 구조체와 전기적으로 연결되지 않는다.
일부의 컨택(161, 165, 183, 187)은 접지 노드(도 1의 Vss)와 연결될 수 있다. 일부의 컨택(171, 174, 192, 195)는 전원 노드(도 1의 Vcc)와 연결될 수 있다. 일부의 컨택(163, 167)은 상보 비트 라인(도 1의 /BL)과 연결될 수 있다. 일부의 컨택(181, 185)는 비트 라인(도 1의 BL)과 연결될 수 있다.
연결 배선(176, 177, 178, 196, 197, 198)은 층간 절연막(50) 상에 형성되고, 서로 다른 2개 이상의 컨택을 연결시킬 수 있다. 예를 들어, 연결 배선(176)은 제1_2 반도체 패턴(150_2)와 연결된 컨택(162)과, 제2_2 반도체 패턴(250_2)와 연결된 컨택(172)을 연결할 수 있다. 연결 배선(176)은 제1_2 반도체 패턴(150_2), 제2_2 반도체 패턴(250_2) 및 제2_2 게이트 패턴(220_2)을 전기적으로 연결할 수 있다.
제2 반도체 패턴(250_1, 250_2, 250_3, 250_4, 250_5, 250_6, 250_7)은 배선 구조체와 연결되는 제1 그룹과, 배선 구조체와 연결되지 않는 제2 그룹을 포함할 수 있다. 제2 반도체 패턴의 제1 그룹(250_1, 250_2, 250_4, 250_5, 250_6)은 컨택(171, 172, 173, 174, 175)과 연결된다. 제2 반도체 패턴의 제2 그룹(250_3, 250_7)은 컨택과 연결되지 않는다. 제2 핀형 패턴(210) 상에, 제2 반도체 패턴의 제1 그룹(250_1, 250_2, 250_4, 250_5, 250_6)과, 제2 반도체 패턴의 제2 그룹(250_3, 250_7)은 규칙적으로 배열될 수 있다. 예를 들어, 3개의 제2 반도체 패턴(250_4, 250_5, 250_6)을 포함하는 제2 반도체 패턴의 제1 그룹과, 1개의 제2 반도체 패턴(250_3 또는 250_7)을 포함하는 제2 반도체 패턴의 제2 그룹이 규칙적으로 배열될 수 있다.
또한, 제2 반도체 패턴의 제1 그룹에 포함된 3개의 제2 반도체 패턴(250_4, 250_5, 250_6) 중 가운데에 위치하는 제2_5 반도체 패턴(250_5)는 전원 노드(도 1의 Vcc)와 연결될 수 있다. 제2_4 반도체 패턴(250_4) 및 제2_6 반도체 패턴(250_6)은 각각 제1_2 반도체 패턴(150_2) 및 제1_4 반도체 패턴(150_4)와 연결될 수 있다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 6 및 도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 2 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 6은 반도체 장치를 설명하기 위한 레이아웃도이고, 도 7은 도 6의 C - C를 따라 절단한 단면도이다.
도 5를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, NMOS 영역에 배치된 제1 핀형 패턴(110)의 제2 방향(Y1)으로의 폭(W11)은 PMOS 영역에 배치된 제2 핀형 패턴(210)의 제2 방향(Y1)으로의 폭(W12)이 다르다.
예를 들어, 제1 핀형 패턴(110)의 제2 방향(Y1)으로의 폭(W11)은 제2 핀형 패턴(210)의 제2 방향(Y1)으로의 폭(W12)보다 크다.
도 6 및 도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 방향(X1)으로 길게 연장되는 제1_1 핀형 패턴(111) 및 제4_1 핀형 패턴(116)을 더 포함할 수 있다.
제1_1 핀형 패턴(111) 및 제4_1 핀형 패턴(116)는 각각 SRAM의 NMOS 영역에 배치될 수 있다. 제1 핀형 패턴(110)은 제1_1 핀형 패턴(111)과 제2 핀형 패턴(210) 사이에 배치될 수 있다. 제4 핀형 패턴(115)은 제4_1 핀형 패턴(116)과 제3 핀형 패턴(215) 사이에 배치될 수 있다.
복수의 제1 게이트 패턴(120_1, 120_2, 120_3, 120_4, 120_5, 120_6)은 제1 핀형 패턴(110) 및 제1_1 핀형 패턴(111)과 교차할 수 있다. 복수의 제2 게이트 패턴(220_1, 220_2, 220_3, 220_4, 220_5, 220_6)은 제4 핀형 패턴(115) 및 제4_1 핀형 패턴(116)과 교차할 수 있다.
예를 들어, 제2 풀다운 트랜지스터(PD2)는 제1_1 게이트 패턴(120_1)과 제1 핀형 패턴(110) 및 제1_1 핀형 패턴(111)이 교차되는 영역 주변에 정의된다. 제2 패스 트랜지스터(PS2)는 제1_2 게이트 패턴(120_2)과 제1 핀형 패턴(110) 및 제1_1 핀형 패턴(111)이 교차되는 영역 주변에 정의된다.
복수의 제1 반도체 패턴(150_1, 150_2, 150_3, 150_4, 150_5, 150_6, 150_7)에 대응되는 위치에 복수의 제1 서브 반도체 패턴이 배치될 수 있다. 예를 들어, 제1_2 반도체 패턴(150_2)에 대응되는 제1_2 서브 반도체 패턴(151_2)가 제1_1 핀형 패턴(111) 상에 배치될 수 있다. 제1_2 반도체 패턴(150_2) 및 제1_2 서브 반도체 패턴(151_2)는 제2 방향(Y1)으로 배열될 수 있다.
제1_2 반도체 패턴(150_2) 및 제1_2 서브 반도체 패턴(151_2)은 컨택(162)와 연결될 수 있다. 도 7에서, 제1_2 반도체 패턴(150_2) 및 제1_2 서브 반도체 패턴(151_2)는 직접 연결되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1_2 반도체 패턴(150_2) 및 제1_2 서브 반도체 패턴(151_2)는 컨택(162)를 통해 연결될 수도 있다.
기판(100) 상에 배치된 필드 절연막(105)은 제1 핀형 패턴(110) 및 제1_1 핀형 패턴(111)의 측벽을 덮을 수 있다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 9 및 도 10은 각각 도 8의 D - D를 따라 절단한 예시적인 단면도이다. 설명의 편의상, 도 2 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8 내지 도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 게이트 패턴(120_1, 120_2, 120_3, 120_4, 120_5, 120_6)과, 제2 게이트 패턴(220_1, 220_2, 220_3, 220_4, 220_5, 220_6)을 분리하는 복수의 게이트 절단 구조체(GCS)를 더 포함할 수 있다.
게이트 절단 구조체(GCS)는 제2 방향(Y1)으로 이격되고, 제2 방향(Y1)을 따라 정렬된 제1 게이트 패턴(120_1, 120_2, 120_3, 120_4, 120_5, 120_6)과, 제2 게이트 패턴(220_1, 220_2, 220_3, 220_4, 220_5, 220_6) 사이에 배치될 수 있다.
예를 들어, 제1_2 게이트 패턴(120_2)은 제2_2 게이트 패턴(220_2)과 제2 방향(Y1)으로 이격된다. 또한, 제1_2 게이트 패턴(120_2)과 제2_2 게이트 패턴(220_2)은 제2 방향(Y1)을 따라 정렬된다. 게이트 절단 구조체(GCS)는 제1_2 게이트 패턴(120_2)과 제2_2 게이트 패턴(220_2) 사이에 배치된다.
도 8에서, 게이트 절단 구조체(GCS)는 제1 방향(X1)으로 2개의 게이트 패턴을 가로질러 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 게이트 절단 구조체(GCS)는 제2 방향(Y1)으로 정렬된 하나의 게이트 패턴만을 절단할 수도 있다. 또는, 게이트 절단 구조체(GCS)는 제1_1 게이트 패턴(120_1)로부터 제1_4 게이트 패턴(120_4)까지 연장될 수도 있다.
도 9에서, 제1 게이트 절연막(125) 및 제2 게이트 절연막(225)는 게이트 절단 구조체(GCS)의 측벽을 따라 연장되지 않을 수 있다.
도 10에서, 제1 게이트 절연막(125) 및 제2 게이트 절연막(225)는 각각 게이트 절단 구조체(GCS)의 측벽을 따라 연장될 수 있다.
이와 같은 모양의 차이는 게이트 절단 구조체(GCS)가 리플레이스먼트(replacement) 게이트 전에 형성되는지, 또는 리플레이스먼트 게이트 후에 형성되는지에 따라 나타날 수 있다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 2 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)은 매립 절연막(10)_2) 상에 배치될 수 있다. 제1 핀형 패턴(110)은 매립 절연막(100_2)에 포함된 절연 패턴 상에 배치될 수 있다.
다르게 설명하면, 기판(100)은 베이스 기판(100_1)과, 베이스 기판(100_1) 상에 매립 절연막(100_2)을 포함할 수 있다. 베이스 기판(100_1)은 반도체 물질을 포함할 수 있다. 매립 절연막(100_2)은 절연 물질, 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2) 중 적어도 하나를 포함할 수 있다.
예를 들어, 기판(100)은 SOI 기판 또는 SGOI 기판일 수 있지만, 이에 제한되는 것은 아니다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 13은 도 12의 제1 SRAM 영역에 포함된 반도체 장치의 레이아웃도이다. 도 14는 도 12의 제2 SRAM 영역에 포함된 반도체 장치의 레이아웃도이다. 도 15 및 도 16은 도 13의 E - E 및 F - F를 따라 절단한 단면도이다. 도 17 및 도 18은 도 14의 G - G 및 H - H를 따라 절단한 단면도이다.
도 12 내지 도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 기판(100)은 제1 SRAM 영역(11) 및 제2 SRAM 영역(12)을 포함할 수 있다.
제1 SRAM 영역(11)에, 제5 핀형 패턴(310), 제6 핀형 패턴(410), 제7 핀형 패턴(415), 제8 핀형 패턴(315)과, 복수의 제3 게이트 패턴(320_1, 320_2, 320_3, 320_4)과, 복수의 제4 게이트 패턴(420_1, 420_2, 420_3, 420_4)이 배치될 수 있다.
제3 방향(X2)으로 길게 연장되는 제5 핀형 패턴(310), 제6 핀형 패턴(410), 제7 핀형 패턴(415) 및 제8 핀형 패턴(315)는 제4 방향(Y2)으로 이격되어, 순차적으로 배치될 수 있다. 제5 핀형 패턴(310) 및 제8 핀형 패턴(315)은 NMOS 영역에 배치되고, 제6 핀형 패턴(410) 및 제7 핀형 패턴(415)는 PMOS 영역에 배치될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제5 핀형 패턴(310)의 제4 방향(Y2)으로의 폭(W21)은 제6 핀형 패턴(410)의 제4 방향(Y2)으로의 폭(W22)과 동일할 수 있다.
복수의 제3 게이트 패턴(320_1, 320_2, 320_3, 320_4)은 제4 방향(Y2)으로 길게 연장될 수 있다. 각각의 제3 게이트 패턴(320_1, 320_2, 320_3, 320_4)은 제3 방향(X2)으로 순차적으로 배치될 수 있다. 복수의 제3 게이트 패턴(320_1, 320_2, 320_3, 320_4)는 제5 핀형 패턴(310)과 교차할 수 있다. 제3_1 게이트 패턴(320_1) 및 제3_4 게이트 패턴(320_4)은 제6 핀형 패턴(410) 및 제7 핀형 패턴(415)과 교차할 수 있다.
복수의 제4 게이트 패턴(420_1, 420_2, 420_3, 420_4)은 제4 방향(Y2)으로 길게 연장될 수 있다. 각각의 제4 게이트 패턴(420_1, 420_2, 420_3, 420_4)은 제3 방향(X2)으로 순차적으로 배치될 수 있다. 복수의 제4 게이트 패턴(420_1, 420_2, 420_3, 420_4)는 제8 핀형 패턴(315)과 교차할 수 있다. 제4_2 게이트 패턴(420_2) 및 제4_3 게이트 패턴(420_3)은 제6 핀형 패턴(410) 및 제7 핀형 패턴(415)과 교차할 수 있다.
각각의 제3 게이트 패턴(320_1, 320_2, 320_3, 320_4)은 대응되는 각각의 제4 게이트 패턴(420_1, 420_2, 420_3, 420_4)과 제4 방향(Y2)으로 이격될 수 있다.
도시된 것과 같이, 제7 풀업 트랜지스터(PU7)는 제4_2 게이트 패턴(420_2)과 제7 핀형 패턴(415)이 교차되는 영역 주변에 정의되고, 제7 풀다운 트랜지스터(PD7)는 제4_2 게이트 패턴(420_2)과 제8 핀형 패턴(315)이 교차되는 영역 주변에 정의되고, 제7 패스 트랜지스터(PS7)는 제4_1 게이트 패턴(420_1)과 제8 핀형 패턴(315)이 교차되는 영역 주변에 정의된다.
제8 풀업 트랜지스터(PU8)는 제3_1 게이트 패턴(320_1)과 제6 핀형 패턴(410)이 교차되는 영역 주변에 정의되고, 제8 풀다운 트랜지스터(PD8)는 제3_1 게이트 패턴(320_1)과 제5 핀형 패턴(310)이 교차되는 영역 주변에 정의되고, 제8 패스 트랜지스터(PS8)는 제3_2 게이트 패턴(320_2)과 제5 핀형 패턴(310)이 교차되는 영역 주변에 정의된다.
제9 풀업 트랜지스터(PU9)는 제4_3 게이트 패턴(420_3)과 제7 핀형 패턴(415)이 교차되는 영역 주변에 정의되고, 제9 풀다운 트랜지스터(PD9)는 제4_3 게이트 패턴(420_3)과 제8 핀형 패턴(315)이 교차되는 영역 주변에 정의되고, 제9 패스 트랜지스터(PS9)는 제4_4 게이트 패턴(420_4)과 제8 핀형 패턴(315)이 교차되는 영역 주변에 정의된다.
제10 풀업 트랜지스터(PU10)는 제3_4 게이트 패턴(320_4)과 제6 핀형 패턴(410)이 교차되는 영역 주변에 정의되고, 제10 풀다운 트랜지스터(PD10)는 제3_4 게이트 패턴(320_4)과 제5 핀형 패턴(310)이 교차되는 영역 주변에 정의되고, 제10 패스 트랜지스터(PS10)는 제3_3 게이트 패턴(320_3)과 제5 핀형 패턴(310)이 교차되는 영역 주변에 정의된다.
복수의 제3 나노 시트(410W_1, 410W_2, 410W_3, 410W_4)은 제6 핀형 패턴(410) 상에 배치될 수 있다. 서로 간에 이격된 복수의 제3 나노 시트(410W_1, 410W_2, 410W_3, 410W_4)는 제6 핀형 패턴(410)의 상면을 따라 제3 방향(X2)으로 배열될 수 있다. 복수의 제3 나노 시트(410W_1, 410W_2, 410W_3, 410W_4)와 같이, 제5 핀형 패턴(310), 제7 핀형 패턴(415) 및 제8 핀형 패턴(315) 상에도 복수의 나노 시트가 배치된다.
복수의 제3 반도체 패턴(450_1, 450_2, 450_3, 450_4, 450_5)은 제6 핀형 패턴(410) 상에 배치될 수 있다. 각각의 제3 반도체 패턴(450_1, 450_2, 450_3, 450_4, 450_5)은 인접하는 각각의 제3 나노 시트(410W_1, 410W_2, 410W_3, 410W_4)와 연결될 수 있다.
배선 구조체는 복수의 컨택(361, 362, 363, 364, 365, 371, 372, 373, 374, 381, 382, 383, 384, 385, 391, 392, 393, 394)과, 연결 배선(376, 377, 396, 397)을 포함할 수 있다.
일부의 제3 반도체 패턴(450_1, 450_2, 450_4, 450_5)은 컨택(371, 372, 373, 374)관 연결된다. 하지만, 제3_3 반도체 패턴(450_3)은 컨택과 연결되지 않는다. 즉, 제3_3 반도체 패턴(450_3)은 배선 구조체와 연결되지 않고, 플로팅 상태에 놓여있을 수 있다.
제4 반도체 패턴은 복수의 제3 반도체 패턴(450_1, 450_2, 450_3, 450_4, 450_5)에 대응되는 제5 핀형 패턴(310) 상에 배치될 수 있다. 제3_3 반도체 패턴(450_3)에 대응되는 제4_3 반도체 패턴(350_3)은 컨택(363)과 연결되고, 배선 구조체와 연결될 수 있다. 제3_3 반도체 패턴(450_3) 및 제4_3 반도체 패턴(350_3)은 제4 방향(Y2)을 따라 정렬된다.
복수의 컨택(361, 362, 363, 364, 365, 371, 372, 373, 374, 381, 382, 383, 384, 385, 391, 392, 393, 394)과, 연결 배선(376, 377, 396, 397)에 관한 설명은 도 2 내지 도 4를 통해 설명한 컨택 및 연결 배선에 관한 설명과 실질적으로 동일할 수 있다.
제2 SRAM 영역(12)에, 제9 핀형 패턴(510), 제10 핀형 패턴(610), 제10_1 핀형 패턴(610_1), 제11 핀형 패턴(615), 제12 핀형 패턴(515)과, 복수의 제5 게이트 패턴(520_1, 520_2, 520_3, 520_4)과, 복수의 제6 게이트 패턴(620_1, 620_2, 620_3, 620_4)이 배치될 수 있다.
제5 방향(X3)으로 길게 연장되는 제9 핀형 패턴(510), 제10 핀형 패턴(610), 제10_1 핀형 패턴(610_1), 제11 핀형 패턴(615) 및 제12 핀형 패턴(515)는 제6 방향(Y3)으로 이격되어, 순차적으로 배치될 수 있다. 제10 핀형 패턴(610), 제10_1 핀형 패턴(610_1)는 제9 핀형 패턴(510) 및 제11 핀형 패턴(615) 사이에 배치될 수 있다. 제10 핀형 패턴(610), 제10_1 핀형 패턴(610_1)는 제5 방향(X3)으로 이격되고, 제5 방향(X3)을 따라 정렬될 수 있다. 제10 핀형 패턴(610)의 단변 및 제10_1 핀형 패턴(610_1)의 단변 사이에 필드 절연막(105)이 배치된다. 제10 핀형 패턴(610) 및 제10_1 핀형 패턴(610_1)은 필드 절연막(105)에 의해 이격될 수 있다.
제9 핀형 패턴(510) 및 제12 핀형 패턴(515)은 NMOS 영역에 배치되고, 제10 핀형 패턴(610), 제10_1 핀형 패턴(610_1) 및 제11 핀형 패턴(615)는 PMOS 영역에 배치될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제9 핀형 패턴(510)의 제6 방향(Y3)으로의 폭(W31)은 제10 핀형 패턴(610)의 제6 방향(Y3)으로의 폭(W32)보다 크다.
복수의 제5 게이트 패턴(520_1, 520_2, 520_3, 520_4)은 제6 방향(Y3)으로 길게 연장될 수 있다. 각각의 제5 게이트 패턴(520_1, 520_2, 520_3, 520_4)은 제5 방향(X3)으로 순차적으로 배치될 수 있다. 복수의 제5 게이트 패턴(520_1, 520_2, 520_3, 520_4)는 제9 핀형 패턴(510)과 교차할 수 있다. 제5_1 게이트 패턴(520_1)은 제10 핀형 패턴(610) 및 제11 핀형 패턴(615)과 교차하고, 제5_4 게이트 패턴(520_4)은 제10_1 핀형 패턴(610_1) 및 제11 핀형 패턴(615)과 교차할 수 있다.
복수의 제6 게이트 패턴(620_1, 620_2, 620_3, 620_4)은 제6 방향(Y3)으로 길게 연장될 수 있다. 각각의 제6 게이트 패턴(620_1, 620_2, 620_3, 620_4)은 제5 방향(X3)으로 순차적으로 배치될 수 있다. 복수의 제6 게이트 패턴(620_1, 620_2, 620_3, 620_4)는 제12 핀형 패턴(515)과 교차할 수 있다. 제6_2 게이트 패턴(620_2)은 제10 핀형 패턴(610) 및 제11 핀형 패턴(615)과 교차하고, 제6_3 게이트 패턴(620_3)은 제10_1 핀형 패턴(610_1) 및 제11 핀형 패턴(615)과 교차할 수 있다.
각각의 제5 게이트 패턴(520_1, 520_2, 520_3, 520_4)은 대응되는 각각의 제6 게이트 패턴(620_1, 620_2, 620_3, 620_4)과 제6 방향(Y3)으로 이격될 수 있다.
도시된 것과 같이, 제11 풀업 트랜지스터(PU11)는 제6_2 게이트 패턴(620_2)과 제11 핀형 패턴(615)이 교차되는 영역 주변에 정의되고, 제11 풀다운 트랜지스터(PD11)는 제6_2 게이트 패턴(620_2)과 제12 핀형 패턴(515)이 교차되는 영역 주변에 정의되고, 제11 패스 트랜지스터(PS11)는 제6_1 게이트 패턴(620_1)과 제12 핀형 패턴(515)이 교차되는 영역 주변에 정의된다.
제12 풀업 트랜지스터(PU12)는 제5_1 게이트 패턴(520_1)과 제10 핀형 패턴(610)이 교차되는 영역 주변에 정의되고, 제12 풀다운 트랜지스터(PD12)는 제5_1 게이트 패턴(520_1)과 제9 핀형 패턴(510)이 교차되는 영역 주변에 정의되고, 제12 패스 트랜지스터(PS12)는 제5_2 게이트 패턴(520_2)과 제9 핀형 패턴(510)이 교차되는 영역 주변에 정의된다.
제13 풀업 트랜지스터(PU13)는 제6_3 게이트 패턴(620_3)과 제11 핀형 패턴(615)이 교차되는 영역 주변에 정의되고, 제13 풀다운 트랜지스터(PD13)는 제6_3 게이트 패턴(620_3)과 제12 핀형 패턴(515)이 교차되는 영역 주변에 정의되고, 제13 패스 트랜지스터(PS13)는 제6_4 게이트 패턴(620_4)과 제12 핀형 패턴(515)이 교차되는 영역 주변에 정의된다.
제14 풀업 트랜지스터(PU14)는 제5_4 게이트 패턴(520_4)과 제10_1 핀형 패턴(610_1)이 교차되는 영역 주변에 정의되고, 제14 풀다운 트랜지스터(PD14)는 제5_4 게이트 패턴(520_4)과 제9 핀형 패턴(510)이 교차되는 영역 주변에 정의되고, 제14 패스 트랜지스터(PS14)는 제5_3 게이트 패턴(520_3)과 제9 핀형 패턴(510)이 교차되는 영역 주변에 정의된다.
복수의 제4 나노 시트(610W_1, 610W_2, 610W_3, 610W_4)은 제10 핀형 패턴(610) 및 제10_1 핀형 패턴(610_1) 상에 배치될 수 있다. 서로 간에 이격된 복수의 제4 나노 시트(610W_1, 610W_2)는 제10 핀형 패턴(610)의 상면을 따라 제5 방향(X3)으로 배열될 수 있다. 서로 간에 이격된 복수의 제4 나노 시트(610W_3, 610W_4)는 제10_1 핀형 패턴(610_1)의 상면을 따라 제5 방향(X3)으로 배열될 수 있다. 복수의 제4 나노 시트(610W_1, 610W_2, 610W_3, 610W_4)와 같이, 제9 핀형 패턴(510), 제11 핀형 패턴(615) 및 제12 핀형 패턴(515) 상에도 복수의 나노 시트가 배치된다.
복수의 제5 반도체 패턴(650_1, 650_2)은 제10 핀형 패턴(610) 상에 배치될 수 있다. 복수의 제5 반도체 패턴(650_4, 650_5)은 제10_1 핀형 패턴(410) 상에 배치될 수 있다. 각각의 제5 반도체 패턴(650_1, 650_2, 650_4, 650_5)은 인접하는 각각의 제4 나노 시트(610W_1, 610W_2, 610W_3, 610W_4)와 연결될 수 있다.
배선 구조체는 복수의 컨택(561, 562, 563, 564, 565, 571, 572, 573, 574, 581, 582, 583, 584, 585, 591, 592, 593, 594)과, 연결 배선(576, 577, 596, 597)을 포함할 수 있다.
각각의 제5 반도체 패턴(650_1, 650_2, 650_4, 650_5)은 컨택(571, 572, 573, 574)과 연결된다. 즉, 제10 핀형 패턴(610) 및 제10_1 핀형 패턴(610_1) 상에 형성된 모든 제5 반도체 패턴(650_1, 650_2, 650_4, 650_5)은 컨택(571, 572, 573, 574)과 연결되고, 배선 구조체와 연결될 수 있다. 제10 핀형 패턴(610) 및 제10_1 핀형 패턴(610_1) 상에 플로팅 상태의 반도체 패턴은 배치되지 않는다.
제6 반도체 패턴은 복수의 제5 반도체 패턴(650_1, 650_2, 650_4, 650_5)에 대응되는 제9 핀형 패턴(510) 상에 배치될 수 있다. 또한, 제10 핀형 패턴(610)의 단변 및 제10_1 핀형 패턴(610_1)의 단변 사이의 필드 절연막(105)에 대응되는 제9 핀형 패턴(510) 상에, 제6_3 반도체 패턴(550_3)이 배치된다. 제6_3 반도체 패턴(550_3)은 컨택(563)과 연결되고, 배선 구조체와 연결될 수 있다.
다르게 설명하면, 제6_3 반도체 패턴(550_3)를 지나고 제6 방향(Y3)으로 연장되는 연장 라인은 제10 핀형 패턴(610)의 단변 및 제10_1 핀형 패턴(610_1)의 단변 사이를 통과한다. 제10 핀형 패턴(610)의 단변 및 제10_1 핀형 패턴(610_1)의 단변 사이의 필드 절연막(105)은 제6_3 반도체 패턴(550_3)과 제6 방향(Y3)을 따라 정렬된다.
복수의 컨택(561, 562, 563, 564, 565, 571, 572, 573, 574, 581, 582, 583, 584, 585, 591, 592, 593, 594)과, 연결 배선(576, 577, 596, 597)에 관한 설명은 도 2 내지 도 4를 통해 설명한 컨택 및 연결 배선에 관한 설명과 실질적으로 동일할 수 있다.
도 19 및 도 20은 몇몇 실시예들에 다른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 13 내지 도 18을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 19 및 도 20을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제5 핀형 패턴(310)의 제4 방향(Y2)으로의 폭(W21)은 제6 핀형 패턴(410)의 제4 방향(Y2)으로의 폭(W22)보다 크다.
또한, 제9 핀형 패턴(510)의 제6 방향(Y3)으로의 폭(W31)은 제10 핀형 패턴(610)의 제6 방향(Y3)으로의 폭(W32)과 동일할 수 있다.
도 21은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 22 및 도 23은 도 21의 J - J 및 K - K를 따라 절단한 단면도이다. 도 24 및 도 25는 도 21의 L - L 및 M - M을 따라 절단한 단면도이다. 참고적으로, 도 21에는 나노 시트를 나타내지 않았다.
도 21 내지 도 25를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제13 핀형 패턴(710), 제13_1 핀형 패턴(710_1) 및 제14 핀형 패턴(810)을 포함할 수 있다.
기판(100)은 로직 영역(LOGIC)과, SRAM 영역(SRAM)을 포함할 수 있다. 로직 영역(LOGIC)과, SRAM 영역(SRAM)은 각각 깊은 트렌치(DT)에 의해 정의될 수 있다.
제13 핀형 패턴(710) 및 제13_1 핀형 패턴(710_1)은 기판(100)의 로직 영역(LOGIC)에 배치된다. 제13 핀형 패턴(710) 및 제13_1 핀형 패턴(710_1)은 로직 영역(LOGIC) 중 PMOS 영역에 배치된다.
제14 핀형 패턴(810)은 기판(100)의 SRAM 영역(SRAM)에 배치된다. 제14 핀형 패턴(810)은 SRAM 영역(SRAM) 중 PMOS 영역에 배치된다.
제13 핀형 패턴(710) 및 제13_1 핀형 패턴(710_1)은 각각 제7 방향(X4)을 연장되는 장변과, 제8 방향(Y4)으로 연장되는 단변을 포함할 수 있다.
제13 핀형 패턴(710)의 단변 중 하나는 로직 영역(LOGIC)을 정의하는 깊은 트렌치(DT)에 의해 정의될 수 있다. 제13 핀형 패턴(710)과 제13_1 핀형 패턴(710_1) 사이에, 깊은 트렌치(DT)보다 얕은 제1 얕은 트렌치(ST1)가 형성된다. 제13 핀형 패턴(710)과 제13_1 핀형 패턴(710_1)는 제1 얕은 트렌치(ST1)에 의해 분리될 수 있다. 제13 핀형 패턴(710)의 단변 중 다른 하나와, 제13_1 핀형 패턴(710_1)의 단변 중의 하나는 제1 얕은 트렌치(ST1)에 의해 정의될 수 있다.
제13 핀형 패턴(710)의 장변 및 제13_1 핀형 패턴(710_1)의 장변은 깊은 트렌치(DT)보다 얕은 제2 얕은 트렌치(ST2)에 의해 정의될 수 있다.
제7 방향(X4)으로 이격된 복수의 제5 나노 시트(710W)는 제13 핀형 패턴(710) 및 제13_1 핀형 패턴(710_1) 상에 배치될 수 있다. 복수의 제5 나노 시트(710W)는 제7 방향(X4)을 따라 정렬될 수 있다.
제14 핀형 패턴(810)은 제9 방향(X5)으로 연장되는 장변과, 제10 방향(Y5)으로 연장되는 단변을 포함할 수 있다. 제14 핀형 패턴(810)은 SRAM 영역(SRAM) 내에서 분리되지 않는다. 다르게 설명하면, 제14 핀형 패턴(810)의 단변은 모두 SRAM 영역(SRAM)을 정의하는 깊은 트렌치(DT)에 의해 정의될 수 있다.
제14 핀형 패턴(810)의 장변은 깊은 트렌치(DT)보다 얕은 제3 얕은 트렌치(ST3)에 의해 정의될 수 있다.
제9 방향(X5)으로 이격된 복수의 제6 나노 시트(810W)는 제14 핀형 패턴(810) 상에 배치될 수 있다. 복수의 제6 나노 시트(810W)는 제9 방향(X5)을 따라 정렬될 수 있다.
필드 절연막(105)은 깊은 트렌치(DT), 제1 얕은 트렌치(ST1), 제2 얕은 트렌치(ST2) 및 제3 얕은 트렌치(ST3)를 채울 수 있다.
도시되지 않았지만, 각각의 제5 나노 시트(710W) 및 각각의 제6 나노 시트(810W)를 감싸는 게이트 패턴이 기판(100) 상에 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 115, 210, 215, 310, 315, 410, 415, 510, 515, 610, 615: 핀형 패턴
120, 220, 320, 420, 520, 620: 게이트 패턴

Claims (20)

  1. 제1 방향으로 길게 연장되는 제1 핀형 패턴;
    상기 제1 방향으로 길게 연장되고, 상기 제1 핀형 패턴과 제2 방향으로 이격된 제2 핀형 패턴;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 제1 게이트 패턴 및 제2 게이트 패턴;
    상기 제1 게이트 패턴 및 상기 제2 게이트 패턴 사이에, 상기 제1 핀형 패턴과 교차하는 제3 게이트 패턴 및 제4 게이트 패턴;
    상기 제2 핀형 패턴과 교차하고, 상기 제3 게이트 패턴과 상기 제2 방향으로 이격된 제5 게이트 패턴;
    상기 제2 핀형 패턴과 교차하고, 상기 제4 게이트 패턴과 상기 제2 방향으로 이격된 제6 게이트 패턴;
    상기 제1 핀형 패턴 상에서, 상기 제1 게이트 패턴 및 상기 제3 게이트 패턴 사이와, 상기 제3 게이트 패턴 및 상기 제4 게이트 패턴 사이와, 상기 제4 게이트 패턴 및 상기 제2 게이트 패턴 사이에 순차적으로 배치된 제1 내지 제3 반도체 패턴; 및
    상기 제2 핀형 패턴 상에서, 상기 제1 게이트 패턴 및 상기 제5 게이트 패턴 사이와, 상기 제5 게이트 패턴 및 상기 제6 게이트 패턴 사이와, 상기 제6 게이트 패턴 및 상기 제2 게이트 패턴 사이에 순차적으로 배치된 제4 내지 제6 반도체 패턴을 포함하고,
    상기 제1 반도체 패턴 내지 상기 제4 반도체 패턴과, 상기 제6 반도체 패턴은 각각 배선 구조체와 전기적으로 연결되고,
    상기 제5 반도체 패턴은 상기 배선 구조체와 비연결되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 반도체 패턴 및 상기 제4 반도체 패턴은 전기적으로 연결되고, 상기 제3 반도체 패턴 및 상기 제6 반도체 패턴은 전기적으로 연결되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제4 반도체 패턴은 상기 제3 게이트 패턴과 전기적으로 연결되고, 상기 제6 반도체 패턴은 상기 제4 게이트 패턴과 전기적으로 연결되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 내지 제6 게이트 패턴은 각각 제1 내지 제2 핀형 패턴과 이격되어 배치된 적어도 하나 이상의 나노 시트를 감싸는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴은 SRAM 영역에 형성되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 핀형 패턴 상에 배치되는 하나 이상의 제1 나노 시트와, 상기 제2 핀형 패턴 상에 배치되는 적어도 하나 이상의 제2 나노 시트를 더 포함하고,
    상기 제1 나노 시트는 NMOS의 채널 영역으로 사용되고, 상기 제2 나노 시트는 PMOS의 채널 영역으로 사용되는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 나노 시트의 상기 제2 방향으로의 폭은 상기 제2 나노 시트의 상기 제2 방향으로의 폭과 동일한 반도체 장치.
  8. 제6 항에 있어서,
    상기 제1 나노 시트의 상기 제2 방향으로의 폭은 상기 제2 나노 시트의 상기 제2 방향으로의 폭보다 큰 반도체 장치.
  9. 제1 SRAM 영역에, 제1 방향으로 길게 연장되고 제2 방향으로 제1 폭을 갖는 제1 핀형 패턴;
    상기 제1 SRAM 영역에, 상기 제1 방향으로 연장되고, 상기 제1 핀형 패턴과 상기 제2 방향으로 이격된 제2 핀형 패턴;
    상기 제1 핀형 패턴과 교차하고, 상기 제1 방향을 따라 순차적으로 배치된 제1 내지 제4 게이트 패턴으로, 상기 제1 게이트 패턴 및 상기 제4 게이트 패턴은 각각 상기 제2 핀형 패턴과 교차하는 제1 내지 제4 게이트 패턴;
    상기 제2 게이트 패턴 및 상기 제3 게이트 패턴 사이의 상기 제1 핀형 패턴 상에 배치되는 제1 반도체 패턴;
    상기 제1 반도체 패턴과 대응되는 상기 제2 핀형 패턴 상에 배치되는 제2 반도체 패턴으로, 상기 제2 반도체 패턴과 상기 제1 반도체 패턴은 상기 제2 방향을 따라 정렬되는 제2 반도체 패턴;
    제2 SRAM 영역에, 제3 방향으로 길게 연장되고, 제4 방향으로 제2 폭을 갖는 제3 핀형 패턴;
    상기 제2 SRAM 영역에, 상기 제3 방향으로 연장되고, 상기 제3 핀형 패턴과 상기 제4 방향으로 이격된 제4 및 제5 핀형 패턴, 상기 제4 및 제5 핀형 패턴은 상기 제3 방향으로 정렬되는 제4 및 제5 핀형 패턴;
    상기 제3 핀형 패턴과 교차하고, 상기 제3 방향을 따라 순차적으로 배치된 제5 내지 제8 게이트 패턴으로, 상기 제5 게이트 패턴은 상기 제4 핀형 패턴과 교차하고, 상기 제8 게이트 패턴은 상기 제5 핀형 패턴과 교차하는 제5 내지 제8 게이트 패턴;
    상기 제6 게이트 패턴 및 상기 제7 게이트 패턴 사이의 상기 제3 핀형 패턴 상에 배치되는 제3 반도체 패턴; 및
    상기 제4 핀형 패턴의 단측벽 및 상기 제5 핀형 패턴의 단측벽 사이에 배치되는 필드 절연막을 포함하고,
    상기 제3 반도체 패턴을 지나고, 상기 제4 방향으로 연장되는 연장 라인은 상기 제4 핀형 패턴과 상기 제5 핀형 패턴 사이를 통과하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 핀형 패턴의 제1 폭은 상기 제3 핀형 패턴의 제2 폭보다 큰 반도체 장치.
  11. 제9 항에 있어서,
    상기 제1 핀형 패턴의 제1 폭은 상기 제3 핀형 패턴의 제2 폭보다 작은 반도체 장치.
  12. 제9 항에 있어서,
    상기 제1 반도체 패턴 및 상기 제3 반도체 패턴은 각각 비트 라인 또는 상보 비트 라인과 연결되는 반도체 장치.
  13. 제9 항에 있어서,
    상기 제2 반도체 패턴은 배선 구조체와 전기적으로 연결되지 않는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제2 반도체 패턴 상에, 상기 제2 반도체 패턴과 연결되는 컨택이 배치되지 않는 반도체 장치.
  15. SRAM 영역에 배치된 핀형 패턴;
    상기 핀형 패턴 상에 제1 방향으로 이격되어 배치되고, 제1 그룹과 제2 그룹으로 나뉘는 복수의 반도체 패턴; 및
    각각의 반도체 패턴 사이에 배치되는 적어도 하나 이상의 나노 시트를 포함하고,
    상기 반도체 패턴의 제1 그룹은 배선 구조체와 전기적으로 연결되고,
    상기 반도체 패턴의 제2 그룹은 상기 배선 구조체와 비연결되는 반도체 장치.
  16. 제15 항에 있어서,
    상기 나노 시트는 PMOS의 채널 영역으로 사용되는 반도체 장치.
  17. 제15 항에 있어서,
    상기 반도체 패턴의 제1 그룹과 상기 반도체 패턴의 제2 그룹은 규칙적으로 배열된 반도체 장치.
  18. 제17 항에 있어서,
    상기 반도체 패턴의 제1 그룹은 3개의 반도체 패턴을 포함하고, 상기 반도체 패턴의 제2 그룹은 1개의 반도체 패턴을 포함하는 반도체 장치.
  19. 제15 항에 있어서,
    상기 반도체 패턴의 제1 그룹 상에, 상기 반도체 패턴의 제1 그룹과 연결되는 컨택을 더 포함하는 반도체 장치.
  20. 제19 항에 있어서,
    상기 반도체 패턴의 제2 그룹 상에, 컨택이 배치되지 않는 반도체 장치.
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