KR20150091661A - 레이아웃 디자인 시스템, 이를 이용하여 제조한 반도체 장치 및 그 반도체 장치의 제조 방법 - Google Patents

레이아웃 디자인 시스템, 이를 이용하여 제조한 반도체 장치 및 그 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20150091661A
KR20150091661A KR1020140012160A KR20140012160A KR20150091661A KR 20150091661 A KR20150091661 A KR 20150091661A KR 1020140012160 A KR1020140012160 A KR 1020140012160A KR 20140012160 A KR20140012160 A KR 20140012160A KR 20150091661 A KR20150091661 A KR 20150091661A
Authority
KR
South Korea
Prior art keywords
dummy
active
region
semiconductor device
design
Prior art date
Application number
KR1020140012160A
Other languages
English (en)
Other versions
KR102224525B1 (ko
Inventor
백강현
노진현
송태중
양기용
오상규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140012160A priority Critical patent/KR102224525B1/ko
Priority to US14/488,628 priority patent/US9576953B2/en
Publication of KR20150091661A publication Critical patent/KR20150091661A/ko
Application granted granted Critical
Publication of KR102224525B1 publication Critical patent/KR102224525B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

레이아웃 디자인 시스템, 이를 이용하여 제조한 반도체 장치 및 그 반도체 장치의 제조 방법이 제공된다. 레이아웃 디자인 시스템은, 프로세서, 중간(intermediate) 디자인이 저장된 저장모듈 및 프로세서를 이용하여, 중간 디자인을 수정하는 수정 모듈을 포함하되, 중간 디자인은, 액티브 영역과, 액티브 영역 상에 배치된 복수의 더미 디자인을 포함하고, 각 더미 디자인은 더미 구조물과, 더미 구조물의 양 측에 배치된 더미 스페이서를 포함하고, 수정 모듈은, 복수의 더미 디자인의 일부 영역의 폭을 수정한다.

Description

레이아웃 디자인 시스템, 이를 이용하여 제조한 반도체 장치 및 그 반도체 장치의 제조 방법{LAYOUT DESIGN SYSTEM, SEMICONDUCTOR DEVICE FABRICATED BY USING THE SYSTEM AND METHOD FOR FABRICATING THE SEMICONDUCTOR DEVICE}
본 발명은 레이아웃 디자인 시스템, 이를 이용하여 제조한 반도체 장치 및 그 반도체 장치의 제조 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
이렇게 향상된 장치의 집적도는 반도체 장치 중의 하나인 전계 효과 트랜지스터(FET)에 숏 채널 효과(short channel effect) 등을 야기할 수 있다. 따라서, 이를 극복하기 위해 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터(Fin FET)에 대한 연구가 활발하게 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 액티브 핀의 폭으로 그 상부에 형성되는 트랜지스터의 다양한 특성(예를 들어, 문턱 전압(Vth), 누설 전류(leakage current) 등)이 조절되는 레이아웃 디자인을 생성할 수 있는 레이아웃 디자인 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 상기 레이아웃 디자인 시스템을 이용하여 제조되고, 액티브 핀의 폭으로 그 상부에 형성되는 트랜지스터의 다양한 특성(예를 들어, 문턱 전압(Vth), 누설 전류(leakage current) 등)이 조절되는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 용이한 방법으로 다양한 특성을 갖는 트랜지스터를 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템은, 프로세서, 중간(intermediate) 디자인이 저장된 저장모듈 및 프로세서를 이용하여, 중간 디자인을 수정하는 수정 모듈을 포함하되, 중간 디자인은, 액티브 영역과, 액티브 영역 상에 배치된 복수의 더미 디자인을 포함하고, 각 더미 디자인은 더미 구조물과, 더미 구조물의 양 측에 배치된 더미 스페이서를 포함하고, 수정 모듈은, 복수의 더미 디자인의 일부 영역의 폭을 수정한다.
상기 더미 디자인은, 제1 방향으로 연장되는 더미 구조물 및 더미 구조물의 양 측에 배치된 더미 스페이서를 포함하고, 수정 모듈은, 더미 디자인의 일부 영역의 폭을 수정할 수 있다.
상기 제1 더미 구조물은, 제1 더미부와, 제1 더미부와 제1 방향으로 인접한 제2 더미부를 포함하고, 수정 모듈은, 제1 더미부의 제2 방향 폭을 조절하는 마커를 생성할 수 있다.
상기 더미 스페이서는, 제1 더미부와 제2 방향으로 인접한 제1 서브 더미 스페이서와, 제2 더미부와 제2 방향으로 인접하고, 제1 서브 더미 스페이서와 제1 방향으로 인접한 제2 서브 더미 스페이서를 포함하고, 제1 서브 더미 스페이서의 제2 방향 폭은, 제2 서브 더미 스페이서의 제2 방향 폭과 동일할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 액티브 층으로부터 돌출된 형상으로 제1 방향으로 연장되어 배치된 액티브 핀, 액티브 핀의 상면과 그 하면이 실질적으로 일치하도록 오버랩되고, 액티브 층과 비접촉되도록 액티브 핀 상에 제1 방향으로 연장되어 배치된 하드 마스크 층, 하드 마스크 층 상에, 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 게이트 구조물 및 게이트 구조물의 적어도 일측에 배치된 스페이서를 포함하되, 하드 마스크 층은, 제1 영역과, 제1 영역에 제1 방향으로 인접한 제2 영역을 포함하고, 제1 영역의 제2 방향 폭은 제2 영역의 제2 방향 폭과 다르다.
상기 제1 영역은 게이트 구조물 하부에 배치되고, 제2 영역은 스페이서 하부에 배치될 수 있다.
상기 제1 영역의 일부는 스페이서 하부에 배치될 수 있다.
상기 제1 영역의 제2 방향 폭은 제2 영역의 제2 방향 폭보다 작을 수 있다.
상기 하드 마스크 층은, 제2 방향으로 순차적으로 이격되어 배치된 제1 내지 제3 하드 마스크 층을 포함하고, 제1 하드 마스크 층의 제1 영역과 제2 하드 마스크 층의 제1 영역 사이의 제1 간격은, 제2 하드 마스크 층의 제1 영역과 제3 하드 마스크 층의 제1 영역 사이의 제2 간격과 다를 수 있다
상기 하드 마스크 층은, 제2 방향으로 순차적으로 이격되어 배치된 제1 내지 제3 하드 마스크 층을 포함하고, 제1 하드 마스크 층의 제1 영역과 제2 하드 마스크 층의 제1 영역 사이의 제1 간격은, 제2 하드 마스크 층의 제1 영역과 제3 하드 마스크 층의 제1 영역 사이의 제2 간격과 동일할 수 있다.
상기 하드 마스크 층은, 제1 방향으로 서로 이격되어 배치되는 제1 및 제2 하드 마스크 층을 포함하고, 제1 하드 마스크 층은 제1 영역에 배치되고, 제2 하드 마스크 층은 제2 영역에 배치될 수 있다.
상기 제1 하드 마스크 층의 제2 방향 폭은 제2 하드 마스크 층의 제2 방향 폭보다 크고, 제1 하드 마스크 층은, 제2 방향으로 순차적으로 이격되어 배치된 제3 내지 제5 하드 마스크 층을 포함하고, 제3 하드 마스크 층과 제4 하드 마스크 층 사이의 간격은, 제4 하드 마스크 층과 제5 하드 마스크 층 사이의 간격과 동일할 수 있다.
상기 제1 하드 마스크 층의 제2 방향 폭은 제2 하드 마스크 층의 제2 방향 폭보다 크고, 제1 하드 마스크 층은, 제2 방향으로 순차적으로 이격되어 배치된 제3 내지 제5 하드 마스크 층을 포함하고, 제3 하드 마스크 층과 제4 하드 마스크 층 사이의 간격은, 제4 하드 마스크 층과 제5 하드 마스크 층 사이의 간격과 다를 수 있다
상기 제1 하드 마스크 층의 일측은 제2 하드 마스크 층의 일측과 제1 방향으로 정렬될 수 있다.
상기 액티브 핀은, 제1 방향으로 서로 이격되어 배치되는 제1 및 제2 액티브 핀을 포함하고, 제1 액티브 핀은, 제1 영역 하부에 오버랩되도록 배치되고, 제2 액티브 핀은, 제2 영역 하부에 오버랩되도록 배치될 수 있다.
상기 제1 액티브 핀과 제2 액티브 핀을 전기적으로 접속시키는 자기 정렬 컨택(Self Aligned Contact)을 더 포함할 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 반도체 장치의 레이아웃 디자인을 제공받고, 레이아웃 디자인을 이용하여, 액티브 층 상에 제1 방향으로 연장되고, 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 및 제2 더미 구조물을 형성하고, 제1 및 제2 더미 구조물 양측에 각각 제1 방향으로 연장되는 제1 및 제2 더미 스페이서를 형성하고, 제1 및 제2 더미 스페이서 사이에 하드 마스크 층을 형성하고, 제1 및 제2 더미 구조물과 제1 및 제2 더미 스페이서를 제거하여, 액티브 층의 상면을 노출시키고, 하드 마스크 층을 마스크로 액티브 층을 식각하여 액티브 핀을 형성하는 것을 포함하되, 제1 더미 구조물은, 2 이상의 서로 다른 제2 방향 폭을 가진다.
상기 제1 더미 구조물은, 제1 더미부와, 제1 더미부와 제1 방향으로 인접한 제2 더미부를 포함하고, 제1 더미부의 제2 방향 폭은, 제2 더미부의 제2 방향 폭과 다를 수 있다
상기 레이아웃 디자인은, 제1 더미부의 디자인을 포함하고, 제1 더미부의 디자인의 제2 방향 폭은, 마커에 의해 조절될 수 있다.
상기 제1 더미 스페이서는, 제1 더미부와 제2 방향으로 인접한 제1 서브 더미 스페이서와, 제2 더미부와 제2 방향으로 인접하고, 제1 서브 더미 스페이서와 제1 방향으로 인접한 제2 서브 더미 스페이서를 포함하고, 제1 서브 더미 스페이서의 제2 방향 폭은, 제2 서브 더미 스페이서의 제2 방향 폭과 동일할 수 있다.
상기 레이아웃 디자인을 이용하여, 제1 및 제2 더미 구조물을 형성하는 것은, 액티브 층 상에 제1 절연층을 형성하고, 제1 절연층 상에 제1 마스크 층을 형성하고, 레이아웃 디자인을 이용하여, 제1 마스크 층을 패터닝하고, 패터닝된 제1 마스크 층을 마스크로, 제1 절연층을 식각하여, 제1 및 제2 더미 구조물을 형성하는 것을 포함할 수 있다.
상기 제1 및 제2 더미 구조물 사이에 하드 마스크 층을 형성하는 것은, 제1 및 제2 더미 구조물을 덮도록 제2 마스크 층을 형성하고, 제2 마스크 층을 식각하여, 하드 마스크 층을 형성하는 것을 포함할 수 있다.
상기 제2 마스크 층을 식각하는 것은, 하드 마스크 층이 제1 및 제2 더미 스페이서 사이에 위치하고, 제1 및 제2 더미 구조물의 상면이 노출되도록 제2 마스크 층을 식각하는 것을 포함할 수 있다.
상기 하드 마스크 층의 제3 방향 높이는, 제1 및 제2 더미 스페이서의 제3 방향 높이보다 낮고, 제3 방향은, 제1 및 제2 방향과 수직인 방향을 포함할 수 있다.
상기 제2 더미 구조물은, 2 이상의 서로 다른 제2 방향 폭을 가질 수 있다.
상기 액티브 핀 상에 제2 방향으로 연장되는 게이트 구조물과, 게이트 구조물의 적어도 일 측에 형성되는 스페이서를 형성하는 것을 더 포함할 수 있다.
그 상부에 게이트 구조물이 배치된 액티브 핀의 제2 방향 폭과, 그 상부에 게이트 구조물이 미배치된 액티브 핀의 제2 방향 폭은 서로 다를 수 있다.
그 상부에 게이트 구조물이 배치된 액티브 핀의 제2 방향 폭과, 그 상부에 스페이서가 배치된 액티브 핀의 제2 방향 폭은 서로 다를 수 있다.
상기 액티브 핀을 형성한 후, 상기 하드 마스크 층을 제거하는 것을 더 포함할 수 있다.
상기 반도체 장치의 레이아웃 디자인을 제공받는 것은, 저장 모듈이 수정 모듈로 중간 디자인을 제공하고, 중간 디자인을 수정 모듈이 마커를 이용하여 수정하고, 수정된 중간 디자인을, 수정 모듈 및 저장 모듈을 포함하는 레이아웃 디자인 시스템으로부터 제공받는 것을 포함하되, 수정된 중간 디자인은 반도체 장치의 레이아웃 디자인을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템의 블록도이다.
도 2는 도 1에 도시된 중간 디자인의 개략적인 레이아웃도이다.
도 3은 도 2의 중간 디자인을 보다 구체적으로 도시한 도면이다.
도 4는 도 1의 수정 모듈의 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 6은 도 5의 일부 액티브 핀 및 하드 마스크 층에 대한 부분 사시도이다.
도 7는 도 5의 A영역에 대한 부분 사시도이다.
도 8은 도 7의 B-B선을 따라 절단한 단면도이다.
도 9는 도 7의 C-C선을 따라 절단한 단면도이다.
도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 11은 본 발명의 제3 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 12는 도 11의 D-D선을 따라 절단한 단면도이다.
도 13은 본 발명의 제4 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 14는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 15는 도 14에 도시된 반도체 장치의 레이아웃도이다.
도 16은은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 19 내지 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 22a는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 22b 내지 도 25b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 26 내지 도 29b는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 30 내지 도 34b는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 35 내지 도 39b는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1을 참조하여, 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템의 블록도이다.
이하에서 사용되는 사용되는 '부' 또는 '모듈'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '부' 또는 '모듈'은 어떤 역할들을 수행한다. 그렇지만 '부' 또는 '모듈'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '부' 또는 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '모듈'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '모듈'들로 더 분리될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템(1)은 저장 모듈(10), 수정 모듈(20), 프로세서(40)를 포함할 수 있다.
구체적으로, 저장 모듈(10)은 중간 디자인(15)을 저장할 수 있고, 저장된 중간 디자인(15)을 수정 모듈(20)로 제공할 수 있다.
보다 자세히 후술하겠지만, 본 실시예에 따른 중간 디자인(15)은, 최종적인 칩 디자인(50)이 설계되기 이전의 기본적으로 제공되는 디자인으로써, 액티브 영역과, 액티브 영역 상에 배치된 복수의 더미 디자인을 포함할 수 있다.
비록 도 1에는 저장 모듈(10) 내에 1개의 중간 디자인(15)이 저장된 것이 도시되어 있으나, 본 발명이 도시된 것에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 저장 모듈(10)에는 1개의 블록, 소자 또는 칩을 구성하는 복수의 중간 디자인(15)이 저장되어 있을 수 있다. 즉, 복수의 중간 디자인(15)은 라이브러리 형태로 저장 모듈(10) 내에 저장될 수 있다.
본 발명의 몇몇 실시예에서, 이러한 저장 모듈(10)은 예를 들어, 비휘발성 메모리 장치(non-volatile memory device)로 구성될 수 있다. 이러한 비휘발성 메모리 장치의 예로는, NAND 플래시, NOR 플래시, MRAM, PRAM, RRAM 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 한편, 본 발명의 다른 몇몇 실시예에서, 이러한 저장 모듈(10)은 하드 디스크 드라이브, 자기 기억 장치 등으로 이루어질 수도 있다.
수정 모듈(20)은 칩 디자인 요구 조건(19)에 따라 프로세서(40)를 이용하여, 제공받은 중간 디자인(15)을 수정할 수 있다. 구체적으로, 수정 모듈(20)은 중간 디자인(15) 내에 포함된 복수의 더미 디자인의 일부 영역의 폭을 수정하는 마커를 생성할 수 있다. 이렇게 생성된 마커는 저장 모듈(10)로부터 제공받은 중간 디자인(15)에 적용되어, 복수의 더미 디자인의 일부 영역의 폭을 조절할 수 있다.
본 발명의 실시예에서, 이러한 수정 모듈(20)은 소프트웨어 형태로 구현될 수 있으나, 이에 한정되는 것은 아니다.
한편, 본 발명의 실시예에서, 수정 모듈(20)이 소프트웨어 형태로 구현될 경우, 수정 모듈(20)은 저장 모듈(10)에 코드(code) 형태로 저장될 수도 있고, 저장 모듈(10)과 분리된 다른 저장 모듈(미도시)에 코드 형태로 저장될 수도 있다.
프로세서(40)는 수정 모듈(20)이 연산을 수행하는데 이용될 수 있다. 비록 도 1에서는 1개의 프로세서(40) 만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 실시예에서, 프로세서(40)는 복수 개가 배치될 수도 있다. 다시 말해, 도시된 레이아웃 디자인 시스템(1)은 멀티-코어 환경에서 구동되는 것으로 얼마든지 변형될 수 있다. 이처럼 레이아웃 디자인 시스템(1)이 멀티-코어 환경에서 구동될 경우, 연산 효율이 향상될 수 있다.
한편, 비록 도면에는 상세히 도시되지 않았지만, 프로세서(40)는 연산 능력 향상을 위해, L1, L2 등의 캐시 메모리를 추가로 포함할 수도 있다.
비록, 도 1에서는, 레이아웃 디자인 시스템(1)이, 칩 디자인 요구 조건(19)에 따라 수정 모듈(20)을 이용하여, 중간 디자인(15)을 설계함으로써, 칩 디자인(50)을 생성하는 것이 도시되어 있으나, 본 발명이 도시된 것에 제한되는 것은 아니며, 이는 얼마든지 다르게 변형될 수 있다. 예를 들어, 본 발명의 실시예에서, 레이아웃 디자인 시스템(1)은, 블록 디자인 요구 조건(미도시)에 따라 중간 디자인(15)을 배치하여 블록 디자인(미도시)을 생성하는 것으로 변형될 수도 있다.
다음, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템(1)에 대해 보다 구체적으로 설명하도록 한다.
도 2는 도 1에 도시된 중간 디자인의 개략적인 레이아웃도이다. 도 3은 도 2의 중간 디자인을 보다 구체적으로 도시한 도면이다. 도 4는 도 1의 수정 모듈의 동작을 설명하기 위한 도면이다.
먼저, 도 1을 참조하면, 저장 모듈(10)이 수정 모듈(20)로 중간 디자인(15)을 제공할 수 있다. 중간 디자인(15)에 대해서는 도 2를 참조하여, 구체적으로 살펴보도록 한다.
도 2는 중간 디자인(15) 즉, 복수의 더미 디자인(DD1, DD2)과 액티브 영역(AA)이 배치된 모습을 도시한 것이다. 도 2를 참조하면, 복수의 더미 디자인(DD1, DD2)은 액티브 영역(AA) 상에 서로 이격되어 배치된다.
또한 복수의 더미 디자인(DD1, DD2)에는 수정 모듈(20)에 의해 마커(예를 들어, 도 4의 MK1, MK2)가 생성되는바, 이에 대해서는 도 3을 참조하여, 보다 구체적으로 설명하도록 한다.
도 1 내지 도 3을 참조하면, 제1 더미 디자인(DD1)은 제1 방향(Y)으로 연장되는 제1 더미 구조물(DST1) 및 제1 더미 구조물(DST1)의 양 측에 배치된 제1 더미 스페이서(DSP1)를 포함할 수 있고, 제2 더미 디자인(DD2)은 제1 방향(Y)으로 연장되는 제2 더미 구조물(DST2) 및 제2 더미 구조물(DST2)의 양 측에 배치된 제2 더미 스페이서(DSP2)를 포함할 수 있다.
본 실시예에서 도시되는 더미 구조물 및, 더미 스페이서는, 일부만이 도시된 것으로, 각각의 수는 더 추가될 수 있다.
또한 더미 구조물들(DST1, DST2)의 제2 방향(X)으로의 폭은 제1 폭(W1), 더미 스페이서들(DSP1, DSP2)의 제2 방향(X)으로의 폭은 제2 폭(W2), 제1 및 제2 더미 스페이서(DSP1, DSP2) 사이의 간격은 제 3 폭(W3)으로 각각 정의되었지만, 이에 한정되는 것은 아니다.
즉, 더미 구조물들(DST1, DST2), 더미 스페이서들(DSP1, DSP2) 및 제1 및 제2 더미 스페이서(DSP1, DSP2) 사이의 간격은 각각 서로 다양한 폭을 가질 수 있는바, 본 실시예에서는 설명의 편의를 위해 더미 구조물들(DST1, DST2)의 폭은 제1 폭(W1), 더미 스페이서들(DSP1, DSP2)의 폭은 제2 폭(W2), 제1 및 제2 더미 스페이서(DSP1, DSP2) 사이의 간격은 제3 폭(W3)으로 각각 동일하다고 가정하였다.
도 1 및 도 4를 참조하면, 수정 모듈(20)은 제1 더미 구조물(DST1) 및 제2 더미 구조물(DST2)의 제1 폭(W1)을 각각 조절하는 제1 마커(MK1) 및 제2 마커(MK2)를 생성할 수 있다. 제1 더미 구조물(DST1)을 예로 들어 설명하면, 도 4에는, 제1 마커(MK1)가 제1 더미 구조물(DST1)의 제1 더미부(DP1)의 제2 방향(X) 폭을 조절하는 모습이 도시되어 있다. 여기에서, 제1 더미 구조물(DST1)은, 제1 더미부(DP1) 및 제1 더미부(DP1)와 제1 방향(Y)으로 인접한 제2 더미부(DP2)를 포함할 수 있다. 또한 제1 마커(MK1)에 의해 제1 더미부(DP1)의 제2 방향(X) 폭이 조절되는 모습이 도시되어 있지만, 이에 한정되는 것은 아니고, 제1 마커(MK1)는 제2 더미부(DP2)의 제2 방향(X) 폭도 조절할 수 있다.
제1 더미 스페이서(DSP1)은 제1 더미부(DP1) 와 제2 방향(X)으로 인접한 제1 서브 더미 스페이서(SDSP1) 및 제2 더미부(DP2)와 제2 방향(X)으로 인접하고, 제1 서브 더미 스페이서(SDSP1)와 제1 방향(Y)으로 인접한 제2 서브 더미 스페이서(SDSP2)를 포함할 수 있다.
도 4를 보면 알 수 있듯이, 제1 서브 더미 스페이서(SDSP1)의 제2 방향(X) 폭은 제2 서브 더미 스페이서(SDSP2)의 제2 방향(X) 폭과 동일할 수 있다. 이는, 제1 더미 스페이서(DSP1)가 제1 더미 구조물(DST1)의 외곽을 따라 동일한 폭을 가지도록 생성되기 때문이다.
도 4에는, 제1 마커(MK1)에 의해 조절된 제1 더미부(DP1)의 제2 방향(X) 폭(W1′)이 제1 폭(W1)보다 크고, 노출된 액티브 영역(AA)의 제3 폭바(W3′)가 제3 폭(W3)보다 작은 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 또한 제1 더미 구조물(DST1) 및 제1 더미 스페이서(DSP1) 외에 다른 더미 구조물의 경우에도 앞서 설명한 것과 동일한 방식으로 수정 모듈(20)에 의해 생성된 마커에 의해 제2 방향(X) 폭이 조절될 수 있다.
도 1 내지 도 4에서 설명된 과정을 통해 설계된 칩 디자인(50)은 후술하는 반도체 장치의 제조 공정에 제공될 수 있다. 또한 도 4에 도시된 노출된 액티브 영역(AA) 상에는 후술하는 반도체 장치의 제조 공정에서, 액티브 핀의 제2 방향(X) 폭을 결정하는 하드 마스크 층이 형성될 수 있다.
본 발명의 일 실시예에 따른 레이아웃 디자인 시스템(1)은, 수정 모듈(20)에 의해 생성된 마커를 통해 더미 디자인의 일부 영역의 폭을 변화시킴으로써, 액티브 핀의 폭을 결정하는 하드 마스크 층(노출되는 액티브 영역 상에 형성되는)의 폭도 쉽게 변화시킬 수 있다. 또한 하드 마스크 층의 폭 조절을 통해 최종적인 액티브 핀의 폭을 용이하게 제어할 수 있다는 특징이 있다.
이하에서는, 도 5 내지 도 9를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 부분 레이아웃도이다. 도 6은 도 5의 일부 액티브 핀 및 하드 마스크 층에 대한 부분 사시도이다. 도 7는 도 5의 A영역에 대한 부분 사시도이다. 도 8은 도 7의 B-B선을 따라 절단한 단면도이다. 도 9는 도 7의 C-C선을 따라 절단한 단면도이다.
이하에서는 본 실시예에 따른 반도체 장치(2)가 핀형 트랜지스터(FinFET)를 포함하는 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 기술적 사상은, 도시된 핀형 트랜지스터 외에도 입체 형상을 갖는 다른 반도체 소자(예를 들어, 나노 와이어를 이용한 트랜지스터 등)를 포함하는 반도체 장치에도 적용될 수 있다.
도 5 내지 도 9를 참조하면, 반도체 장치(2)는 액티브 핀(F1~F4), 하드 마스크 층(HML1~HML4), 게이트 구조물(192), 스페이서(115) 등을 포함할 수 있다. 본 실시예에서는, 액티브 핀(F1~F4) 상에 하드 마스크 층(HML1~HML4)이 존재하는 것을 예로 들어 설명할 것이나, 이에 한정되는 것은 아니다. 즉, 액티브 핀(F1~F4) 상에 하드 마스크 층(HML1~HML4)이 제거된 채로 바로 게이트 구조물(192) 및 스페이서(115)가 배치될 수도 있다.
또한 액티브 핀(F1~F4)은 하드 마스크 층(HML1~HML4)을 마스크로한 식각 공정을 통해 형성되기에, 도 5 및 도 6에 도시된 바와 같이, 하드 마스크 층(HML1~HML4)과 오버랩되도록 형성될 수 있고, 하드 마스크 층(HML1~HML4)의 하면은, 액티브 핀(F1~F4)의 상면과 실질적으로 일치할 수 있다. 따라서, 도시된 하드 마스크 층(HML1~HML4) 바로 아래에는, 하드 마스크 층(HML1~HML4)의 하면과 실질적으로 일치하는 상면을 가지는 액티브 핀(F1~F4)이 오버랩되도록 존재할 수 있다.
여기에서, ‘실직적으로 일치한다’라는 의미는 완전히 일치하는 경우뿐만 아니라 제조 공정에서 발생할 수 있는 오차 범위 내의 차이도 포함할 수 있다.
액티브 핀(F1~F4)은 액티브 층(100)으로부터 제3 방향(Z)으로 돌출된 형상으로 형성될 수 있다. 본 발명의 몇몇 실시예에서, 액티브 핀(F1~F4)은 액티브 층(100)의 일부가 식각되어 형성된 것일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 액티브 층(100)은 반도체 기판일 수 있다. 이렇게 액티브 층(100)이 반도체 기판으로 이루어질 경우, 반도체 기판은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다.
한편, 본 발명의 다른 몇몇 실시예에서, 액티브 층(100)은 반도체 물질로 이루어진 에피층(epitaxial layer)일 수 있다. 이 때, 이러한 에피층은 예를 들어 절연 기판 상에 형성될 수 있다. 다시 말해, 액티브 층(100)은 SOI(Silicon On Insulator) 기판으로 구성될 수 있다.
이렇게 액티브 층(100)이 SOI 기판으로 구성될 경우, 반도체 장치(2)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
액티브 핀(F1~F4)은 제1 방향(Y)으로 연장되어 배치될 수 있다. 그리고, 액티브 핀(F1~F4)은 도시된 것과 같이 제2 방향(X)으로 서로 이격되어 배치될 수 있다.
본 실시예에서, 액티브 핀(F1~F4)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 여기서, 제2 영역(II)은 도시된 것과 같이 제1 영역(I)에 제1 방향(Y)으로 인접하여 배치될 수 있다.
본 실시예에서, 제1 영역(I)의 제2 방향(X) 폭(W4)과 제2 영역(II)의 제2 방향(X) 폭(W5)은 다를 수 있다. 구체적으로, 제1 영역(I)의 제2 방향(X) 폭(W4)은 제2 영역(II)의 제2 방향(X) 폭(W5)보다 작을 수 있다.
한편, 본 실시예에서, 제1 영역(I)은 액티브 핀(F1~F4)의 중심선을 기준으로 비대칭 형상으로 배치될 수 있다. 다시 말해, 액티브 핀(F1~F4)의 중심선을 기준으로 제1 영역(I)의 일측까지의 거리와 제1 영역(I)의 타측까지의 거리는 서로 다를 수 있다.
또한, 본 실시예에서, 액티브 핀(F1~F4)은 도시된 것과 같이 2개씩 그룹핑되어 형성될 수 있다. 이렇게 액티브 핀(F1~F4)이 2개씩 그룹핑되어 형성되는 것은, 맨드렐(mandrel)이라고 지칭되는 하나의 더미 구조물(예를 들어, 도 24의 512)을 중심으로 2개의 액티브 핀(F1~F4)이 형성되기 때문일 수 있다. 이에 관한 구체적인 설명은 후술하도록 한다.
본 실시예에서는 이처럼 제1 영역(I)이 액티브 핀(F1~F4)의 중심선을 기준으로 비대칭 형상으로 배치되고, 액티브 핀(F1~F4)이 2개씩 그룹핑되어 형성되므로, 제1 액티브 핀(F1)의 제1 영역(I)과 제2 액티브 핀(F2)의 제1 영역(I) 사이의 제1 간격(L1)은, 제2 액티브 핀(F2)의 제1 영역(I)과 제3 액티브 핀(F3)의 제1 영역(I) 사이의 제2 간격(L2)과 다를 수 있다. 구체적으로, 본 실시예에서, 제1 간격(L1)은 제2 간격(L2)보다 작을 수 있다.
하드 마스크 층(HML1~HML4)은 액티브 핀(F1~F4)과 오버랩되고, 액티브 층(100)과 비접촉되도록 액티브 핀(F1~F4) 상에 제1 방향(Y)으로 연장되어 배치될 수 있다.
구체적으로, 하드 마스크 층(HML1~HML4)은 액티브 핀(F1~F4)의 제2 방향(X) 폭을 결정할 수 있고, 자기 정렬 기법에 의해 형성될 수 있다. 여기에서 하드 마스크 층(HML1~HML4)은 예를 들어, 절연 물질을 포함할 수 있으며, 이에 한정되는 것은 아니다. 또한, 자기 정렬 기법에 의해 더미 구조물(예를 들어, 도 29의 510, 512) 사이에 형성되는 하드 마스크 층(HML1~HML4)을 마스크로, 액티브 층(100)이 식각되어, 액티브 핀(F1~F4)이 형성될 수 있다. 이와 관련된 구체적인 설명은 후술하도록 한다.
소자 분리막(101)은 액티브 핀(F1~F4)의 측면을 덮을 수 있다. 구체적으로, 소자 분리막(101)은 도 8 등에 도시된 것과 같이 액티브 핀(F1~F4)의 하부를 덮을 수 있다. 본 발명의 몇몇 실시예에서, 소자 분리막(101)은 예를 들어, 절연층일 수 있다. 더욱 구체적으로, 소자 분리막(101)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산질화막(SiON) 등일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도면에서는 액티브 핀(F1~F4)의 단면 형상이 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상인 것이 도시되어 있으나, 본 발명이 이러한 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 액티브 핀(F1~F4)의 단면 형상은 사각형으로 변형될 수도 있다. 또한 본 발명의 다른 몇몇 실시예에서, 액티브 핀(F1~F4)의 단면 형상은 모따기된 형상일 수 있다. 즉, 액티브 핀(F1~F4)의 모서리 부분이 둥글게 된 형상일 수 있다
게이트 구조물(192)은 도시된 것과 같이, 하드 마스크 층(HML1~HML4) 상에 제2 방향(X)으로 연장되어 배치될 수 있다. 그리고, 스페이서(115)는 게이트 구조물(192)의 양측에 배치될 수 있다. 스페이서(115)는 하드 마스크 층(HML1~HML4) 상에, 제2 방향(X)으로 연장되어 배치될 수 있다.
본 발명의 몇몇 실시예에서, 액티브 핀(F1~F4)의 제1 영역(I)은 도시된 것과 같이 게이트 구조물(192) 하부에 배치되고, 제2 영역(II)은 스페이서(115) 하부에 배치될 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 액티브 핀(F1~F4)의 제1 영역(I) 중 일부는 스페이서(115) 하부에 배치될 수 있다. 다시 말해, 액티브 핀(F1~F4)의 제1 영역(I)과 제2 영역(II)의 경계는 스페이서(115) 하부에 형성될 수 있다.
본 실시예에서, 액티브 핀(F1~F4)의 제1 영역(I)과 제2 영역(II) 일부에는 트랜지스터가 형성될 수 있다. 이러한 트랜지스터는, 게이트 구조물(192), 스페이서(115), 및 소오스/드레인(161)을 포함할 수 있다.
게이트 구조물(192)은 액티브 핀(F1~F4) 및 하드 마스크 층(HML1~HML4) 상에 순차적으로 형성된 인터페이스막 (120), 게이트 절연층(132), 일함수 조절막(142) 및 게이트 전극(162)을 포함할 수 있다.
인터페이스막(120)은 소자 분리막(101), 액티브 핀(F1~F4), 하드 마스크 층(HML1~HML4) 상에 제1 방향(Y)으로 연장된 형상으로 배치될 수 있다. 인터페이스막(120)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(120)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
게이트 절연층(132)은 인터페이스막(120) 상에 배치될 수 있다. 구체적으로, 게이트 절연층(132)은 제2 방향(X)으로 연장되어 배치되되, 액티브 핀(F1~F4)의 상부 일부를 덮는 형상으로 배치될 수 있다. 그리고, 게이트 절연층(132)은 도 9에 도시된 것과 같이 게이트 전극(162)의 양 측에 배치된 스페이서(115)의 측벽을 따라 상부로 연장된 형상으로 배치될 수 있다. 본 실시예에서, 게이트 절연층(132)의 형상이 이러한 것은, 게이트 절연층(132)이 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성된 것이기 때문일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 게이트 절연층(132)의 형상은 얼마든지 다른 형태로 변형될 수 있다.
즉, 본 발명의 다른 몇몇 실시예에서, 게이트 절연층(132)의 형상은 게이트 퍼스트 공정(gate first process)을 사용함으로써, 도 9에 도시된 것과 같이 스페이서(115)의 측벽을 따라 상부로 연장되지 않을 수 있다.
이러한 게이트 절연층(132)은 예를 들어, 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 게이트 절연층(132)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 절연층(132) 상에는 일함수 조절막(142)이 배치될 수 있다. 일함수 조절막(142)은 제2 방향(X)으로 연장되어 배치되되, 액티브 핀(F1~F4)의 상부 일부를 덮는 형상으로 배치될 수 있다. 그리고, 일함수 조절막(142)은 게이트 절연층(132)과 동일하게 스페이서(115)의 측벽을 따라 상부로 연장된 형상으로 배치될 수 있다. 본 실시예에서, 일함수 조절막(142)의 형상이 이러한 것은, 일함수 조절막(142)이 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성된 것이기 때문일 수 있다. 그러나, 역시 본 발명이 이에 제한되는 것은 아니며, 일함수 조절막(142)의 형상은 얼마든지 다른 형태로 변형될 수 있다.
일함수 조절막(142)은 트랜지스터의 일함수(work function)을 조절하는데 이용되는 막일 수 있다. 이러한 일함수 조절막(142)은 n형(n-type) 일함수 조절막과, p형(p-type) 일함수 조절막 중 적어도 하나일 수 있다. 본 실시예에 따른 일함수 조절막(142)이 n형 일함수 조절막일 경우, 일함수 조절막(142)은, 예를 들어, TiAl, TiAlN, TaC, TaAlN, TiC, HfSi 등 일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편, 본 실시예에 따른 일함수 조절막(142)이 p형 일함수 조절막일 경우, 일함수 조절막(142)은, 예를 들어, 메탈 질화물을 포함할 수 있다. 구체적으로, 본 발명의 몇몇 실시예에서, 일함수 조절막(142)은 예를 들어, TiN, TaN 중 적어도 하나를 포함하도록 구성될 수 있다. 더욱 구체적으로, 일함수 조절막(142)은 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
일함수 조절막(142) 상에는 게이트 전극(162)이 배치될 수 있다 게이트 전극(162)은 제2 방향(X)으로 연장되어 배치되되, 액티브 핀(F1~F4)의 상부 일부를 덮는 형상으로 배치될 수 있다.
게이트 전극(162)은 전도성이 높은 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 게이트 전극(162)은 메탈을 포함할 수 있다. 이러한 메탈의 예로는 Al, W 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
리세스(125)는 게이트 구조물(192) 양측의 액티브 핀(F1~F4) 내에 형성될 수 있다. 리세스(125)의 측벽은 경사져 있어서, 리세스(125)의 형상은 액티브 층(100)에서 멀어질수록 넓어질 수 있다. 도 7에 도시된 것처럼, 리세스(125)의 폭은 액티브 핀(F1~F4)의 폭보다 넓을 수 있다.
소오스/드레인(161)은 리세스(125) 내에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 소오스/드레인(161)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(161)의 상면은 액티브 핀(F1~F4)의 상면보다 높을 수 있다. 또한, 소오스/드레인(161)과 게이트 구조물(192)은 스페이서(115)에 의하여 절연될 수 있다.
형성된 트랜지스터가 p형 트랜지스터인 경우, 소오스/드레인(161)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 액티브 핀(F1~F4)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
한편, 형성된 트랜지스터가 n형 트랜지스터인 경우, 소오스/드레인(161)은 액티브 층(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 액티브 층(100)이 Si를 포함할 때, 소오스/드레인(161)은 Si을 포함하거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다.
본 실시예에서는, 액티브 핀(F1~F4)에 리세스(125)가 형성되고 리세스(125) 내에 소오스/드레인(161)이 형성된 예가 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 소오스/드레인(161)은 액티브 핀(F1~F4) 내에 불순물이 직접 주입됨으로써 액티브 핀(F1~F4) 내에 형성될 수도 있다.
비록 도 7에서는, 이해의 편의를 위해 층간 절연층(102)의 일부만을 도시하였으나, 층간 절연층(102)은 소오스/드레인(161) 및 게이트 구조물(192)를 덮도록 배치될 수 있다.
이와 같은 본 실시예에 따른 반도체 장치(2)에서는, 액티브 핀(F1~F4)의 제2 방향(X) 폭(W4, W5)에 따라 다양한 특성을 갖는 트랜지스터가 배치될 수 있다.
예를 들어, 도 5에서 액티브 핀(F1~F4)의 제2 영역(II)에, 제2 방향(X)으로 연장되는 게이트 구조물(192)과 스페이서(115)가 도 11과 같이 배치된다면, 액티브 핀(F1~F4)의 제2 영역(II)에 형성되는 트랜지스터는 액티브 핀(F1~F4)의 제1 영역(I)에 형성되는 트랜지스터와 서로 다른 유효 채널 폭(effective channel width)을 갖게된다. 따라서, 액티브 핀(F1~F4)의 제2 영역(II)에 형성되는 트랜지스터의 문턱 전압과, 액티브 핀(F1~F4)의 제1 영역(I)에 형성되는 트랜지스터의 문턱 전압은 서로 다를 수 있다. 또한, 액티브 핀(F1~F4)의 제2 영역(II)에 형성되는 트랜지스터의 누설 전류와, 액티브 핀(F1~F4)의 제1 영역(I)에 형성되는 트랜지스터의 누설 전류도 서로 달라질 수 있다.
다시 말해, 본 실시예에 따른 반도체 장치(2)에서는, 액티브 핀(F1~F4)의 제2 방향(X) 폭(W4, W5)이 다르게 변형됨으로써 다양한 특성을 갖는 복수의 트랜지스터가 배치될 수 있게 된다.
다음, 도 10을 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 부분 레이아웃도이다. 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 위주로 설명하도록 한다. 본 실시예에서는, 하드 마스크 층(HML1~HML4)만 도시되어 있지만, 앞서 설명한 바와 같이, 각각의 하드 마스크 층의 아래에는 액티브 핀(F1~F4)이 존재한다는 것을 전제로 설명하도록 한다.
도 10을 참조하면, 본 실시예에 따른 반도체 장치(3)에서는 액티브 핀(F1~F4)의 제1 영역(I) 형상이 앞서 설명한 실시예와 다를 수 있다. 즉, 앞서 설명한 실시예에서, 액티브 핀(도 5의 F1~F4)의 제1 영역(도 5의 I)은 액티브 핀(도 5의 F1~F4)의 중심선을 기준으로 비대칭 형상으로 배치되었으나, 본 실시예서는, 액티브 핀(도 5의 F1~F4)의 제1 영역(I)은 액티브 핀(F1~F4)의 중심선을 기준으로 대칭 형상으로 배치될 수 있다. 다시 말해, 액티브 핀(F1~F4)의 중심선을 기준으로 제1 영역(I)의 일측까지의 거리와 제1 영역(I)의 타측까지의 거리가 도시된 것과 같이 동일할 수 있다.
이처럼 제1 영역(I)이 액티브 핀(F1~F4)의 중심선을 기준으로 대칭 형상으로 형성되므로, 본 실시예에서는, 제1 액티브 핀(F1)의 제1 영역(I)과 제2 액티브 핀(F2)의 제1 영역(I) 사이의 제3 간격(L3)과, 제2 액티브 핀(F2)의 제1 영역(I)과 제3 액티브 핀(F3)의 제1 영역(I) 사이의 제4 간격(L4)이 동일할 수 있다. 이렇게 액티브 핀(F1~F4) 간의 간격을 서로 동일하게 유지할 경우, 동일한 특성을 갖는 복수의 트랜지스터를 하나의 게이트 구조물(192)을 이용하여 형성할 수 있는 장점이 있다.
한편, 본 실시예에서도, 도시된 것과 같이 액티브 핀(F1~F4)의 제1 영역(I)의 제2 방향(X) 폭(W6)은 액티브 핀(F1~F4)의 제2 영역(II)의 제2 방향(X) 폭(W7)과 다를 수 있다. 구체적으로, 액티브 핀(F1~F4)의 제1 영역(I)의 제2 방향(X) 폭(W6)은 액티브 핀(F1~F4)의 제2 영역(II)의 제2 방향(X) 폭(W7)보다 작을 수 있다. 이에 따라 본 실시예에서도, 액티브 핀(F1~F4)의 제2 방향(X) 폭(W6, W7)에 따라 다양한 특성을 갖는 트랜지스터가 배치될 수 있다.
다음, 도 11 및 도 12를 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 11은 본 발명의 제3 실시예에 따른 반도체 장치의 부분 레이아웃도이다. 도 12는 도 11의 D-D선을 따라 절단한 단면도이다. 이하에서도 앞서 설명한 실시예들과 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 위주로 설명하도록 한다. 본 실시예에서는, 하드 마스크 층(HML11~HML43)이 도시되어 있지만, 앞서 설명한 바와 같이, 각각의 하드 마스크 층(HML11~HML43)의 아래에는 액티브 핀(F11~F43)이 존재한다는 것을 전제로 설명하도록 한다.
도 11을 참조하면, 본 실시예에 따른 반도체 장치(4)에서, 액티브 핀(F11~F13, F21~F23, F31~F33, F41~F43)은 도시된 것과 같이 제1 방향(Y)으로 서로 이격되어 배치될 수 있다. 다시 말해, 앞서 설명한 실시예의 제1 액티브 핀(도 12의 F1)은 제1 방향(Y)으로 서로 이격된 제11 내지 제13 액티브 핀(F11~F13)으로 구성될 수 있고, 제2 액티브 핀(도 12의 F2)은 제1 방향(Y)으로 서로 이격된 제21 내지 제23 액티브 핀(F21~F23)으로 구성될 수 있고, 제3 액티브 핀(도 12의 F3)은 제1 방향(Y)으로 서로 이격된 제31 내지 제33 액티브 핀(F31~F33)으로 구성될 수 있고, 제4 액티브 핀(도 12의 F4)은 제1 방향(Y)으로 서로 이격된 제41 내지 제43 액티브 핀(F41~F43)으로 구성될 수 있다.
한편, 본 실시예에서, 제1 방향(Y)으로 서로 이격된 액티브 핀(F11~F13, F21~F23, F31~F33, F41~F43) 사이에는 액티브 핀(F11~F13, F21~F23, F31~F33, F41~F43)을 서로 전기적으로 접속시키기 위한 자기 정렬 컨택(Self Aligned Contact)(177)이 배치될 수 있다. 이러한 자기 정렬 컨택(177)은 게이트 전극(162) 상에 형성된 캐핑막(179)을 이용하여 형성될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 이러한 자기 정렬 컨택(177)은 필요에 따라 생략되는 것도 가능하다.
본 실시예에서, 제1 영역(I)에 배치된 액티브 핀(F12~F42)의 제2 방향(X) 폭(W8)은 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)의 제2 방향(X) 폭(W9)과 다를 수 있다. 구체적으로, 제1 영역(I)에 배치된 액티브 핀(F12~F42)의 제2 방향(X) 폭(W8)은 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)의 제2 방향(X) 폭(W9)보다 작을 수 있다. 이에 따라 본 실시예에서도, 제1 영역(I)에 배치된 액티브 핀(F12~F42)에 형성된 트랜지스터와 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)에 형성된 트랜지스터의 특성이 서로 다를 수 있다.
한편, 본 실시예에서, 제1 영역(I)에 배치된 액티브 핀(F12~F42)의 일측과 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)의 일측은 도시된 것과 같이 제1 방향(Y)으로 정렬되어 배치되나, 제1 영역(I)에 배치된 액티브 핀(F12~F42)의 타측과 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)의 타측은 제1 방향(Y)으로 정렬되지 않도록 배치될 수 있다.
그리고, 제2 영역(II)에 배치된 제13 액티브 핀(F13)과 제23 액티브 핀(F23)의 간격인 제5 간격(L5)과, 제23 액티브 핀(F23)과 제33 액티브 핀(F33)의 간격인 제6 간격(L6)은 서로 동일할 수 있다. 따라서, 동일한 특성을 갖는 복수의 트랜지스터를 하나의 게이트 구조물(192)을 이용하여 형성할 수 있는 장점이 있다.
다음, 도 13을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 13은 본 발명의 제4 실시예에 따른 반도체 장치의 부분 레이아웃도이다. 이하에서도 앞서 설명한 실시예들과 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 위주로 설명하도록 한다. 본 실시예에서도, 하드 마스크 층(HML11~HML43)이 도시되어 있지만, 앞서 설명한 바와 같이, 각각의 하드 마스크 층(HML11~HML43)의 아래에는 액티브 핀(F11~F43)이 존재한다는 것을 전제로 설명하도록 한다.
도 13을 참조하면, 본 실시예에 따른 반도체 장치(5)에서, 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)은 제1 영역(I)에 배치된 액티브 핀(F12~F42)의 중심선을 기준으로 비대칭 형상으로 배치될 수 있다.
다시 말해, 제1 영역(I)에 배치된 액티브 핀(F12~F42)의 일측과 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)의 일측은 도시된 것과 같이 제1 방향(Y)으로 정렬되어 배치되나, 제1 영역(I)에 배치된 액티브 핀(F12~F42)의 타측과 제2 영역(II)에 배치된 액티브 핀(F11~F41, F13~F43)의 타측은 제1 방향(Y)으로 정렬되지 않도록 배치될 수 있다.
또한, 본 실시예에서, 액티브 핀(F11~F41, F12~F42, F13~F43)은 도시된 것과 같이 2개씩 그룹핑되어 형성될 수 있다. 이렇게 액티브 핀(F11~F41, F12~F42, F13~F43)이 2개씩 그룹핑되어 형성되는 것도, 앞서 설명한 것과 같이 하나의 더미 구조물(예를 들어, 도 37의 510)로부터 쌍으로 액티브 핀(F11~F41, F12~F42, F13~F43)이 형성되기 때문일 수 있다.
이와 같은 액티브 핀(F11~F41, F12~F42, F13~F43)의 형상으로 인해, 제2 방향(X)으로 이격된 각 액티브 핀(F11~F13, F21~F23, F31~F33) 간의 간격은 서로 다를 수 있다. 구체적으로, 제2 영역(II)에 배치된, 제13 액티브 핀(F13)과 제23 액티브 핀(F23)의 간격인 제7 간격(L7)과, 제23 액티브 핀(F23)과 제33 액티브 핀(F33)의 간격인 제8 간격(L8)은 서로 다를 수 있다. 더욱 구체적으로, 제7 간격(L7)은 도시된 것과 같이 제8 간격(L8)보다 클 수 있다.
다음 도 14 및 도 15를 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명한다.
도 14는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 15는 도 14에 도시된 반도체 장치의 레이아웃도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 14 및 도 15를 참조하면, 반도체 장치(6)는 전원 노드(VCC)와 접지 노드(VSS) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BLb)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
여기서, 도 14 및 도 15를 참조하면, 서로 이격된 제1 액티브 핀(210), 제2 액티브 핀(220), 제3 액티브 핀(230), 제4 액티브 핀(240)은 일 방향(예를 들어, 도 15의 상하방향)으로 길게 연장되도록 형성될 수 있다. 제2 액티브 핀(220), 제3 액티브 핀(230)은 제1 액티브 핀(210), 제4 액티브 핀(240)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(251), 제2 게이트 전극(252), 제3 게이트 전극(253), 제4 게이트 전극(254)은 타 방향(예를 들어, 도 15의 좌우 방향)으로 길게 연장되고, 제1 액티브 핀(210) 내지 제4 액티브 핀(240)을 교차하도록 형성될 수 있다. 구체적으로, 제1 게이트 전극(251)은 제1 액티브 핀(210)과 제2 액티브 핀(220)을 완전히 교차하고, 제3 액티브 핀(230)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(253)은 제4 액티브 핀(240)과 제3 액티브 핀(230)을 완전히 교차하고, 제2 액티브 핀(220)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(252), 제4 게이트 전극(254)은 각각 제1 액티브 핀(210), 제4 액티브 핀(240)을 교차하도록 형성될 수 있다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(251)과 제2 액티브 핀(220)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(251)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(252)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의될 수 있다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(253)과 제3 액티브 핀(230)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(253)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(254)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의될 수 있다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(251~254)과, 제1 내지 제4 액티브 핀(210, 220, 230, 240)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있으며, 다수의 컨택(250)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(261)은 제2 액티브 핀(220), 제3 게이트 라인(253)과, 배선(271)을 동시에 연결할 수 있다. 제2 공유 컨택(262)은 제3 액티브 핀(230), 제1 게이트 라인(251)과, 배선(272)을 동시에 연결할 수 있다.
여기서, 제1 내지 제4 게이트 전극(251~254)과, 제1 내지 제4 액티브 핀(210, 220, 230, 240) 등은 앞서 설명한 본 발명의 실시예에 따른 레이아웃 디자인 시스템(1)을 이용하여 생성한 디자인으로 제조될 수 있다.
이러한 반도체 장치(6)는 예를 들어, SRAM(Static Random Access Memory)으로 사용될 수 있다. 그리고, 반도체 장치(6)에 포함된 적어도 하나의 트랜지스터(PU1~2, PD1~2, PS1~2)는 앞서 설명한 실시예들에 따른 구성을 채용할 수 있다. 예를 들어, 도 17에 도시된 제1 패스 트랜지스터(PS1)는 도 13의 제13 액티브 핀(F13) 상에 형성되고, 제1 풀다운 트랜지스터(PD1)는 도 13의 제12 액티브 핀(F12) 상에 형성될 수 있다. 또한, 예를 들어, 도 17에 도시된 제2 풀다운 트랜지스터(PD2)는 도 15의 제13 액티브 핀(F13) 상에 형성되고, 제2 패스 트랜지스터(PS2)는 도 15의 제12 액티브 핀(F12) 상에 형성될 수 있다.
다음 도 16 및 도 17을 참조하여, 본 발명의 제6 및 제7 실시예에 따른 반도체 장치에 대해 설명한다.
도 16은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 17은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
먼저, 도 16을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(7)는 로직 영역(410)과 SRAM 형성 영역(420)을 포함할 수 있다. 로직 영역(410)에는 제1 트랜지스터(411)가 배치되고, SRAM 형성 영역(420)에는 제2 트랜지스터(421)가 배치될 수 있다.
다음, 도 17을 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치(8)는 로직 영역(410)을 포함하되, 로직 영역(410) 내에는 서로 다른 제3 및 제4 트랜지스터(412, 422)가 배치될 수 있다. 한편, 별도로 도시하지 않았으나, SRAM 영역 내에서도 서로 다른 제3 및 제4 트랜지스터(412, 422)가 배치될 수도 있다.
여기서, 제1 트랜지스터(411)는 전술한 본 발명의 실시예들에 따른 반도체 장치(2~5) 중 어느 하나이고, 제2 트랜지스터(421)는 전술한 본 발명의 실시예들에 따른 반도체 장치(6) 일 수 있다. 예를 들어, 제1 트랜지스터(411)는 도 5의 반도체 장치(2)이고, 제2 트랜지스터(421)는 도 14 및 도 15의 반도체 장치(6)일 수 있다.
한편, 제3 트랜지스터(412)도 전술한 본 발명의 실시예들에 따른 반도체 장치(2~5) 중 어느 하나이고, 제4 트랜지스터(422)도 전술한 본 발명의 실시예들에 따른 반도체 장치(2~5) 중 다른 하나일 수 있다.
한편, 도 16에서는, 예시적으로 로직 영역(410)과 SRAM형성 영역(420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(410)과, 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
다음 도 18을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(2~6) 중 어느 하나가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(2~8) 중 어느 하나는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19 내지 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 19은 태블릿 PC(1200)을 도시한 도면이고, 도 20은 노트북(1300)을 도시한 도면이며, 도 21은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(2~8) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이하에서는, 도 22a 내지 도 25b를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 22a는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 22b 내지 도 25b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 22a를 참조하면, 먼저, 더미 구조물을 포함하는 레이아웃 디자인을 제공받는다(S100).
구체적으로, 앞서 설명한 본 발명의 몇몇 실시예들에 따른 레이아웃 디자인 시스템들로부터 더미 구조물을 포함하는 레이아웃 디자인을 제공받을 수 있다. 이러한 레이아웃 디자인이 설계되는 과정을 살펴보면, 크게 제1 레이아웃 디자인 단계와 제2 레이아웃 디자인 단계로 나뉠 수 있다. 여기에서 레이아웃 디자인은 앞서 설명한 칩 디자인(50)에 해당할 수 있으나, 이에 한정되는 것은 아니다.
먼저, 도 22b를 참조하면, 제1 레이아웃 디자인 단계는, 더미 구조물(510, 514)의 일부 영역에 각각 제1 및 제2 마커(MK1, MK2)를 설정하고, 제1 및 제2 마커(MK1, MK2)가 설정된 영역에 대해 제1 오프셋(offset)(W12)을 결정하는 것을 포함한다.
다음 도 23a를 참조하면, 앞서 설명한 제1 레이아웃 디자인 단계에 후속하는 제2 레이아웃 디자인 단계로써, 제1 및 제2 마커(MK1, MK2)가 설정된 더미 구조물(510, 514)의 일부 영역의 폭을 제1 오프셋(W12)만큼 연장시키고, 이어서 더미 구조물(510, 512, 514)의 양측에 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)를 배치하는 것을 포함한다.
다시 도 22a를 참조하면, 제공받은 레이아웃 디자인을 이용하여 반도체 장치를 제조한다(S200).
구체적으로, 제공받은 레이아웃 디자인을 이용하여 더미 구조물(510, 512, 514)과 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)를 형성할 수 있다. 이러한 더미 구조물(510, 512, 514)과 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)를 형성하는 구체적인 공정은 도 23b를 참조하여 설명하도록 한다.
도 23b를 참조하면, 먼저, 액티브 층(100) 상에 CVD, PECVD 등의 공정을 이용하여 제1 절연층(미도시)을 형성한다. 그리고, 형성된 제1 절연층(미도시) 상에 제1 마스크 층(미도시)을 형성하고, 앞서 설명한 레이아웃 디자인을 이용하여, 제1 마스크 층(미도시)을 패터닝(patterning)한다. 그 후, 패터닝된 제1 마스크 층(미도시)을 마스크로, 제1 절연층(미도시)을 식각하여, 제1 방향(Y)으로 연장되는 더미 구조물(510, 512, 514)을 형성한다. 여기서, 더미 구조물(510, 512, 514)은 맨드렐(mandrel)로 지칭될 수 있다. 이러한 더미 구조물(510, 512, 514)은 산화막, 질화막, 산질화막 또는 이들의 조합막일 수도 있고, 유기물질인 SOH, 포토레지스트(photoresist) 등으로 이루어질 수도 있으나, 본 발명이 이에 제한되는 것은 아니다.
이어서 더미 구조물(510, 512, 514) 상에 더미 구조물(510, 512, 514)을 덮는 제2 절연층(미도시)을 형성한다. 그리고, 형성된 제2 절연층(미도시)을 패터닝함으로써, 도시된 것과 같이 더미 구조물(510, 512, 514) 양 측에 제1 방향(Y)으로 연장되는 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)를 형성한다. 이러한 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)를 형성하는 데에는 예를 들어, 이방성(anisotropic) 식각이 이용될 수 있다.
이러한 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)는 예를 들어, 산질화막으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이러한 과정을 통해 형성된 더미 구조물(510, 512, 514)과 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)는, 앞서 설명한 레이아웃 디자인과 일치할 수 있다
도 24a 내지 도 24c를 참조하면, 더미 구조물(510, 512, 514)과 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)를 덮는 제2 마스크 층(560)을 형성하고, 더미 구조물(510, 512, 514)과 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)가 노출되도록 제2 마스크 층(560)을 식각함으로써, 도 24c에 도시된 바와 같이, 제1 더미 스페이서(511b)와 제2 더미 스페이서(513a) 사이 및 제2 더미 스페이서(513b)와 제3 더미 스페이서(515a) 사이에 각각 제1 및 제2 하드 마스크 층(HML1, HML2)이 형성될 수 있다. 본 실시예에서, 형성되는 하드 마스크 층(예를 들어, HML1, HML2)의 제3 방향(Z)의 높이는, 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)의 제3 방향(Z)의 높이보다 낮을 수 있으나, 이에 한정되는 것은 아니다.
도 25a 및 도 25b를 참조하면, 더미 구조물(510, 512, 514)과 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)를 제거한다.
즉, 제1 및 제2 하드 마스크 층(HML1, HML2)를 제외한 더미 구조물(510, 512, 514)과 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)를 제거함으로써, 액티브 층(100)이 노출될 수 있다.
또한 제1 및 제2 하드 마스크 층(HML1, HML2)를 마스크로, 액티브 층(100)을 일정 깊이 식각하면, 도 6에 도시된 바와 같이, 제1 및 제2 액티브 핀(F1, F2)이 형성될 수 있다. 즉, 도 24 내지 도 27b는, 도 5에 도시된 반도체 장치(1)의 일부분의 제조 과정이 도시된 것으로, 다른 부분 역시 동일한 방법으로 제조될 수 있다.
여기에서, 도 5 및 도 6을 참조하면, 액티브 핀(F1~F4)이 형성된 후, 하드 마스크 층(HML1~HML4) 상에 제2 방향(X)으로 연장되는 게이트 구조물(192) 및 스페이서(115)가 형성될 수 있다. 도 5 및 도 6에는 하드 마스크 층(HML1~HML4)가 제거되지 않은 상태로 그 위에 게이트 구조물(192) 및 스페이서(115)가 형성된 모습을 도시하고 있지만, 이에 한정되는 것은 아니며, 하드 마스크 층(HML1~HML4)이 제거된 후, 액티브 핀(F1~F4) 상에 게이트 구조물(192) 및 스페이서(115)가 형성될 수도 있다.
앞서 설명한 제조 방법의 경우, 하드 마스크 층(HML1~HML4)을 형성시, 자기 정렬 기법을 사용하여, 형성하기 때문에, 제조 공정이 간단하고, 최종적으로 액티브 핀(F1~F4)의 폭을 제어하기 용이하다는 특징이 있다. 또한 다양한 폭을 가지는 액티브 핀을 형성하는 과정에서 마스크(예를 들어, 식각을 위한 마스크 층)의 사용을 줄임으로써, 제조 효율이 개선된다는 특징이 있다.
이하에서는, 도 26 내지 도 29를 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 26 내지 도 29은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 이하에서는 앞서 설명한 제조 방법과 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 위주로 설명하도록 한다. 또한 도 22a에 도시된 순서도는 본 실시예에서도 동일하게 적용된다는 것을 전제로 한다.
도 26을 참조하면, 제1 레이아웃 디자인 단계에서, 더미 구조물(510, 512, 514)의 일부 영역에 각각 제1 내지 제3 마커(MK1, MK2, MK3)를 설정한다. 그리고, 제1 내지 제3 마커(MK1, MK2, MK3)가 설정된 영역에 대해 제2 오프셋(offset)(W13)을 결정한다.
다음 도 27a를 참조하면, 앞서 설명한 제1 레이아웃 디자인 단계에 후속하는 제2 레이아웃 디자인 단계에서, 제1 내지 제3 마커(MK1, MK2, MK3)가 설정된 더미 구조물(510, 512, 514)의 일부 영역의 폭을 제2 오프셋(W13)만큼 연장시킨다. 그리고, 이어서 더미 구조물(510, 512, 514)의 양측에 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)를 배치한다.
이 후, 이러한 레이아웃 디자인을 이용하여 더미 구조물(510, 512, 514)과 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)를 형성하게 되면, 도 27a와 도 27b와 같은 형상을 얻을 수 있다.
도 27b에 도시된 형상을 얻는 공정을 보다 구체적으로 설명하면, 먼저, 앞서 설명한 레이아웃 디자인을 이용하여, 액티브 층(100) 상에 제1 방향(Y)으로 연장되는 더미 구조물(510, 512, 514)을 형성한다.
이어서 더미 구조물(510, 512, 514) 양 측에 제1 방향(Y)으로 연장되는 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)를 형성한다.
도 28a 및 도 28b를 참조하면, 도 24a 내지 도 24c에서 설명된 식각 공정을 통해, 제1 더미 스페이서(511b)와 제2 더미 스페이서(513a) 사이, 제2 더미 스페이서(513b)와 제3 더미 스페이서(515a) 사이에 각각 제1 및 제2 하드 마스크 층(HML1, HML2)이 형성될 수 있다.
도 29a 및 도 29b를 참조하면, 더미 구조물(510, 512, 514)과 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)를 제거한다.
즉, 제1 및 제2 하드 마스크 층(HML1, HML2)를 제외한 더미 구조물(510, 512, 514)과 더미 스페이서(511a, 511b, 513a, 513b, 515a, 515b)를 제거함으로써, 액티브 층(100)이 노출될 수 있다.
또한 제1 및 제2 하드 마스크 층(HML1, HML2)를 마스크로, 액티브 층(100)을 일정 깊이 식각하면, 제1 및 제2 액티브 핀(F1, F2)이 형성될 수 있다. 즉, 도 26 내지 도 29은, 도 12에 도시된 반도체 장치(2)의 일부분의 제조 과정이 도시된 것으로, 다른 부분 역시 동일한 방법으로 제조될 수 있다.
여기에서, 도 10을 참조하면, 액티브 핀(F1~F4)(즉, HML1~HML4 아래에 배치된)이 형성된 후, 하드 마스크 층(HML1~HML4) 상에 제2 방향(X)으로 연장되는 게이트 구조물(192) 및 스페이서(115)가 형성될 수 있다. 도 10에는 하드 마스크 층(HML1~HML4)이 제거되지 않은 상태로 그 위에 게이트 구조물(192) 및 스페이서(115)가 형성된 모습을 도시하고 있지만, 이에 한정되는 것은 아니며, 하드 마스크 층(HML1~HML4)이 제거된 후, 액티브 핀(F1~F4) 상에 게이트 구조물(192) 및 스페이서(115)가 형성될 수도 있다.
이하에서는, 도 30 내지 도 31을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 30 내지 도 31은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 이하에서는 앞서 설명한 제조 방법과 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 위주로 설명하도록 한다. 또한 도 22a에 도시된 순서도는 본 실시예에서도 동일하게 적용된다는 것을 전제로 한다.
도 30을 참조하면, 제1 레이아웃 디자인 단계에서, 더미 구조물(510, 514)의 일부 영역에 각각 제1 및 제2 마커(MK1, MK2)를 설정한다. 그리고, 제1 및 제2 마커(MK1, MK2)가 설정된 영역에 대해 제3 오프셋(offset)(W14)을 결정한다.
다음 도 31a를 참조하면, 앞서 설명한 제1 레이아웃 디자인 단계에 후속하는 제2 레이아웃 디자인 단계에서, 제1 및 제2 마커(MK1, MK2)가 설정된 더미 구조물(510, 514)의 일부 영역의 폭을 제3 오프셋(W14)만큼 연장시킨다. 그리고, 이어서 더미 구조물(510, 512, 514)의 양측에 더미 스페이서(509b, 511a, 511b, 513a, 513b, 515a, 515b, 517a)를 배치한다.
이 후, 이러한 레이아웃 디자인을 이용하여 더미 구조물(510, 512, 514)과 더미 스페이서(509b, 511a, 511b, 513a, 513b, 515a, 515b, 517a)를 형성하게 되면, 도 31a 및 도 31b와 같은 형상을 얻을 수 있다.
도 31b에 도시된 형상을 얻는 공정을 보다 구체적으로 설명하면, 먼저, 앞서 설명한 레이아웃 디자인을 이용하여, 액티브 층(100) 상에 제1 방향(Y)으로 연장되는 더미 구조물(510, 512, 514)을 형성한다.
이어서 더미 구조물(510, 512, 514) 양 측에 제1 방향(Y)으로 연장되는 더미 스페이서(509b, 511a, 511b, 513a, 513b, 515a, 515b, 517a)를 형성한다.
도 32a 내지 도 32c를 참조하면, 도 24a 내지 도 24c에서 설명한 식각 공정을 통해, 제1 더미 스페이서(511a)와 제4 더미 스페이서(509b) 사이, 제1 더미 스페이서(511b)와 제2 더미 스페이서(513a) 사이, 제2 더미 스페이서(513b)와 제3 더미 스페이서(515a) 사이, 제3 더미 스페이서(515b)와 제5 더미 스페이서(517a) 사이에 각각 제10, 제20, 제30, 제40 하드 마스크 층(HML10, HML20, HML30, HML40)이 형성될 수 있다.
도 33a 및 도 33b를 참조하면, 더미 구조물(510, 512, 514)과 더미 스페이서(509b, 511a, 511b, 513a, 513b, 515a, 515b, 517a)를 제거한 후, 제10, 제20, 제30, 제40 하드 마스크 층(HML10, HML20, HML30, HML40) 상에 제2 방향(X)으로 연장되는 제2, 제3, 제4 마스크 층(541a, 541b, 541c)을 형성한다.
즉, 제10, 제20, 제30, 제40 하드 마스크 층(HML10, HML20, HML30, HML40)을 제외한 더미 구조물(510, 512, 514)과 더미 스페이서(509b, 511a, 511b, 513a, 513b, 515a, 515b, 517a)를 제거함으로써, 액티브 층(100)이 노출될 수 있고, 제10, 제20, 제30, 제40 하드 마스크 층(HML10, HML20, HML30, HML40)의 제1 영역(I) 상에 제3 마스크 층(541b)를 형성하고, 제2 영역(II) 상에 제2 및 제4 마스크 층(541a, 541c)를 형성할 수 있다. 그 후, 제2 내지 제4 마스크 층(541a, 541b, 541c)를 마스크로, 제10, 제20, 제30, 제40 하드 마스크 층(HML10, HML20, HML30, HML40)에 대해 식각 공정을 수행함으로써, 도 34a에 도시된 하드 마스크 층(HML11, HML12, HML13, HML21, HML22, HML23, HML31, HML32, HML33, HML41, HML42, HML43)이 형성될 수 있다. 도 33b에는 제3 마스크 층(541b)이 형성되어 있는 모습만이 도시되어 있는 바, 제2 및 제4 마스크 층(541a, 541c)도 앞서 설명한 위치에 제3 마스크 층(541b)과 같이 형성될 수 있다.
도 34a 및 도 34b를 참조하면, 하드 마스크 층(HML11, HML12, HML13, HML21, HML22, HML23, HML31, HML32, HML33, HML41, HML42, HML43)를 마스크로, 액티브 층(100)을 일정 깊이 식각하면, 액티브 핀(F11, F12, F13, F21, F22, F23, F31, F32, F33, F41, F42, F43)이 형성될 수 있다. 즉, 도 30 내지 도 34은, 도 11에 도시된 반도체 장치(4)의 제조 과정이 도시된 것이다. 도 34b에는 F12, F22, F32, F42만이 도시되어 있지만, 앞선 설명을 통해 알 수 있듯이, 각각의 하드 마스크 층(HML11, HML12, HML13, HML21, HML22, HML23, HML31, HML32, HML33, HML41, HML42, HML43) 아래에는 액티브 핀(F11, F12, F13, F21, F22, F23, F31, F32, F33, F41, F42, F43)이 존재한다. 또한 도 34b에는 일부 하드 마스크 층(HML12, HML22, HML32, HML42)과 일부 액티브 핀(F12, F22, F32, F42)의 모습만이 도시되어 있는 바, 나머지 하드 마스크 층(HML12, HML13, HML22, HML23, HML32, HML33, HML42, HML43)과 나머지 액티브 핀(F12, F12, F22, F23, F32, F33, F42, F43)도 앞서 설명한 위치에 각각 형성될 수 있다.
여기에서, 도 11을 참조하면, 액티브 핀(F11~F43)(즉, HML11~HML43 아래에 배치된)이 형성된 후, 하드 마스크 층(HML11~HML43) 상에 제2 방향(X)으로 연장되는 게이트 구조물(192) 및 스페이서(115)가 형성될 수 있다. 도 11에는 하드 마스크 층(HML11~HML43)이 제거되지 않은 상태로 그 위에 게이트 구조물(192) 및 스페이서(115)가 형성된 모습을 도시하고 있지만, 이에 한정되는 것은 아니며, 하드 마스크 층(HML11~HML43)이 제거된 후, 액티브 핀(F11~F43) 상에 게이트 구조물(192) 및 스페이서(115)가 형성될 수도 있다.
또한 제1 방향(Y)으로 서로 이격된 액티브 핀(F11~F13, F21~F23, F31~F33) 사이에는 액티브 핀(F11~F13, F21~F23, F31~F33)을 서로 전기적으로 접속시키기 위한 자기 정렬 컨택(Self Aligned Contact)(177)이 배치될 수 있다. 이러한 자기 정렬 컨택(177)은 게이트 전극(도 12의 162) 상에 형성된 캐핑막(도 12의 179)을 이용하여 형성될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 이러한 자기 정렬 컨택(177)은 필요에 따라 생략되는 것도 가능하다.
이하에서는, 도 35 내지 도 39을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 35 내지 도 39은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 이하에서는 앞서 설명한 제조 방법과 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 위주로 설명하도록 한다. 또한 도 22a에 도시된 순서도는 본 실시예에서도 동일하게 적용된다는 것을 전제로 한다.
도 35를 참조하면, 제1 레이아웃 디자인 단계에서, 더미 구조물(508, 512, 516)의 일부 영역에 각각 제1 내지 제3 마커(MK1, MK2, MK3)를 설정한다. 그리고, 제1 내지 제3 마커(MK1, MK2, MK3)가 설정된 영역에 대해 제4 오프셋(offset)(W15)을 결정한다.
다음 도 36a를 참조하면, 앞서 설명한 제1 레이아웃 디자인 단계에 후속하는 제2 레이아웃 디자인 단계에서, 제1 내지 제3 마커(MK1, MK2, MK3)가 설정된 더미 구조물(508, 512, 516)의 일부 영역의 폭을 제4 오프셋(W15)만큼 연장시킨다. 그리고, 이어서 더미 구조물(508, 510, 512, 514, 516)의 양측에 더미 스페이서(509a, 509b, 511a, 511b, 513a, 513b, 515a, 515b, 517a, 517b)를 배치한다.
이 후, 이러한 레이아웃 디자인을 이용하여 더미 구조물(508, 510, 512, 514, 516)과 더미 스페이서(509a, 509b, 511a, 511b, 513a, 513b, 515a, 515b, 517a, 517b)를 형성하게 되면, 도 38a 및 도 38b와 같은 형상을 얻을 수 있다.
도 36b에 도시된 형상을 얻는 공정을 보다 구체적으로 설명하면, 먼저, 앞서 설명한 레이아웃 디자인을 이용하여, 액티브 층(100) 상에 제1 방향(Y)으로 연장되는 더미 구조물(508, 510, 512, 514, 516)을 형성한다.
이어서 더미 구조물(508, 510, 512, 514, 516) 양 측에 제1 방향(Y)으로 연장되는 더미 스페이서(509a, 509b, 511a, 511b, 513a, 513b, 515a, 515b, 517a, 517b)를 형성한다.
도 37a 내지 도 37c를 참조하면, 도 24a 내지 도 24c에서 설명한 식각 공정을 통해, 제4 더미 스페이서(509b)와 제1 더미 스페이서(511a) 사이, 제1 더미 스페이서(511b)와 제2 더미 스페이서(513a) 사이, 제2 더미 스페이서(513b)와 제3 더미 스페이서(515a) 사이, 제3 더미 스페이서(515b)와 제5 더미 스페이서(517a) 사이에 각각 제10, 제20, 제30, 제40 하드 마스크 층(HML10, HML20, HML30, HML40)이 형성될 수 있다.
도 38a 및 도 38b를 참조하면, 더미 구조물(508, 510, 512, 514, 516)과 더미 스페이서(509a, 509b, 511a, 511b, 513a, 513b, 515a, 515b, 517a)를 제거하고, 제10, 제20, 제30, 제40 하드 마스크 층(HML10, HML20, HML30, HML40) 상에 제2, 제3, 제4 마스크 층(541a, 541b, 541c)을 형성한다.
즉, 제10, 제20, 제30, 제40 하드 마스크 층(HML10, HML20, HML30, HML40)를 제외한 더미 구조물(508, 510, 512, 514, 516)과 더미 스페이서(509a, 509b, 511a, 511b, 513a, 513b, 515a, 515b, 517a)를 제거함으로써, 액티브 층(100)이 노출될 수 있다. 또한, 제10, 제20, 제30, 제40 하드 마스크 층(HML10, HML20, HML30, HML40)의 제1 영역(I)에 제3 마스크 층(541b)를 형성하고, 제2 영역(II)에 제2 및 제4 마스크 층(541a, 541c)를 형성할 수 있다. 그 후, 제2 내지 제4 마스크 층(541a, 541b, 541c)을 마스크로, 제10, 제20, 제30, 제40 하드 마스크 층(HML10, HML20, HML30, HML40)에 대해 식각 공정을 수행함으로써, 도 39a에 도시된 하드 마스크 층(HML11, HML12, HML13, HML21, HML22, HML23, HML31, HML32, HML33, HML41, HML42, HML43)이 형성될 수 있다. 도 38b에는 제3 마스크 층(541b)이 형성되어 있는 모습만이 도시되어 있는 바, 제2 및 제4 마스크 층(541a, 541c)도 앞서 설명한 위치에 제3 마스크 층(541b)과 같이 형성될 수 있다.
도 39a 및 도 39b를 참조하면, 하드 마스크 층(HML11, HML12, HML13, HML21, HML22, HML23, HML31, HML32, HML33, HML41, HML42, HML43)을 마스크로, 액티브 층(100)을 일정 깊이 식각하면, 액티브 핀(F11, F12, F13, F21, F22, F23, F31, F32, F33, F41, F42, F43)이 형성될 수 있다. 즉, 도 35 내지 도 39b는, 도 13에 도시된 반도체 장치(4)의 제조 과정이 도시된 것이다. 도 39b에는 F12, F22, F32, F42만이 도시되어 있지만, 앞선 설명을 통해 알 수 있듯이, 각각의 하드 마스크 층(HML11, HML12, HML13, HML21, HML22, HML23, HML31, HML32, HML33, HML41, HML42, HML43) 아래에는 액티브 핀(F11, F12, F13, F21, F22, F23, F31, F32, F33, F41, F42, F43)이 존재한다.
여기에서, 도 13을 참조하면, 액티브 핀(F11~F43)(즉, HML11~HML43 아래에 배치된)이 형성된 후, 하드 마스크 층(HML11~HML43) 상에 제2 방향(X)으로 연장되는 게이트 구조물(192) 및 스페이서(115)가 형성될 수 있다. 도 13에는 하드 마스크 층(HML11~HML43)이 제거되지 않은 상태로 그 위에 게이트 구조물(192) 및 스페이서(115)가 형성된 모습을 도시하고 있지만, 이에 한정되는 것은 아니며, 하드 마스크 층(HML11~HML43)이 제거된 후, 액티브 핀(F11~F43) 상에 게이트 구조물(192) 및 스페이서(115)가 형성될 수도 있다.
또한 제1 방향(Y)으로 서로 이격된 액티브 핀(F11~F13, F21~F23, F31~F33, F41~F43) 사이에는 액티브 핀(F11~F13, F21~F23, F31~F33, F41~F43)을 서로 전기적으로 접속시키기 위한 자기 정렬 컨택(Self Aligned Contact)(177)이 배치될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 이러한 자기 정렬 컨택(177)은 필요에 따라 생략되는 것도 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 액티브 층 115: 스페이서
192: 게이트 구조물 F1~F4: 액티브 핀

Claims (10)

  1. 프로세서;
    중간(intermediate) 디자인이 저장된 저장모듈; 및
    상기 프로세서를 이용하여, 상기 중간 디자인을 수정하는 수정 모듈을 포함하되,
    상기 중간 디자인은,
    액티브 영역과,
    상기 액티브 영역 상에 배치된 복수의 더미 디자인을 포함하고,
    상기 각 더미 디자인은 더미 구조물과, 상기 더미 구조물의 양 측에 배치된 더미 스페이서를 포함하고,
    상기 수정 모듈은,
    상기 복수의 더미 디자인의 일부 영역의 폭을 수정하는 레이아웃 디자인 시스템.
  2. 제 1항에 있어서,
    상기 더미 디자인은,
    제1 방향으로 연장되는 더미 구조물 및 상기 더미 구조물의 양 측에 배치된 더미 스페이서를 포함하고,
    상기 수정 모듈은, 상기 더미 디자인의 일부 영역의 폭을 수정하는 레이아웃 디자인 시스템.
  3. 제 2항에 있어서,
    상기 제1 더미 구조물은,
    제1 더미부와, 상기 제1 더미부와 상기 제1 방향으로 인접한 제2 더미부를 포함하고,
    상기 수정 모듈은, 상기 제1 더미부의 상기 제2 방향 폭을 조절하는 마커를 생성하는 레이아웃 디자인 시스템.
  4. 제 3항에 있어서,
    상기 더미 스페이서는,
    상기 제1 더미부와 상기 제2 방향으로 인접한 제1 서브 더미 스페이서와,
    상기 제2 더미부와 상기 제2 방향으로 인접하고, 상기 제1 서브 더미 스페이서와 상기 제1 방향으로 인접한 제2 서브 더미 스페이서를 포함하고,
    상기 제1 서브 더미 스페이서의 상기 제2 방향 폭은, 상기 제2 서브 더미 스페이서의 상기 제2 방향 폭과 동일한 레이아웃 디자인 시스템.
  5. 액티브 층으로부터 돌출된 형상으로 제1 방향으로 연장되어 배치된 액티브 핀;
    상기 액티브 핀의 상면과 그 하면이 실질적으로 일치하도록 오버랩되고, 상기 액티브 층과 비접촉되도록 상기 액티브 핀 상에 상기 제1 방향으로 연장되어 배치된 하드 마스크 층;
    상기 하드 마스크 층 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치된 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일측에 배치된 스페이서를 포함하되,
    상기 하드 마스크 층은, 제1 영역과, 상기 제1 영역에 상기 제1 방향으로 인접한 제2 영역을 포함하고,
    상기 제1 영역의 상기 제2 방향 폭은 상기 제2 영역의 상기 제2 방향 폭과 다른 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 영역은 상기 게이트 구조물 하부에 배치되고,
    상기 제2 영역은 상기 스페이서 하부에 배치되는 반도체 장치.
  7. 제 5항에 있어서,
    상기 하드 마스크 층은, 상기 제1 방향으로 서로 이격되어 배치되는 제1 및 제2 하드 마스크 층을 포함하고,
    상기 제1 하드 마스크 층은 상기 제1 영역에 배치되고,
    상기 제2 하드 마스크 층은 상기 제2 영역에 배치되는 반도체 장치.
  8. 반도체 장치의 레이아웃 디자인을 제공받고,
    상기 레이아웃 디자인을 이용하여, 액티브 층 상에 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 및 제2 더미 구조물을 형성하고,
    상기 제1 및 제2 더미 구조물 양측에 각각 상기 제1 방향으로 연장되는 제1 및 제2 더미 스페이서를 형성하고,
    상기 제1 및 제2 더미 스페이서 사이에 하드 마스크 층을 형성하고,
    상기 제1 및 제2 더미 구조물과 상기 제1 및 제2 더미 스페이서를 제거하여, 상기 액티브 층의 상면을 노출시키고,
    상기 하드 마스크 층을 마스크로 상기 액티브 층을 식각하여 액티브 핀을 형성하는 것을 포함하되,
    상기 제1 더미 구조물은, 2 이상의 서로 다른 제2 방향 폭을 가지는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제1 더미 구조물은, 제1 더미부와, 상기 제1 더미부와 상기 제1 방향으로 인접한 제2 더미부를 포함하고,
    상기 제1 더미부의 상기 제2 방향 폭은, 상기 제2 더미부의 상기 제2 방향 폭과 다른 반도체 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 반도체 장치의 레이아웃 디자인을 제공받는 것은,
    저장 모듈이 수정 모듈로 중간 디자인을 제공하고,
    상기 중간 디자인을 상기 수정 모듈이 마커를 이용하여 수정하고,
    상기 수정된 중간 디자인을, 상기 수정 모듈 및 상기 저장 모듈을 포함하는 레이아웃 디자인 시스템으로부터 제공받는 것을 포함하되,
    상기 수정된 중간 디자인은 상기 반도체 장치의 레이아웃 디자인을 포함하는 반도체 장치의 제조 방법.
KR1020140012160A 2014-02-03 2014-02-03 레이아웃 디자인 시스템, 이를 이용하여 제조한 반도체 장치 및 그 반도체 장치의 제조 방법 KR102224525B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140012160A KR102224525B1 (ko) 2014-02-03 2014-02-03 레이아웃 디자인 시스템, 이를 이용하여 제조한 반도체 장치 및 그 반도체 장치의 제조 방법
US14/488,628 US9576953B2 (en) 2014-02-03 2014-09-17 Layout design system, semiconductor device fabricated by using the system and method for fabricating the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140012160A KR102224525B1 (ko) 2014-02-03 2014-02-03 레이아웃 디자인 시스템, 이를 이용하여 제조한 반도체 장치 및 그 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20150091661A true KR20150091661A (ko) 2015-08-12
KR102224525B1 KR102224525B1 (ko) 2021-03-08

Family

ID=53755492

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140012160A KR102224525B1 (ko) 2014-02-03 2014-02-03 레이아웃 디자인 시스템, 이를 이용하여 제조한 반도체 장치 및 그 반도체 장치의 제조 방법

Country Status (2)

Country Link
US (1) US9576953B2 (ko)
KR (1) KR102224525B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324832B1 (en) 2014-11-17 2016-04-26 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices using masks having varying widths
US9842843B2 (en) 2015-12-03 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing static random access memory device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017171843A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Transistor gate trench engineering to decrease capacitance and resistance
US10529712B2 (en) * 2017-11-07 2020-01-07 Samsung Electronics Co., Ltd. Semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060177977A1 (en) * 2005-02-08 2006-08-10 The Hong Kong University Of Science And Technology Method for patterning fins and gates in a FinFET device using trimmed hard-mask capped with imaging layer
KR20090026602A (ko) * 2007-09-10 2009-03-13 주식회사 하이닉스반도체 반도체 장치 및 그의 레이아웃 방법
KR20140001578A (ko) * 2012-06-27 2014-01-07 삼성전자주식회사 반도체 집적 회로, 그 설계 방법 및 제조방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6674134B2 (en) 1998-10-15 2004-01-06 International Business Machines Corporation Structure and method for dual gate oxidation for CMOS technology
JP4536186B2 (ja) 1998-11-16 2010-09-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1519421A1 (en) * 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum Vzw Multiple gate semiconductor device and method for forming same
US7098502B2 (en) 2003-11-10 2006-08-29 Freescale Semiconductor, Inc. Transistor having three electrically isolated electrodes and method of formation
US8669145B2 (en) * 2004-06-30 2014-03-11 International Business Machines Corporation Method and structure for strained FinFET devices
JP2006253198A (ja) 2005-03-08 2006-09-21 Oki Electric Ind Co Ltd 半導体装置の製造方法
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7745091B2 (en) * 2005-09-13 2010-06-29 Affymetrix, Inc. Miniaturized microparticles
KR20070069913A (ko) 2005-12-28 2007-07-03 주식회사 하이닉스반도체 반도체 소자 제조 방법
US7763534B2 (en) * 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US7923337B2 (en) 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
KR20100071200A (ko) * 2008-12-19 2010-06-29 삼성전자주식회사 멀티플렉서 및 이의 제조 방법
KR101528823B1 (ko) * 2009-01-19 2015-06-15 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR20110002261A (ko) * 2009-07-01 2011-01-07 삼성전자주식회사 더미를 포함하는 반도체 소자
KR101648128B1 (ko) * 2009-12-28 2016-08-24 삼성전자주식회사 가변적인 폭을 가지는 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8062963B1 (en) 2010-10-08 2011-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a semiconductor device having an epitaxy region
US8461008B2 (en) * 2011-08-15 2013-06-11 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits in bulk semiconductor substrates
US8466012B1 (en) * 2012-02-01 2013-06-18 International Business Machines Corporation Bulk FinFET and SOI FinFET hybrid technology
US8610241B1 (en) * 2012-06-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Homo-junction diode structures using fin field effect transistor processing
CN103943499B (zh) * 2013-01-22 2016-08-31 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US9123810B2 (en) * 2013-06-18 2015-09-01 United Microelectronics Corp. Semiconductor integrated device including FinFET device and protecting structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060177977A1 (en) * 2005-02-08 2006-08-10 The Hong Kong University Of Science And Technology Method for patterning fins and gates in a FinFET device using trimmed hard-mask capped with imaging layer
KR20090026602A (ko) * 2007-09-10 2009-03-13 주식회사 하이닉스반도체 반도체 장치 및 그의 레이아웃 방법
KR20140001578A (ko) * 2012-06-27 2014-01-07 삼성전자주식회사 반도체 집적 회로, 그 설계 방법 및 제조방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324832B1 (en) 2014-11-17 2016-04-26 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices using masks having varying widths
US9842843B2 (en) 2015-12-03 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing static random access memory device
US10763266B2 (en) 2015-12-03 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing static random access memory device
US11355501B2 (en) 2015-12-03 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing static random access memory device
US11832431B2 (en) 2015-12-03 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing static random access memory device

Also Published As

Publication number Publication date
US9576953B2 (en) 2017-02-21
KR102224525B1 (ko) 2021-03-08
US20150221644A1 (en) 2015-08-06

Similar Documents

Publication Publication Date Title
US9299811B2 (en) Methods of fabricating semiconductor devices
KR102202753B1 (ko) 반도체 장치 및 그 제조 방법
KR102045212B1 (ko) 반도체 장치 및 그 제조 방법
US11600711B2 (en) Semiconductor devices having gate structures with skirt regions
KR102399027B1 (ko) 반도체 장치
US9306070B2 (en) Semiconductor device and method of fabricating the same
US9324850B2 (en) Integrated circuit devices and fabricating method thereof
KR102259917B1 (ko) 반도체 장치 및 그 제조 방법
KR102250980B1 (ko) 반도체 장치 및 그 제조 방법
KR102432462B1 (ko) 반도체 장치
KR102233073B1 (ko) 반도체 장치 및 그 제조 방법
KR102137368B1 (ko) 반도체 장치 및 그 제조 방법
US10177157B2 (en) Transistor structure having multiple n-type and/or p-type elongated regions intersecting under common gate
KR102094745B1 (ko) 반도체 장치 및 그 제조 방법
KR20160112622A (ko) 액티브 핀을 포함하는 반도체 장치
KR102160100B1 (ko) 반도체 장치 제조 방법
KR20140099743A (ko) 반도체 장치 및 그 제조 방법
KR102224525B1 (ko) 레이아웃 디자인 시스템, 이를 이용하여 제조한 반도체 장치 및 그 반도체 장치의 제조 방법
KR102410135B1 (ko) 반도체 장치 및 그 제조 방법
KR102238439B1 (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant