CN103943499B - 鳍式场效应晶体管的形成方法 - Google Patents

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Abstract

一种鳍式场效应晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有鳍部，所述鳍部的顶表面具有硬掩膜层，所述鳍部之间具有隔离结构，所述鳍部的顶表面高于所述隔离结构的顶表面，且所述鳍部的顶表面与所述隔离结构顶表面的高度差大于所述硬掩膜层的厚度；在所述鳍部和所述隔离结构上形成第一伪栅材料层；研磨所述第一伪栅材料层，直至暴露出所述硬掩膜层表面；去除所述硬掩膜层；在所述第一伪栅材料层上形成第二伪栅材料层，所述第二伪栅材料层覆盖所述鳍部的顶表面；刻蚀所述第二伪栅材料层和所述第一伪栅材料层，形成伪栅。本发明的鳍式场效应晶体管的形成方法，伪栅材料层表面更平整，伪栅高度更均匀。

Description

鳍式场效应晶体管的形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种鳍式场效应晶体管的形成方法。
背景技术
MOS晶体管通过在栅极施加电压，调节通过沟道区域的电流来产生开关信号。但当半导体技术进入45纳米以下节点时，传统的平面式MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管（FinFET）是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的半导体鳍部，覆盖部分所述鳍部的顶部和侧壁的栅极结构，位于所述栅极结构两侧的鳍部内的源/漏区。
在后栅（Gate-last）工艺中，先形成伪栅，后续形成位于侧墙、源/漏区和层间介质层后，再去除所述伪栅，形成栅极结构。但在鳍式场效应晶体管的形成工艺中，由于鳍部凸出于半导体表面，在所述半导体衬底表面形成的伪栅材料层表面凹凸不平。图1示出了现有技术的一种鳍式场效应晶体管的形成过程中伪栅材料层的剖面结构示意图，包括：半导体衬底100，位于所述半导体衬底100上的凸起的鳍部101；位于所述鳍部101之间，且覆盖所述半导体衬底100表面和所述鳍部101部分侧壁的隔离结构102，所述隔离结构102的顶表面低于所述鳍部101的顶表面；位于所述鳍部101和所述隔离结构102上的伪栅材料层103。由于所述隔离结构102的顶表面低于所述鳍部101的顶表面，相邻鳍部101之间具有凹槽，在形成伪栅材料层103后，伪栅材料层103填充所述相邻鳍部101之间的凹槽，使位于所述隔离结构102上的伪栅材料层的表面低于位于所述鳍部101上的伪栅材料层103的表面，所述伪栅材料层103表面凹凸不平整，影响后续制造工艺。
为了解决上述问题，现有工艺中通常会采用化学机械抛光的工艺抛光所述伪栅材料层103，使位于所述鳍部101和隔离结构102上的伪栅材料层103的顶表面高度相同。但由于在化学机械抛光过程中，不存在抛光阻挡层，抛光后剩余伪栅材料层103的厚度难以控制，容易导致伪栅材料层的厚度不均匀。
其他有关鳍式场效应晶体管形成方法，还可以参考公开号为US2011/0147812A1的美国专利申请。
发明内容
本发明技术方案解决的问题是现有技术形成的鳍式场效应晶体管的伪栅材料层厚度不均匀，影响后续制造工艺。
为解决上述问题，本发明提供了一种鳍式场效应晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有鳍部，所述鳍部的顶表面具有硬掩膜层，所述鳍部之间具有隔离结构，所述鳍部的顶表面高于所述隔离结构的顶表面，且所述鳍部的顶表面与所述隔离结构顶表面的高度差大于所述硬掩膜层的厚度；在所述鳍部和所述隔离结构上形成第一伪栅材料层，所述第一伪栅材料层的厚度大于所述鳍部的高度；研磨所述第一伪栅材料层，直至暴露出所述硬掩膜层表面；去除所述硬掩膜层，暴露出所述鳍部的顶表面；在所述第一伪栅材料层上形成第二伪栅材料层，所述第二伪栅材料层覆盖所述鳍部的顶表面；刻蚀所述第二伪栅材料层和所述第一伪栅材料层，形成伪栅。
可选的，所述硬掩膜层的厚度为5nm~15nm。
可选的，所述鳍部的顶表面与所述隔离结构顶表面的高度差为100nm~300nm。
可选的，还包括：在研磨所述第一伪栅材料层后，在所述第一伪栅材料层上形成氮化硅层；氧化所述鳍部的顶角，形成第一氧化层；全部去除或部分去除所述第一氧化层。
可选的，还包括：在所述鳍部和所述隔离结构上形成第一伪栅材料层前，在所述鳍部表面形成第二氧化层。
可选的，还包括：在去除所述硬掩膜层后，氧化所述鳍部的顶表面。
可选的，还包括：在形成伪栅之后，在所述伪栅两侧形成侧墙；在所述伪栅两侧的鳍部内形成源区和漏区；形成覆盖所述鳍部和隔离结构的介质层，所述介质层的顶表面与所述伪栅的顶表面齐平。
可选的，所述源区和漏区为嵌入式源区和漏区。
可选的，还包括：在形成覆盖所述鳍部和隔离结构的介质层之后，去除所述伪栅，形成第一开口，所述第一开口暴露部分所述鳍部的表面。
可选的，还包括对所述第一开口暴露出的鳍部进行氢气退火、选择性刻蚀或者氧化处理。
可选的，还包括在所述第一开口内形成栅介质层和位于所述栅介质层上的金属栅极。
可选的，所述硬掩膜层为氮化硅层和氧化硅层的堆叠结构，所述氮化硅层位于所述氧化硅层之上。
可选的，所述第一伪栅材料层和所述第二伪栅材料层为多晶硅层。
本发明还提供了一种鳍式场效应晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有伪鳍部，所述伪鳍部的顶表面具有硬掩膜层，所述半导体衬底表面具有鳍部，所述鳍部和伪鳍部之间具有隔离结构，所述鳍部的顶表面和所述伪鳍部的顶表面高于所述隔离结构的顶表面，且所述鳍部的顶表面和所述伪鳍部的顶表面与所述隔离结构顶表面的高度差大于所述硬掩膜的厚度；在所述鳍部、伪鳍部和隔离结构上形成第一伪栅材料层，所述第一伪栅材料层的厚度大于所述鳍部和伪鳍部的高度；研磨所述第一伪栅材料层，直至暴露出所述硬掩膜层表面；去除所述硬掩膜层，暴露出所述伪鳍部的顶表面；在所述第一伪栅材料层上形成第二伪栅材料层，所述第二伪栅材料层覆盖所述伪鳍部的顶表面；刻蚀所述第二伪栅材料层和所述第一伪栅材料层，形成伪栅。
可选的，所述鳍部的顶表面与所述伪鳍部的顶表面齐平。
可选的，所述硬掩膜层的厚度为5nm~15nm,，所述鳍部的顶表面和所述伪鳍部的顶表面与所述隔离结构顶表面的高度差为100nm~300nm。
可选的，还包括：在形成所述第一伪栅材料层之前，对所述鳍部进行氢气退火或者氧化处理。
可选的，还包括：在形成伪栅之后，在所述伪栅两侧形成侧墙；在所述伪栅两侧的鳍部内形成源区和漏区；形成覆盖所述鳍部和隔离结构的介质层，所述介质层的顶表面与所述伪栅的顶表面齐平。
可选的，所述源区和漏区为嵌入式源区和漏区。
可选的，还包括：在形成覆盖所述鳍部和隔离结构的介质层之后，去除所述伪栅，形成第一开口，所述第一开口暴露部分所述鳍部的表面；在所述第一开口内形成栅介质层和位于所述栅介质层上的金属栅极。
与现有技术相比，本发明具有以下优点：
现有技术形成伪栅材料层的过程中，鳍部的顶表面高于隔离结构的顶表面，在形成所述伪栅材料层之后，所述伪栅材料层填充由于所述鳍部顶表面与所述隔离结构顶表面的高度差所形成的凹槽，使位于鳍部顶表面上的伪栅材料层高于位于隔离结构表面上的伪栅材料层，表面凹凸不平。在本发明的实施例中，在所述鳍部和所述隔离结构上形成第一伪栅材料层，以所述鳍部顶表面的硬掩膜层为阻挡层，研磨所述第一伪栅材料层，使位于所述隔离结构上的第一伪栅材料层的顶表面与所述硬掩膜层的顶表面齐平，即所述第一伪栅材料层填充满由于所述鳍部的顶表面与所述隔离结构顶表面之间的高度差所形成的凹槽。接着去除所述硬掩膜层，所述第一伪栅材料层的顶表面与所述鳍部的顶表面的高度差即为所述硬掩膜层的厚度，再在所述第一伪栅材料层上形成第二伪栅材料层。在形成第二伪栅材料层时，所述第二伪栅材料层无需填充由于所述鳍部的顶表面与所述隔离结构顶表面的高度差所形成的凹槽，且由于所述硬掩膜层的厚度（即所述第一伪栅材料层的顶表面与所述鳍部的顶表面的高度差）小于所述鳍部的顶表面与所述隔离结构顶表面的高度差，因此所形成的第二伪栅材料层的表面与现有技术形成的伪栅材料层相比，表面更平整，使后续形成的伪栅高度更均匀。
本发明的另一实施例的鳍式场效应晶体管的形成方法中，所述半导体衬底表面具有鳍部和伪鳍部，所述伪鳍部的顶表面具有硬掩膜层，在所述鳍部、伪鳍部和隔离结构上形成第一伪栅材料层，以所述伪鳍部顶表面的硬掩膜层为阻挡层，研磨所述第一伪栅材料层，使位于所述隔离结构上的第一伪栅材料层的顶表面与所述硬掩膜层的顶表面齐平。去除所述硬掩膜层后，在所述第一伪栅材料层上形成第二伪栅材料层，与上述分析类似，也可以使所述第二伪栅材料层的表面更平整，有利于后续形成伪栅极。
附图说明
图1是现有技术的鳍式场效应晶体管的剖面结构示意图；
图2至图11是本发明第一实施例的鳍式场效应晶体管的形成过程示意图；
图12至图16是本发明第二实施例的鳍式场效应晶体管的形成过程示意图。
具体实施方式
由背景技术可知，现有技术形成的鳍式场效应晶体管的伪栅材料层厚度不均匀，影响后续制造工艺。
本发明的发明人研究了现有工艺形成鳍式场效应晶体管的伪栅材料层的形成方法，发现现有工艺形成的鳍式场效应晶体管的伪栅材料层的厚度不均匀，主要原因在于隔离结构和鳍部的顶表面高度不同，即使后续采用化学机械抛光工艺平坦化所述伪栅材料层，由于不存在抛光阻挡层，也容易导致伪栅材料层的厚度不均匀。本发明的发明人还研究了现有技术浅沟槽隔离结构的形成方法，发现现有技术通常会在鳍部之上形成硬掩膜层，作为刻蚀半导体衬底和浅沟槽隔离结构回刻蚀的阻挡层，而所述硬掩膜层可以作为化学机械抛光伪栅材料层的研磨阻挡层。
基于以上研究，本发明的发明人提出了一种鳍式场效应晶体管的形成方法，在所述鳍部和所述隔离结构上形成第一伪栅材料层，以所述鳍部顶表面的硬掩膜层为阻挡层，研磨所述第一伪栅材料层，使位于所述隔离结构上的第一伪栅材料层的顶表面与所述硬掩膜层的顶表面齐平，去除所述硬掩膜层，在所述第一伪栅材料层上形成第二伪栅材料层。由于所述鳍部的顶表面与所述隔离结构顶表面的高度差大于所述硬掩膜层的厚度，去除所述硬掩膜层后，位于所述隔离结构上的第一伪栅材料层的顶表面与所述鳍部的顶表面的高度差小于所述鳍部的顶表面与所述隔离结构顶表面的高度差，使在所述第一伪栅材料层表表面的第二伪栅材料层表面更平整，有利于后续的制造工艺。
下面结合附图详细地描述具体实施例，上述的目的和本发明的优点将更加清楚。
第一实施例
图2至图11是本发明第一实施例的鳍式场效应晶体管的形成过程的结构示意图。
请参考图2，提供半导体衬底200，所述半导体衬底200表面具有鳍部201，所述鳍部201的顶表面具有硬掩膜层203，所述鳍部201之间具有隔离结构202，所述鳍部201的顶表面高于所述隔离结构202的顶表面，且所述鳍部201的顶表面与所述隔离结构202顶表面的高度差大于所述硬掩膜层203的厚度。
所述半导体衬底200可以是硅或者绝缘体上硅（SOI），所述半导体衬底200也可以是锗、锗硅、砷化镓或者绝缘体上锗。所述半导体衬底200表面具有鳍部201，所述鳍部201为通过对所述半导体衬底200刻蚀后形成的凸起结构。所述鳍部201之间具有隔离结构202，所述隔离结构202的顶表面低于所述鳍部201的顶表面。在本实施例中，所述隔离结构202为浅沟槽隔离结构（STI），所述浅沟槽隔离结构的材料为氧化硅，所述浅沟槽隔离结构的形成方法可参考现有工艺，在此不再赘述。
本实施例中，所述鳍部201的顶表面具有硬掩膜层203，所述硬掩膜层203为氧化硅层和氮化硅层的堆叠结构，所述氮化硅层位于所述氧化硅层之上。所述硬掩膜层203可以是刻蚀所述半导体衬底200形成鳍部201的掩膜层，所述硬掩膜层203也可以是在形成隔离结构202时的刻蚀阻挡层。本实施例中，所述硬掩膜层203作为后续研磨第一伪栅材料层的研磨阻挡层。所述鳍部201的顶表面与所述隔离结构202顶表面的高度差大于所述硬掩膜层203的厚度，可以使在后续形成第二掩膜层后，第二掩膜层表面与现有技术相比表面更平整。
请参考图3，图3为在图2的基础上形成鳍式场效应晶体管的过程中，沿AA1方向的剖面结构示意图。在所述鳍部201和所述隔离结构202上形成第一伪栅材料层204，所述第一伪栅材料层204的厚度大于所述鳍部201的高度，所述鳍部201的高度是指所述鳍部201凸出于所述隔离结构202表面的部分的高度。
具体的，采用化学气相沉积或者物理气相沉积的工艺在所述鳍部201和所述隔离结构202上形成第一伪栅材料层204。本实施例中，所述第一伪栅材料层204的材料为多晶硅。由于所述隔离结构202的顶表面低于所述鳍部201的顶表面，在形成所述第一伪栅材料层204后，位于所述鳍部201上的第一伪栅材料层204高于位于所述隔离结构202上的第一伪栅材料层204，使所述第一伪栅材料层204的表面凹凸不平，影响后续制造工艺，因此需要对第一伪栅材料层204进行平坦化。
在另一实施例中，在所述鳍部和所述隔离结构上形成第一伪栅材料层前，在所述鳍部表面形成第二氧化层。所述第二氧化层可以通过氧化所述半导体鳍部形成，也可以通过化学气相沉积工艺形成。所述第二氧化层用于在后续工艺中保护所述半导体鳍部。
请参考图4，研磨所述第一伪栅材料层204，直至暴露出所述硬掩膜层203表面。
本实施例中，采用化学机械抛光工艺研磨所述第一伪栅材料层204，以所述硬掩膜层203为研磨阻挡层。由于所述硬掩膜层203的材料与第一伪栅材料层204的材料不同，其化学机械抛光速率也不同，当暴露出所述硬掩膜层203表面时，停止化学机械抛光工艺，使所述第一伪栅材料层204的顶表面与所述硬掩膜层203的顶表面齐平。由于本实施例中采用了硬掩膜层203作为研磨阻挡层，可以控制研磨停止时间，获得的第一伪栅材料层204表面平整。
请参考图5，在所述第一伪栅材料层204上形成氮化硅层215，氧化所述鳍部201的顶角，形成第一氧化层205。
本实施例中，对所述第一伪栅材料层204的表面在高温下进行氮气退火，形成较薄的氮化硅层215。在其他实施例中，采用化学气相沉积或者物理气相沉积工艺在所述第一伪栅材料层204的表面形成氮化硅层215。所述氮化硅层215在后续的氧化工艺中保护所述第一伪栅材料层204，防止其氧化。
接着，对所述鳍部201在氧气氛围下高温退火，氧化所述鳍部201的顶角，形成第一氧化层205。由于所述硬掩膜层203的厚度较薄，且氧原子在氧化硅中的扩散速度快，在高温环境下，氧离子可以通过所述硬掩膜层203扩散至所述鳍部201的表面，由于所述鳍部201的顶角部位的比表面积大，暴露出的硅原子更多，更容易被氧化。后续去除所述第一氧化层205后，所述鳍部201的顶角被去除，表面光滑。
请参考图6，去除所述硬掩膜层203（参考图5）。
本实施例中，所述硬掩膜层203为氮化硅层和氧化硅层的堆叠结构，先使用热磷酸去除所述氮化硅层，再使用氢氟酸溶液去除所述氧化硅层。需要说明的是在去除硬掩膜层203的过程中，位于所述第一伪栅材料层204上的氮化硅层215（参考图5）也同时被去除，位于所述鳍部201上的第一氧化层205（参考图5）同时被去除。由于所述硬掩膜层203的厚度较薄，通常在纳米量级，例如所述硬掩膜层的厚度为5nm~15nm，去除所述硬掩膜层203后，所述第一伪栅材料层204的顶表面高度与鳍部201的顶表面的高度差即为所述硬掩膜层的厚度，也为5nm~15nm。
在另一实施例中，在去除所述硬掩膜层的过程中，控制刻蚀时间，使所述鳍部上的第一氧化层保留，并进一步的氧化所述鳍部的顶角，后续去除氧化层后，所述鳍部的顶角被去除，使所述鳍部表面光滑。
请参考图7，在所述第一伪栅材料层204上形成第二伪栅材料层206，所述第二伪栅材料206覆盖所述鳍部201的顶表面。
采用化学气相沉积或者物理气相沉积工艺在所述第一伪栅材料层204上形成第二伪栅材料层206。本实施例中，所述第二伪栅材料层206的材料为多晶硅，由于所述第一伪栅材料层204的顶表面和所述鳍部201的顶表面的高度差为所述硬掩膜层203（请参考图5）的厚度，而所述应掩膜层203的厚度通常较小，例如为5nm~15nm，因此所述第一伪栅材料层204的顶表面与所述鳍部201的顶表面的高度差小。
与现有技术相比，现有技术形成伪栅材料层的过程中，所述隔离结构的顶表面低于所述鳍部的顶表面，相邻两个鳍部之间形成凹槽，所述凹槽的深度即为所述鳍部凸出于所述隔离结构顶表面的高度，通常为100nm~300nm。而在本实施例中，所述第一伪栅材料层204填充满相邻两个鳍部之间的凹槽，所述第二伪栅材料层206无需填充位于相邻两个鳍部201之间的凹槽，且所述鳍部201的顶表面与所述隔离结构202顶表面的高度差大于所述硬掩膜层203的厚度。另外，本实施例中采用化学气相沉积工艺形成第二伪栅材料层206，由于化学气相沉积工艺的填充能力好，且所述第二伪栅材料层206的厚度较大，例如为100nm~250nm，在形成第二伪栅材料层206后，所述第一伪栅材料层204的顶表面与所述鳍部201的顶表面的高度差被填充，因此形成的第二伪栅材料层206的表面比现有技术所形成的伪栅材料层表面更平整。
所述第一伪栅材料层204和所述第二伪栅材料层206共同构成伪栅材料层，由于所述第二伪栅材料层206的表面更平整，所述伪栅材料层的表面更平整，后续刻蚀所述伪栅材料层形成伪栅，位于不同鳍部上的的伪栅高度均匀，有利于后续的制造工艺。
请参考图8，刻蚀所述第二伪栅材料层206和所述第一伪栅材料层204（参考图7），形成伪栅208。图8为在图7的基础上形成鳍式场效应晶体管的过程中沿图1中BB1方向的剖面结构示意图。
本实施例中，在所述第二伪栅材料层206表面形成图形化光刻胶（未图示），所述图形化光刻胶后续形成的伪栅的位置对应。以所述图形化光刻胶为掩膜，采用干法刻蚀工艺刻蚀所述第二伪栅材料层206和所述第一伪栅材料层204，在所述鳍部201上形成伪栅208，其余部分的第二伪栅材料层206和第一伪栅材料层204被去除。由于所述第二伪栅材料层206的表面更平整，刻蚀工艺后，形成的位于所述鳍部201上的伪栅208的高度均匀，保证了后续形成的鳍式场效应晶体管的一致性。
请参考图9，在所述伪栅208两侧形成侧墙209，在所述伪栅209两侧的鳍部201内形成源区和漏区210，形成覆盖所述鳍部201和隔离结构202的介质层211，所述介质层211的顶表面与所述伪栅208的顶表面齐平。
本实施例中，在所述伪栅208上形成侧墙材料层（未图示），再回刻蚀所述侧墙材料层，位于所述伪栅208两侧的伪栅材料层形成侧墙209，其余部分的伪栅材料层被去除。本实施例中，所述源区和漏区210为嵌入式源区和漏区，具体形成工艺包括，首先去除所述伪栅208两侧的部分鳍部201，接着采用选择性外延工艺在所述伪栅208两侧形成嵌入式源区和漏区。所述嵌入式源区和漏区的材料可以为锗硅或者碳化硅，所述嵌入式源区和漏区可以在鳍式场效应晶体管沟道区域引入应力，提高载流子迁移率。在形成源区和漏区210后，形成覆盖所述鳍部201的介质材料层，采用化学机械抛光工艺抛光所述介质层材料层，直至暴露出所述伪栅208的顶表面，形成与所述伪栅208的顶表面齐平的介质层211，所述介质层211的材料可以为氧化硅、氮化硅或者氮氧化硅，所述介质层211起到隔离作用。
在另一实施例中，直接对所述伪栅两侧的鳍部进行离子注入形成源区和漏区。
请参考图10，去除所述伪栅208，形成第一开口212，所述第一开口212暴露部分鳍部201的表面，对所述第一开口212暴露的部分鳍部201进行氢气退火。
在后栅工艺中，栅介质层和栅电极层在源区和漏区形成之后形成，可以减小栅介质层和栅电极的热预算，有利于获得理想的阈值电压，提高晶体管性能。在去除所述伪栅极208后，形成第一开口212，所述第一开口212用于在后续工艺中形成栅介质层和栅电极层。
本实施例中，在去除所述伪栅极208，形成第一开口212后，对所述第一开口212暴露出的部分鳍部201进行氢气退火。具体的，在950摄氏度高温下对所述鳍部201进行30分钟退火，可以修复所述鳍部201表面的损伤，改善鳍部表面晶格结构，有利于提高晶体管的性能。
在其他实施例中，还可以对所述第一开口暴露出的鳍部进行选择性刻蚀或者氧化处理，去除所述鳍部表面损伤，改善鳍部表面质量，提高晶体管性能。
请参考图11，在所述第一开口212（参考图10）内形成栅介质层（未图示）和金属栅极213。
具体的，在所述第一开口212内形成栅介质材料层和金属栅材料层（为图示），所述栅介质材料层的材料可以为HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO和HfZrO中的一种或几种，所述金属栅材料层的材料为W、Al，Cu，Ti，Ta，TaN，NiSi，CoSi，TiN，TiAl和TaSiN中的一种或几种。研磨所述栅介质材料层和金属栅材料层，直至暴露出所述介质层211表面，形成栅介质层和金属栅极213。
第二实施例
图12至图16是本发明第二实施例的鳍式场效应晶体管的形成过程的结构示意图。
请参考图12，提供半导体衬底300，所述半导体衬底300表面具有伪鳍部311，所述伪鳍部311的顶表面具有硬掩膜层303，所述半导体衬底300表面具有鳍部301，所述鳍部301和伪鳍部311之间具有隔离结构302，所述鳍部301的顶表面和所述伪鳍部311的顶表面高于所述隔离结构302的顶表面，且所述鳍部301的顶表面和所述伪鳍部311的顶表面与所述隔离结构302顶表面的高度差大于所述硬掩膜303的厚度。
与第一实施例不同，本实施例中，所述半导体衬底表面300表面具有鳍部301和伪鳍部311，且仅所述伪鳍部311的顶表面具有硬掩膜层303。所述鳍部301用于形成鳍式场效应晶体管，所述伪鳍部311作为工艺检测结构（Process Check Monitor）。所述硬掩膜层303可以是刻蚀所述半导体衬底300形成鳍部301和伪鳍部311的掩膜层，所述硬掩膜层303也可以是形成隔离结构302时的刻蚀阻挡层。所述鳍部301表面的硬掩膜层303在之前工艺中被去除，使所述硬掩膜层303仅位于所述伪鳍部311的顶表面。所述鳍部301的顶表面和所述伪鳍部311的顶表面高于所述隔离结构302的顶表面，且所述鳍部301的顶表面和所述伪鳍部311的顶表面与所述隔离结构302顶表面的高度差大于所述硬掩膜303的厚度。本实施例中，所述鳍部301和所述伪鳍部311的顶表面齐平，所述硬掩膜层303的厚度为5nm~15nm,，所述鳍部301的顶表面和所述伪鳍部311的顶表面与所述隔离结构302顶表面的高度差为100nm~300nm。本实施例中，所述硬掩膜层303为氮化硅层和氧化硅层（未图示）的堆叠结构，所述氮化硅层位于所述氧化硅层之上。
需要说明的是，所述伪鳍部311的个数为多个，且均匀分布在半导体衬底300表面，在后续的研磨第一伪栅材料层的工艺中，以所述伪鳍部311顶表面的硬掩膜层303为研磨阻挡层，可以使整个半导体衬底300表面的第一伪栅材料层的厚度均匀。
请参考图13，对所述鳍部301进行氧化处理。
具体的，对所述鳍部301在氧气氛围下进行高温退火，氧化所述鳍部301的表面，形成氧化层（未图示），并去除所述氧化层。由于所述鳍部301顶角位置的比表面积大，所述鳍部301顶角位置更容易被氧化，形成的氧化层更厚，去除所述氧化层后，所述鳍部301的顶角被去除，所述鳍部301的表面光滑，没有棱角，有利于提高晶体管性能。
在另一实施例中，在对所述鳍部进行氧化处理后，还对所述鳍部进行了氢气退火，以修复所述鳍部表面的损伤，改善鳍部表面晶格结构。
请参考图14，在所述鳍部301、伪鳍部311和隔离结构302上形成第一伪栅材料层304，所述第一伪栅材料层304的厚度大于所述鳍部301和所述伪鳍部311的高度。
具体的，采用化学气相沉积或者物理气相沉积工艺在所述鳍部301、伪鳍部311和所述隔离结构302上形成第一伪栅材料层304。本实施例中，所述第一伪栅材料层304的材料为多晶硅。由于所述隔离结构302的顶表面低于所述鳍部301和伪鳍部311的顶表面，在形成所述第一伪栅材料层304后，位于所述鳍部301和伪鳍部311上的第一伪栅材料层304高于位于所述隔离结构302上的第一伪栅材料层304，使所述第一伪栅材料层304的表面凹凸不平，影响后续制造工艺，因此需要对第一伪栅材料层304进行平坦化。
请参考图15，研磨所述第一伪栅材料层304，直至暴露出所述硬掩膜层303表面，去除所述硬掩膜层303（参考图14），暴露出所述伪鳍部311的顶表面。
本实施例中，采用化学机械抛光工艺研磨所述第一伪栅材料层304，以所述硬掩膜层303为研磨阻挡层。由于所述硬掩膜层303的材料与第一伪栅材料层304的材料不同，其化学机械抛光速率也不同，当暴露出所述硬掩膜层303表面时，停止化学机械抛光工艺，使所述第一伪栅材料层304的顶表面与所述硬掩膜层303的顶表面齐平。由于本实施例中采用了硬掩膜层303作为研磨阻挡层，可以控制研磨停止时间，获得的第一伪栅材料层304表面更平整。且由于所述硬掩膜层303的顶表面高于所述鳍部301的顶表面，在研磨所述第一伪栅材料层304的过程中，不会对所述鳍部301造成损伤。去除所述硬掩膜层303后，由于所述硬掩膜层303的厚度较薄，通常在纳米量级，所述第一伪栅材料层304的顶表面高度与伪鳍部311的顶表面高度基本相同。
请参考图16，在所述第一伪栅材料层304上形成第二伪栅材料层306，所述第二伪栅材料层306覆盖所述伪鳍部311的顶表面。
采用化学气相沉积或者物理气相沉积工艺在所述第一伪栅材料层304上形成第二伪栅材料层306。本实施例中，所述第二伪栅材料层306的材料为多晶硅。由于所述第一伪栅材料层304的顶表面和所述伪鳍部311的顶表面的高度差较小，在形成第二伪栅材料层306后，所述第二伪栅材料层306的表面更平整，具体分析可参考第一实施例，在此不再赘述。所述第一伪栅材料层304和所述第二伪栅材料层306共同构成伪栅材料层，由于所述第二伪栅材料层306的表面更平整，所述伪栅材料层的表面更平整，后续刻蚀所述伪栅材料层形成伪栅，位于不同鳍部上的的伪栅高度均匀，有利于后续的制造工艺。
后续工艺中刻蚀所述第二伪栅材料层和所述第一伪栅材料层，形成伪栅；在所述伪栅两侧形成侧墙；在所述伪栅两侧的鳍部内形成嵌入式源区和漏区；形成覆盖所述鳍部和隔离结构的介质层，所述介质层的顶表面与所述伪栅的顶表面齐平；去除所述伪栅，形成第一开口，所述第一开口暴露部分所述鳍部的表面；在所述第一开口内形成栅介质层和位于所述栅介质层上的金属栅极。上述工艺步骤与第一实施例类似，详细介绍请参考第一实施例，在此不再赘述。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (20)

1.一种鳍式场效应晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有鳍部，所述鳍部的顶表面具有硬掩膜层，所述鳍部之间具有隔离结构，所述鳍部的顶表面高于所述隔离结构的顶表面，且所述鳍部的顶表面与所述隔离结构顶表面的高度差大于所述硬掩膜层的厚度；
在所述鳍部和所述隔离结构上形成第一伪栅材料层，所述第一伪栅材料层的厚度大于所述鳍部的高度；
研磨所述第一伪栅材料层，直至暴露出所述硬掩膜层表面；
氧气通过所述硬掩膜层扩散入其下的鳍部，氧化所述鳍部的顶角；
去除所述硬掩膜层，暴露出所述顶角被氧化的鳍部的顶表面；
在所述第一伪栅材料层上形成第二伪栅材料层，所述第二伪栅材料层覆盖所述鳍部的顶表面；
刻蚀所述第二伪栅材料层和所述第一伪栅材料层，形成伪栅。
2.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述硬掩膜层的厚度为5nm～15nm。
3.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述鳍部的顶表面与所述隔离结构顶表面的高度差为100nm～300nm。
4.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，还包括：在研磨所述第一伪栅材料层后，在所述第一伪栅材料层上形成氮化硅层；氧化所述鳍部的顶角，形成第一氧化层；全部去除或部分去除所述第一氧化层。
5.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，还包括：在所述鳍部和所述隔离结构上形成第一伪栅材料层前，在所述鳍部表面形成第二氧化层。
6.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，还包括：在去除所述硬掩膜层后，氧化所述鳍部的顶表面。
7.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，还包括：在形成伪栅之后，在所述伪栅两侧形成侧墙；在所述伪栅两侧的鳍部内形成源区和漏区；形成覆盖所述鳍部和隔离结构的介质层，所述介质层的顶表面与所述伪栅的顶表面齐平。
8.如权利要求7所述的鳍式场效应晶体管的形成方法，其特征在于，所述源区和漏区为嵌入式源区和漏区。
9.如权利要求7所述的鳍式场效应晶体管的形成方法，其特征在于，还包括：在形成覆盖所述鳍部和隔离结构的介质层之后，去除所述伪栅，形成第一开口，所述第一开口暴露部分所述鳍部的表面。
10.如权利要求9所述的鳍式场效应晶体管的形成方法，其特征在于，还包括对所述第一开口暴露出的鳍部进行氢气退火、选择性刻蚀或者氧化处理。
11.如权利要求9所述的鳍式场效应晶体管的形成方法，其特征在于，还包括在所述第一开口内形成栅介质层和位于所述栅介质层上的金属栅极。
12.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述硬掩膜层为氮化硅层和氧化硅层的堆叠结构，所述氮化硅层位于所述氧化硅层之上。
13.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述第一伪栅材料层和所述第二伪栅材料层为多晶硅层。
14.一种鳍式场效应晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有伪鳍部，所述伪鳍部的顶表面具有硬掩膜层，所述半导体衬底表面具有鳍部，所述鳍部和伪鳍部之间具有隔离结构，所述鳍部的顶表面和所述伪鳍部的顶表面高于所述隔离结构的顶表面，且所述鳍部的顶表面和所述伪鳍部的顶表面与所述隔离结构顶表面的高度差大于所述硬掩膜的厚度；
在所述鳍部、伪鳍部和隔离结构上形成第一伪栅材料层，所述第一伪栅材料层的厚度大于所述鳍部和伪鳍部的高度；
研磨所述第一伪栅材料层，直至暴露出所述硬掩膜层表面；
去除所述硬掩膜层，暴露出所述伪鳍部的顶表面；
在所述第一伪栅材料层上形成第二伪栅材料层，所述第二伪栅材料层覆盖所述伪鳍部的顶表面；
刻蚀所述第二伪栅材料层和所述第一伪栅材料层，形成伪栅。
15.如权利要求14所述的鳍式场效应晶体管的形成方法，其特征在于，所述鳍部的顶表面与所述伪鳍部的顶表面齐平。
16.如权利要求15所述的鳍式场效应晶体管的形成方法，其特征在于，所述硬掩膜层的厚度为5nm～15nm，所述鳍部的顶表面和所述伪鳍部的顶表面与所述隔离结构顶表面的高度差为100nm～300nm。
17.如权利要求14所述的鳍式场效应晶体管的形成方法，其特征在于，还包括：在形成所述第一伪栅材料层之前，对所述鳍部进行氢气退火或者氧化处理。
18.如权利要求14所述的鳍式场效应晶体管的形成方法，其特征在于，还包括：在形成伪栅之后，在所述伪栅两侧形成侧墙；在所述伪栅两侧的鳍部内形成源区和漏区；形成覆盖所述鳍部和隔离结构的介质层，所述介质层的顶表面与所述伪栅的顶表面齐平。
19.如权利要求18所述的鳍式场效应晶体管的形成方法，其特征在于，所述源区和漏区为嵌入式源区和漏区。
20.如权利要求18所述的鳍式场效应晶体管的形成方法，其特征在于，还包括：在形成覆盖所述鳍部和隔离结构的介质层之后，去除所述伪栅，形成第一开口，所述第一开口暴露部分所述鳍部的表面；在所述第一开口内形成栅介质层和位于所述栅介质层上的金属栅极。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010045073B4 (de) 2009-10-30 2021-04-22 Taiwan Semiconductor Mfg. Co., Ltd. Elektrische Sicherungsstruktur
KR20140142423A (ko) * 2013-06-03 2014-12-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN103413758B (zh) * 2013-07-17 2017-02-08 华为技术有限公司 半导体鳍条的制作方法、FinFET器件的制作方法
KR102072410B1 (ko) 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US20150123211A1 (en) * 2013-11-04 2015-05-07 Globalfoundries Inc. NARROW DIFFUSION BREAK FOR A FIN FIELD EFFECT (FinFET) TRANSISTOR DEVICE
US20150214114A1 (en) * 2014-01-28 2015-07-30 United Microelectronics Corp. Manufacturing method of semiconductor structure
KR102224525B1 (ko) * 2014-02-03 2021-03-08 삼성전자주식회사 레이아웃 디자인 시스템, 이를 이용하여 제조한 반도체 장치 및 그 반도체 장치의 제조 방법
KR102235614B1 (ko) * 2014-09-17 2021-04-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9245883B1 (en) * 2014-09-30 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9490176B2 (en) 2014-10-17 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
KR102327143B1 (ko) * 2015-03-03 2021-11-16 삼성전자주식회사 집적회로 소자
CN106158637B (zh) * 2015-03-31 2019-04-26 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US9576954B1 (en) * 2015-09-23 2017-02-21 International Business Machines Corporation POC process flow for conformal recess fill
US10269793B2 (en) * 2016-04-28 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions in fin field effect transistors (FinFETs) and methods of forming same
TWI692871B (zh) * 2016-08-03 2020-05-01 聯華電子股份有限公司 半導體結構及其製作方法
CN107785315B (zh) * 2016-08-26 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN108122762B (zh) * 2016-11-30 2019-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108807532B (zh) * 2017-04-28 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN109698119B (zh) * 2017-10-23 2021-02-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和半导体器件
US10497719B2 (en) 2017-11-16 2019-12-03 Samsung Electronics Co., Ltd. Method for selectively increasing silicon fin area for vertical field effect transistors
KR102535087B1 (ko) * 2018-04-20 2023-05-19 삼성전자주식회사 반도체 장치
US10692773B2 (en) * 2018-06-29 2020-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Forming nitrogen-containing low-K gate spacer
US10622481B2 (en) 2018-08-07 2020-04-14 United Microelectronics Corp. Method of rounding corners of a fin
US10892348B2 (en) 2019-04-29 2021-01-12 United Microelectronics Corp. Method of rounding fin-shaped structure
DE102020129004A1 (de) * 2019-12-26 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur mit isolierendem element und verfahren zum bilden derselben
CN113972274B (zh) * 2020-07-24 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
CN114068709B (zh) * 2020-08-03 2023-08-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100471189B1 (ko) * 2003-02-19 2005-03-10 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
US8334184B2 (en) * 2009-12-23 2012-12-18 Intel Corporation Polish to remove topography in sacrificial gate layer prior to gate patterning
US8502279B2 (en) * 2011-05-16 2013-08-06 Globalfoundries Singapore Pte. Ltd. Nano-electro-mechanical system (NEMS) structures with actuatable semiconductor fin on bulk substrates
KR101850703B1 (ko) * 2011-05-17 2018-04-23 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR101797961B1 (ko) * 2011-06-09 2017-11-16 삼성전자주식회사 반도체 장치의 제조 방법
US8563376B2 (en) * 2011-12-16 2013-10-22 International Business Machines Corporation Hybrid CMOS nanowire mesh device and bulk CMOS device
US8664060B2 (en) * 2012-02-07 2014-03-04 United Microelectronics Corp. Semiconductor structure and method of fabricating the same
US8993402B2 (en) * 2012-08-16 2015-03-31 International Business Machines Corporation Method of manufacturing a body-contacted SOI FINFET

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