DE102020129004A1 - Halbleiterstruktur mit isolierendem element und verfahren zum bilden derselben - Google Patents

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Yu-Xuan Huang
Ching-Wei Tsai
Hou-Yu Chen
Kuan-Lun Cheng
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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Bereitgestellt werden Halbleiterstrukturen und Verfahren zum Herstellen derselben. Die Halbleiterstruktur weist ein Substrat und eine vom Substrat hervorragende Finnenstruktur auf. Die Halbleiterstruktur weist auch Nanostrukturen, gebildet über der Finnenstruktur, und eine Gate-Struktur, welche die Nanostrukturen umgibt, auf. Ferner weist die Halbleiterstruktur eine Source-/Drain-Struktur verbunden mit den Nanostrukturen und ein isolierendes Element, angeordnet zwischen der Finnenstruktur und der Source-/Drain-Struktur, auf.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/953,715 , eingereicht am 26. Dezember 2019, die durch Bezugnahme vollumfänglich in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Die Elektronikindustrie steht einem ständig zunehmenden Bedarf an kleineren und schnelleren elektronischen Bauelementen gegenüber, welche in der Lage sind, eine größere Anzahl zunehmend komplexerer und anspruchsvollerer Funktionen auszuführen. Folglich gibt es einen anhaltenden Trend in der Halbleiterindustrie, kostengünstige, leistungsstarke und energiesparende integrierte Schaltungen (ICs) herzustellen. Bisher sind diese Ziele zum größten Teil erreicht worden, indem die Abmessungen von Halbleiter-ICs (z.B. die minimale Strukturgröße) verkleinert wurden, wodurch die Produktionseffizienz verbessert und die damit verbundenen Kosten gesenkt wurden. Diese Verkleinerung hat jedoch eine erhöhte Komplexität des Halbleiterherstellungsprozesses mit sich gebracht. Somit erfordert die Verwirklichung anhaltender Fortschritte bei Halbleiter-ICs und -Bauelementen auch entsprechende Fortschritte bei den Halbleiterherstellungsprozessen und der zugehörigen Technologie.
  • Vor kurzem wurden Mehrfach-Gate-Vorrichtungen in der Absicht eingeführt, die Gate-Steuerung durch Erhöhen der Gate-Kanalkoppelung, Verringern des Stroms im Abschaltzustand und Verringern von Kurzkanaleffekten (SCEs) zu verbessern. Eine dieser neu eingeführten Mehrfach-Gate-Vorrichtungen ist der Rundum-Gate-Transistor (GAA). Die GAA-Vorrichtung erhält ihre Bezeichnung von der Gate-Struktur, welche sich rund um den Kanalbereich erstrecken kann, wodurch sie an zwei oder vier Seiten Zugriff auf den Kanal bereitstellt. GAA-Vorrichtungen sind mit herkömmlichen komplementären Metalloxidhalbleiterprozessen (CMOS-Prozessen) kompatibel, und ihre Struktur ermöglicht es, sie besonders stark zu verkleinern und trotzdem die Gate-Steuerung aufrechtzuerhalten und SCEs abzuschwächen. Die Integration der Herstellung der GAA-Merkmale kann jedoch herausfordernd sein.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • Die 1A bis 1E stellen perspektivische Ansichten von Zwischenstadien der Herstellung einer Halbleiterstruktur im Einklang mit einigen Ausführungsformen dar.
    • Die 2A-1 bis 2K-1 stellen Querschnittsdarstellungen entlang der Linie A - A' verschiedener Stadien der Herstellung der in 1E gezeigten Halbleiterstruktur im Einklang mit einigen Ausführungsformen dar.
    • Die 2A-2 bis 2K-2 stellen Querschnittsdarstellungen entlang der Linie B - B' verschiedener Stadien der Herstellung der in 1E gezeigten Halbleiterstruktur im Einklang mit einigen Ausführungsformen dar.
    • Die 3A-1 bis 3B-1 stellen Querschnittsdarstellungen entlang der Linie A - A' verschiedener Stadien der Herstellung einer in 1E gezeigten Halbleiterstruktur im Einklang mit einigen Ausführungsformen dar.
    • Die 3A-2 bis 3B-2 stellen Querschnittsdarstellungen entlang der Linie B - B' verschiedener Stadien der Herstellung der in 1E gezeigten Halbleiterstruktur im Einklang mit einigen Ausführungsformen dar.
    • Die 4A-1 bis 4C-1 stellen Querschnittsdarstellungen entlang der Linie A - A' verschiedener Stadien der Herstellung einer in 1E gezeigten Halbleiterstruktur im Einklang mit einigen Ausführungsformen dar.
    • Die 4A-2 bis 4C-2 stellen Querschnittsdarstellungen entlang der Linie B - B' verschiedener Stadien der Herstellung der in 1E gezeigten Halbleiterstruktur im Einklang mit einigen Ausführungsformen dar.
    • Die 5A-1 bis 5B-1 stellen Querschnittsdarstellungen entlang der Linie A - A' verschiedener Stadien der Herstellung einer in 1E gezeigten Halbleiterstruktur im Einklang mit einigen Ausführungsformen dar.
    • Die 5A-2 bis 5B-2 stellen Querschnittsdarstellungen entlang der Linie B - B' verschiedener Stadien der Herstellung der in 1E gezeigten Halbleiterstruktur im Einklang mit einigen Ausführungsformen dar.
    • Die 6A-1 bis 6B-1 stellen Querschnittsdarstellungen entlang der Linie A - A' verschiedener Stadien der Herstellung einer in 1E gezeigten Halbleiterstruktur im Einklang mit einigen Ausführungsformen dar.
    • Die 6A-2 bis 6B-2 stellen Querschnittsdarstellungen entlang der Linie B - B' verschiedener Stadien der Herstellung der in 1E gezeigten Halbleiterstruktur im Einklang mit einigen Ausführungsformen dar.
    • Die 7A-1 und 7A-2 stellen Querschnittsdarstellungen einer Halbleiterstruktur im Einklang mit einigen Ausführungsformen dar.
    • 8 stellt eine Querschnittsdarstellung einer Halbleiterstruktur im Einklang mit einigen Ausführungsformen dar.
    • 9 stellt eine Querschnittsdarstellung einer Halbleiterstruktur im Einklang mit einigen Ausführungsformen dar.
    • 10 stellt eine Querschnittsdarstellung einer Halbleiterstruktur im Einklang mit einigen Ausführungsformen dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt zahlreiche verschiedene Ausführungsformen, oder Beispiele, zum Verwirklichen verschiedener Elemente des bereitgestellten Gegenstands bereit. Nachfolgend sind spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich nur um Beispiele, welche keinesfalls als Einschränkung auszulegen sind. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Element in direktem Kontakt miteinander gebildet sind, kann jedoch auch Ausführungsformen umfassen, in welchen zusätzliche Elemente derart zwischen dem ersten Element und dem zweiten Element gebildet sein können, dass das erste und das zweite Element nicht in direktem Kontakt miteinander sein können. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Einige Varianten der Ausführungsformen werden beschrieben. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden ähnliche Bezugsziffern zur Kennzeichnung ähnlicher Elemente verwendet. Es versteht sich, dass zusätzliche Vorgänge vor dem, während des und nach dem Verfahren/s bereitgestellt werden können, und einige der beschriebenen Vorgänge können für andere Ausführungsformen des Verfahrens ersetzt oder weggelassen werden.
  • Die nachfolgend beschriebenen Rundum-Gate-Transistorstrukturen (GAA-Transistorstrukturen) können durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Strukturen unter Verwendung eines oder mehrerer Fotolithografieprozesse, unter anderem Doppelstrukturierungs- oder MehrfachstrukturierungsProzesse, strukturiert werden. In der Regel kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausrichtende Prozesse, wodurch sie die Schaffung von Strukturen ermöglichen, welche zum Beispiel kleinere Abstandsmaße aufweisen als jene, welche andernfalls unter Verwendung eines einzigen, direkten Fotolithografieprozesses erzielbar wären. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandselemente werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausrichtenden Prozesses gebildet. Dann wird die Opferschicht entfernt, und die verbleibenden Abstandselemente können dann dazu verwendet werden, die GAA-Struktur zu strukturieren.
  • Ausführungsformen von Halbleiterstrukturen und Verfahren zum Bilden derselben werden bereitgestellt. Die Halbleiterstrukturen können Rundum-Gate-Transistoren (GAA-Transistoren) sein. Ein Rundum-Gate-Transistor kann Halbleiternanostrukturen und Source-/Drain-Strukturen gebildet an gegenüberliegenden Seiten der Nanostrukturen aufweisen. Mit der Verkleinerung der Bauelementgröße können die Source-/Drain-Strukturen jedoch zu einem unerwünschten Ableitstrompfad im Abschaltzustand führen, wenn sie direkt mit dem darunter angeordneten Substrat verbunden sind. Folglich wird in einigen Ausführungsformen ein zusätzliches isolierendes Element gebildet, bevor die Source-/Drain-Strukturen gebildet werden, sodass die Source-/Drain-Strukturen durch das isolierende Element vom Substrat getrennt sind und der Ableitstrom vermieden werden kann.
  • Die 1A bis 1E stellen perspektivische Ansichten von Zwischenstadien der Herstellung einer Halbleiterstruktur 100 im Einklang mit einigen Ausführungsformen dar. Wie in 1A gezeigt, werden erste Halbleitermaterialschichten 106 und zweite Halbleitermaterialschichten 108 über einem Substrat 102 im Einklang mit einigen Ausführungsformen gebildet.
  • Das Substrat 102 kann ein Halbleiterwafer, wie zum Beispiel ein Siliziumwafer, sein. Alternativ oder zusätzlich dazu kann das Substrat 102 elementare Halbleitermaterialien, Verbundhalbleitermaterialien und/oder Legierungshalbleitermaterialien enthalten. Elementare Halbleitermaterialien können kristallines Silizium, polykristallines Silizium, amorphes Silizium, Germanium und/oder Diamant umfassen, sind aber nicht auf diese beschränkt. Verbundhalbleitermaterialien können Siliziumkarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfassen, sind aber nicht auf diese beschränkt. Legierungshalbleitermaterialien können SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfassen, sind aber nicht auf diese beschränkt.
  • In einigen Ausführungsformen werden die ersten Halbleitermaterialschichten 106 und die zweiten Halbleitermaterialschichten 108 abwechselnd über dem Substrat 102 gestapelt. In einigen Ausführungsformen können die ersten Halbleitermaterialschichten 106 und die zweiten Halbleitermaterialschichten 108 aus unterschiedlichen Halbleitermaterialien hergestellt werden. In einigen Ausführungsformen sind die ersten Halbleitermaterialschichten 106 aus SiGe hergestellt, und die zweiten Halbleitermaterialschichten 108 sind aus Silizium hergestellt. Obwohl drei erste Halbleitermaterialschichten 106 und drei zweite Halbleitermaterialschichten 108 gebildet worden sind, ist zu beachten, dass die Halbleiterstruktur jeweils eine größere oder kleinere Anzahl der ersten Halbleitermaterialschichten 106 und der zweiten Halbleitermaterialschichten 108 aufweisen kann. Zum Beispiel kann die Halbleiterstruktur jeweils zwei bis fünf der ersten Halbleitermaterialschichten 106 und der zweiten Halbleitermaterialschichten aufweisen.
  • Die ersten Halbleitermaterialschichten 106 und die zweiten Halbleitermaterialschichten 108 können unter Verwendung chemischer Niederdruckdampfabscheidung (LPCVD), epitaxialem Aufwachsprozess, einem anderen geeigneten Verfahren oder einer Kombination daraus gebildet werden. In einigen Ausführungsformen umfasst der epitaxiale Aufwachsprozess Molekularstrahlepitaxie (MBE), metallorganische chemische Dampfabscheidung (MOCVD) oder Dampfphasenepitaxie (VPE).
  • Nachdem die ersten Halbleitermaterialschichten 106 und die zweiten Halbleitermaterialschichten 108 als ein Halbleitermaterialstapel über dem Substrat 102 gebildet worden sind, wird der Halbleitermaterialstapel strukturiert, um eine Finnenstruktur 104 zu bilden, wie in 1B im Einklang mit einigen Ausführungsformen gezeigt. In einigen Ausführungsformen weist die Finnenstruktur 104 eine Finnenbasisstruktur 104B und den Halbleitermaterialstapel der ersten Halbleitermaterialschichten 106 und der zweiten Halbleitermaterialschichten 108 auf.
  • In einigen Ausführungsformen umfasst der Strukturierungsprozess das Bilden einer Maskenstruktur 110 über dem Halbleitermaterialstapel und das Ätzen des Halbleitermaterialstapels und des darunterliegenden Substrats 102 durch die Maskenstruktur 110. In einigen Ausführungsformen ist die Maskenstruktur 110 eine mehrschichtige Struktur, welche eine Kontaktstellenoxidschicht 112 und eine Nitridschicht 114 gebildet über der Kontaktstellenoxidschicht 223 aufweist. Die Kontaktstellenoxidschicht 112 kann aus Siliziumoxid hergestellt werden, welches durch thermische Oxidation oder CVD gebildet wird, und die Nitridschicht 114 kann aus Siliziumnitrid hergestellt werden, welches durch CVD, wie zum Beispiel LPCVD oder plasmaverstärkte CVD (PECVD), gebildet wird.
  • Nachdem die Finnenstruktur 104 gebildet worden ist, wird eine Isolationsstruktur 116 rund um die Finnenstruktur 104 gebildet, und die Maskenstruktur 110 wird entfernt, wie in 1C im Einklang mit einigen Ausführungsformen gezeigt. Die Isolationsstruktur 116 ist dafür eingerichtet, aktive Bereiche (zum Beispiel die Finnenstruktur 104) der Halbleiterstruktur 100 elektrisch zu isolieren, und wird im Einklang mit einigen Ausführungsformen auch als Grabenisolationsmerkmal (STI-Merkmal) bezeichnet.
  • Die Isolationsstruktur 116 kann durch Aufbringen einer Isolierschicht über dem Substrat 102 und Vertiefen der Isolierschicht derart, dass die Finnenstruktur 104 aus der Isolationsstruktur 116 hervorragt, gebildet werden. In einigen Ausführungsformen wird die Isolationsstruktur 116 aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), einem anderen geeigneten Isoliermaterial oder einer Kombination davon hergestellt. In einigen Ausführungsformen wird eine dielektrische Auskleidung (nicht gezeigt) vor dem Bilden der Isolationsstruktur 116 gebildet, und die dielektrische Auskleidung wird aus Siliziumnitrid hergestellt, und die über der dielektrischen Auskleidung gebildete Isolationsstruktur wird aus Siliziumoxid hergestellt.
  • Nachdem die Isolationsstruktur 114 gebildet worden ist, werden Dummy-Gate-Strukturen 118 quer über der Finnenstruktur 104 gebildet und erstrecken sich über die Isolationsstruktur 116, wie in 1D im Einklang mit einigen Ausführungsformen gezeigt. Die Dummy-Gate-Strukturen 118 können dazu verwendet werden, die Source-/Drain-Bereiche und die Kanalbereiche der entstehenden Halbleiterstruktur 100 zu definieren.
  • In einigen Ausführungsformen weisen die Dummy-Gate-Strukturen 118 dielektrische Dummy-Gate-Schichten 120 und Dummy-Gate-Elektrodenschichten 122 auf. In einigen Ausführungsformen werden die dielektrischen Dummy-Gate-Schichten 120 aus einem oder mehreren dielektrischen Materialien, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), Hf02, HfZrO, HfSiO, HfTiO, HfAlO oder einer Kombination davon, hergestellt. In einigen Ausführungsformen werden die dielektrischen Dummy-Gate-Schichten 120 unter Verwendung von thermischer Oxidation, CVD, ALD, physikalischer Aufdampfung (PVD), einem anderen geeigneten Verfahren oder einer Kombinationen davon gebildet.
  • In einigen Ausführungsformen werden die Dummy-Gate-Elektrodenschichten 122 aus einem leitfähigen Material hergestellt. In einigen Ausführungsformen enthält das leitfähige Material polykristallines Silizium (Poly-Si), polykristallines Silizium-Germanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalle oder eine Kombination davon. In einigen Ausführungsformen werden die Dummy-Gate-Elektrodenschichten 122 unter Verwendung von CVD, PVD oder einer Kombination davon gebildet.
  • In einigen Ausführungsformen werden Hartmaskenschichten 124 über den Dummy-Gate-Strukturen 118 gebildet. In einigen Ausführungsformen weisen die Hartmaskenschichten 124 mehrere Schichten, wie zum Beispiel eine Oxidschicht und eine Nitridschicht, auf. In einigen Ausführungsformen ist die Oxidschicht Siliziumoxid und die Nitridschicht ist Siliziumnitrid.
  • Die Bildung der Dummy-Gate-Strukturen 118 kann das konforme Bilden eines dielektrischen Materials als die dielektrischen Dummy-Gate-Schichten 120 umfassen. Danach kann ein leitfähiges Material über dem dielektrischen Material als die Dummy-Gate-Elektrodenschichten 122 gebildet werden, und die Hartmaskenschicht 124 kann über dem leitfähigen Material gebildet werden. Anschließend werden das dielektrische Material und das leitfähige Material durch die Hartmaskenschicht 124 strukturiert, um die Dummy-Gate-Strukturen 118 zu bilden.
  • Nachdem die Dummy-Gate-Strukturen 118 gebildet worden sind, werden Gate-Abstandselemente 126 entlang entgegengesetzter Seitenwände der Dummy-Gate-Struktur 118 gebildet und bedecken diese, und Finnen-Abstandselemente 128 werden entlang entgegengesetzter Seitenwände der Source-/Drain-Bereiche der Finnenstruktur 104 gebildet und bedecken diese, wie in 1E im Einklang mit einigen Ausführungsformen gezeigt.
  • Die Gate-Abstandselemente 126 können dafür eingerichtet sein, anschließend gebildete Source-/Drain-Elemente abzusetzen, Source-/Drain-Elemente von der Dummy-Gate-Struktur 118 zu trennen und die Dummy-Gate-Struktur 118 zu unterstützen, und die Finnen-Abstandselemente 128 können dafür eingerichtet sein, eine seitliches Wachstum einer nachfolgend gebildeten Source-/Drain-Struktur zu beschränken und die Finnenstruktur 104 zu unterstützen.
  • In einigen Ausführungsformen werden die Gate-Abstandselemente 126 und die Finnen-Abstandselemente 128 aus einem dielektrischen Material, wie zum Beispiel Siliziumoxid (SiO2), Siliziumnitrid (SiN), Siliziumkarbid (SiC), Siliziumoxynitrid (SiON), Siliziumkarbonitrid (SiCN), Siliziumoxid-Karbonitrid (SiOCN) und/oder einer Kombinationen davon, hergestellt. Die Bildung der Gate-Abstandselemente 126 und der Finnen-Abstandselemente 128 kann das konforme Aufbringen eines dielektrischen Materials, welches die Dummy-Gate-Struktur 118, die Finnenstruktur 104 und die Isolationsstruktur 116 über dem Substrat 102 bedeckt, und das Ausführen eines anisotropen Ätzprozesses, wie zum Beispiel Trockenplasmaätzung, um die dielektrische Schicht, welche die oberen Flächen der Dummy-Gate-Struktur 118, der Finnenstruktur 104 und Abschnitte der Isolationsstruktur 116 bedeckt, zu entfernen, umfassen.
  • Die 2A-1 bis 2K-1 stellen Querschnittsdarstellungen entlang der Linie A - A' verschiedener Stadien der Herstellung der in 1E gezeigten Halbleiterstruktur 100 im Einklang mit einigen Ausführungsformen dar. Die 2A-2 bis 2K-2 stellen Querschnittsdarstellungen entlang der Linie B - B' verschiedener Stadien der Herstellung der in 1E gezeigten Halbleiterstruktur 100 im Einklang mit einigen Ausführungsformen dar. Insbesondere stellt 2A-1 die Querschnittsdarstellung gezeigt entlang der Linie A-A' dar, und 2A-2 stellt die Querschnittsdarstellung gezeigt entlang der Linie B-B' in 1E im Einklang mit einigen Ausführungsformen dar.
  • Nachdem die Gate-Abstandselemente 126 und die Finnen-Abstandselemente 128 gebildet worden sind, werden die Source-/Drain-Bereiche der Finnenstruktur 104 vertieft, um Source-/Drain-Vertiefungen 130 zu bilden, wie den 2B-1 und 2B-2 im Einklang mit einigen Ausführungsformen gezeigt. Insbesondere werden die ersten Halbleitermaterialschichten 106 und die zweiten Halbleitermaterialschichten 108, welche nicht durch die Dummy-Gate-Strukturen 118 und die Gate-Abstandselemente 126 bedeckt sind, im Einklang mit einigen Ausführungsformen entfernt. Darüber hinaus werden auch einige Abschnitte der Finnenbasisstruktur 104B vertieft, um gekrümmte obere Flächen zu bilden, wie in 2B-1 im Einklang mit einigen Ausführungsformen gezeigt.
  • In einigen Ausführungsformen wird die Finnenstruktur 104 durch Ausführen eines Ätzprozesses vertieft. Der Ätzprozess kann ein anisotroper Ätzprozess, wie zum Beispiel Trockenplasmaätzung, sein, und die Dummy-Gate-Struktur 118 und die Gate-Abstandselemente 126 werden während des Ätzprozesses als Ätzmasken verwendet.
  • In einigen Ausführungsformen sind die unteren Flächen der Source-/Drain-Vertiefungen 130 tiefer angeordnet als die obere Fläche der Isolationsstruktur 116. Da die Source-/Drain-Vertiefungen 130 durch Ausführen eines Ätzprozesses gebildet werden können, können die Source-/Drain-Vertiefungen 130 nicht zu tief sein, da sonst andere Abschnitte der Halbleiterstrukturen während des Ätzprozesses beschädigt werden könnten. In einigen Ausführungsformen weist die Source-/Drain-Vertiefung 130 eine Tiefe in einem Bereich von ungefähr 10 nm bis ungefähr 30 nm auf. Die Tiefe der Source-/Drain-Vertiefung kann vom untersten Abschnitt der Source-/Drain-Vertiefung 130 bis zur Ebene der ursprünglichen oberen Fläche der Finnenbasisstruktur 104B gemessen werden. In einigen Ausführungsformen werden die Finnen-Abstandselemente 128 ebenfalls vertieft, um abgesenkte Finnen-Abstandselemente 128' zu bilden.
  • Nachdem die Source-/Drain-Vertiefungen 130 gebildet werden sind, werden die durch die Source-/Drain-Vertiefungen 130 freigelegten ersten Halbleitermaterialschichten 106 seitlich vertieft, um Kerben 132 zu bilden, wie in den 2C-1 und 2C-2 im Einklang mit einigen Ausführungsformen gezeigt.
  • In einigen Ausführungsformen wird ein Ätzprozess an der Halbleiterstruktur 100 ausgeführt, um die ersten Halbleitermaterialschichten 106 der Finnenstruktur 104 von den Source-/Drain-Vertiefungen 130 seitlich zu vertiefen. In einigen Ausführungsformen weisen während des Ätzprozesses die ersten Halbleitermaterialschichten 106 eine höhere Ätzrate (oder einen größeren Umfang der Ätzung) auf als die zweiten Halbleitermaterialschichten 108, wodurch Kerben 132 zwischen benachbarten zweiten Halbleitermaterialschichten 108 gebildet werden. In einigen Ausführungsformen ist der Ätzprozess eine isotrope Ätzung, wie zum Beispiel chemische Trockenätzung, entfernte Plasmaätzung, chemische Nassätzung, eine andere geeignete Technik und/oder eine Kombination davon.
  • Als nächstes werden innere Abstandselemente 134 in den Kerben 132 zwischen den zweiten Halbleitermaterialschichten 108 gebildet, wie in den 2D-1 und 2D-2 im Einklang mit einigen Ausführungsformen gezeigt. Die inneren Abstandselement 134 sind dafür eingerichtet, die in nachfolgenden Fertigungsprozessen gebildeten Source-/Drain-Strukturen und Gate-Strukturen im Einklang mit einigen Ausführungsformen zu trennen. In einigen Ausführungsformen werden die inneren Abstandselemente 134 aus einem dielektrischen Material, wie zum Beispiel Siliziumoxid (SiO2), Siliziumnitrid (SiN), Siliziumkarbid (SiC), Siliziumoxynitrid (SiON), Siliziumkarbonitrid (SiCN), Siliziumoxid-Karbonitrid (SiOCN) oder einer Kombination davon, hergestellt.
  • Nachdem die inneren Abstandselemente 134 gebildet worden sind, werden isolierende Elemente 136 im unteren Abschnitt der Source-/Drain-Vertiefungen 130 gebildet, wie in den 2E-1 und 2E-2 im Einklang mit einigen Ausführungsformen gezeigt. Die isolierenden Elemente 136 sind dafür eingerichtet, die Finnenbasisstruktur 104B und die anschließend gebildete Source-/Drain-Struktur derart voneinander zu trennen, dass Ableitströme im Einklang mit einigen Ausführungsformen reduziert werden können.
  • In einigen Ausführungsformen weist das isolierende Element 136 einen oberen Abschnitt 138 und einen unteren Abschnitt 140 auf. Der obere Abschnitt 138 kann als ein Abschnitt des isolierenden Elements 136 definiert sein, welcher höher angeordnet ist als die untere Fläche des untersten inneren Abstandselements 134 und die untere Fläche der ersten Halbleitermaterialschicht 106. Der untere Abschnitt 140 kann als ein Abschnitt des isolierenden Elements 136 definiert sein, welcher tiefer angeordnet ist als die untere Fläche des untersten inneren Abstandselements 134 und die untere Fläche der ersten Halbleitermaterialschicht 106.
  • In einigen Ausführungsformen ist die Dicke H1 des oberen Abschnitts 138 geringer als die Dicke H2 des unteren Abschnitts 140. In einigen Ausführungsformen liegt die Dicke H1 des oberen Abschnitts 138 des isolierenden Elements 136 in einem Bereich von ungefähr 4 nm bis ungefähr 8 nm. In einigen Ausführungsformen liegt die Dicke H2 des unteren Abschnitts 140 des isolierenden Elements 136 in einem Bereich von ungefähr 10 nm bis ungefähr 30 nm. Die Größe des isolierenden Elements 136 kann derart abgestimmt werden, dass es dick genug ist, um den Ableitstrom zu reduzieren oder zu verhindern. Andererseits kann das isolierende Element nicht zu dick sein, da sich sonst der Widerstand des entstehenden Transistors erhöhen würde. Es ist zu beachten, dass der obere Abschnitt 138 und der untere Abschnitt 140 in 2E zwar in zwei Abschnitte geteilt sind, diese beiden Abschnitte jedoch nur eingezeichnet worden sind, um das Merkmal deutlicher zu veranschaulichen. Das heißt, zwischen den beiden Abschnitten liegt keine wirkliche Grenzfläche vor.
  • In einigen Ausführungsformen ist ein oberster Abschnitt (zum Beispiel die obere Fläche) des oberen Abschnitts 138 des isolierenden Elements 136 höher angeordnet als die obere Fläche der Finnenbasisstruktur 104B, und ist tiefer angeordnet als die unterste Fläche der untersten der zweiten Halbleitermaterialschichten 108. In einigen Ausführungsformen liegt ein Verhältnis der Höhe H1 des oberen Abschnitts 138 des isolierenden Elements 136 zum Abstand D zwischen der untersten zweiten Halbleitermaterialschicht 108 (welche danach als eine Nanostruktur verwendet werden wird) und der Finnenbasisstruktur 104B in einem Bereich von ungefähr 1/3 bis ungefähr 2/3. In einigen Ausführungsformen liegt der Abstand D zwischen der untersten zweiten Halbleitermaterialschicht 108 und der Finnenbasisstruktur 104B in einem Bereich von ungefähr 8 nm bis ungefähr 15 nm.
  • In einigen Ausführungsformen sind die isolierenden Elemente 136 seitlich zwischen den inneren Abstandselementen 134 und in direktem Kontakt mit den inneren Abstandselementen 134 angeordnet. In einigen Ausführungsformen ist ein unterster Abschnitt der isolierenden Elemente 136 tiefer angeordnet als die obere Fläche der Isolationsstruktur 116.
  • In einigen Ausführungsformen werden die isolierenden Elemente 136 aus einem undotierten Halbleitermaterial, wie zum Beispiel undotiertes Si oder undotiertes SiGe, hergestellt. Das undotierte Halbleitermaterial kann zusätzliche Belastung auf den Kanal des entstehenden Transistors (zum Beispiel PMOS-Transistors) bereitstellen. In einigen Ausführungsformen werden die isolierenden Elemente 136 durch Ausführen eines epitaxialen Aufwachsprozesses gebildet. Der epitaxiale Aufwachsprozess kann ein Molekularstrahlepitaxieprozess (MBE-Prozess), ein metallorganischer chemischer Dampfabscheidungsprozess (MOCVD-Prozess), ein Dampfphasenepitaxieprozess (VPE-Prozess) oder eine andere anwendbare Technik sein.
  • In einigen Ausführungsformen werden die isolierenden Elemente 136 aus einem Isoliermaterial hergestellt und werden durch einen Abscheidungsprozess, wie zum Beispiel chemische Dampfabscheidung (CVD), physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD) oder einen anderen anwendbaren Prozess, gebildet. In einigen Ausführungsformen werden die isolierenden Elemente 136 aus Metalloxid, Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, SiOC, SiCN, fluordotiertem Silikatglas oder einer Kombination daraus hergestellt.
  • Nachdem die isolierenden Elemente 136 gebildet worden sind, werden Source-/Drain-Strukturen 142 über den isolierenden Elementen 136 in den Source-/Drain-Vertiefungen 130 gebildet, wie in den 2F-1 und 2F-2 im Einklang mit einigen Ausführungsformen gezeigt.
  • In einigen Ausführungsformen werden die Source-/Drain-Strukturen 142 unter Verwendung eines epitaxialen Aufwachsprozesses, wie zum Beispiel MBE, MOCVD, VPE, andere anwendbare epitaxiale Aufwachsprozesse oder eine Kombination davon, gebildet. In einigen Ausführungsformen werden die Source-/Drain-Strukturen 142 aus einem beliebigen anwendbaren Material, wie zum Beispiel Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, SiC, SiCP oder einer Kombination davon, hergestellt.
  • In einigen Ausführungsformen werden die Source-/Drain-Strukturen 142 in-situ während des epitaxialen Aufwachsprozesses dotiert. Zum Beispiel können die Source-/Drain-Strukturen 142 das epitaxial aufgewachsene SiGe dotiert mit Bor (B) sein. Zum Beispiel können die Source-/Drain-Strukturen 142 das epitaxial aufgewachsene Si dotiert mit Karbon zum Bilden von Silizium:Kohlenstoff-Source-/Drain-Elementen (Si:C-Source-/Drain-Elementen), mit Phosphor zum Bilden von Silizium:Phosphor-Source-/Drain-Elementen (Si:P-Source-/Drain-Elementen), oder sowohl mit Kohlenstoff als auch mit Phosphor zum Bilden von Silizium-Karbon-Phosphor-Source-Drain-Merkmalen (SiCP-Source-/Drain-Elementen), sein. In einigen Ausführungsformen werden die Source-/Drain-Strukturen 142 nach dem epitaxialen Aufwachsprozess in einem oder mehreren Implantationsprozessen dotiert.
  • In einigen Ausführungsformen werden die Source-/Drain-Strukturen 142 und die isolierenden Elemente 136 aus demselben Halbleitermaterial hergestellt, wobei die Source-/Drain-Strukturen 142 mit Dotierstoffen dotiert werden, die isolierenden Elemente 136 jedoch nicht. In einigen Ausführungsformen können die Dotierstoffe in den Source-/Drain-Strukturen 142 in nachfolgenden Fertigungsprozessen in die isolierenden Elemente 136 diffundieren, sodass die Source-/Drain-Strukturen 142 und die isolierenden Elemente 136 dieselben Dotierstoffe enthalten, wobei die Dotierstoffkonzentration der Source-/Drain-Strukturen 142 jedoch höher ist, als die Dotierstoffkonzentration der isolierenden Elemente 136. In einigen Ausführungsformen werden die Finnenbasisstruktur 104B, die isolierenden Elemente 136 und die Source-/Drain-Strukturen 142 aus demselben Halbleitermaterial hergestellt, wobei die Dotierstoffkonzentration der Source-/Drain-Strukturen 142 und die Dotierstoffkonzentration der Finnenbasisstrukturen 104B jedoch beide höher sind als die Dotierstoffkonzentration der isolierenden Elemente 136.
  • In einigen Ausführungsformen werden die Source-/Drain-Strukturen 142 und die isolierenden Elemente 136 aus verschiedenen Materialien hergestellt. In einigen Ausführungsformen werden die Source-/Drain-Strukturen 142 aus einem Halbleitermaterial hergestellt, und die isolierenden Elemente 136 werden aus einem oder mehreren dielektrischen Materialien hergestellt.
  • Nachdem die Source-/Drain-Strukturen 142 gebildet worden sind, wird eine Kontaktätzstoppschicht (CESL) 144 konform ausgebildet, um die Source-/Drain-Strukturen 142 zu bedecken, und eine dielektrische Zwischenschicht (ILD-Schicht) 146 wird über den Kontaktätzstoppschichten 144 gebildet, wie in den 2G-1 und 2G-2 im Einklang mit einigen Ausführungsformen gezeigt.
  • In einigen Ausführungsformen wird die Kontaktätzstoppschicht 144 aus einem dielektrischen Material, wie zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, einem anderen geeigneten dielektrischen Material oder einer Kombination davon, hergestellt. Das dielektrische Material für die Kontaktätzstoppschichten 144 kann durch Ausführen von CVD, ALD, anderen Verfahren zum Aufbringen oder einer Kombination davon konform über der Halbleiterstruktur abgeschieden werden.
  • Die dielektrische Zwischenschicht 146 kann Mehrfachschichten hergestellt aus mehreren dielektrischen Materialien, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG) und/oder anderen anwendbaren dielektrischen Materialien mit niedrigem k-Wert, aufweisen. Die dielektrische Zwischenschicht 146 kann durch chemische Dampfabscheidung (CVD), physikalische Aufdampfung, (PVD), Atomlagenabscheidung (ALD) oder andere anwendbare Prozesse gebildet werden.
  • Nachdem die Kontaktätzstoppschicht 144 und die dielektrische Zwischenschicht 146 aufgebracht worden sind, kann ein Planarisierungsprozess, wie zum Beispiel CMP oder ein Rückätzprozess, ausgeführt werden, bis die Gate-Elektrodenschichten 120 der Dummy-Gate-Strukturen 118 freigelegt sind, wie in 2G-1 im Einklang mit einigen Ausführungsformen gezeigt.
  • Als nächstes werden die Dummy-Gate-Strukturen 118 entfernt, um Gräben 148 zu bilden, wie in den 2H-1 und 2H-2 im Einklang mit einigen Ausführungsformen gezeigt. Insbesondere werden die Dummy-Gate-Elektrodenschichten 122 und dielektrischen Dummy-Schichten 120 entfernt, um die Gräben 148 zwischen den Gate-Abstandselementen 126 im Einklang mit einigen Ausführungsformen zu bilden. Der Entfernungsprozess kann einen oder mehrere Ätzprozesse umfassen. Wenn die Dummy-Gate-Elektrodenschichten 122 zum Beispiel Polysilizium sind, kann ein Nassätzmittel, wie zum Beispiel eine Tetramethylammoniumhydroxid-Lösung (TMAH-Lösung), verwendet werden, um die Dummy-Gate-Elektrodenschichten 122 selektiv zu entfernen. Danach können die dielektrischen Dummy-Gate-Schichten 120 unter Verwendung einer Plasmatrockenätzung, einer chemischen Trockenätzung und/oder einer Nassätzung entfernt werden.
  • Nachdem die Dummy-Gate-Strukturen 118 entfernt worden sind, werden die ersten Halbleitermaterialschichten 106 entfernt, um Nanostrukturen 108' zu bilden, wie in den 2I-1 und 2I-2 im Einklang mit einigen Ausführungsformen gezeigt. Insbesondere bilden die zweiten Halbleitermaterialschichten 108, welche im Kanalbereich verbleiben, die Nanostrukturen 108', und zwischen den Nanostrukturen 108' werden im Einklang mit einigen Ausführungsformen Spalten 150 gebildet. Die Nanostrukturen 108' sind dafür eingerichtet, als Kanalbereiche in der entstehenden Halbleiterstruktur 100 zu funktionieren.
  • Die ersten Halbleitermaterialschichten 106 können durch Ausführen eines Ätzprozesses entfernt werden. Der Ätzprozess kann einen selektiven Nassätzprozess, wie zum Beispiel einen APM-Ätzprozess (zum Beispiel mit einer Ammoniumhydroxid-Wasserstoffperoxid-Wasser-Mischung), umfassen. In einigen Ausführungsformen verwendet der Nassätzprozess Ätzmittel, wie zum Beispiel Ammoniumhydroxid-Lösung (NH4OH), TMAH-Lösung, Ethylendiamin-Brenzcatechin-Lösung (EDP) und/oder Kaliumhydroxid-Lösung (KOH).
  • Nachdem die Nanostrukturen 108' gebildet worden sind, werden Gate-Strukturen 152 in den Gräben 148 und den Spalten 150 zwischen den Nanostrukturen 108' gebildet, wie in den 2J-1 und 2J-2 im Einklang mit einigen Ausführungsformen gezeigt. Die Gate-Strukturen 152 umhüllen die Nanostrukturen 108', um Rundum-Gate-Transistorstrukturen im Einklang mit einigen Ausführungsformen zu bilden. In einigen Ausführungsformen weist die Gate-Struktur 152 eine Grenzflächenschicht 154, eine dielektrische Gate-Schicht 156 und eine Gate-Elektrodenschicht 166 auf.
  • In einigen Ausführungsformen sind die Grenzflächenschichten 154 Oxidschichten, gebildet rund um die Nanostrukturen 108' und auf der Oberseite der Finnenbasisstruktur 104B. In einigen Ausführungsformen werden die Grenzflächenschichten 154 durch Ausführen eines thermischen Prozesses gebildet.
  • In einigen Ausführungsformen werden die dielektrischen Gate-Schichten 156 derart über den Grenzflächenschichten 154 gebildet, dass die Nanostrukturen 108' von den dielektrischen Gate-Schichten 156 umgeben (zum Beispiel umhüllt) sind. Darüber hinaus bedecken die dielektrischen Gate-Schichten 156 auch die Seitenwände der Gate-Abstandselemente 126 und der inneren Abstandselemente 134 im Einklang mit einigen Ausführungsformen. In einigen Ausführungsformen werden die dielektrischen Gate-Schichten 156 aus einer oder mehreren Schichten dielektrischer Materialien, wie zum Beispiel Hf02, HfSiO, HfSiON, HfraO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al203), ein anderes geeignetes dielektrisches Material mit hohem k-Wert oder eine Kombination davon, hergestellt. In einigen Ausführungsformen werden die dielektrischen Gate-Schichten 156 unter Verwendung von CVD, ALD, einem anderen geeigneten Verfahren oder einer Kombination davon gebildet.
  • Die Gate-Elektrodenschichten 158 werden an der dielektrischen Gate-Schicht 156 gebildet und derart in die Gräben 148 und die Spalten 150 zwischen den Nanostrukturen 108' gefüllt, dass die Nanostrukturen 108' im Einklang mit einigen Ausführungsformen von den Gate-Strukturen 152 umhüllt werden.
  • In einigen Ausführungsformen werden die Gate-Elektrodenschichten 158 aus einer oder mehreren Schichten leitfähigen Materials, wie zum Beispiel Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, einem anderen geeigneten Material oder einer Kombination davon, hergestellt. In einigen Ausführungsformen werden die Gate-Elektrodenschichten 158 unter Verwendung von CVD, ALD, Elektroplattierung, einem anderen geeigneten Verfahren oder einer Kombination davon gebildet. Andere leitfähige Schichten, wie zum Beispiel Austrittsarbeitsmetallschichten, können ebenfalls in den Gate-Strukturen 52 gebildet werden, sind in den Figuren aber nicht gezeigt. Nachdem die Grenzflächenschichten 154, die dielektrischen Gate-Schichten 156 und die Gate-Elektrodenschichten 158 gebildet worden sind, kann ein Planarisierungsprozess, wie zum Beispiel CMP oder ein Rückätzprozess, ausgeführt werden, bis die dielektrischen Zwischenschicht 146 freigelegt worden ist.
  • Nachdem die Gate-Strukturen 152 gebildet worden sind, werden Silizidschichten 160 und Kontakte 162 über den Source-/Drain-Strukturen 142 gebildet, wie in den 2K-1 und 2K-2 im Einklang mit einigen Ausführungsformen gezeigt. Insbesondere können Kontaktöffnungen durch die Kontaktätzstoppschicht 144 und die dielektrische Zwischenschicht 146 gebildet werden, um die oberen Flächen der Source-/Drain-Strukturen 142 freizulegen, und die Silizidschichten 160 und die Kontakte 162 können in den Kontaktöffnungen gebildet werden. Die Kontaktöffnungen können unter Verwendung eines Fotolithografieprozesses und eines Ätzprozesses gebildet werden. Darüber hinaus können auch einige Abschnitte der Source-/Drain-Strukturen 142, welche durch die Kontaktöffnungen freigelegt worden sind, während des Ätzprozesses geätzt werden.
  • Nachdem die Kontaktöffnungen gebildet worden sind, können die Silizidschichten 160 gebildet werden, indem eine Metallschicht über der oberen Fläche der Source-/Drain-Strukturen 142 gebildet und die Metallschicht derart getempert wird, dass die Metallschicht mit den Source-/Drain-Strukturen 142 reagiert, um die Silizidschichten 160 zu bilden. Die nicht umgesetzte Metallschicht kann entfernt werden, nachdem die Silizidschichten 160 gebildet worden sind.
  • Danach werden die Kontakte 162 über den Silizidschichten 160 in den Kontaktöffnungen gebildet, wie in den 2K-1 und 2K-2 im Einklang mit einigen Ausführungsformen gezeigt. In einigen Ausführungsformen werden die Kontakte 162 aus einem leitfähigen Material, wie zum Beispiel Aluminium (AI), Kupfer (Cu), Wolfram (W), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Kobalt, Tantalnitrid (TaN), Nickelsilizid (NiS), Kobaltsilizid (CoSi), Kupfersilizid, Tantalkarbid (TaC), Tantalsilizidnitrid (TaSiN), Tantalkarbidnitrid (TaCN), Titanaluminid (TiAl), Titan-Aluminiumnitrid (TiAlN), anderen anwendbaren leitfähigen Materialien oder einer Kombination davon, hergestellt.
  • Die Kontakte 162 können ferner eine Auskleidung und/oder eine Barriereschicht aufweisen. Zum Beispiel kann eine Auskleidung (nicht gezeigt) an den Seitenwänden und dem Boden des Kontaktgrabens gebildet werden. Die Auskleidung kann aus Siliziumnitrid hergestellt werden, obwohl als eine Alternative dazu auch beliebige andere anwendbare Dielektrika verwendet werden können. Die Auskleidung kann unter Verwendung eines plasmaverstärkten chemischen Dampfabscheidungsprozesses (PECVD-Prozesses) gebildet werden, obwohl auch andere anwendbare Prozesse, wie zum Beispiel physikalische Aufdampfung oder ein thermischer Prozess, als eine Alternative verwendet werden können. Die Barriereschicht (nicht gezeigt) kann über der Auskleidung (falls vorhanden) gebildet werden und kann die Seitenwände und den Boden der Öffnung bedecken. Die Barriereschicht kann unter Verwendung eines Prozesses, wie zum Beispiel chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), plasmaverstärkte CVD (PECVD), plasmaverstärkte physikalische Aufdampfung (PEPVD), Atomlagenabscheidung (ALD) oder ein beliebiger anderer anwendbarer Abscheidungsprozess, gebildet werden. Die Barriereschicht kann aus Tantalnitrid hergestellt werden, obwohl auch andere Materialien, wie zum Beispiel Tantal, Titan, Titannitrid oder dergleichen, verwendet werden können.
  • Wie oben beschrieben, weist die Halbleiterstruktur 100 die isolierenden Elemente 136 angeordnet zwischen den Source-/Drain-Strukturen 142 und der Finnenbasisstruktur 104B im Einklang mit einigen Ausführungsformen auf. Das Bilden der isolierenden Elemente 136 kann dabei helfen, den Stromfluss der parasitären Vorrichtung zu blockieren, wodurch die dominierende Kriechstrecke der Halbleiterstruktur 100 unterbrochen werden kann. Folglich kann die Leistung der Halbleiterstruktur 100 verbessert werden.
  • Die 3A-1 und 3B-1 stellen Querschnittsdarstellungen entlang der Linie A - A' verschiedener Stadien der Herstellung einer in 1E gezeigten Halbleiterstruktur 100a im Einklang mit einigen Ausführungsformen dar. Die 3A-2 und 3B-2 stellen Querschnittsdarstellungen entlang der Linie B - B' verschiedener Stadien der Herstellung der in 1E gezeigten Halbleiterstruktur 100a im Einklang mit einigen Ausführungsformen dar. Die Halbleiterstruktur 100a kann dieselbe sein, wie die oben beschriebene Halbleiterstruktur 100, außer dass die oberen Flächen der isolierenden Elemente in der Halbleiterstruktur 100a nicht flach sind. Einige Prozesse und Materialien zum Bilden der Halbleiterstruktur 100a können ähnlich oder dieselben sein, wie jene, welche zum Bilden der Halbleiterstruktur 100 verwendet werden, und werden hier nicht wiederholt.
  • Insbesondere werden die Prozesse, welche in den 1A bis lE, 2A-1 bis 2D-1 und 2A-2 bis 2D-2 gezeigt und zuvor beschrieben worden sind, ausgeführt, um die Finnenstruktur 104 aufweisend die ersten Halbleitermaterialschichten 106 und die zweiten Halbleitermaterialschichten 108 über der Finnenbasisstruktur 104B, die Isolationsstruktur 116, die Dummy-Gate-Strukturen 118, die Gate-Abstandselemente 126, die Finnen-Abstandselemente 128' und die inneren Abstandselemente 134 im Einklang mit einigen Ausführungsformen zu bilden. Als nächstes werden isolierende Elemente 136a im unteren Abschnitt der Source-/Drain-Vertiefungen 130 gebildet, wie in den 3A-1 und 3A-2 im Einklang mit einigen Ausführungsformen gezeigt.
  • In einigen Ausführungsformen werden die isolierenden Elemente 136a aus einem undotierten Halbleitermaterial (zum Beispiel undotiertem Si oder undotiertem SiGe) durch Ausführen eines epitaxialen Aufwachsprozesses hergestellt. Der epitaxiale Aufwachsprozess kann ein Molekularstrahlepitaxieprozess (MBE-Prozess), ein metallorganischer chemischer Dampfabscheidungsprozess (MOCVD-Prozess), ein Dampfphasenepitaxieprozess (VPE-Prozess) oder eine andere anwendbare Technik sein. Während der Bildung des isolierenden Elements 136a kann eine Aufwachsrate des mittleren Abschnitts des isolierenden Elements 136a größer sein als jene des Randabschnitts, und daher weist der mittlere Abschnitt des entstehenden isolierenden Elements 136a im Einklang mit einigen Ausführungsformen eine größere Dicke auf als der Randabschnitt. In einigen Ausführungsformen weist das isolierende Element 136a eine gekrümmte (zum Beispiel konvexe) obere Fläche auf.
  • Nach dem isolierenden Elemente 136a gebildet worden sind, werden Prozesse, welche in den zuvor beschriebenen 2F-1 bis 2K-1 und 2F-2 bis 2K-2 gezeigt sind, ausgeführt, um die Halbleiterstruktur 100a zu bilden, wie in den 3B-1 und 3B-2 im Einklang mit einigen Ausführungsformen gezeigt. In einigen Ausführungsformen ist die Halbleiterstruktur 100a ein PMOS-Transistor, und die isolierenden Elemente 136a können zusätzliche Belastung für die Nanostrukturen 108' bereitstellen. In einigen Ausführungsformen können die isolierenden Elemente 136a sowohl in PMOS- als auch in NMOS-Transistoren gebildet werden.
  • Wie in 3B-1 gezeigt, ist der mittlere Abschnitt der isolierenden Elemente 136a relativ betrachtet zwar dicker als der Randabschnitt, wobei die oberen Flächen der isolierenden Elemente 136a allerdings nach wie vor tiefer angeordnet sind als die unterste Fläche der Nanostrukturen 108', sodass der Widerstand der Halbleiterstruktur 100a im Einklang mit einigen Ausführungsformen nicht zu stark beeinträchtigt wird.
  • Die 4A-1 bis 4C-1 stellen Querschnittsdarstellungen entlang der Linie A - A' verschiedener Stadien der Herstellung einer in 1E gezeigten Halbleiterstruktur 100b im Einklang mit einigen Ausführungsformen dar. Die 4A-2 und 4C-2 stellen Querschnittsdarstellungen entlang der Linie B - B' verschiedener Stadien der Herstellung der in 1E gezeigten Halbleiterstruktur 100b im Einklang mit einigen Ausführungsformen dar. Die Halbleiterstruktur 100b kann dieselbe sein, wie die oben beschriebene Halbleiterstruktur 100, außer dass sich die Bildung der isolierenden Elemente der Halbleiterstruktur 100b von jener der Halbleiterstruktur 100 unterscheidet. Einige Prozesse und Materialien zum Bilden der Halbleiterstruktur 100b können ähnlich oder dieselben sein, wie jene, welche zum Bilden der Halbleiterstruktur 100 verwendet werden, und werden hier nicht wiederholt.
  • Ähnlich jenen zum Bilden der Halbleiterstruktur 100a werden die in den 1A bis 1E, 2A-1 bis 2D-1 und 2A-2 bis 2D-2 gezeigten und zuvor beschriebenen Prozesse im Einklang mit einigen Ausführungsformen ausgeführt. Als nächstes werden isolierende Elemente 136b im unteren Abschnitt der Source-/Drain-Vertiefungen 130 gebildet, wie in den 4A-1 und 4A-2 im Einklang mit einigen Ausführungsformen gezeigt.
  • In einigen Ausführungsformen werden die isolierenden Elemente 136b aus einem undotierten Halbleitermaterial (zum Beispiel undotiertem Si oder undotiertem SiGe) durch Ausführen eines epitaxialen Aufwachsprozesses hergestellt. Die Bildung der isolierenden Elemente 136b kann ähnlich oder dieselbe, wie jene der isolierenden Elemente 136a sein, außer dass die Dicke des isolierenden Elements 136b größer sein kann als die Dicke des isolierenden Elements 136a. In einigen Ausführungsformen ist der oberste Abschnitt der isolierenden Elemente 136b höher angeordnet als der unterste Abschnitt der Nanostrukturen 108'.
  • Nachdem die isolierenden Elemente 136b gebildet worden sind, kann ein Ätzprozess ausgeführt werden, um modifizierte isolierende Elemente 136b' zu bilden, wie in den 4B-1 und 4B-2 im Einklang mit einigen Ausführungsformen gezeigt. Insbesondere werden die oberen Abschnitte der isolierenden Elemente 136b derart entfernt, dass die mittleren Abschnitte der modifizierten isolierenden Elemente 136b' dünner werden als die Randabschnitte der modifizierten isolierenden Elemente 136b' im Einklang mit einigen Ausführungsformen. Das bedeutet, die obere Fläche des mittleren Abschnitts der modifizierten isolierenden Elemente 136b' ist tiefer angeordnet als die obere Fläche des Randabschnitts der modifizierten isolierenden Elemente 136b' im Einklang mit einigen Ausführungsformen. In einigen Ausführungsformen weist das modifizierte isolierende Element 136b' eine gekrümmte (zum Beispiel konkave) obere Fläche auf.
  • Nachdem die modifizierten isolierenden Elemente 136b' gebildet worden sind, werden Prozesse, welche in den zuvor beschriebenen 2F-1 bis 2K-1 und 2F-2 bis 2K-2 gezeigt sind, ausgeführt, um die Halbleiterstruktur 100b zu bilden, wie in den 4C-1 und 4C-2 im Einklang mit einigen Ausführungsformen gezeigt. Desgleichen ist die Halbleiterstruktur 100b ein PMOS-Transistor, und das modifizierte isolierende Element 136b' kann zusätzliche Belastung für die Nanostrukturen 108' im Einklang mit einigen Ausführungsformen bereitstellen. In einigen Ausführungsformen wird das modifizierte isolierende Element 136b' sowohl in PMOS- als auch in NMOS-Transistoren gebildet.
  • Da ein zusätzlicher Ätzprozess ausgeführt wird, sind die oberen Flächen der modifizierten isolierenden Elemente 136b' tiefer angeordnet als die unterste Fläche der Nanostrukturen 108', sodass der Widerstand der Halbleiterstruktur 100b im Einklang mit einigen Ausführungsformen nicht zu sehr beeinträchtigt wird.
  • Die 5A-1 und 5B-1 stellen Querschnittsdarstellungen entlang der Linie A - A' verschiedener Stadien der Herstellung einer in 1E gezeigten Halbleiterstruktur 100c im Einklang mit einigen Ausführungsformen dar. Die 5A-2 und 5B-2 stellen Querschnittsdarstellungen entlang der Linie B - B' verschiedener Stadien der Herstellung der in 1E gezeigten Halbleiterstruktur 100c im Einklang mit einigen Ausführungsformen dar. Die Halbleiterstruktur 100c kann dieselbe sein, wie die oben beschriebene Halbleiterstruktur 100, außer dass die isolierenden Elemente in der Halbleiterstruktur 100c aus mehreren Schichten gebildet werden. Einige Prozesse und Materialien zum Bilden der Halbleiterstruktur 100c können ähnlich oder dieselben sein, wie jene, welche zum Bilden der Halbleiterstruktur 100 verwendet werden, und werden hier nicht wiederholt.
  • Insbesondere werden die in den 1A bis 1E, 2A-1 bis 2D-1 und 2A-2 bis 2D-2 gezeigten und zuvor beschriebenen Prozesse ausgeführt. Als nächstes werden isolierende Elemente 136c im unteren Abschnitt der Source-/Drain-Vertiefungen 130 gebildet, wie in den 5A-1 und 5A-2 im Einklang mit einigen Ausführungsformen gezeigt.
  • In einigen Ausführungsformen weist das isolierende Element 136c eine erste dielektrische Schicht 136c-1, eine zweite dielektrische Schicht 136c-2 und eine dritte dielektrische Schicht 136c-3 auf. In einigen Ausführungsformen ist die Dielektrizitätskonstante der ersten dielektrischen Schicht 136c-1 höher als die Dielektrizitätskonstante der zweiten dielektrischen Schicht 136c-2 und die Dielektrizitätskonstante der dritten dielektrischen Schicht 136c-3. Die erste dielektrische Schicht 136c-1 mit einer relativ hohen Dielektrizitätskonstante kann dabei helfen, die parasitäre Kapazität der entstehenden Halbleiter Struktur 100c zu reduzieren.
  • In einigen Ausführungsformen werden die erste dielektrische Schicht 136c-1, die zweite dielektrische Schicht 136c-2 und die dritte dielektrische Schicht 136c-3 aus verschiedenen Materialien hergestellt. In einigen Ausführungsformen wird die erste dielektrische Schicht 136c-1 aus HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3) oder anderen geeigneten dielektrischen Materialien mit hohem k-Wert hergestellt. In einigen Ausführungsformen wird die zweite dielektrische Schicht 136c-2 aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG) und anderen anwendbaren dielektrischen Materialien mit niedrigem k-Wert hergestellt. In einigen Ausführungsformen wird die dritte dielektrische Schicht 136c-3 aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG) oder anderen anwendbaren dielektrischen Materialien mit niedrigem k-Wert hergestellt.
  • Das isolierende Element 136c kann durch Bilden der ersten dielektrischen Schicht 136c-1, der zweiten dielektrischen Schicht 136c-2 und der dritten dielektrischen Schicht 136c-3, derart, dass sie die Source-/Drain-Vertiefungen 130 vollständig ausfüllen, und Rückätzen der ersten dielektrischen Schicht 136c-1, der zweiten dielektrischen Schicht 136c-2 und der dritten dielektrischen Schicht 136c-3 zum Bilden des isolierenden Elements 136c im Einklang mit einigen Ausführungsformen gebildet werden.
  • Nachdem die isolierenden Elemente 136c gebildet worden sind, werden Prozesse, welche in den zuvor beschriebenen 2F-1 bis 2K-1 und 2F-2 bis 2K-2 gezeigt sind, ausgeführt, um die Halbleiterstruktur 100c zu bilden, wie in den 5B-1 und 5B-2 im Einklang mit einigen Ausführungsformen gezeigt. In einigen Ausführungsformen ist die Halbleiterstruktur 100c ein NMOS-Transistor. In einigen Ausführungsformen werden die isolierenden Elemente 136c in einem NMOS-Transistor gebildet, und die isolierenden Elemente 136, 136a und/oder 136b werden in einem PMOS-Transistor gebildet. Wie in 5B-1 gezeigt, weisen die isolierenden Elemente 136c und die Source-/Drain-Strukturen 142 im Wesentlichen zwischen ihnen angeordnete flache Grenzflächen im Einklang mit einigen Ausführungsformen auf.
  • Die 6A-1 und 6B-1 stellen Querschnittsdarstellungen verschiedener Stadien der Herstellung einer Halbleiterstruktur 100d gezeigt entlang der Finnenrichtung dar, und die 6A-2 und 6B-2 stellen Querschnittsdarstellungen verschiedener Stadien der Herstellung der Halbleiterstruktur 100d gezeigt entlang einer Gate-Richtung im Einklang mit einigen Ausführungsformen dar. Einige Prozesse und Materialien zum Bilden der Halbleiterstruktur 100d können ähnlich oder dieselben sein, wie jene, welche zuvor zum Bilden der Halbleiterstruktur 100 beschrieben worden sind, und werden hier nicht wiederholt.
  • Insbesondere werden die Prozesse ähnlich jenen, welche in den 1A bis 1D gezeigt und zuvor beschrieben worden sind, ausgeführt, um die Finnenstruktur 104 aufweisend die ersten Halbleitermaterialschichten 106 und die zweiten Halbleitermaterialschichten 108 gebildet über der Finnenbasisstruktur 104B, die Isolationsstruktur 116 gebildet über der Finnenstruktur 104 und die Dummy-Gate-Strukturen 118 gebildet über der Finnenstruktur 104 im Einklang mit einigen Ausführungsformen zu bilden. Darüber hinaus werden die Gate-Abstandselemente 126 an den Seitenwänden der Dummy-Gate-Strukturen 118 im Einklang mit einigen Ausführungsformen gebildet.
  • Als nächstes werden die ersten Halbleitermaterialschichten 106 am Source-/Drain-Bereich entfernt, wie in den 6A-1 und 6A-2 im Einklang mit einigen Ausführungsformen gezeigt. Insbesondere werden die zweiten Halbleitermaterialschichten 108 am Source-/Drain-Bereich nicht entfernt, sodass Nanostrukturen 108' im Source-/Drain-Bereich im Einklang mit einigen Ausführungsformen gebildet werden.
  • Danach werden isolierende Elemente 136d in unteren Abschnitten der Source-/Drain-Gräben 130d gebildet, wie in den 6B-1 und 6B-2 im Einklang mit einigen Ausführungsformen gezeigt. Die Prozesse und Materialien zum Bilden der isolierenden Elemente 136d können ähnlich oder dieselben, wie jene sein, welche zuvor zum Bilden der isolierenden Elemente 136 beschrieben worden sind.
  • In einigen Ausführungsformen werden die isolierenden Elemente 136d aus einem Isoliermaterial hergestellt. In einigen Ausführungsformen werden die isolierenden Elemente 136d aus Metalloxid, Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, SiOC, SiCN, fluordotiertem Silikatglas oder einer Kombination daraus hergestellt.
  • In einigen Ausführungsformen werden die isolierenden Elemente 136d durch Aufbringen eines Isoliermaterials durch einen Abscheidungsprozess, wie zum Beispiel chemische Dampfabscheidung (CVD), physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD) oder andere anwendbare Prozesse, und teilweises Ätzen des Isoliermaterials zum Bilden der isolierenden Elemente 136d derart, dass sie die Finnenbasisstruktur 104B bedecken, gebildet.
  • In einigen Ausführungsformen ist die obere Fläche des isolierenden Elements 136d höher angeordnet als die untere Fläche der untersten Nanostrukturen 108', jedoch tiefer als die obere Fläche der untersten Nanostrukturen 108'. In einigen Ausführungsformen werden die untersten Nanostrukturen 108' teilweise derart in die isolierenden Elemente 136d eingebettet, dass der Ableitstrom reduziert werden kann.
  • Als nächstes werden Source-/Drain-Strukturen 142d über den isolierenden Elementen 136d in den Source-/Drain-Gräben 130d gebildet, wie in den 6B-1 und 6B-2 im Einklang mit einigen Ausführungsformen gezeigt. Einige Prozesse und Materialien zum Bilden der Source-/Drain-Strukturen 142d können ähnlich oder dieselben, wie jene sein, welche zuvor zum Bilden der Source-/Drain-Strukturen 142 beschrieben worden sind, und werden hier nicht wiederholt. Wie zuvor beschrieben werden die Nanostrukturen 108' in den Source-/Drain-Bereichen gebildet, und die anschließend gebildeten Source-/Drain-Strukturen 142d umhüllen die Nanostrukturen 108', wie in den 6B-1 und 6B-2 im Einklang mit einigen Ausführungsformen gezeigt. In einigen Ausführungsformen sind die oberen Flächen der untersten Nanostrukturen 108' von den Source-/Drain-Strukturen 142d bedeckt, und die unteren Flächen der untersten Nanostrukturen 108' sind von den isolierenden Elementen 136d bedeckt.
  • Nachdem die Source-/Drain-Strukturen 142d gebildet worden sind, werden Prozesse, welche in den zuvor beschriebenen 2G-1 bis 2K-1 und 2G-2 bis 2K-2 gezeigt sind, ausgeführt, um die Halbleiterstruktur 100d zu bilden, wie in den 6B-1 und 6B-2 im Einklang mit einigen Ausführungsformen gezeigt. Insbesondere werden die Kontaktätzstoppschicht (CESL) (nicht gezeigt) und eine dielektrische Zwischenschicht (ILD-Schicht) 146 gebildet, und die Dummy-Gate-Strukturen 118 und die ersten Halbleitermaterialschichten 106 werden entfernt, um die Nanostrukturen 108d' im Einklang mit einigen Ausführungsformen zu bilden. Anschließend werden die Gate-Strukturen 152 derart gebildet, dass sie die Nanostrukturen 108d' umhüllen, und Silizidschichten 160 und der Kontakt 162 werden über der Source-/Drain-Struktur 142d gebildet, wie in den 6B-1 und 6B-2 im Einklang mit einigen Ausführungsformen gezeigt.
  • Da die Halbleiterstruktur 100d ähnlich wie die oben beschriebenen die isolierenden Elemente 136d angeordnet zwischen den Source-/Drain-Strukturen 142d/Nanostrukturen 108' und der Finnenbasisstruktur 104B aufweist, kann der Leckstrom des Transistors reduziert werden. Daher kann die Leistung der Halbleiterstruktur 100d verbessert werden.
  • Die 7A-1 und 7A-2 stellen Querschnittsdarstellungen einer Halbleiterstruktur 100e im Einklang mit einigen Ausführungsformen dar. Die Halbleiterstruktur 100e kann dieselbe sein, wie die oben beschriebene Halbleiterstruktur 100d, außer dass die oberen Flächen der isolierenden Elemente in der Halbleiterstruktur 100e im Wesentlichen auf einer Ebene mit der untersten Nanostruktur 108' angeordnet sind. Einige Prozesse und Materialien zum Bilden der Halbleiterstruktur 100e können ähnlich oder dieselben sein, wie jene zum Bilden der Halbleiterstruktur 100d, und werden hier nicht wiederholt.
  • Insbesondere sind die Nanostrukturen 108', welche sich in die Source-/Drain-Bereiche erstrecken, von den Source-/Drain-Strukturen 142e umhüllt, und isolierende Elemente 136e sind zwischen den Source-/Drain-Strukturen 142e und der Finnenbasisstruktur 104B im Einklang mit einigen Ausführungsformen angeordnet. Die Prozesse und Materialien zum Bilden der Source-/Drain-Strukturen 142e und der isolierenden Elemente 136e können ähnlich oder dieselben, wie jene sein, welche zuvor zum Bilden der Source-/Drain-Strukturen 142 und der isolierenden Elemente 136 beschrieben worden sind, und werden daher hier nicht wiederholt.
  • 8 stellt eine Querschnittsdarstellung einer Halbleiterstruktur 100f im Einklang mit einigen Ausführungsformen dar. Die Halbleiterstruktur 100f kann dieselbe sein, wie die oben beschriebene Halbleiterstruktur 100d, außer dass die Source-/Drain-Strukturen an zwei Finnenstrukturen im Einklang mit einigen Ausführungsformen zu einer verschmolzen werden. Prozesse und Materialien zum Bilden der Halbleiterstruktur 100f, welche ähnlich oder dieselben sind, wie jene zum Bilden der Halbleiterstruktur 100d werden hier nicht wiederholt.
  • Insbesondere können die in den 6A-1 und 6A-2, 6B-1 gezeigten Prozesse ausgeführt werden. Anschließend werden die ersten Halbleitermaterialschichten 106 im Source-/Drain-Bereich der Finnenstrukturen entfernt, um Nanostrukturen 108f-1 und 108f-2 im Einklang mit einigen Ausführungsformen zu bilden.
  • Als nächstes wird ein isolierendes Element 136f im unteren Abschnitt des Source-/Drain-Bereichs gebildet, um im Einklang mit einigen Ausführungsformen beide Finnenbasisstrukturen 104B-1 und 104B-2 zu bedecken. Die Prozesse und Materialien zum Bilden des isolierenden Elements 136f können ähnlich oder dieselben, wie jene sein, welche zuvor zum Bilden des isolierenden Elements 136d beschrieben worden sind und werden hier nicht wiederholt.
  • Nachdem das isolierende Element 136f gebildet worden ist, wird eine Source-/Drain-Struktur 142f über dem isolierenden Element 136f gebildet, wie in 8B im Einklang mit einigen Ausführungsformen gezeigt. Die Prozesse und Materialien zum Bilden der Source-/Drain-Struktur 142f können ähnlich oder dieselben sein, wie jene, welche zuvor zum Bilden der Source-/Drain-Struktur 142 beschrieben worden sind, und werden hier nicht wiederholt.
  • Nachdem die Source-/Drain-Strukturen 142f gebildet worden sind, werden Prozesse, welche in den zuvor beschriebenen 2G-1 bis 2J-1 und 2G-2 bis 2J-2 gezeigt sind, ausgeführt, um die Halbleiterstruktur 100f zu bilden, und eine Silizidschicht 160f und ein Kontakt 162f werden über den Source-Drain-Strukturen 142f gebildet, wie in 8 im Einklang mit einigen Ausführungsformen gezeigt. Die Prozesse und Materialien zum Bilden der Silizidschicht 160f und des Kontakts 162f können ähnlich oder dieselben wie die zuvor beschriebenen zum Bilden der Silizidschicht 160 und des Kontakts 162 sein, und werden hier nicht wiederholt.
  • Wie in 8 gezeigt, werden die Nanostrukturen 108f-1 und 108f-2 durch die Source-/Drain-Struktur 142f im Einklang mit einigen Ausführungsformen umhüllt. In einigen Ausführungsformen ist die Grenzfläche zwischen der Source-/Drain-Struktur 142f und dem isolierenden Element 136f auf einer Ebene zwischen den oberen Flächen und den unteren Flächen der untersten Nanostrukturen 108f-1 und 108f-2 angeordnet. In einigen Ausführungsformen ist das isolierende Element 136f zwischen der Source-/Drain-Struktur 142f und der Isolationsstruktur 116 angeordnet.
  • 9 stellt eine Querschnittsdarstellung einer Halbleiterstruktur 100g im Einklang mit einigen Ausführungsformen dar. Die Halbleiterstruktur 100g kann dieselbe sein, wie die oben beschriebene Halbleiterstruktur 100f, außer dass die obere Fläche des isolierenden Elements 136g in der Halbleiterstruktur 100g im Einklang mit einigen Ausführungsformen im Wesentlichen auf einer Ebene mit den untersten Nanostrukturen angeordnet ist. Prozesse und Materialien zum Bilden der Halbleiterstruktur 100g, welche ähnlich oder dieselben sind, wie jene zum Bilden der Halbleiterstruktur 100f werden hier nicht wiederholt.
  • Insbesondere werden die Nanostrukturen 108g'-1 108g'-2 durch eine Source-/Drain-Struktur 142g umhüllt, und ein isolierendes Element 136g ist im Einklang mit einigen Ausführungsformen zwischen den Source-/Drain-Strukturen 142g und den Finnenbasisstrukturen 104B-1 und 104B-2 angeordnet. Als nächstes werden eine Silizidschicht 160g und ein Kontakt 162g im Einklang mit einigen Ausführungsformen über den Source-/Drain-Strukturen 142g gebildet.
  • Die Prozesse und Materialien zum Bilden der Source-/Drain-Struktur 142g, des isolierenden Elements 136g, der Silizidschicht 160g und des Kontakts 162g können ähnlich oder dieselben sein, wie jene, welche zuvor zum Bilden der Source-/Drain-Struktur 142, des isolierenden Elements 136, der Silizidschicht 160 und des Kontakts 162 beschrieben worden sind, und werden daher hier nicht wiederholt.
  • 10 stellt eine Querschnittsdarstellung einer Halbleiterstruktur 100h im Einklang mit einigen Ausführungsformen dar. Die Halbleiterstruktur 100h kann dieselbe sein, wie die oben beschriebene Halbleiterstruktur 100g, außer dass die Source-/Drain-Strukturen nicht an zwei Finnenstrukturen miteinander verschmolzen werden. Prozesse und Materialien zum Bilden der Halbleiterstruktur 100h, welche ähnlich oder dieselben sind, wie jene zum Bilden der Halbleiterstruktur 100g werden hier nicht wiederholt.
  • Insbesondere wird ein isolierendes Element 136h im unteren Abschnitt des Source-/Drain-Bereichs der Finnenbasisstrukturen 104B-1 und 104B-2 im Einklang mit einigen Ausführungsformen gebildet. Anschließend werden Source-/Drain-Strukturen 142h-1 und 142h-2 rund um die Nanostrukturen 108h'-1 und 108h'-2 gebildet und voneinander getrennt, wie in 10 im Einklang mit einigen Ausführungsformen gezeigt. In einigen Ausführungsformen ist die untere Fläche des Source-/Drain-Grabens 130h durch das isolierende Element 136h vollständig bedeckt, und das isolierende Element 136h ist durch die Source-/Drain-Strukturen 142h-1 und 142h-2 vollständig bedeckt.
  • Nachdem die Source-/Drain-Strukturen 142h-1 und 142h-2 gebildet worden sind, werden Prozesse, welche in den zuvor beschriebenen 2G-1 bis 2J-1 und 2G-2 bis 2J-2 gezeigt sind, ausgeführt, um die Halbleiterstruktur 100h zu bilden, und Silizidschichten 160h-1 und 160h-2 und ein Kontakt 162h werden über den Source-Drain-Strukturen 142h gebildet, wie in 10 im Einklang mit einigen Ausführungsformen gezeigt. Die Prozesse und Materialien zum Bilden der Silizidschichten 160h-1 und 160h-2 und des Kontakts 162h können ähnlich oder dieselben sein, wie die zuvor beschriebenen zum Bilden der Silizidschicht 160 und des Kontakts 162, und werden hier nicht wiederholt.
  • Insbesondere wird die Silizidschicht 160h-1 an der oberen Fläche und den Seitenwänden der Source-/Drain-Struktur 142h-1 gebildet, und die Silizidschicht 160h-2 wird an der oberen Fläche und den Seitenwänden der Source-/Drain-Struktur 142h-2 im Einklang mit einigen Ausführungsformen gebildet.
  • In einigen Ausführungsformen ist ein Abschnitt des Kontakts 162h zwischen den Silizidschichten 160h-1 und 160h-2 angeordnet. In einigen Ausführungsformen steht der Kontakt 162h in direktem Kontakt mit dem isolierenden Element 136h. In der Regel werden Source-/Drain-Strukturen an gegenüberliegenden Seiten der Nanostruktur über einem Substrat gebildet. Durch das Verkleinern der Größe der Vorrichtung kann jedoch ein Ableitstrom im Abschaltzustand an der Unterseite der Source-/Drain-Strukturen auftreten. Folglich wird in den oben beschriebenen Ausführungsformen ein zusätzliches isolierendes Element (zum Beispiel die isolierenden Elemente 136, 136a, 136b', 136c, 136d, 136e, 136f, 136g und 136h) gebildet, bevor die Source-/Drain-Strukturen (zum Beispiel die Source-/Drain-Strukturen 142, 142d, 142e, 142f, 142g, 142h-1 und 142h-2) gebildet werden, sodass die Source-/Drain-Strukturen durch das isolierende Element vom Substrat 102 getrennt werden. Daher kann der Ableitstrom verhindert werden, und die Leistung der Halbleiterstrukturen kann verbessert werden.
  • Darüber hinaus sind die isolierenden Elemente 136, 136a, 136b', 136c, 136d, 136e, 136f, 136g und 136h zwar in verschiedenen Figuren gezeigt, können jedoch in derselben Vorrichtung gebildet werden. Das bedeutet, eine Halbleiterstruktur kann mehr als eine der oben beschriebenen Halbleiterstrukturen aufweisend mehr als eines der isolierenden Elemente 136, 136a, 136b', 136c, 136d, 136e, 136f, 136g und 136h aufweisen. In einigen Ausführungsformen weist eine Halbleiterstruktur einen PMOS-Transistor aufweisend die in 3B-1 und 3B-2 gezeigte Struktur, und einen NMOS-Transistor aufweisend die in 5B-1 und 5B-2 gezeigte Struktur, auf.
  • Es ist zu beachten, dass dieselben Elemente in den 1A bis 10B mit denselben Ziffern gekennzeichnet sein können und ähnliche Materialien aufweisen und durch ähnliche Prozesse gebildet werden können; daher sind solche redundanten Details der Kürze halber weggelassen worden. Darüber hinaus sind die 1A bis 10B zwar im Hinblick auf ein Verfahren beschrieben worden, es versteht sich jedoch, dass die in den 1-A bis 10B offenbarten Strukturen nicht auf das Verfahren beschränkt sind, sondern für sich selbst als Strukturen unabhängig vom Verfahren stehen können. Desgleichen sind die in den 1A bis 10B gezeigten Verfahren nicht auf die offenbarten Strukturen beschränkt, sondern können unabhängig von den Strukturen für sich selbst stehen. Ferner können die oben beschriebenen Nanostrukturen im Einklang mit einigen Ausführungsformen Nanodrähte, Nanoblätter oder andere anwendbare Nanostrukturen aufweisen.
  • Obwohl offenbarte Verfahren ferner als eine Abfolge von Aktionen oder Ereignissen dargestellt und beschrieben sind, versteht sich, dass die dargestellte Reihenfolge dieser Aktionen oder Ereignisse in einigen anderen Ausführungsformen verändert werden kann. Zum Beispiel können sich manche Aktionen in anderen Reihenfolgen und/oder gleichzeitig mit anderen Aktionen oder Ereignissen ereignen als jenen, welche oben dargestellt und/oder beschrieben sind. Darüber hinaus können nicht alle dargestellten Aktionen dazu erforderlich sein, einen oder mehrere Aspekte oder Ausführungsformen der obigen Beschreibung umzusetzen. Ferner können eine oder mehrere der oben abgebildeten Aktionen in einer oder mehreren separaten Aktionen und/oder Phasen ausgeführt werden.
  • Ferner berücksichtigen die obigen Begriffe „ungefähr“, „im Wesentlichen“, „erheblich/wesentlich“ und „(in) etwa“ kleine Abweichungen, und mit diesen bezeichnete Mengenangaben können in unterschiedlichen Technologien verändert werden und sich im für Fachleute passenden Abweichungsbereich bewegen. Bei einer Verwendung in Verbindung mit einem Ereignis oder einem Umstand können sich die Begriffe zum Beispiel sowohl auf Fälle, in welchen das Ereignis oder der Umstand präzise eintritt, als auch auf Fälle, in welchen das Ereignis oder der Umstand annähernd eintritt, beziehen.
  • Es können Ausführungsformen zum Bilden von Halbleiterstrukturen bereitgestellt werden. Die Halbleiterstrukturen können Nanostruktur und Source-/Drain-Strukturen verbunden mit den über einem Substrat gebildeten Nanostrukturen aufweisen. Darüber hinaus kann ein isolierendes Element gebildet werden, bevor die Source-/Drain-Strukturen gebildet werden, sodass die Source-/Drain-Struktur vom Substrat getrennt sind. Folglich kann das Risiko von Ableitströmen von der Unterseite der Source-/Drain-Struktur reduziert werden, und die Leistung der Halbleiterstruktur kann erhöht werden.
  • In einigen Ausführungsformen wird eine Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur weist ein Substrat und eine vom Substrat hervorragende Finnenstruktur auf. Die Halbleiterstruktur weist auch Nanostrukturen gebildet über der Finnenstruktur und eine Gate-Struktur, welche die Nanostrukturen umgibt, auf. Ferner weist die Halbleiterstruktur eine Source-/Drain-Struktur zur Verbindung mit den Nanostrukturen und ein isolierendes Element angeordnet zwischen der Finnenstruktur und der Source-/Drain-Struktur auf.
  • In einigen Ausführungsformen wird eine Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur weist ein Substrat und eine vom Substrat hervorragende erste Finnenstruktur auf. Die Halbleiterstruktur weist auch erste Nanostrukturen gebildet über der ersten Finnenstruktur und eine Gate-Struktur, welche die ersten Nanostrukturen an einem Kanalbereich umhüllt, auf. Die Halbleiterstruktur weist auch ein isolierendes Element, welches eine obere Fläche der ersten Finnenstruktur an einem Source-/Drain-Bereich bedeckt, und eine erste Source-/Drain-Struktur gebildet über dem isolierenden Element und verbunden mit den ersten Nanostrukturen auf.
  • In einigen Ausführungsformen ist ein Verfahren zum Herstellen einer Halbleiterstruktur bereitgestellt. Das Verfahren zum Herstellen der Halbleiterstruktur umfasst das abwechselnde Stapeln erster Halbleitermaterialschichten und zweiter Halbleitermaterialschichten über einem Substrat und das Strukturieren der ersten Halbleitermaterialschichten, der zweiten Halbleitermaterialschichten und des Substrats, um eine Finnenstruktur zu bilden. Das Verfahren zum Herstellen der Halbleiterstruktur umfasst auch das Entfernen der ersten Halbleitermaterialschichten zum Bilden von Nanostrukturen aus den zweiten Halbleitermaterialschichten in einem Kanalbereich und das Bilden einer Gate-Struktur, welche die Nanostrukturen umgibt. Das Verfahren zum Herstellen der Halbleiterstruktur umfasst auch das Bilden einer Source-/Drain-Vertiefung in einem Source-/Drain-Bereich der Finnenstruktur und das Bilden eines isolierenden Elements in der Source-/Drain-Vertiefung. Das Verfahren zum Herstellen der Halbleiterstruktur umfasst auch das Bilden einer Source-/Drain-Struktur, welche das isolierende Element bedeckt.
  • Das Vorstehende umreißt Merkmale verschiedener Ausführungsformen derart, dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten verstehen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage zum Designen oder Modifizieren weiterer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder zum Erlangen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachleute sollten auch erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedenste Änderungen, Ersetzungen und Neugestaltungen daran vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/953715 [0001]

Claims (20)

  1. Halbleiterstruktur, aufweisend: ein Substrat; eine Finnenstruktur, welche aus dem Substrat hervorragt; Nanostrukturen, welche über der Finnenstruktur gebildet sind; eine Gate-Struktur, welche die Nanostrukturen umgibt; eine Source-/Drain-Struktur, welche mit den Nanostrukturen verbunden ist; und ein isolierendes Element, welches zwischen der Finnenstruktur und der Source-/Drain-Struktur angeordnet ist.
  2. Halbleiterstruktur nach Anspruch 1, wobei eine obere Fläche des isolierenden Elements tiefer angeordnet ist als eine unterste Fläche der Nanostrukturen.
  3. Halbleiterstruktur nach Anspruch 1 oder 2, wobei eine obere Fläche des isolierenden Elements höher angeordnet ist als eine unterste Fläche der Nanostrukturen.
  4. Halbleiterstruktur nach einem der vorstehenden Ansprüche, wobei das isolierende Element aus einem undotierten Halbleitermaterial hergestellt ist.
  5. Halbleiterstruktur nach einem der vorstehenden Ansprüche, wobei das isolierende Element aus einem Isoliermaterial hergestellt ist.
  6. Halbleiterstruktur nach einem der vorstehenden Ansprüche, wobei das isolierende Element eine gekrümmte obere Fläche aufweist.
  7. Halbleiterstruktur nach einem der vorstehenden Ansprüche, wobei das isolierende Element eine Auskleidungsschicht in direktem Kontakt mit der Finnenstruktur und eine Isoliermaterialschicht über der Auskleidung und in direktem Kontakt mit der Source-/Drain-Struktur aufweist.
  8. Halbleiterstruktur, aufweisend: ein Substrat; eine erste Finnenstruktur, welche aus dem Substrat hervorragt; erste Nanostrukturen, welche über der ersten Finnenstruktur gebildet sind; eine Gate-Struktur, welche die ersten Nanostrukturen an einem Kanalbereich umgibt; ein isolierendes Element, welches eine obere Fläche der ersten Finnenstruktur an einem Source-/Drain-Bereich bedeckt; und eine erste Source-/Drain-Struktur, welche über dem isolierenden Element gebildet ist und mit den ersten Nanostrukturen verbunden ist.
  9. Halbleiterstruktur nach Anspruch 8, ferner aufweisend: erste innere Abstandselemente, die zwischen den ersten Nanostrukturen gebildet sind, wobei das isolierende Element und die Gate-Struktur durch die ersten inneren Abstandselemente getrennt sind.
  10. Halbleiterstruktur nach Anspruch 8 oder 9, wobei sich die ersten Nanostrukturen vom Kanalbereich zum Source-/Drain-Bereich erstrecken und die erste Source-/Drain-Struktur die ersten Nanostrukturen umhüllt.
  11. Halbleiterstruktur nach einem der Ansprüche 8 bis 10, wobei das isolierende Element in direktem Kontakt mit den ersten Nanostrukturen angeordnet ist.
  12. Halbleiterstruktur nach einem der Ansprüche 8 bis 11, ferner aufweisend: eine Isolationsstruktur, die rund um die erste Finnenstruktur gebildet ist, wobei eine untere Fläche des isolierenden Elements tiefer angeordnet ist als eine obere Fläche der Isolationsstruktur.
  13. Halbleiterstruktur nach einem der Ansprüche 8 bis 12, ferner aufweisend: eine zweite Finnenstruktur, welche aus dem Substrat hervorragt; und zweite Nanostrukturen, welche über der zweiten Finnenstruktur gebildet sind, wobei das isolierende Element auch eine obere Fläche der zweiten Finnenstruktur bedeckt.
  14. Verfahren zum Herstellen einer Halbleiterstruktur, umfassend: abwechselndes Stapeln erster Halbleitermaterialschichten und zweiter Halbleitermaterialschichten über einem Substrat; Strukturieren der ersten Halbleitermaterialschichten, der zweiten Halbleitermaterialschichten und des Substrats, um eine Finnenstruktur zu bilden; Bilden einer Source-/Drain-Vertiefung in einem Source-/Drain-Bereich der Finnenstruktur; Bilden eines isolierenden Elements in der Source-/Drain-Vertiefung; Bilden einer Source-/Drain-Struktur, welche das isolierende Element bedeckt; Entfernen der ersten Halbleitermaterialschichten zum Bilden von Nanostrukturen aus den zweiten Halbleitermaterialschichten in einem Kanalbereich; und Bilden einer Gate-Struktur, welche die Nanostrukturen umhüllt.
  15. Verfahren zum Herstellen der Halbleiterstruktur nach Anspruch 14, wobei ein mittlerer Abschnitt des isolierenden Elements höher angeordnet ist als ein Randabschnitt des isolierenden Elements.
  16. Verfahren zum Herstellen der Halbleiterstruktur nach Anspruch 14, wobei ein mittlerer Abschnitt des isolierenden Elements tiefer angeordnet ist als ein Randabschnitt des isolierenden Elements.
  17. Verfahren zum Herstellen der Halbleiterstruktur nach einem der Ansprüche 14 bis 16, ferner umfassend: Entfernen der ersten Halbleitermaterialschichten und der zweiten Halbleitermaterialschichten am Source-/Drain-Bereich, um die Source-/Drain-Vertiefung zu bilden, wobei das isolierende Element in einem unteren Abschnitt der Source-/Drain-Vertiefung gebildet wird.
  18. Verfahren zum Herstellen der Halbleiterstruktur nach einem der Ansprüche 14 bis 17, ferner umfassend: Entfernen der ersten Halbleitermaterialschichten am Source-/Drain-Bereich, um die Nanostrukturen, welche sich in den Source-/Drain-Bereich erstrecken, zu bilden, wobei die Nanostrukturen von der Source-/Drain-Struktur umhüllt werden.
  19. Verfahren zum Herstellen der Halbleiterstruktur nach einem der Ansprüche 14 bis 18, wobei das isolierende Element entweder aus undotiertem Si oder undotiertem SiGe hergestellt wird.
  20. Verfahren zum Herstellen der Halbleiterstruktur nach einem der Ansprüche 14 bis 19, wobei das isolierende Element mehrere dielektrische Schichten aufweist.
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