CN113054018A - 半导体结构及其形成方法 - Google Patents

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drain
semiconductor
isolation
layer
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黄禹轩
蔡庆威
陈豪育
程冠伦
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

提供半导体结构及其形成方法。半导体结构包含基底和从基底突出的鳍片结构。半导体结构还包含在鳍片结构上方形成的纳米结构和围绕纳米结构的栅极结构。半导体结构还包含连接至纳米结构的源极/漏极结构以及夹设在鳍片结构和源极/漏极结构之间的隔离部件。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造技术，特别涉及半导体结构及其形成方法。
背景技术
电子产业对能够进行许多越来越复杂且精密功能的更小且更快的电子装置的需求不断增长。因此，半导体产业存在制造低成本、高效能和低功率集成电路(integratedcircuits，ICs)的持续趋势。目前为止，通过缩减半导体集成电路的尺寸(例如最小部件尺寸)并借此提高生产效率及降低相关成本，已经很大程度地实现了这些目标。然而，这样的缩减已使得半导体生产工艺变得更复杂。因此，实现半导体集成电路和装置的持续进展需要在半导体生产工艺和技术上有类似的进展。
最近，已经导入多栅极装置，以通过增加栅极-通道耦合、降低截止状态电流及降低短通道效应(short-channel effects，SCEs)来改善栅极控制。已经导入的一种这样的多栅极装置是全绕式栅极(gate-all around，GAA)晶体管。全绕式栅极装置的名称来自于栅极结构，栅极结构可以在通道区周围延伸，以从两侧或四侧接近通道。全绕式栅极装置与传统的互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)工艺相容，并且全绕式栅极装置的结构允许其在保持栅极控制和减轻短通道效应的同时大幅缩减尺寸。然而，全绕式栅极部件制造的整合可能具有挑战性。
发明内容
根据一些实施例，提供半导体结构。此半导体结构包含基底；从基底突出的鳍片结构；形成在鳍片结构上方的多个纳米结构；围绕所述多个纳米结构的栅极结构；连接至所述多个纳米结构的源极/漏极结构；以及夹设在鳍片结构和源极/漏极结构之间的隔离部件。
根据另一些实施例，提供半导体结构。此半导体结构包含基底；从基底突出的第一鳍片结构；在第一鳍片结构上方形成的多个第一纳米结构；在通道区包覆环绕所述多个第一纳米结构的栅极结构；在源极/漏极区覆盖第一鳍片结构的顶表面的隔离部件；以及形成在隔离部件上方并连接至所述多个第一纳米结构的第一源极/漏极结构。
根据又另一些实施例，提供半导体结构的制造方法。此方法包含在基底上方交替堆叠多个第一半导体材料层和多个第二半导体材料层；将所述多个第一半导体材料层、所述多个第二半导体材料层和基底图案化以形成鳍片结构；在鳍片结构的源极/漏极区中形成源极/漏极凹槽；在源极/漏极凹槽中形成隔离部件；形成源极/漏极结构覆盖隔离部件；移除所述多个第一半导体材料层以在通道区中从所述多个第二半导体材料层形成多个纳米结构；以及形成包覆环绕所述多个纳米结构的栅极结构。
附图说明
通过以下的详细描述配合说明书附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1A至图1E示出根据一些实施例的制造半导体结构的中间阶段的透视图。
图2A-1至图2K-1示出根据一些实施例的沿图1E中的线A-A’所示的半导体结构的各个制造阶段的剖面示意图。
图2A-2至图2K-2示出根据一些实施例的沿图1E中的线B-B’所示的半导体结构的各个制造阶段的剖面示意图。
图3A-1和图3B-1示出根据一些实施例的沿图1E中的线A-A’所示的半导体结构的各个制造阶段的剖面示意图。
图3A-2和图3B-2示出根据一些实施例的沿图1E中的线B-B’所示的半导体结构的各个制造阶段的剖面示意图。
图4A-1至图4C-1示出根据一些实施例的沿图1E中的线A-A’所示的半导体结构的各个制造阶段的剖面示意图。
图4A-2和图4C-2示出根据一些实施例的沿图1E中的线B-B’所示的半导体结构的各个制造阶段的剖面示意图。
图5A-1和图5B-1示出根据一些实施例的沿图1E中的线A-A’所示的半导体结构的各个制造阶段的剖面示意图。
图5A-2和图5B-2示出根据一些实施例的沿图1E中的线B-B’所示的半导体结构的各个制造阶段的剖面示意图。
图6A-1和图6B-1示出根据一些实施例的沿图1E中的线A-A’所示的半导体结构的各个制造阶段的剖面示意图。
图6A-2和图6B-2示出根据一些实施例的沿图1E中的线B-B’所示的半导体结构的各个制造阶段的剖面示意图。
图7A-1和图7A-2示出根据一些实施例的半导体结构的剖面示意图。
图8示出根据一些实施例的半导体结构的剖面示意图。
图9示出根据一些实施例的半导体结构的剖面示意图。
图10示出根据一些实施例的半导体结构的剖面示意图。
附图标记说明：
100,100a,100b,100c,100d,100e,100f,100g,100h：半导体结构
102：基底
104：鳍片结构
104B,104B-1,104B-2：基座鳍片结构
106：第一半导体材料层
108：第二半导体材料层
108’,108d’,108f’-1,108f’-2,108g’-1,108g’-2,108h’-1,108h’-2：纳米结构
110：遮罩结构
112：垫氧化物层
114：氮化物层
116：隔离结构
118：虚设栅极结构
120：虚设栅极介电层
122：虚设栅极电极层
124：硬遮罩层
126：栅极间隔物
128：鳍片间隔物
128’：降低的鳍片间隔物
130：源极/漏极凹槽
130d：源极/漏极沟槽
132：凹口
134：内间隔物
136,136a,136b,136c,136d,136e,136f,136g,136h：隔离部件
136b’：修改后的隔离部件
136c-1：第一介电层
136c-2：第二介电层
136c-3：第三介电层
138：上部
140：底部
142,142d,142e,142f,142g,142h-1,142h-2：源极/漏极结构
144：接触蚀刻停止层
146：层间介电层
148：沟槽
150：间隙
152：栅极结构
154：界面层
156：栅极介电层
158：栅极电极层
160,160f,160g,160h-1,160h-2：硅化物层
162,162f,162g,162h：接触件
A-A’,B-B’：线
D：距离
H1,H2：厚度
具体实施方式
以下内容提供许多不同实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用于限定本发明实施例。举例来说，叙述中提及第一部件形成于第二部件上或上方，可能包含形成第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本发明实施例在不同范例中可重复使用参考标号及/或字母。此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。
描述实施例的一些变型。在各个示意图和说明性实施例中，相似的参考标号用于指示相似的元件。应理解的是，可以在方法之前、期间和之后提供额外的操作，并且对于方法的其他实施例，可以取代或消除所描述的一些操作。
可以通过任何合适的方法来图案化全绕式栅极晶体管结构。举例来说，可以使用一或多种光学光刻工艺来图案化结构，包含双重图案化或多重图案化工艺。总体而言，双重图案化或多重图案化工艺结合光学光刻和自对准工艺，允许产生的图案的例如节距(pitches)小于使用单一、直接光学光刻工艺可获得的图案的节距。举例来说，在一实施例中，在基底上方形成牺牲层，并使用光学光刻工艺将牺牲层图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。然后移除牺牲层，接着可以使用剩余之间隔物来图案化全绕式栅极结构。
提供半导体结构的实施例及其形成方法。半导体结构可以是全绕式栅极晶体管。全绕式栅极晶体管可以包含半导体纳米结构和形成在纳米结构的两侧上的源极/漏极结构。然而，随着装置尺寸的缩减，当源极/漏极结构直接连接至下方的基底时，可能不利地导致截止状态的漏电流路径。因此，在一些实施例中，在形成源极/漏极结构之前形成另外的隔离部件，使得源极/漏极结构将通过隔离部件与基底隔开，并且可以避免漏电流。
图1A至图1E示出根据一些实施例的制造半导体结构100的中间阶段的透视图。根据一些实施例，参照图1A，在基底102上方形成第一半导体材料层106和第二半导体材料层108。
基底102可以是半导体晶片，例如硅晶片。替代地或额外地，基底102可以包含元素半导体材料、化合物半导体材料及/或合金半导体材料。元素半导体材料可以包含但不限于晶体硅、多晶硅、非晶硅、锗及/或金刚石。化合物半导体材料可以包含但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟。合金半导体材料可以包含但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP。
在一些实施例中，第一半导体材料层106和第二半导体材料层108交替堆叠在基底102上方。在一些实施例中，第一半导体材料层106和第二半导体材料层108由不同的半导体材料制成。在一些实施例中，第一半导体材料层106由SiGe制成，并且第二半导体材料层108由硅制成。应注意的是，虽然形成三个第一半导体材料层106和三个第二半导体材料层108，但半导体结构可以包含更多或更少数量的第一半导体材料层106和第二半导体材料层108。举例来说，半导体结构可以分别包含两个至五个第一半导体材料层106和第二半导体材料层108。
第一半导体材料层106和第二半导体材料层108的形成可以通过使用低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)、外延成长工艺、其他合适的方法或前述的组合。在一些实施例中，外延成长工艺包含分子束外延(molecular beamepitaxy，MBE)、金属有机化学气相沉积(metal organic chemical vapor deposition，MOCVD)或气相外延(vapor phase epitaxy，VPE)。
根据一些实施例，如图1B所示，在将第一半导体材料层106和第二半导体材料层108形成为基底102上方的半导体材料堆叠之后，将半导体材料堆叠图案化以形成鳍片结构104。在一些实施例中，鳍片结构104包含基座鳍片结构104B以及第一半导体材料层106和第二半导体材料层108的半导体材料堆叠。
在一些实施例中，图案化工艺包含在半导体材料堆叠上方形成遮罩结构110，以及经由遮罩结构110蚀刻半导体材料堆叠和下方的基底102。在一些实施例中，遮罩结构110是多层结构，其包含垫氧化物层112和在垫氧化物层112上方形成的氮化物层114。垫氧化物层112可以由氧化硅制成，其通过热氧化或化学气相沉积形成，并且氮化物层114可以由氮化硅制成，其通过化学气相沉积形成，例如低压化学气相沉积或等离子体辅助化学气相沉积(plasma-enhanced CVD，PECVD)。
根据一些实施例，如图1C所示，在形成鳍片结构104之后，在鳍片结构104周围形成隔离结构116，并且移除遮罩结构110。根据一些实施例，隔离结构116被配置为电性隔离半导体结构100的主动区(例如鳍片结构104)，并且也被称为浅沟槽隔离(shallow trenchisolation，STI)部件。
隔离结构116的形成可以通过在基底102上方沉积绝缘层并凹蚀绝缘层，使鳍片结构104从隔离结构116突出。在一些实施例中，隔离结构116由氧化硅、氮化硅、氮氧化硅(SiON)、其他合适的绝缘材料或前述的组合制成。在一些实施例中，在形成隔离结构116之前形成介电衬垫(未示出)，并且介电衬垫由氮化硅制成，而在介电衬垫上方形成的隔离结构由氧化硅制成。
根据一些实施例，如图1D所示，在形成隔离结构114之后，形成横跨鳍片结构104并在隔离结构116上方延伸的虚设栅极结构118。虚设栅极结构118可用于界定所得到的半导体结构100的源极/漏极区和通道区。
在一些实施例中，虚设栅极结构118包含虚设栅极介电层120和虚设栅极电极层122。在一些实施例中，虚设栅极介电层120由一或多种介电材料制成，例如氧化硅、氮化硅、氮氧化硅(SiON)、HfO2、HfZrO、HfSiO、HfTiO、HfAlO或前述的组合。在一些实施例中，虚设栅极介电层120的形成使用热氧化、化学气相沉积、原子层沉积、物理气相沉积(physicalvapor deposition，PVD)、其他合适的方法或前述的组合。
在一些实施例中，虚设栅极电极层122由导电材料制成。在一些实施例中，导电材料包含多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属或前述的组合。在一些实施例中，虚设栅极电极层122的形成使用化学气相沉积、物理气相沉积或前述的组合。
在一些实施例中，在虚设栅极结构118上方形成硬遮罩层124。在一些实施例中，硬遮罩层124包含多层结构，例如氧化物层和氮化物层。在一些实施例中，氧化物层是氧化硅，而氮化物层是氮化硅。
虚设栅极结构118的形成可以包含顺应性地(conformally)形成介电材料作为虚设栅极介电层120。然后，可以在介电材料上方形成导电材料作为虚设栅极电极层122，并且可以在导电材料上方形成硬遮罩层124。接下来，可以经由硬遮罩层124将介电材料和导电材料图案化，以形成虚设栅极结构118。
根据一些实施例，如图1E所示，在形成虚设栅极结构118之后，沿着并覆盖虚设栅极结构118的两侧壁形成栅极间隔物126，以及沿着并覆盖鳍片结构104的源极/漏极区的两侧壁形成鳍片间隔物128。
栅极间隔物126可以被配置为偏置(offset)随后形成的源极/漏极部件，将源极/漏极部件与虚设栅极结构118隔开，并支撑虚设栅极结构118，而鳍片间隔物128可以被配置为限制随后形成的源极/漏极结构的横向成长并支撑鳍片结构104。
在一些实施例中，栅极间隔物126和鳍片间隔物128由介电材料制成，例如氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)及/或前述的组合。栅极间隔物126和鳍片间隔物128的形成可以包含在基底102上方顺应性沉积覆盖虚设栅极结构118、鳍片结构104和隔离结构116的介电材料，并进行非等向性蚀刻工艺，例如干式等离子体蚀刻，以移除覆盖虚设栅极结构118、鳍片结构104和隔离结构116的一部分的顶表面的介电层。
图2A-1至图2K-1示出根据一些实施例的沿图1E中的线A-A’所示的半导体结构100的各个制造阶段的剖面示意图。图2A-2至图2K-2示出根据一些实施例的沿图1E中的线B-B’所示的半导体结构100的各个制造阶段的剖面示意图。更具体而言，根据一些实施例，图2A-1示出沿图1E中的线A-A’所示的剖面示意图，而图2A-2示出沿图1E中的线B-B’所示的剖面示意图。
根据一些实施例，如图2B-1和图2B-2所示，在形成栅极间隔物126和鳍片间隔物128之后，凹蚀鳍片结构104的源极/漏极区以形成源极/漏极凹槽130。更具体而言，根据一些实施例，移除未被虚设栅极结构118和栅极间隔物126覆盖的第一半导体材料层106和第二半导体材料层108。另外，根据一些实施例，如图2B-1所示，也凹蚀基座鳍片结构104B的一些部分以形成弯曲的顶表面。
在一些实施例中，通过进行蚀刻工艺来凹蚀鳍片结构104。蚀刻工艺可以是非等向性蚀刻工艺，例如干式等离子体蚀刻，并且在蚀刻工艺期间，虚设栅极结构118和栅极间隔物126作为蚀刻遮罩。
在一些实施例中，源极/漏极凹槽130的底表面低于隔离结构116的顶表面。因为可以通过进行蚀刻工艺来形成源极/漏极凹槽130，所以源极/漏极凹槽130可能不会太深，或者在蚀刻工艺期间可能会损坏半导体结构的其他部分。在一些实施例中，源极/漏极凹槽130的深度在约10nm至约30nm的范围。源极/漏极凹槽的深度可以从源极/漏极凹槽130的最底部测量到基座鳍片结构104B的原始顶表面的高度。在一些实施例中，也凹蚀鳍片间隔物128以形成降低的鳍片间隔物128’。
根据一些实施例，如图2C-1和图2C-2所示，在形成源极/漏极凹槽130之后，通过横向地凹蚀由源极/漏极凹槽130暴露出的第一半导体材料层106以形成凹口132。
在一些实施例中，对半导体结构100进行蚀刻工艺，以从源极/漏极凹槽130横向地凹蚀鳍片结构104的第一半导体材料层106。在一些实施例中，在蚀刻工艺期间，第一半导体材料层106具有比第二半导体材料层108更大的蚀刻速率(或蚀刻量)，借此在相邻的第二半导体材料层108之间形成凹口132。在一些实施例中，蚀刻工艺是等向性蚀刻，例如干式化学蚀刻、远程等离子体蚀刻、湿式化学蚀刻、其他合适的技术及/或前述的组合。
接下来，根据一些实施例，如图2D-1和图2D-2所示，在第二半导体材料层108之间的凹口132中形成内间隔物134。根据一些实施例，内间隔物134被配置以将后续的生产工艺中形成的栅极结构与源极/漏极结构隔开。在一些实施例中，内间隔物134由介电材料制成，例如氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)或前述的组合。
根据一些实施例，如图2E-1和图2E-2所示，在形成内间隔物134之后，在源极/漏极凹槽130的底部中形成隔离部件136。根据一些实施例，隔离部件136被配置以将基座鳍片结构104B和之后形成的源极/漏极结构隔开，借此可以降低漏电流。
在一些实施例中，隔离部件136包含上部138和底部140。上部138可以被定义为高于最底部的内间隔物134的底表面和第一半导体材料层106的最底面的隔离部件136的部分。底部140可以被定义为低于最底部的内间隔物134的底表面和第一半导体材料层106的底表面的隔离部件136的部分。
在一些实施例中，上部138的厚度H1小于底部140的厚度H2。在一些实施例中，隔离部件136的上部138的厚度H1在约4nm至约8nm的范围。在一些实施例中，隔离部件136的底部140的厚度H2在约10nm至约30nm的范围。可以将隔离部件136的尺寸调整为足够厚，借此可以降低或防止漏电流。另一方面，隔离部件可能不会太厚，否则可能会增加所得到的晶体管的电阻。应注意的是，虽然在图2E中上部138和底部140被分成两个部分，但两个部分被示出以更清楚地说明部件。亦即，在两个部分之间不存在真正的界面。
在一些实施例中，隔离部件136的上部138的最顶部(例如顶表面)高于基座鳍片结构104B的顶表面并低于最底部的第二半导体材料层108的最底面。在一些实施例中，隔离部件136的上部138的高度H1对最底部的第二半导体材料层108(之后将作为纳米结构)与基座鳍片结构104B之间的距离D的比值在约1/3至约2/3的范围。在一些实施例中，最底部的第二半导体材料层108与基座鳍片结构104B之间的距离D在约8nm至约15nm的范围。
在一些实施例中，隔离部件136横向地夹设在内间隔物134之间并直接接触内间隔物134。在一些实施例中，隔离部件136的最底部低于隔离结构116的顶表面。
在一些实施例中，隔离部件136由未掺杂的半导体材料制成，例如未掺杂的Si或未掺杂的SiGe。未掺杂的半导体材料可以向所得到的晶体管(例如PMOS晶体管)的通道提供额外的应力。在一些实施例中，通过进行外延成长工艺来形成隔离部件136。外延成长工艺可以是分子束外延(molecular beam epitaxy，MBE)工艺、金属有机化学气相沉积(metalorganic chemical vapor deposition，MOCVD)工艺、气相外延(vapor phase epitaxy，VPE)工艺或其他合适的技术。
在一些实施例中，隔离部件136由绝缘材料制成并通过沉积工艺形成，例如化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(PVD)、原子层沉积(atomiclayer deposition，ALD)或其他合适的工艺。在一些实施例中，隔离部件136由金属氧化物、氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiOC、SiCN、掺杂氟的硅酸盐玻璃或前述的组合制成。
根据一些实施例，如图2F-1和图2F-2所示，在形成隔离部件136之后，在源极/漏极凹槽130中的隔离部件136上方形成源极/漏极结构142。
在一些实施例中，源极/漏极结构142的形成使用外延成长工艺，例如分子束外延、金属有机化学气相沉积、气相外延、其他合适的外延成长工艺或前述的组合。在一些实施例中，源极/漏极结构142由任何合适的材料制成，例如Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、SiC、SiCP或前述的组合。
在一些实施例中，在外延成长工艺期间原位(in-situ)掺杂源极/漏极结构142。举例来说，源极/漏极结构142可以是掺杂硼(B)的外延成长的SiGe。举例来说，源极/漏极结构142可以是掺杂碳的外延成长的Si以形成硅：碳(Si：C)源极/漏极部件、磷以形成硅：磷(Si：P)源极/漏极部件、或者碳和磷两者以形成硅碳磷(SiCP)源极/漏极部件。在一些实施例中，在外延成长工艺之后，在一或多个注入工艺中掺杂源极/漏极结构142。
在一些实施例中，源极/漏极结构142和隔离部件136由相同的半导体材料制成，但源极/漏极结构142掺杂有掺质，而隔离部件136没有被掺杂。在一些实施例中，源极/漏极结构142中的掺质可以在随后的制造过程中扩散到隔离部件136中，使源极/漏极结构142和隔离部件136包含相同的掺质，但源极/漏极结构142的掺质浓度高于隔离部件136的掺质浓度。在一些实施例中，基座鳍片结构104B、隔离部件136和源极/漏极结构142由相同的半导体材料制成，但源极/漏极结构142的掺质浓度和基座鳍片结构104B的掺质浓度均高于隔离部件136的掺质浓度。
在一些实施例中，源极/漏极结构142和隔离部件136由不同的材料制成。在一些实施例中，源极/漏极结构142由半导体材料制成，而隔离部件136由一或多种介电材料制成。
根据一些实施例，如图2G-1和图2G-2所示，在形成源极/漏极结构142之后，顺应性地形成接触蚀刻停止层(contact etch stop layer，CESL)144以覆盖源极/漏极结构142，并在接触蚀刻停止层上方形成层间介电(interlayer dielectric，ILD)层146。
在一些实施例中，接触蚀刻停止层144由介电材料制成，例如氮化硅、氧化硅、氮氧化硅、其他合适的介电材料或前述的组合。可以通过进行化学气相沉积、原子层沉积、其他合适的方法或前述的组合，将用于接触蚀刻停止层144的介电材料顺应性地沉积在半导体结构上方。
层间介电层146可以包含由多种介电材料制成的多层结构，例如氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)及/或其他合适的低介电常数介电材料。层间介电层146可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他合适的工艺形成。
根据一些实施例，如图2G-1所示，在沉积接触蚀刻停止层144和层间介电层146之后，可以进行例如化学机械研磨的平坦化工艺或回蚀刻工艺，直到暴露出虚设栅极结构118的虚设栅极电极层122。
接下来，根据一些实施例，如图2H-1和图2H-2所示，移除虚设栅极结构118以形成沟槽148。更具体而言，根据一些实施例，移除虚设栅极电极层122和虚设栅极介电层120以在栅极间隔物126之间形成沟槽148。移除工艺可以包含一或多个蚀刻工艺。举例来说，当虚设栅极电极层122是多晶硅时，可以使用例如四甲基氢氧化铵(tetramethylammoniumhydroxide，TMAH)溶液的湿蚀刻剂来选择性地移除虚设栅极电极层122。之后，可以使用等离子体干式蚀刻、干式化学蚀刻及/或湿式蚀刻来移除虚设栅极介电层120。
根据一些实施例，如图2I-1和图2I-2所示，在移除虚设栅极结构118之后，移除第一半导体材料层106以形成纳米结构108’。更具体而言，根据一些实施例，保留在通道区中的第二半导体材料层108形成纳米结构108’，并在纳米结构108’之间形成间隙150。纳米结构108’被配置为在所得到的半导体结构100中作为通道区。
可以通过进行蚀刻工艺来移除第一半导体材料层106。蚀刻工艺可以包含选择性湿式蚀刻工艺，例如APM(例如氢氧化铵-过氧化氢-水混合物)蚀刻工艺。在一些实施例中，湿式蚀刻工艺使用蚀刻剂，例如氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(ethylenediamine pyrocatechol，EDP)及/或氢氧化钾(KOH)溶液。
根据一些实施例，如图2J-1和图2J-2所示，在形成纳米结构108’之后，在纳米结构108’之间的间隙150和沟槽148中形成栅极结构152。根据一些实施例，栅极结构152包覆环绕纳米结构108’以形成全绕式栅极的晶体管结构。在一些实施例中，栅极结构152包含界面层154、栅极介电层156和栅极电极层166。
在一些实施例中，界面层154是形成在纳米结构108’周围和基座鳍片结构104B的顶部上的氧化物层。在一些实施例中，通过进行热工艺来形成界面层154。
在一些实施例中，栅极介电层156形成在界面层154上方，使得栅极介电层156围绕(例如包覆)纳米结构108’。此外，根据一些实施例，栅极介电层156也覆盖内间隔物134和栅极间隔物126的侧壁。在一些实施例中，栅极介电层156由一或多层介电材料制成，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高介电常数介电材料或前述的组合。在一些实施例中，栅极介电层156的形成使用化学气相沉积、原子层沉积、其他合适的方法或前述的组合。
根据一些实施例，栅极电极层158形成在栅极介电层156上并填充纳米结构108’之间的间隙150和沟槽148中，使栅极结构152包覆纳米结构108’。
在一些实施例中，栅极电极层158由一或多层导电材料制成，例如铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料或前述的组合。在一些实施例中，栅极电极层158的形成使用化学气相沉积、原子层沉积、电镀、其他合适的方法或前述的组合。虽然未在图中示出，但也可以在栅极结构52中形成其他导电层(例如功函数金属层)。在形成界面层154、栅极介电层156和栅极电极层158之后，可以进行平坦化工艺，例如化学机械研磨或回蚀刻工艺，直到暴露出层间介电层146。
根据一些实施例，如图2K-1和图2K-2所示，在形成栅极结构152之后，在源极/漏极结构142上方形成硅化物层160和接触件162。更具体而言，可以经由接触蚀刻停止层144和层间介电层146形成接触开口以暴露出源极/漏极结构142的顶表面，并且可以在接触开口中形成硅化物层160和接触件162。接触开口的形成可以使用光学光刻工艺和蚀刻工艺。另外，也可以在蚀刻工艺期间蚀刻由接触开口暴露出的源极/漏极结构142的一些部分。
在形成接触开口之后，可以通过在源极/漏极结构142的顶表面上方形成金属层，并将金属层退火以使得金属层与源极/漏极结构142反应来形成硅化物层160。可以在形成硅化物层160之后移除未反应的金属层。
之后，根据一些实施例，如图2K-1和图2K-2所示，在接触开口中的硅化物层160上方形成接触件162。在一些实施例中，接触件162由导电材料制成，包含铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、钴、氮化钽(TaN)、硅化镍(NiS)、硅化钴(CoSi)、硅化铜、碳化钽(TaC)、氮化硅钽(TaSiN)、氮碳化钽(TaCN)、铝化钛(TiAl)、氮化铝钛(TiAlN)、其他合适的导电材料或前述的组合。
接触件162可以进一步包含衬垫(liner)及/或阻障层。举例来说，可以在接触沟槽的侧壁和底部上形成衬垫(未示出)。衬垫可以由氮化硅制成，但可以替代使用任何其他合适的介电质。衬垫的形成可以使用等离子体辅助化学气相沉积(plasma enhancedchemical vapor deposition，PECVD)工艺，但也可以使用其他合适的工艺，例如物理气相沉积或热工艺。阻障层(未示出)可以形成在衬垫(如果存在)上方并且可以覆盖开口的侧壁和底部。阻障层的形成可以使用例如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体辅助化学气相沉积(PECVD)、原子层沉积(ALD)或任何其他合适的沉积工艺。阻障层可以由氮化钽制成，但也可以使用其他材料，例如钽、钛、氮化钛或类似的工艺。
如前所述，根据一些实施例，半导体结构100包含插入源极/漏极结构142和基座鳍片结构104B之间的隔离部件136。隔离部件136的形成可以帮助阻挡寄生装置的电流，因此可以阻断半导体结构100的主要泄漏路径。因此，可以提升半导体结构100的效能。
图3A-1和图3B-1示出根据一些实施例的沿图1E中的线A-A’所示的半导体结构100a的各个制造阶段的剖面示意图。图3A-2和图3B-2示出根据一些实施例的沿图1E中的线B-B’所示的半导体结构100a的各个制造阶段的剖面示意图。半导体结构100a可以与上述半导体结构100相同，除了半导体结构100a中的隔离部件的顶表面不是平坦的。用于形成半导体结构100a的一些工艺和材料可以与用于形成半导体结构100的工艺和材料相似或相同，在此不再赘述。
更具体而言，根据一些实施例，可以进行前述如图1A至图1E、图2A-1至图2D-1以及图2A-2至图2D-2所示的工艺，以在基座鳍片结构104B、隔离结构116、虚设栅极结构118、栅极间隔物126、鳍片间隔物128’和内间隔物134上方形成包含第一半导体材料层106和第二半导体材料层108的鳍片结构104。接下来，根据一些实施例，如图3A-1和图3A-2所示，在源极/漏极凹槽130的底部中形成隔离部件136a。
在一些实施例中，隔离部件136a由未掺杂的半导体材料(例如未掺杂的Si或未掺杂的SiGe)制成，其通过进行外延成长工艺形成。外延成长工艺可以是分子束外延(molecular beam epitaxy，MBE)工艺、金属有机化学气相沉积(metal organic chemicalvapor deposition，MOCVD)工艺、气相外延(vapor phase epitaxy，VPE)工艺或其他合适的技术。根据一些实施例，在形成隔离部件136a期间，隔离部件136a的中间部分的成长速率可以大于边缘部分，因此所得到的隔离部件136a的中间部分的厚度大于在边缘部分的厚度。在一些实施例中，隔离部件136a具有弯曲的(例如凸的)顶表面。
根据一些实施例，如图3B-1和图3B-2所示，在形成隔离部件136a之后，进行前述图2F-1至图2K-1和图2F-2至图2K-2所示的工艺以形成半导体结构100a。在一些实施例中，半导体结构100a是PMOS晶体管，并且隔离部件136a可以向纳米结构108’提供额外的应力。在一些实施例中，可以在PMOS和NMOS晶体管两者中形成隔离部件136a。
根据一些实施例，如图3B-1所示，虽然隔离部件136a的中间部分比边缘部分相对厚，但隔离部件136a的顶表面仍低于纳米结构108’的最底表面，使得半导体结构100a的电阻不会受到太大影响。
图4A-1至图4C-1示出根据一些实施例的沿图1E中的线A-A’所示的半导体结构100b的各个制造阶段的剖面示意图。图4A-2和图4C-2示出根据一些实施例的沿图1E中的线B-B’所示的半导体结构100b的各个制造阶段的剖面示意图。半导体结构100b可以与上述半导体结构100相同，除了半导体结构100b的隔离部件的形成不同于半导体结构100的隔离部件的形成。一些用于形成半导体结构100b的工艺和材料可以与形成半导体结构100的工艺和材料相同或相似，在此不再赘述。
根据一些实施例，类似于用于形成半导体结构100a，可以进行前述如图1A至图1E、图2A-1至图2D-1以及图2A-2至图2D-2所示的工艺。接下来，根据一些实施例，如图4A-1和图4A-2所示，在源极/漏极凹槽130的底部中形成隔离部件136b。
在一些实施例中，隔离部件136b由未掺杂的半导体材料(例如未掺杂的Si或未掺杂的SiGe)制成，其通过进行外延成长工艺形成。隔离部件136b的形成可以与隔离部件136a的形成相似或相同，除了隔离部件136b的厚度可以大于隔离部件136a的厚度。在一些实施例中，隔离部件136b的最顶部高于纳米结构108’的最底部。
根据一些实施例，如图4B-1和图4B-2所示，在形成隔离部件136b之后，可以进行蚀刻工艺以形成修改后的隔离部件136b’。更具体而言，根据一些实施例，移除隔离部件136b的上部，使得修改后的隔离部件136b’的中间部分变得比修改后的隔离部件136b’的边缘部分更薄。亦即，根据一些实施例，修改后的隔离部件136b’的中间部分的顶表面低于修改后的隔离部件136b’的边缘部分的顶表面。在一些实施例中，修改后的隔离部件136b’具有弯曲的(例如凹的)顶表面。
根据一些实施例，如图4C-1和图4C-2所示，在形成修改后的隔离部件136b’之后，进行前述图2F-1至图2K-1和图2F-2至图2K-2所示的工艺以形成半导体结构100b。类似地，根据一些实施例，半导体结构100b是PMOS晶体管，并且修改后的隔离部件136b’可以向纳米结构108’提供额外的应力。在一些实施例中，在PMOS和NMOS晶体管两者中形成修改后的隔离部件136b’。
根据一些实施例，由于进行额外的蚀刻工艺，修改后的隔离部件136b’的顶表面低于纳米结构108’的最底表面，使半导体结构100b的电阻不会受到太大影响。
图5A-1和图5B-1示出根据一些实施例的沿图1E中的线A-A’所示的半导体结构100c的各个制造阶段的剖面示意图。图5A-2和图5B-2示出根据一些实施例的沿图1E中的线B-B’所示的半导体结构100c的各个制造阶段的剖面示意图。半导体结构100c可以与上述半导体结构100相同，除了半导体结构100c中的隔离部件由多层结构形成。用于形成半导体结构100c的一些工艺和材料可以与用于形成半导体结构100的工艺和材料相似或相同，在此不再赘述。
更具体而言，可以进行前述如图1A至图1E、图2A-1至图2D-1以及图2A-2至图2D-2所示的工艺。接下来，根据一些实施例，如图5A-1和图5A-2所示，在源极/漏极凹槽130的底部中形成隔离部件136c。
在一些实施例中，隔离部件136c包含第一介电层136c-1、第二介电层136c-2和第三介电层136c-3。在一些实施例中，第一介电层136c-1的介电常数大于第二介电层136c-2的介电常数和第三介电层136c-3的介电常数。具有相对高介电常数的第一介电层136c-1可以帮助降低所得到的半导体结构100c的寄生电容。
在一些实施例中，第一介电层136c-1、第二介电层136c-2和第三介电层136c-3由不同的材料制成。在一些实施例中，第一介电层136c-1由HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金或其他合适的高介电常数介电材料制成。在一些实施例中，第二介电层136c-2由氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)或其他合适的低介电常数介电材料制成。在一些实施例中，第三介电层136c-2由氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)或其他合适的低介电常数介电材料制成。
根据一些实施例，隔离部件136c的形成可以通过形成第一介电层136c-1、第二介电层136c-2和第三介电层136c-3以完全填充源极/漏极凹槽130，并回蚀刻第一介电层136c-1、第二介电层136c-2和第三介电层136c-3以形成隔离部件136c。
根据一些实施例，如图5B-1和图5B-2所示，在形成隔离部件136c之后，进行前述图2F-1至图2K-1和图2F-2至图2K-2所示的工艺以形成半导体结构100c。在一些实施例中，半导体结构100c是NMOS晶体管。在一些实施例中，隔离部件136c形成在NMOS晶体管中，并且隔离部件136、136a及/或136b形成在PMOS晶体管中。根据一些实施例，如图5B-1所示，隔离部件136c和源极/漏极结构142之间具有大致平坦的界面。
根据一些实施例，图6A-1和图6B-1示出沿鳍片方向所示的制造半导体结构100d的各个阶段的剖面示意图，而图6A-2和图6B-2示出沿栅极方向所示的制造半导体结构100d的各个阶段的剖面示意图。用于形成半导体结构100d的一些工艺和材料可以与用于形成上述半导体结构100的工艺和材料相似或相同，在此不再赘述。
更具体而言，根据一些实施例，进行前述图1A至图1D所示的工艺以形成鳍片结构104、隔离结构116和虚设栅极结构118，鳍片结构104包含形成在基座鳍片结构104B上方的第一半导体材料层106和第二半导体材料层108，隔离结构116形成为围绕鳍片结构104，而虚设栅极结构118形成为横跨鳍片结构104。另外，根据一些实施例，在虚设栅极结构118的侧壁上形成栅极间隔物126。
接下来，根据一些实施例，如图6A-1和图6A-2所示，移除在源极/漏极区的第一半导体材料层106。更具体而言，根据一些实施例，不移除在源极/漏极区的第二半导体材料层108，使纳米结构108’形成在源极/漏极区中。
之后，根据一些实施例，如图6B-1和图6B-2所示，在源极/漏极沟槽130d的底部中形成隔离部件136d。用于形成隔离部件136d的工艺和材料可以与前述用于形成隔离部件136的工艺和材料相似或相同。
在一些实施例中，隔离部件136d由绝缘材料制成。在一些实施例中，隔离部件136d由金属氧化物、氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiOC、SiCN、掺杂氟的硅酸盐玻璃或前述的组合制成。
在一些实施例中，隔离部件136d的形成通过以沉积工艺沉积绝缘材料，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他合适的沉积工艺，并部分地蚀刻绝缘材料以形成隔离部件136d以覆盖基座鳍片结构104B。
在一些实施例中，隔离部件136d的顶表面高于最底部的纳米结构108’的底表面，但低于最底部的纳米结构108’的顶表面。在一些实施例中，最底部的纳米结构108’部分地嵌入在隔离部件136d中，借此可以降低漏电流。
接下来，根据一些实施例，如图6B-1和图6B-2所示，在源极/漏极沟槽130d中的隔离部件136d上方形成源极/漏极结构142d。用于形成源极/漏极结构142d的工艺和材料可以与前述用于形成源极/漏极结构142的工艺和材料相似或相同，在此不再赘述。如前所述，根据一些实施例，如图6B-1和图6B-2所示，在源极/漏极区中形成纳米结构108’，并且随后形成的源极/漏极结构142d包覆环绕纳米结构108’。在一些实施例中，源极/漏极结构142d覆盖最底部的纳米结构108’的顶表面，并且隔离部件136d覆盖最底部的纳米结构108’的底表面。
根据一些实施例，如图6B-1和图6B-2所示，在形成源极/漏极结构142d之后，进行前述图2G-1至图2K-1和图2G-2至图2K-2所示的工艺以形成半导体结构100d。更具体而言，根据一些实施例，形成接触蚀刻停止层(CESL)(未示出)和层间介电(ILD)层146，并移除虚设栅极结构118和第一半导体材料层106以形成纳米结构108d’。之后，根据一些实施例，如图6B-1和图6B-2所示，形成栅极结构152包覆环绕在纳米结构108d’，并在源极/漏极结构142d上方形成硅化物层160和接触件162。
类似于先前的描述，由于半导体结构100d包含插入源极/漏极结构142d/纳米结构108’与基极鳍片结构104B之间的隔离部件136d，可以降低晶体管的漏电流。因此，可以提升半导体结构100d的效能。
图7A-1和图7A-2示出根据一些实施例的半导体结构100e的剖面示意图。半导体结构100e可以与上述半导体结构100d相同，除了半导体结构100e中的隔离部件的顶表面与最底部的纳米结构108’大致齐平。用于形成半导体结构100e的工艺和材料与用于形成半导体结构100d的工艺和材料相似或相同，在此不再赘述。
更具体而言，根据一些实施例，延伸到源极/漏极区中的纳米结构108’被源极/漏极结构142e包覆环绕，并且隔离部件136e插入源极/漏极结构142e和基座鳍片结构104B之间。用于形成源极/漏极结构142e和隔离部件136e的工艺和材料可以与用于形成上述源极/漏极结构142和隔离部件136的工艺和材料相似或相同，在此不再赘述。
图8示出根据一些实施例的半导体结构100f的剖面示意图。根据一些实施例，半导体结构100f可以与上述半导体结构100d相同，除了在两个鳍片结构的源极/漏极结构合并为一个。用于形成半导体结构100f的工艺和材料与用于形成半导体结构100d的工艺和材料相似或相同，在此不再赘述。
更具体而言，可以进行图6A-1和图6A-2、图6B-1所示的工艺。之后，根据一些实施例，移除鳍片结构的源极/漏极区中的第一半导体材料层106以形成纳米结构108f’-1和108f’-2。
接下来，根据一些实施例，在源极/漏极区的底部形成隔离部件136f，以覆盖基座鳍片结构104B-1和104B-2两者。用于形成隔离部件136f的工艺和材料可以与前述用于形成隔离部件136d的工艺和材料相似或相同，在此不再赘述。
根据一些实施例，如图8B所示，在形成隔离部件136f之后，在隔离部件136f上方形成源极/漏极结构142f。用于形成源极/漏极结构142f的工艺和材料可以与前述用于形成源极/漏极结构142的工艺和材料相似或相同，在此不再赘述。
根据一些实施例，如图8所示，在形成源极/漏极结构142f之后，进行前述图2G-1至图2J-1和图2G-2至图2J-2所示的工艺以形成半导体结构100f，并在源极/漏极结构142f上方形成硅化物层160f和接触件162f。用于形成硅化物层160f和接触件162f的工艺和材料可以与前述用于形成硅化物层160和接触件162的工艺和材料相似或相同，在此不再赘述。
根据一些实施例，源极/漏极结构142f包覆环绕纳米结构108f’-1和108f’-2。在一些实施例中，源极/漏极结构142f和隔离部件136f之间的界面在最底部纳米结构108f’-1和108f’-2的顶表面和底表面之间的水平处。在一些实施例中，隔离部件136f插入源极/漏极结构142f和隔离结构116之间。
图9示出根据一些实施例的半导体结构100g的剖面示意图。根据一些实施例，半导体结构100g可以与上述半导体结构100f相同，除了半导体结构100g中的隔离部件136g的顶表面与最底部的纳米结构大致齐平。用于形成半导体结构100g的工艺和材料与用于形成半导体结构100f的工艺和材料相似或相同，在此不再赘述。
更具体而言，根据一些实施例，源极/漏极结构142g包覆环绕纳米结构108g’-1和108g’-2，并且隔离部件136g插入源极/漏极结构142g和基座鳍片结构104B-1和104B-2之间。接下来，根据一些实施例，在源极/漏极结构142g上方形成硅化物层160g和接触件162g。
用于形成源极/漏极结构142g、隔离部件136g、硅化物层160g和接触件162g的工艺和材料可以与前述用于形成源极/漏极结构142、隔离部件136、硅化物层160和接触件162的工艺和材料相似或相同，在此不再赘述。
图10示出根据一些实施例的半导体结构100h的剖面示意图。半导体结构100h可以与上述半导体结构100g相同，除了在两个鳍片结构的源极/漏极结构不合并。用于形成半导体结构100h的工艺和材料与用于形成半导体结构100g的工艺和材料相似或相同，在此不再赘述。
更具体而言，根据一些实施例，在基座鳍片结构104B-1和104B-2的源极/漏极区的底部形成隔离部件136h。之后，根据一些实施例，如图10所示，源极/漏极结构142h-1和142h-2形成为围绕纳米结构108h’-1和108h’-2并且彼此隔开。在一些实施例中，隔离部件136h完全覆盖源极/漏极沟槽130h的底表面，并且源极/漏极结构142h-1和142h-2部分地覆盖隔离部件136h。
在形成源极/漏极结构142h-1和142h-2之后，进行前述图2G-1至图2J-1和图2G-2至图2J-2的工艺以形成半导体结构100h，并在源极/漏极结构142h上方形成硅化物层160h-1和160h-2以及接触件162h。用于形成硅化物层160h-1和160h-2以及接触件162h的工艺和材料可以与前述用于形成硅化物层160和接触件162的工艺和材料相似或相同，在此不再赘述。
更具体而言，根据一些实施例，在源极/漏极结构142h-1的顶表面和侧壁形成硅化物层160h-1，并在源极/漏极结构142h-2的顶表面和侧壁形成硅化物层160h-2。
在一些实施例中，接触件162h的一部分插入硅化物层160h-1和160h-2之间。在一些实施例中，接触件162h直接接触隔离部件136h。通常而言，在基底上方的纳米结构的两侧形成源极/漏极结构。然而，随着装置尺寸缩减，在源极/漏极结构的底部可能会出现截止状态的漏电流路径。因此，在上述实施例中，在形成源极/漏极结构(例如源极/漏极结构142、142d、142e、142f、142g、142h-1和142h-2)之前形成额外的隔离部件(例如隔离部件136、136a、136b’、136c、136d、136e、136f、136g和136h)，使源极/漏极结构与基底102被隔离部件隔开。因此可以避免漏电流，并且可以提升半导体结构的效能。
另外，虽然在不同的附图中示出隔离部件136、136a、136b’、136c、136d、136e、136f、136g和136h，但这些隔离部件可以形成在同一装置中。亦即，半导体结构可以包含多于一个上述半导体结构，其包含多于一个隔离部件136、136a、136b’、136c、136d、136e、136f、136g和136h。在一些实施例中，半导体结构包含具有图3B-1和图3B-2所示的结构的PMOS晶体管和具有图5B-1和图5B-2所示的结构的NMOS晶体管。
应注意的是，图1A至图10B中相同的元件可以用相同的标号表示，并且可以包含相似的材料以及可以通过相似的工艺形成；因此为了简化，省略这些多余的细节。另外，虽然图1A至图10B示出为与方法有关，应理解的是，图1A至图10B中公开的结构不限于此方法，而是可以与此方法独立的独自存在的结构。类似地，图1A至图10B所示的方法不限于所公开的结构，而是可以与这些结构独立地独自存在。另外，根据一些实施例，上述纳米结构可以包含纳米线、纳米片或其他合适的纳米结构。
此外，虽然以下将所公开的方法示出和描述为一系列动作或事件，但应理解的是，在一些其他实施例中，可以改变所示动作或事件的顺序。举例来说，一些动作可以采用不同的顺序发生及/或与以上示出及/或描述以外的其他动作或事件同时发生。此外，可能不需要所有示出的动作来实现上述一或多个面向或实施例。另外，可以在一或多个单独的动作及/或阶段中进行上述一或多个动作。
此外，上述用语“约略”、“大致上”、“大致”和“约”说明小的变化，可以在不同技术中改变并在本技术领域中技术人员所理解的偏差范围内。举例来说，当与事件或情况结合使用时，这些用语可以指事件或情况精确发生的事例以及非常接近事件或情况发生的事例。
可以提供用于形成半导体结构的实施例。半导体结构可以包含在基底上方形成的纳米结构和连接至纳米结构的源极/漏极结构。另外，可以在形成源极/漏极结构之前形成隔离部件，使得源极/漏极结构与基底隔开。因此，可以降低电流从源极/漏极结构的底部泄漏的风险，并且可以提升半导体结构的效能。
在一些实施例中，提供半导体结构。半导体结构包含基底和从基底突出的鳍片结构。半导体结构还包含在鳍片结构上方形成的纳米结构和围绕纳米结构的栅极结构。半导体结构还包含连接至纳米结构的源极/漏极结构和夹设在鳍片结构和源极/漏极结构之间的隔离部件。
在一些实施例中，隔离部件的顶表面低于纳米结构的最底表面。
在一些实施例中，隔离部件的顶表面高于纳米结构的最底表面。
在一些实施例中，隔离部件由未掺杂的半导体材料制成。
在一些实施例中，隔离部件由绝缘材料制成。
在一些实施例中，隔离部件具有弯曲的顶表面。
在一些实施例中，隔离部件包含直接接触鳍片结构的衬垫和在衬垫上方并直接接触源极/漏极结构的绝缘材料。
在一些实施例中，提供半导体结构。半导体结构包含基底和从基底突出的第一鳍片结构。半导体结构还包含在第一鳍片结构上方形成的第一纳米结构和在通道区包覆环绕第一纳米结构的栅极结构。半导体结构还包含在源极/漏极区覆盖第一鳍片结构的顶表面的隔离部件以及形成在隔离部件上方并连接至第一纳米结构的第一源极/漏极结构。
在一些实施例中，半导体结构还包含形成在第一纳米结构之间的第一内间隔物，其中第一内间隔物将隔离部件和栅极结构隔开。
在一些实施例中，第一纳米结构从通道区延伸到源极/漏极区，并且第一源极/漏极结构包覆环绕第一纳米结构。
在一些实施例中，隔离部件直接接触第一纳米结构。
在一些实施例中，半导体结构还包含形成围绕第一鳍片结构的隔离结构，其中隔离部件的底表面低于隔离结构的顶表面。
在一些实施例中，半导体结构还包含从基底突出的第二鳍片结构；以及形成在第二鳍片结构上方的第二纳米结构，其中隔离部件也覆盖第二鳍片结构的顶表面。
在一些实施例中，提供半导体结构的制造方法。半导体结构的制造方法包含在基底上方交替堆叠第一半导体材料层和第二半导体材料层，并将第一半导体材料层、第二半导体材料层和基底图案化以形成鳍片结构。半导体结构的制造方法还包含移除第一半导体材料层以在通道区中从第二半导体材料层形成纳米结构，并形成包覆环绕纳米结构的栅极结构。半导体结构的制造方法还包含在鳍片结构的源极/漏极区中形成源极/漏极凹槽，并在源极/漏极凹槽中形成隔离部件。半导体结构的制造方法还包含形成源极/漏极结构覆盖隔离部件。
在一些实施例中，隔离部件的中间部分高于隔离部件的边缘部分。
在一些实施例中，隔离部件的中间部分低于隔离部件的边缘部分。
在一些实施例中，此方法还包含在源极/漏极区移除第一半导体材料层和第二半导体材料层以形成源极/漏极凹槽，其中隔离部件形成在源极/漏极凹槽的底部。
在一些实施例中，在源极/漏极区移除第一半导体材料层以形成延伸至源极/漏极区中的纳米结构，其中源极/漏极结构环绕纳米结构。
在一些实施例中，隔离部件由未掺杂的Si或未掺杂的SiGe制成。
在一些实施例中，隔离部件包含多层介电层。
以上概述数个实施例的部件，使得本技术领域中技术人员可以更加理解本发明实施例的面向。本技术领域中技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优点。本技术领域中技术人员也应该理解到，此类等效的结构并未悖离本发明实施例的构思与范围，且他们能在不违背本发明实施例的构思和范围下，做各式各样的改变、取代和调整。

Claims (10)

1.一种半导体结构，包括：
一基底；
一鳍片结构，从该基底突出；
多个纳米结构，形成在该鳍片结构上方；
一栅极结构，围绕所述多个纳米结构；
一源极/漏极结构，连接至所述多个纳米结构；以及
一隔离部件，夹设在该鳍片结构和该源极/漏极结构之间。
2.如权利要求1所述的半导体结构，其中该隔离部件的一顶表面低于所述多个纳米结构的一最底表面。
3.如权利要求1所述的半导体结构，其中该隔离部件的一顶表面高于所述多个纳米结构的一最底表面。
4.如权利要求1所述的半导体结构，其中该隔离部件由未掺杂的半导体材料制成。
5.如权利要求1所述的半导体结构，其中该隔离部件由绝缘材料制成。
6.如权利要求1所述的半导体装置结构，其中该隔离部件具有弯曲的顶表面。
7.如权利要求1所述的半导体结构，其中该隔离部件包括直接接触该鳍片结构的一衬垫和在该衬垫上方并直接接触该源极/漏极结构的一绝缘材料。
8.一种半导体结构，包括：
一基底；
一第一鳍片结构，从该基底突出；
多个第一纳米结构，形成在该第一鳍片结构上方；
一栅极结构，在一通道区包覆环绕所述多个第一纳米结构；
一隔离部件，在一源极/漏极区覆盖该第一鳍片结构的一顶表面；以及
一第一源极/漏极结构，形成在该隔离结构上方并连接至所述多个第一纳米结构。
9.如权利要求8所述的半导体结构，还包括：
多个第一内间隔物，形成在所述多个第一纳米结构之间，
其中所述多个第一内间隔物将该隔离部件和该栅极结构隔开。
10.一种半导体结构的制造方法，包括：
在一基底上方交替堆叠多个第一半导体材料层和多个第二半导体材料层；
将所述多个第一半导体材料层、所述多个第二半导体材料层和该基底图案化以形成一鳍片结构；
在该鳍片结构的一源极/漏极区中形成一源极/漏极凹槽；
在该源极/漏极凹槽中形成一隔离部件；
形成一源极/漏极结构覆盖该隔离部件；
移除所述多个第一半导体材料层以在一通道区中从所述多个第二半导体材料层形成多个纳米结构；以及
形成包覆环绕所述多个纳米结构的一栅极结构。
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