TW202119626A - 半導體裝置結構及其形成方法 - Google Patents

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Abstract

在此提供一種半導體裝置結構及其形成方法。此半導體裝置結構包括位於基板上方的複數個半導體奈米結構及兩個磊晶結構。半導體奈米結構的每一者位於兩個磊晶結構之間。此半導體裝置結構亦包括環繞半導體奈米結構的閘極堆疊結構。此半導體裝置結構更包括位於閘極堆疊結構與基板之間的應力結構。磊晶結構延伸超出應力結構的頂表面。

Description

半導體裝置結構及其形成方法
本發明實施例係有關於一種半導體結構，且特別係有關於一種具有應力結構的半導體裝置結構及其製造方法。
半導體積體電路工業已經歷快速成長。積體電路之材料及設計方面的技術進步已經產生了數代的積體電路。每一代都比上一代具有更小且更複雜的電路。
在積體電路的發展過程中，隨著幾何尺寸(亦即，利用製程所能夠製造的最小裝置尺寸或線寬)的降低，功能密度(functional density，亦即，每一晶片面積中內連接的裝置數量)已普遍增加。尺寸縮減之製程通常具有提升生產效率及降低相關成本的優點。
然而，這些進步也增加了加工及製造積體電路的複雜性。由於部件尺寸持續縮小，因此製造過程持續變得更加難以進行。因此，形成尺寸越來越小且可靠的半導體裝置成為一種挑戰。
本揭露之一實施例係揭示一種半導體裝置結構，包括：複數個半導體奈米結構，位於基板上方；兩個磊晶結構，位於基板上方，其中複數個半導體奈米結構的每一者位於兩個磊晶結構之間；閘極堆疊結構，環繞複數個半導體奈米結構；以及應力結構，位於閘極堆疊結構與基板之間，其中兩個磊晶結構延伸超出應力結構的頂表面。
本揭露之一實施例係揭示一種半導體裝置結構，包括：半導體鰭片，位於基板上方；複數個通道結構，堆疊於半導體鰭片上方；閘極堆疊結構，環繞複數個通道結構的每一者；磊晶結構，鄰接複數個通道結構；以及應力結構，位於基板與複數個通道結構之間，其中應力結構包含氧以及除了矽之外的半導體材料。
本揭露之一實施例係揭示一種半導體裝置結構的形成方法，包括：形成基底層於半導體基板上；形成半導體堆疊結構於基底層上，其中半導體堆疊結構具有複數個犧牲層與複數個半導體層交替排列；將半導體堆疊結構及基底層圖案化，以形成鰭片結構；形成隔離結構圍繞鰭片結構的下部部分，其中隔離結構的頂表面高於基底層的頂表面；移除複數個犧牲層，以釋放複數個半導體奈米結構，其中複數個半導體奈米結構由複數個半導體層的剩餘部分所構成；將該基底層的至少上部部分轉變為應力結構；以及形成金屬閘極堆疊結構，以環繞複數個半導體奈米結構的每一者。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同部件(feature)。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本說明書敘述了一第一部件形成於一第二部件之上或上方，即表示其可能包括上述第一部件與上述第二部件是直接接觸的實施例，亦可能包括了有額外的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。另外，以下揭露的不同範例可能重複使用相同的參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞，例如“在…下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包括部件的裝置之不同方位。裝置能夠以其他方式定向(旋轉90度或其他方向)，並且本文中所使用的空間相關用詞可以同樣地被相應地解釋。
本發明所屬技術領域中具通常知識者將可理解說明書中的用語“實質上”，例如“實質上平坦”或“實質上共平面”等。在一些實施例中，可省略形容詞“實質上”。在適用的情況下，用語“實質上”也可包括具有“全部地”、“完全地”、“全部”等的實施例。在適用的情況下，用語“實質上”也可意指90%或更高，例如，95%或更高，特別是99%或更高，包括100%。再者，用語，例如，“實質上平行”或“實質上垂直”被解釋為不排除與特定配置的微小偏差，並且可包括例如上至10°的偏差。用語“實質上”不排除“完全地”，例如，組成“實質上不含”Y可為完全地不含Y。
例如“大約”的用語與特定距離或尺寸的結合被解釋為不排除與特定距離或尺寸的微小偏差，並且可包括例如上至10%的偏差。用語“大約”用於數值x，可表示x±5%或10%。
本發明實施例可有關於具有鰭片的鰭式場效電晶體(fin field effect transistor, FinFET)結構。可使用任何合適的方法將鰭片圖案化。舉例而言，可使用一個或多個光微影製程(photolithography)將這些鰭片圖案化，包括雙重圖案化製程或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了光微影製程及自對準製程(self-aligned process)，以創造具有較小節距(pitch)的圖案，舉例而言，此圖案所具有的節距比使用單一直接光微影製程所能夠得到的節距更小。舉例而言，在一些實施例中，形成犧牲層於基板之上並使用光微影製程將其圖案化。使用自對準製程形成間隔物於經過圖案化的犧牲層旁。之後，移除犧牲層，並且可接著使用剩餘的間隔物將鰭片圖案化。然而，可使用一個或多個其它可適用的製程形成這些鰭片。
本發明實施例可有關於全繞式閘極(gate all around, GAA)電晶體結構。可使用任何合適的方法將全繞式閘極結構圖案化。舉例而言，可使用一個或多個光微影製程將這些結構圖案化，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了光微影製程及自對準製程，以創造具有較小節距的圖案，舉例而言，此圖案所具有的節距比使用單一直接光微影製程所能夠得到的節距更小。舉例而言，在一些實施例中，形成犧牲層於基板之上並使用光微影製程將其圖案化。使用自對準製程形成間隔物於經過圖案化的犧牲層旁。之後，移除犧牲層，並且可接著使用剩餘的間隔物將全繞式閘極結構圖案化。
說明書描述了本揭露的一些實施例。可在這些實施例描述的階段之前、之間及/或之後提供額外的操作步驟。對於不同的實施例，可替換或省略所述的一些步驟階段。可添加額外的部件至半導體裝置結構。對於不同的實施例，可替換或省略以下所述的一些部件。雖然將一些實施例描述為按照特定的順序進行操作，但是這些操作也可依照其他邏輯順序而進行。
第2A-2J圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。如第2A圖所繪示，接收或提供半導體基板100。在一些實施例中，半導體基板100為塊材(bulk)半導體基板，例如，半導體晶圓。半導體基板100包括矽或其他元素半導體材料，例如，鍺。半導體基板100可為未摻雜或經摻雜(例如，p型、n型或上述之組合)。在一些實施例中，半導體基板100包括位於介電層上的磊晶成長半導體層。磊晶成長半導體層可由矽鍺、矽、鍺、一種或多種其他合適的材料或上述之組合而形成。
在一些其他實施例中，半導體基板100包括化合物半導體。例如，化合物半導體包括一種或多種第III-V族化合物半導體，此化合物半導體具有由化學式AlX1 GaX2 InX3 AsY1 PY2 NY3 SbY4 所定義的組成，其中X1、X2、X3、Y1、Y2、Y3及Y4表示相對的比率。X1、X2、X3、Y1、Y2、Y3及Y4中的每一者大於或等於0，且其總和等於1。化合物半導體可包括碳化矽、砷化鎵、砷化銦、磷化銦、一種或多種其他合適的化合物半導體或上述之組合。也可使用包括第II-VI族化合物半導體的其他合適的基板。
在一些實施例中，半導體基板100為絕緣層上覆半導體(semiconductor-on-insulator, SOI)基板的主動層。可使用氧注入隔離(separation by implantation of oxygen, SIMOX)製程、晶圓接合製程、其他可適用的方法或上述之組合，而製造絕緣層上覆半導體基板。在一些其他實施例中，半導體基板100包括多層結構。舉例而言，半導體基板100包括形成於塊材矽層上的矽鍺層。
依據一些實施例，如第2A圖所繪示，形成具有多個半導體層的半導體堆疊結構於半導體基板100上。在一些實施例中，半導體堆疊結構包括多個半導體層102a、102b、102c及102d，且半導體堆疊結構也包括多個半導體層104a、104b、104c及104d。在一些實施例中，如第2A圖所繪示，半導體層102a-102d與半導體層104a-104d交替排列。
在一些實施例中，半導體層102a被使用作為基底層，且將在後續製程中被部分地或完全地轉變為應力結構(stressor structure)。在一些實施例中，半導體層104a作為保護層，用以防止半導體層102a在後續製造過程期間受到損傷。在一些實施例中，半導體層104a比半導體層104b、104c或104d更薄。在一些實施例中，半導體層102b-102d作為將在後續製程中被移除的犧牲層，以釋放半導體層104b-104d。半導體層104b-104d可作為一個或多個電晶體的通道結構。
如第2A圖所繪示，半導體層104a具有厚度T1 ，且半導體層104b具有厚度T2 。在一些實施例中，厚度T2 大於厚度T1 。厚度T1 可在約2 nm至約6 nm的範圍中。舉例而言，厚度T1 為約4 nm。厚度T1 與厚度T2 的比率(T1 /T2 )可在約2/5至約2/3的範圍中。
在一些實施例中，半導體層102a-102d及半導體層104b-104d的每一者具有實質上相同的厚度。在一些實施例中，半導體層104b-104d的每一者比半導體層102a-102d的每一者更厚。在一些其他實施例中，半導體層102a-102d的每一者比半導體層104b-104d的每一者更厚。
在一些實施例中，半導體層102a-102d與半導體層104a-104d由不同材料形成。在一些實施例中，半導體層102a-102d由矽鍺或鍺形成或是包括矽鍺或鍺，而半導體層104a-104d由矽形成或是包括矽。
在一些實施例中，使用多重磊晶成長(multiple epitaxial growth)形成半導體層102a-102d與半導體層104a-104d。可使用選擇性磊晶成長(selective epitaxial growth, SEG)製程、化學氣相沉積(chemical vapor deposition, CVD)製程(例如，氣相磊晶(vapor-phase epitaxy, VPE)製程、低壓化學氣相沉積(low pressure CVD, LPCVD)製程及/或超高真空化學氣相沉積(ultra-high vacuum CVD, UHV-CVD)製程)、分子束磊晶(molecular beam epitaxy)製程、一個或多個其他可適用的製程或上述之組合，而形成半導體層102a-102d與半導體層104a-104d的每一者。在一些實施例中，在相同的製程腔體中原位(in-situ)成長半導體層102a-102d與半導體層104a-104d。在一些實施例中，在相同的製程腔體中交替且依序地進行半導體層102a-102d的成長與半導體層104a-104d的成長，以完成半導體堆疊結構的形成。在一些實施例中，在完成半導體堆疊結構的磊晶成長之前，不破壞製程腔體的真空度。
之後，形成硬罩幕元件於半導體堆疊結構上，以協助後續的半導體堆疊結構的圖案化。依據一些實施例，如第2B圖所繪示，使用一個或多個蝕刻製程以將半導體堆疊結構圖案化，而成為鰭狀結構106A及106B。部分地移除半導體堆疊結構以形成溝槽112，如第2B圖所繪示。鰭狀結構106A及106B的每一者可包括半導體層102a-102d及104a-104d的一部分與半導體鰭片101A及101B。在用於形成鰭狀結構106A及106B的蝕刻製程期間，也可部分地移除半導體基板100。保留的半導體基板100的突出部分形成半導體鰭片101A及101B。
硬罩幕元件的每一者可包括第一罩幕層108及第二罩幕層110。第一罩幕層108及第二罩幕層110可由不同材料形成。在一些實施例中，第一罩幕層108由對半導體層104d具有良好黏著性的材料形成。第一罩幕層108可由氧化矽、氧化鍺、氧化矽鍺、一種或多種其他合適的材料或上述之組合而形成。在一些實施例中，第二罩幕層110由對半導體層102a-102d及104a-104d具有良好蝕刻選擇性的材料形成。第二罩幕層110由氮化矽、氮氧化矽、碳化矽、一種或多種其他合適的材料或上述之組合而形成。
第1A-1B圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的上視圖。在一些實施例中，第2B圖是沿著第1A圖的剖線2B-2B所截取的結構的剖面示意圖。在一些實施例中，如第1A圖所繪示，鰭狀結構106A及106B的延伸方向實質上彼此平行。
依據一些實施例，如第2C圖所繪示，形成隔離結構114以圍繞鰭狀結構106A及106B的下部部分。在一些實施例中，一個或多個介電層沉積於鰭狀結構106A及106B以及半導體基板100上，以過度填充(overfill)溝槽112。介電層可由氧化矽、氮氧化矽、硼矽酸鹽玻璃(borosilicate glass, BSG)、磷矽酸鹽玻璃(phosphoric silicate glass, PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、氟矽酸鹽玻璃(fluorinated silicate glass, FSG)、低介電常數(low-k)材料、多孔性介電材料、一種或多種其他合適的材料或上述之組合而形成。可使用流動式化學氣相沉積(flowable chemical vapor deposition, FCVD)製程、原子層沉積(atomic layer deposition, ALD)製程、化學氣相沉積製程、一個或多個其他可適用的製程或上述之組合，而沉積介電層。
之後，使用平坦化製程以部分地移除介電層。硬罩幕元件(包括第一罩幕層108及第二罩幕層110)也可作為平坦化製程的停止層。平坦化製程可包括化學機械研磨(chemical mechanical polishing, CMP)製程、研磨(grinding)製程、乾研磨(dry polishing)製程、蝕刻製程、一個或多個其他可適用的製程或上述之組合。之後，使用一個或多個回蝕刻製程以部分地移除介電層。因此，介電層的剩餘部分形成隔離結構114。鰭狀結構106A及106B的上部部分從隔離結構114的頂表面突出，如第2C圖所繪示。
在一些實施例中，如第2C圖所繪示，小心地控制用於形成隔離結構114的回蝕刻製程，以確保隔離結構114的頂表面高於半導體層102a的頂表面。因此，半導體層102a的側壁受到隔離結構114所保護。隔離結構114及半導體層104a共同保護半導體層102a，以避免半導體層102a在後續的製程期間受到損傷。
之後，依據一些實施例，如第1B圖所繪示，形成虛設閘極堆疊結構120A及120B延伸跨越鰭狀結構106A及106B。在一些實施例中，第2D圖是沿著第1B圖的剖線2D-2D所截取的結構的剖面示意圖。第3A-3N圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。在一些實施例中，第3A圖是沿著第1B圖的剖線3A-3A所截取的結構的剖面示意圖。
依據一些實施例，如第1B圖、第2D圖及第3A圖所繪示，形成虛設閘極堆疊結構120A及120B以部分地覆蓋並延伸跨越鰭狀結構106A及106B。在一些實施例中，虛設閘極堆疊結構120A及120B環繞鰭狀結構106A及106B。如第2D圖所繪示，虛設閘極堆疊結構120B延伸跨越並環繞鰭狀結構106A及106B。
如第2D及3A圖所繪示，虛設閘極堆疊結構120A及120B的每一者包括虛設閘極介電層116及虛設閘極電極118。虛設閘極介電層116可由氧化矽形成或是包括氧化矽。虛設閘極電極118可由多晶矽形成或是包括多晶矽。在一些實施例中，虛設閘極介電材料層與虛設閘極電極層依序地沉積於隔離結構114以及鰭狀結構106A及106B上。之後，將虛設閘極介電材料層及虛設閘極電極層圖案化，以形成虛設閘極堆疊結構120A及120B。
在一些實施例中，使用包括罩幕層122及124的硬罩幕元件以協助用於形成虛設閘極堆疊結構120A及120B的圖案化製程。藉由硬罩幕元件作為蝕刻罩幕，使用一個或多個蝕刻製程以部分地移除虛設閘極介電材料層及虛設閘極電極層。如此一來，虛設閘極介電材料層及虛設閘極電極層的剩餘部分分別形成虛設閘極堆疊結構120A及120B的虛設閘極介電層116及虛設閘極電極118。
之後，依據一些實施例，如第3B圖所繪示，間隔物層126及128沉積於第3A圖所繪示的結構上。間隔物層126及128沿著虛設閘極堆疊結構120A及120B的側壁延伸。間隔物層126及128由不同的材料形成。間隔物層126可由具有低介電常數的介電材料形成。間隔物層126可由碳化矽、碳氧化矽、氧化矽、一種或多種其他合適的材料或上述之組合形成或是包括前述材料。間隔物層128可由在後續製程期間能夠為閘極堆疊結構提供更多保護的介電材料形成。間隔物層128可具有比間隔物層126的介電常數更大的介電常數。間隔物層128可由氮化矽、氮氧化矽、含碳的氮化矽(carbon-containing silicon nitride)、含碳的氮氧化矽(carbon-containing silicon oxynitride)、一種或多種其他合適的材料或上述之組合形成。可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積(physical vapor deposition，PVD)製程、一個或多個其他可適用的製程或上述之組合，依序地沉積間隔物層126及128。
依據一些實施例，如第3C圖所繪示，部分地移除間隔物層126及128。可使用一個或多個非等向性蝕刻製程以部分地移除間隔物層126及128。如此一來，間隔物層126及128的剩餘部分分別形成間隔物元件126’及128’。如第3C圖所繪示，間隔物元件126’及128’沿著虛設閘極堆疊結構120A及120B的側壁延伸。
之後，部分地移除鰭狀結構106A及106B，以形成用於容納後續將形成的磊晶結構(例如，源極/汲極結構)的凹口130。依據一些實施例，如第3C圖所繪示，部分地移除鰭狀結構106A，以形成凹口130。使用一個或多個蝕刻製程以形成凹口130。在一些實施例中，使用乾式蝕刻製程以形成凹口130。或者，可使用濕式蝕刻製程以形成凹口130。在一些實施例中，凹口130的每一者穿過鰭狀結構106A。在一些實施例中，如第3C圖所繪示，凹口130進一步延伸至半導體鰭片101A中。
在一些實施例中，凹口130的每一者具有傾斜的側壁。凹口130的上部部分比凹口130的下部部分更大(或更寬)。在這些情況中，由於凹口130的輪廓的緣故，上部半導體層(例如，半導體層104d)比下部半導體層(例如，半導體層104b)更短。
然而，本發明實施例具有許多變化。在一些其他實施例中，凹口130具有實質上垂直的側壁。在這些情況中，由於凹口130的輪廓的緣故，上部半導體層(例如，半導體層104d)與下部半導體層(例如，半導體層104b)實質上等寬。
依據一些實施例，如第3D圖所繪示，橫向蝕刻半導體層102a-102d。如此一來，半導體層102a-102d的邊緣從半導體層104a-104d的邊緣後退。如第3D圖所繪示，由於橫向蝕刻半導體層102a-102d，因此形成凹口132。凹口132可用於容納後續將形成的內部間隔物。可使用濕式蝕刻製程、乾式蝕刻製程或上述之組合橫向蝕刻半導體層102a-102d。
在橫向蝕刻半導體層102a-102d的期間，也可輕微地蝕刻半導體層104a-104d。如此一來，如第3D圖所繪示，半導體層104a-104d的邊緣部分受到部分地蝕刻，且因此收縮而變成邊緣元件(edge element) 105a-105d。如第3D圖所繪示，半導體層104a-104d的邊緣元件105a-105d的每一者比其對應的內部部分更薄。在一些實施例中，邊緣元件105a的每一者比其他的上部邊緣元件(例如，邊緣元件105b-105d)更薄。
依據一些實施例，如第3E圖所繪示，沉積間隔物層134於第3D所繪示的結構上。間隔物層134覆蓋虛設閘極堆疊結構120A及120B並且過度填充凹口132。間隔物層134可由含碳的氮化矽(carbon-containing silicon nitride, SiCN)、含碳的氮氧化矽(carbon-containing silicon oxynitride, SiOCN)、含碳的氧化矽(carbon-containing silicon oxide, SiOC)、一種或多種其他合適的材料或上述之組合形成或是包括前述材料。可使用化學氣相沉積製程、原子層沉積製程、一個或多個其他可適用的製程或上述之組合，而沉積間隔物層134。
依據一些實施例，如第3F圖所繪示，使用蝕刻製程以部分地移除間隔物層134。如第3F圖所繪示，間隔物層134的剩餘部分形成內部間隔物136。蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程或上述之組合。
內部間隔物136覆蓋原先被凹口132所暴露出來的半導體層102a-102d的邊緣。在一些實施例中，在用於形成內部間隔物136的蝕刻製程之後，半導體鰭片101A原先被間隔物層134所覆蓋的部分被凹口130暴露出來。內部間隔物136可用於防止後續形成的磊晶結構(其作為，例如，源極/汲極結構)在後續的閘極取代(gate replacement)製程期間受到損傷。內部間隔物136也可用於降低後續形成的源極/汲極結構與閘極堆疊結構之間的寄生電容。
依據一些實施例，如第3G圖所繪示，形成磊晶結構138於虛設閘極堆疊結構120A及120B旁。在一些實施例中，如第3G圖所繪示，磊晶結構138填充凹口130。在一些其他實施例中，磊晶結構138過度填充凹口130。在這些情況中，磊晶結構138的頂表面可高於虛設閘極介電層116的頂表面。在一些其他實施例中，磊晶結構138部分地填充凹口130。
在一些實施例中，磊晶結構138連接至半導體層104a-104d。半導體層104a-104d的每一者在磊晶結構138的兩者之間。在一些實施例中，磊晶結構138作為源極/汲極結構。在一些實施例中，磊晶結構138為n型摻雜區。磊晶結構138可包括磊晶成長矽、磊晶成長碳化矽(SiC)、磊晶成長磷化矽(SiP)或其他合適的磊晶成長半導體材料。
在一些實施例中，使用選擇性磊晶成長(SEG)製程、化學氣相沉積製程(例如，氣相磊晶(VPE)製程、低壓化學氣相沉積(LPCVD)製程及/或超高真空化學氣相沉積(UHV-CVD)製程)、分子束磊晶製程、一個或多個其他可適用的製程或上述之組合，而形成磊晶結構138。
在一些實施例中，磊晶結構138摻雜一種或多種合適的摻質。舉例而言，磊晶結構138為摻雜有磷(P)、銻(Sb)或其他合適的摻質的矽(Si)源極/汲極部件。
在一些實施例中，磊晶結構138在其磊晶成長的期間對其進行原位(in-situ)摻雜。在一些其他實施例中，在磊晶結構138的成長期間，不對磊晶結構138進行摻雜。而是在形成磊晶結構138之後，在後續的製程中對磊晶結構138進行摻雜。在一些實施例中，使用離子佈植製程、電漿浸沒式離子佈植(plasma immersion ion implantation)製程、氣相及/或固相源擴散製程、一個或多個其他可適用的製程或上述之組合，而實現前述的摻雜。在一些實施例中，將磊晶結構138進一步暴露於一個或多個退火製程以活化摻質。舉例而言，使用快速熱退火製程。
依據一些實施例，如第3H圖所繪示，形成接觸蝕刻停止層139及介電層140以覆蓋磊晶結構138並圍繞虛設閘極堆疊結構120A及120B。接觸蝕刻停止層139可由氮化矽、氮氧化矽、碳化矽、氧化鋁、一種或多種其他合適的材料或上述之組合形成或是包括前述材料。介電層140可由氧化矽、氮氧化矽、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、低介電常數材料、多孔性介電材料、一種或多種其他合適的材料或上述之組合形成或是包括前述材料。
在一些實施例中，依序沉積蝕刻停止材料層及介電材料層於第3G圖所繪示的結構上。可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、一個或多個其他可適用的製程或上述之組合，而沉積蝕刻停止材料層。可使用流動式化學氣相沉積製程、化學氣相沉積製程、原子層沉積製程、一個或多個其他可適用的製程或上述之組合，而沉積介電材料層。
之後，使用平坦化製程以部分地移除蝕刻停止材料層及介電材料層。如此一來，蝕刻停止材料層及介電材料層的剩餘部分分別形成接觸蝕刻停止層139及介電層140。平坦化製程可包括化學機械研磨製程、研磨製程、蝕刻製程、乾研磨製程、一個或多個其他可適用的製程或上述之組合。在一些實施例中，在平坦化製程期間移除罩幕層122及124。在一些實施例中，在平坦化製程之後，接觸蝕刻停止層139、介電層140及虛設閘極電極118的頂表面實質上共平面。
依據一些實施例，如第2E及3I圖所繪示，使用一個或多個蝕刻製程以移除虛設閘極堆疊結構120A及120B，而形成溝槽142。如第2E所繪示，溝槽142暴露出原先由虛設閘極堆疊結構120A及120B所覆蓋的半導體層102b-102d及104b-104d。在一些實施例中，如第2E所繪示，半導體層102a及104a保持被半導體層102b及隔離結構114所覆蓋，而沒有被溝槽142暴露出來。
依據一些實施例，如第2F及3J圖所繪示，移除半導體層102b-102d (其作為犧牲層)以形成凹口144。在一些實施例中，使用蝕刻製程以移除半導體層102b-102d。由於高蝕刻選擇性的緣故，因此實質上沒有(或是輕微地)蝕刻半導體層104a-104d。如第2F及3J圖所繪示，半導體層104a-104d的剩餘部分形成鰭狀結構106A及106B的多個半導體奈米結構104a’-104d’。半導體奈米結構104a’-104d’由半導體層104a-104d的剩餘部分所構成。
在一些實施例中，用於移除半導體層102b-102d的蝕刻劑也輕微地移除形成半導體奈米結構104a’-104d’的半導體層104a-104d。如此一來，在移除半導體層102b-102d之後，所得到的半導體奈米結構104a’-104d’變得更薄。在一些實施例中，由於其他元件圍繞邊緣元件105b-105d，因而防止蝕刻劑觸及並蝕刻邊緣元件105b-105d，所以半導體奈米結構104a’-104d’的每一者比邊緣元件105b-105d更薄。
在移除半導體層102b-102d (其作為犧牲層)之後，形成凹口144。凹口144連接至溝槽142並圍繞半導體奈米結構104b’-104d’的每一者。如第3J圖所繪示，即使在半導體奈米結構104a’-104d’之間形成凹口144，半導體奈米結構104b’-104d’仍受到磊晶結構138支撐。因此，在移除半導體層102b-102d (其作為犧牲層)之後，可避免所釋放的半導體奈米結構104b’-104d’掉落。
在移除半導體層102b-102d (其作為犧牲層)的期間，內部間隔物136保護磊晶結構138免於被蝕刻或被損傷。改善了半導體裝置結構的品質及可靠性。
在移除半導體層102b-102d (其作為犧牲層)的期間，奈米結構104a’ (其作為保護層)及隔離結構114覆蓋並保護半導體層102a (其作為基底層)，如第2F及3J圖所繪示。如此一來，可防止半導體層102a被蝕刻或被損傷。
依據一些實施例，如第2G及3K圖所繪示，部分地移除奈米結構104a’ (其作為保護層)，以暴露出半導體層102a (其作為基底層)。可使用乾式蝕刻製程、濕式蝕刻製程或上述之組合，而移除奈米結構104a’。在移除奈米結構104a’的期間，也可輕微地蝕刻半導體奈米結構104b’-104d’。
在部分地移除奈米結構104a’之後，邊緣元件105a的每一者仍然保留在兩個內部間隔物136之間。在一些實施例中，剩餘的邊緣元件105a的每一者比半導體奈米結構104b’-104d’的每一者更薄，如第3K圖所繪示。在一些實施例中剩餘的邊緣元件105a的每一者的長度比半導體奈米結構104b’-104d’的每一者的長度更短，如第3K圖所繪示。
如上所述，在一些實施例中，如第2A圖所繪示，半導體層104a (之後作為半導體層102a的保護層)的厚度T1 對半導體層104b (之後變成半導體奈米結構104b’)的厚度T2 的比率(T1 /T2 )可在約2/5至約2/3的範圍中。在一些情況中，若厚度比率(T1 /T2 )小於約2/5，具有厚度T1 的半導體層104a可能會太薄。因此，在如第2F及3J圖所繪示的移除半導體層102b-102d (其作為犧牲層)的期間，可能會完全地移除或破壞半導體層104a，而使在半導體層104a下方的半導體層102a暴露於蝕刻劑中。半導體層102a可能會受到損傷。在一些其他情況中，若厚度比率(T1 /T2 )大於約2/3，則具有­厚度T1 的半導體層104a可能會太厚。如此一來，在如第2G及3K圖所繪示的部分地移除奈米結構104a’以暴露出半導體層102a的期間，由於可能使用較劇烈的蝕刻製程移除奈米結構104a’，因此半導體奈米結構104b’-104d’可能會被過度地消耗。半導體裝置結構的效能可能會受到負面影響。
依據一些實施例，如第2H及3L圖所繪示，將半導體層102a (其作為基底層)轉變為應力結構146。在一些實施例中，將半導體層102a的整體轉變為應力結構146。如第2H圖所繪示，應力結構146被隔離結構114圍繞。在一些實施例中，內部間隔物136的其中一者(例如，最底部的內部間隔物136)直接接觸鄰近的應力結構146及磊晶結構138，如第3L圖所繪示。
在一些實施例中，可藉由將半導體層102a氧化而形成應力結構146。可使用熱操作以形成應力結構146。熱操作可在溫度約400℃至約850℃的範圍中進行。熱操作時間可在約0.5小時至約4小時的範圍中。熱操作可在含氧環境下進行。含氧環境可包括氧氣或是包括氧氣的氣體混合物。
在熱操作之後，應力結構304可「膨脹」並且轉變為由半導體氧化物材料形成的應力結構146。應力結構146可包含氧以及除了矽之外的半導體材料(例如，鍺)。應力結構146可由氧化矽鍺(silicon germanium oxide)、氧化鍺(germanium oxide)、一種或多種其他合適的材料或上述之組合形成或是包括前述材料。在一些實施例中，應力結構146的每一者變得比尚未轉變為應力結構146的原來的半導體層102a更厚。在一些實施例中，應力結構146的頂表面位於比半導體層102a的頂表面更高的位置。在一些實施例中，應力結構146的頂表面與邊緣元件105a的頂表面實質上等高。
由於在半導體層102a轉變為應力結構146的期間發生膨脹，應力結構146可對磊晶結構138施加壓縮應力，使得磊晶結構138可被輕微地推開。作為回應，磊晶結構138可對作為通道結構的半導體奈米結構104b’-104d’施加拉伸應力。如此一來，可增加電子載子移動率。因此，明顯地改善半導體裝置結構的效能。在一些實施例中，半導體奈米結構104b’-104d’作為n型金屬氧化物半導體場效電晶體的通道結構。
依據一些實施例，如第2H及3L圖所繪示，在用於形成應力結構146的熱操作期間，也可將半導體奈米結構104b’-104d’的表面部分氧化，以形成氧化物元件148。氧化物元件148可由不同於應力結構146的材料形成。氧化物元件148可由氧化矽、氧化鍺、一種或多種其他合適的材料或上述之組合形成或是包括前述材料。
依據一些實施例，如第2I及3M圖所繪示，移除氧化物元件148。在移除氧化物元件148之後，半導體奈米結構104b’-104d’可變得更薄。可使用蝕刻製程移除氧化物元件148。蝕刻製程也可部分地移除應力結構146。如此一來，依據一些實施例，應力結構146的頂表面位於邊緣元件105a的頂表面與底表面之間的高度位置，如第3M圖所繪示。在一些實施例中，應力結構146的頂表面位於比隔離結構114的頂表面更低的高度位置，如第2I圖所繪示。應力結構146可具有在約10 nm至約40 nm的範圍內的厚度。
依據一些實施例，如第2J及3N圖所繪示，形成金屬閘極堆疊結構156A及156B以填充溝槽142。金屬閘極堆疊結構156A及156B延伸至凹口144中以環繞半導體奈米結構104b’-104d’的每一者。在一些實施例中，如第2J及3N圖所繪示，應力結構146的每一者直接接觸對應的半導體鰭片101A或101B、對應的隔離結構114及對應的金屬閘極堆疊結構156A或156B。
金屬閘極堆疊結構156A及156B的每一者包括多個金屬閘極堆疊結構層。金屬閘極堆疊結構156A及156B的每一者可包括閘極介電層150、功函數層152及導電填充物154。在一些實施例中，金屬閘極堆疊結構156A及156B的形成包括在介電層140上沉積多個金屬閘極堆疊結構層，以填充溝槽142。金屬閘極堆疊結構層延伸至凹口144中，以環繞半導體奈米結構104b’-104d’的每一者。
在一些實施例中，閘極介電層150由具有高介電常數(high-k)的介電材料形成或是包括具有高介電常數的介電材料。閘極介電層150可由氧化鉿、氧化鋯、氧化鋁、二氧化鋯-氧化鋁合金(hafnium dioxide-alumina alloy)、氧化矽鉿(hafnium silicon oxide)、氮氧化鉿矽(hafnium silicon oxynitride)、氧化鉭鉿(hafnium tantalum oxide)、氧化鈦鉿(hafnium titanium oxide)、氧化鋯鉿(hafnium zirconium oxide)、一種或多種其他合適的高介電常數材料或上述之組合形成或是包括前述材料。可使用原子層沉積製程、化學氣相沉積製程、一個或多個其他可適用的製程或上述之組合，而沉積閘極介電層150。
在一些實施例中，在形成閘極介電層150之前，形成界面層於半導體奈米結構104b’-104d’的表面上。界面層非常薄且由例如，氧化矽或氧化鍺形成。在一些實施例中，藉由施加氧化劑於半導體奈米結構104b’-104d’的表面上，以形成界面層。舉例而言，可在半導體奈米結構104b’-104d’的表面上施加或提供含過氧化氫液體，以形成界面層。
可使用功函數層152以提供所期望的電晶體的功函數，以增強裝置效能，其包括得到改善的臨界電壓。在一些實施例中，功函數層152用於形成n型金屬氧化物半導體(NMOS)裝置。功函數層152為n型功函數層。n型功函數層能夠提供適用於裝置的功函數值，例如，等於或小於約4.5 eV。
此n型功函數層可包括金屬、金屬碳化物、金屬氮化物或上述之組合。舉例而言，n型功函數層包括氮化鈦、鉭、氮化鉭、一種或多種其他合適的材料或上述之組合。在一些實施例中，n型功函數層為含鋁層。含鋁層可由碳化旅鈦(TiAlC)、氧化旅鈦(TiAlO)、氮化旅鈦(TiAlN)、一種或多種其他合適的材料或上述之組合形成或是包括前述材料。
功函數層152也可由鉿、鋯、鈦、鉭、鋁、金屬碳化物(碳化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化物(aluminides)、釕、鈀、鉑、鈷、鎳、導電金屬氧化物或上述之組合形成或是包括前述材料。可微調功函數層152的厚度及/或組成以調整功函數水平。
可使用原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、一個或多個其他可適用的製程或上述之組合，而沉積功函數層152於閘極介電層150上。
在一些實施例中，阻障層在功函數層152之前形成，以作為閘極介電層150及後續形成的功函數層152之間的界面。阻障層也可用於避免閘極介電層150與後續形成的功函數層152之間的擴散。阻障層可由含金屬材料形成或是包括含金屬材料。含金屬材料可包括氮化鈦、氮化鉭、一種或多種其他合適的材料或上述之組合。可使用原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、一個或多個其他可適用的製程或上述之組合，而沉積阻障層。
在一些實施例中，導電填充物154由金屬材料形成或是包括金屬材料。金屬材料可包括鎢、鋁、銅、鈷、一種或多種其他合適的材料或上述之組合。可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、旋轉塗佈製程、一個或多個其他可適用的製程或上述之組合，而沉積用於形成導電填充物154的導電層於功函數層152上。
在一些實施例中，在用於形成導電填充物154的導電層形成之前，形成阻擋層於功函數層152上。阻擋層可用於防止後續形成的導電層擴散或穿透至功函數層152中。阻擋層可由氮化鉭、氮化鈦、一種或多種其他可適用的材料或上述之組合形成或是包括前述材料。可使用原子層沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、一個或多個其他可適用的製程或上述之組合，而沉積阻擋層。
之後，依據一些實施例，進行平坦化製程，以移除金屬閘極堆疊結構層在溝槽142之外的部分。如此一來，金屬閘極堆疊結構層的剩餘部分形成金屬閘極堆疊結構156A及156B，如第2J及3N圖所繪示。在一些實施例中，由於凹口144很小且已填充其他元件(例如，閘極介電層150及功函數層152)，因此導電填充物154不延伸至凹口144中。然而，本發明實施例不限於此。在一些其他實施例中，導電填充物154的一部分延伸至凹口144中，特別是在可具有較大空間的下部凹口144。
在一些實施例中，磊晶結構138延伸超出應力結構146的頂表面。在一些實施例中，磊晶結構138延伸超出應力結構146與金屬閘極堆疊結構156A或156B之間的界面。在一些實施例中，磊晶結構138進一步延伸超出應力結構146的底表面。因此，應力結構146可更容易地對磊晶結構138施加壓縮應力。因此，磊晶結構138可對作為通道結構的半導體奈米結構104b’-104d’施加拉伸應力。因而明顯地改善半導體裝置結構的效能。
在一些實施例中，應力結構146的頂表面位於邊緣元件105a的頂表面與底表面之間，如第3N圖所繪示。然而，本發明實施例不限於此。可對本發明實施例進行許多變化及/或修改。
第4A-4B圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。如第4A圖所繪示，形成或接收與第3L圖所繪示的結構相似的結構。在一些實施例中，應力結構146膨脹以超過邊緣元件105a的頂表面，如第4A圖所繪示。之後，進行與第3M-3N圖所繪示的製程相同的製程。如此一來，依據一些實施例，形成第4B圖所繪示的半導體裝置結構。如第4B圖所繪示，應力結構146的頂表面高於邊緣元件105a的頂表面。
可對本發明實施例進行許多變化及/或修改。第5圖是依據一些實施例之半導體裝置結構的剖面示意圖。在一些實施例中，應力結構146的頂表面實質上齊平於邊緣元件105a的頂表面。
可對本發明實施例進行許多變化及/或修改。第6圖是依據一些實施例之半導體裝置結構的剖面示意圖。在一些實施例中，應力結構146的頂表面低於邊緣元件105a的頂表面。
在一些實施例中，邊緣元件105a的每一者被夾在兩個內部間隔物136之間。在一些實施例中，邊緣元件105a的每一者不連接至通道結構，如第3N圖所繪示。邊緣元件105a的每一者比邊緣元件105b、105c或105d更薄。
然而，本發明實施例不限於此。可對本發明實施例進行許多變化及/或修改。在一些其他實施例中，半導體裝置結構不包括邊緣元件105a。
第7A-7C圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。如第7A圖所繪示，形成或接收與第3C圖所繪示的結構相同或相似的結構。
依據一些實施例，如第7B圖所繪示，進行與第3D圖所繪示的製程相同或相似的製程，以橫向蝕刻半導體層102a-102d，而形成凹口132。如上所述，在橫向蝕刻半導體層102a-102d的期間，也可蝕刻半導體層104a-104d的邊緣部分。在一些實施例中，半導體層104a非常薄。如此一來，在橫向蝕刻半導體層102a-102d的期間，半導體層104a的邊緣部分被完全移除(或消耗)。半導體層104a的邊緣部分沒有從半導體層102a及102b的側壁突出而形成邊緣元件。比較第7B圖及第3D圖所繪示的實施例，其中一個差異是在第7B圖所繪示的實施例不具有邊緣元件105a。
之後，進行與第3M-3N圖所繪示的製程相同的製程。如此一來，依據一些實施例，形成第7C圖所繪示的半導體裝置結構。
在一些實施例中，將半導體層102a的整體氧化而轉變為應力結構146，如第3K及3L圖所繪示。然而，本發明實施例不限於此。可對本發明實施例進行許多變化及/或修改。在一些其他實施例中，將半導體層102a部分地氧化及/或轉變為應力結構146。在一些實施例中，將半導體層102a的上部部分氧化及/或轉變為應力結構146，而保留半導體層102a的下部部分不被氧化及/或轉變。
第8A-8C圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。如第8A圖所繪示，形成或接收與第3K圖所繪示的結構相同或相似的結構。
之後，依據一些實施例，如第8B圖所繪示，相似於第3L圖所繪示的製程，將半導體層102a氧化。在一些實施例中，將半導體層102a的上部部分氧化及/或轉變為應力結構146。半導體層102a的下部部分不被氧化及/或轉變為應力結構146。可藉由調整熱操作溫度、熱操作時間及/或熱操作氣壓(thermal operation atmosphere)，而微調半導體層102a的部分氧化。半導體層102a的保留而未被氧化的下部部分形成半導體元件102a’，如第8B圖所繪示。在一些實施例中，半導體元件102a’的每一者直接接觸位於其上方的對應的應力結構146。在一些實施例中，一個半導體元件102a’與一個應力結構146之間的界面是實質上平坦的。半導體元件102a’可具有在約2 nm至約20 nm的範圍內的厚度。位於其上方的應力結構146可具有在約5 nm至約20 nm的範圍內的厚度。
之後，進行與第3M-3N圖所繪示的製程相同的製程。如此一來，依據一些實施例，形成第8C圖所繪示的半導體裝置結構。
第9圖是依據一些實施例之半導體裝置結構的剖面示意圖。在一些實施例中，第9圖是第8C圖所繪示的結構沿著另一個方向所截取的剖面示意圖。在一些實施例中，第9圖是沿著較長的閘極延伸方向所截取的剖面示意圖。在一些實施例中，半導體元件102a’的每一者設置在位於其上方的對應的應力結構146與半導體基板100之間，如第9圖所繪示。在一些實施例中，半導體元件102a’的每一者直接接觸位於其上方的對應的應力結構146、隔離結構114及/或位於其下方的對應的半導體鰭片101A或101B。
在一些實施例中，應力結構146的每一者與位於其下方的對應的半導體元件102a’之間的界面是實質上平坦的，如第8C及9圖所繪示。然而，本發明實施例不限於此。可對本發明實施例進行許多變化及/或修改。在一些其他實施例中，應力結構146的每一者與位於其下方的對應的半導體元件102a’之間的界面是彎曲的或具有彎曲部分。
第10圖是依據一些實施例之半導體裝置結構的剖面示意圖。可藉由微調熱操作而修改應力結構146及位於其下方的半導體元件102a’’的輪廓。例如，可調整熱操作溫度、熱操作時間及/或熱操作氣壓，以修飾應力結構146的輪廓。
在一些實施例中，應力結構146的底部是彎曲的，如第10圖所繪示。在一些實施例中，應力結構146與位於其下方的半導體元件102a’’之間的界面是朝向半導體元件102a’的凸表面。
第11圖是依據一些實施例之半導體裝置結構的剖面示意圖。在一些實施例中，第11圖是第10圖所繪示的結構沿著另一個方向所截取的剖面示意圖。在一些實施例中，第11圖是沿著較長的閘極延伸方向所截取的剖面示意圖。在一些實施例中，半導體元件102a’’的每一者設置在位於其上方的對應的應力結構146與半導體基板100之間，如第11圖所繪示。在一些實施例中，半導體元件102a’’的每一者直接接觸位於其上方的對應的應力結構146、隔離結構114及/或位於其下方的對應的半導體鰭片101A或101B。
第12圖是依據一些實施例之半導體裝置結構的剖面示意圖。第13圖是依據一些實施例之半導體裝置結構的剖面示意圖。在一些實施例中，第13圖是第12圖所繪示的結構沿著另一個方向所截取的剖面示意圖。舉例而言，第12圖繪示半導體裝置結構的「鰭片切線(fin cut)」的剖面示意圖，而第13圖繪示半導體器件結構的「閘極切線(gate cut)」的剖面示意圖。在一些實施例中，存在多個半導體元件102a’’’。半導體元件102a’’’的每一者可被對應的應力結構146及對應的內部間隔物136圍繞。在一些實施例中，應力結構146直接接觸位於其下方的對應的半導體鰭片101A或101B，如第12及13圖所繪示。在一些實施例中，如第12及13圖所繪示，應力結構146的底表面與半導體元件102a’’’的底表面實質上彼此齊平。
在一些實施例中，磊晶結構138的底部直接形成在半導體材料(例如，半導體鰭片101A或101B)上。然而，本發明實施例不限於此。可對本發明實施例進行許多變化及/或修改。在一些其他實施例中，在磊晶結構138的底部與半導體襯底100之間形成另一元件，且此另一元件不是由半導體材料形成。
第14A-14C圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。如第14A圖所繪示，形成或接收與第3D圖所繪示的結構相同或相似的結構。之後，依據一些實施例，如第14A圖所繪示，沉積間隔物層134’。間隔物層134’的材料及形成方法可與第3E圖所繪示的間隔物層134相同或相似。在一些實施例中，第14A圖所繪示的間隔物層134’的底部部分比第3E圖所繪示的間隔物層134的底部部分更厚。凹口130的輪廓及/或間隔層134’的沉積製程可以使間隔層134’具有較厚的底部。
之後，進行與第3F圖所繪示的製程相同或相似的製程。如此一來，依據一些實施例，形成如第14B圖所繪示的結構。如第14B圖所繪示，與第3F圖相似，形成內部間隔物136及底部內部間隔物136’。在一些實施例中，底部內部間隔物136’覆蓋凹口130的底部部分，如第14B圖所繪示。位於對應的凹口130的底部的底部內部間隔物136’的底部部分可具有在約2 nm至約10 nm的範圍內的厚度。
之後，進行與第3G-3N圖所繪示的製程相同或相似的製程。如此一來，依據一些實施例，形成如第14C圖所繪示的結構。底部內部間隔物136’可有助於降低或避免電流從磊晶結構138洩漏。在一些實施例中，底部內部間隔物136’的每一者直接接觸位於其上方的對應的磊晶結構138。在一些實施例中，底部內部間隔物136’圍繞位於其上方的對應的磊晶結構138的底部，以使對應的磊晶結構138的整體位於底部內部間隔物136’之上，如第14C圖所繪示。
可對本發明實施例進行許多變化及/或修改。第15圖是依據一些實施例之半導體裝置結構的剖面示意圖。在一些實施例中，使用磊晶成長製程形成磊晶結構138。在磊晶成長製程中，半導體材料可能傾向於在由半導體材料形成的元件的表面上生長。在磊晶成長製程中，半導體材料可能傾向於在邊緣元件105a-105d的表面上生長。如此一來，根據一些實施例，如第15圖所繪示，在磊晶結構138與半導體基板100之間形成空隙V。
第16圖是依據一些實施例之半導體裝置結構的剖面示意圖。形成相似於第15圖所繪示的結構。相似於第8C、10及12圖所繪示的實施例，半導體元件102a’被保留而不被轉變為應力結構146。在一些實施例中，底部內部間隔物136’的其中一者直接接觸應力結構146及半導體元件102a’，第16圖所繪示。
可對本發明實施例進行許多變化及/或修改。依據一些實施例，第17A-17C圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。如第17A圖所繪示，形成與第3K圖所繪示的結構相同或相似的結構。
之後，依據一些實施例，相似於第3L圖所繪示的實施例，將半導體層102a (其作為基底層)轉變為應力結構146。在一些實施例中，將半導體層102a退火，以形成應力結構146。在一些實施例中，在退火操作之後，半導體層102a膨脹並且轉變為應力結構146。應力結構146的頂表面可突出並且具有高台狀(mesa-like)輪廓。在一些實施例中，應力結構146具有彎曲的頂表面，如第17B圖所繪示。
之後，依據一些實施例，進行與第3M-3N圖所繪示的製程相同或相似的製程。如此一來，形成第17C圖所繪示的半導體裝置結構。
在一些實施例中，形成了三個半導體奈米結構104b’-104d’。然而，本發明實施例不限於此。可對本發明實施例進行許多變化及/或修改。在一些實施例中，半導體奈米結構的總數大於三個。在一些其他實施例中，半導體奈米結構的總數小於三個。每一個半導體裝置結構的半導體奈米結構(或通道結構)的總數可根據需要進行調整。
本發明的一些實施例形成一種半導體裝置結構，其具有位於通道結構下方的應力結構。閘極堆疊結構環繞通道結構。舉例而言，半導體裝置結構包括多個通道結構的堆疊結構，其中這些多個通道結構被金屬閘極堆疊結構環繞。在閘極堆疊結構的形成之前，將位於通道結構下方的半導體元件轉變為應力結構。應力結構可誘使位於通道結構旁的磊晶結構對通道結構施加應力(例如，拉伸應力)。如此一來，可改善通道結構中的載子移動率。大幅地改善半導體裝置結構的效能及可靠性。
依據一些實施例，提供一種半導體裝置結構。上述半導體裝置結構包括位於基板上方的複數個半導體奈米結構以及位於基板上方的兩個磊晶結構。上述複數個半導體奈米結構的每一者位於上述兩個磊晶結構之間。上述半導體裝置結構亦包括環繞上述複數個半導體奈米結構的閘極堆疊結構。上述半導體裝置結構更包括於上述閘極堆疊結構與上述基板之間的應力結構。上述兩個磊晶結構延伸超出上述應力結構的頂表面。
在一些實施例中，其中上述閘極堆疊結構環繞上述複數個半導體奈米結構的每一者。
在一些實施例中，其中上述應力結構由半導體氧化物材料形成。
在一些實施例中，其中上述兩個磊晶結構延伸超出上述應力結構的底表面。
在一些實施例中，上述半導體裝置結構更包括複數個內部間隔物，其中上述複數個內部間隔物的每一者位於上述閘極堆疊結構與上述兩個磊晶結構的其中一者之間。
在一些實施例中，其中上述複數個內部間隔物的其中一者直接接觸上述應力結構及上述兩個磊晶結構的其中一者。
在一些實施例中，其中上述複數個內部間隔物的底部內部間隔物圍繞上述兩個磊晶結構的其中一者，以使上述磊晶結構的整體位於上述底部內部間隔物之上。
在一些實施例中，上述半導體裝置結構更包括邊緣元件位於上述複數個內部間隔物的其中兩者之間，其中上述邊緣元件與上述複數個半導體奈米結構由相同材料形成，且上述邊緣元件比上述複數個半導體奈米結構的每一者更薄。
在一些實施例中，上述半導體裝置結構更包括半導體元件，位於上述應力結構與上述基板之間，其中上述半導體元件由半導體材料形成，且上述應力結構由上述半導體材料的氧化物材料形成。
在一些實施例中，其中上述半導體元件直接接觸上述應力結構。
依據一些實施例，提供一種半導體裝置結構。上述半導體裝置結構包括位於基板上方的半導體鰭片，以及堆疊於上述半導體鰭片上方的複數個通道結構。上述半導體裝置結構亦包括環繞上述複數個通道結構的每一者的閘極堆疊結構。上述半導體裝置結構更包括鄰接上述複數個通道結構的磊晶結構。上述半導體裝置結構更包括位於上述基板與上述複數個通道結構之間的應力結構。上述應力結構包含氧以及除了矽之外的半導體材料。
在一些其他實施例中，上述半導體裝置結構更包括隔離結構，圍繞上述半導體鰭片及上述應力結構。
在一些其他實施例中，其中上述應力結構直接接觸上述半導體鰭片、上述隔離結構及上述閘極堆疊結構。
在一些其他實施例中，上述半導體裝置結構更包括半導體元件，位於上述應力結構與上述基板之間，其中上述半導體元件與上述應力結構之間的界面是朝向上述半導體元件的凸表面。
依據一些實施例，提供一種半導體裝置結構的形成方法。上述半導體裝置結構的形成方法包括形成基底層於半導體基板上，以及形成半導體堆疊結構於上述基底層上。上述半導體堆疊結構具有複數個犧牲層與複數個半導體層交替排列。上述半導體裝置結構的形成方法亦包括將上述半導體堆疊結構及上述基底層圖案化，以形成鰭片結構，以及形成隔離結構圍繞上述鰭片結構的下部部分。上述隔離結構的頂表面高於上述基底層的頂表面。上述半導體裝置結構的形成方法亦包括移除上述複數個犧牲層，以釋放複數個半導體奈米結構。上述複數個半導體奈米結構由上述複數個半導體層的剩餘部分所構成。上述半導體裝置結構的形成方法亦包括將上述基底層的至少上部部分轉變為應力結構，以及形成金屬閘極堆疊結構，以環繞上述複數個半導體奈米結構的每一者。
在一些其他實施例中，上述半導體裝置結構的形成方法更包括在形成上述半導體堆疊結構之前，形成保護層於上述基底層上，以及在形成上述半導體堆疊結構之後，部分地移除上述保護層，以暴露出上述基底層。
在一些其他實施例中，在上述半導體裝置結構的形成方法中，上述保護層的材料與上述複數個半導體層的材料相同，且上述基底層的材料與上述犧牲層的材料相同。
在一些其他實施例中，在上述半導體裝置結構的形成方法中，上述應力結構是藉由至少部分地氧化上述基底層而形成。
在一些其他實施例中，在上述半導體裝置結構的形成方法中，上述基底層的下部部分並未被轉變為上述應力結構。
在一些其他實施例中，上述半導體裝置結構的形成方法更包括部分地移除上述鰭片結構，以形成凹口，其中上述凹口暴露出上述複數個半導體層的複數個側表面及上述複數個犧牲層的複數個側表面。上述半導體裝置結構的形成方法亦包括形成複數個內部間隔物，以覆蓋上述複數個犧牲層的上述複數個側表面；以及在形成上述複數個內部間隔物之後，形成源極/汲極結構，以至少部分地填充上述凹口。
前述內文概述了許多實施例的部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:半導體基板 101A:半導體鰭片 101B:半導體鰭片 102a:半導體層 102a’:半導體元件 102a’’:半導體元件 102a’’’:半導體元件 102b:半導體層 102c:半導體層 102d:半導體層 104a:半導體層 104b:半導體層 104c:半導體層 104d:半導體層 104a’:半導體奈米結構 104b’:半導體奈米結構 104c’:半導體奈米結構 104d’:半導體奈米結構 105a:邊緣元件 105b:邊緣元件 105c:邊緣元件 105d:邊緣元件 106A:鰭狀結構 106B:鰭狀結構 108:第一罩幕層 110:第二罩幕層 112:溝槽 114:隔離結構 116:虛設閘極介電層 118:虛設閘極電極 120A:虛設閘極堆疊結構 120B:虛設閘極堆疊結構 122:罩幕層 124:罩幕層 126:間隔物層 126’:間隔物元件 128:間隔物層 128’:間隔物元件 130:凹口 132:凹口 134:間隔物層 134’:間隔物層 136:內部間隔物 136’:底部內部間隔物 138:磊晶結構 139:接觸蝕刻停止層 140:介電層 142:溝槽 144:凹口 146:應力結構 148:氧化物元件 150:閘極介電層 152:功函數層 154:導電填充物 156A:金屬閘極堆疊結構 156B:金屬閘極堆疊結構 T1 :厚度 T2 :厚度
依據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，依據本產業的一般作業，圖示並未必按照比率繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1A-1B圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的上視圖。 第2A-2J圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。 第3A-3N圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。 第4A-4B圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。 第5圖是依據一些實施例之半導體裝置結構的剖面示意圖。 第6圖是依據一些實施例之半導體裝置結構的剖面示意圖。 第7A-7C圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。 第8A-8C圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。 第9圖是依據一些實施例之半導體裝置結構的剖面示意圖。 第10圖是依據一些實施例之半導體裝置結構的剖面示意圖。 第11圖是依據一些實施例之半導體裝置結構的剖面示意圖。 第12圖是依據一些實施例之半導體裝置結構的剖面示意圖。 第13圖是依據一些實施例之半導體裝置結構的剖面示意圖。 第14A-14C圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。 第15圖是依據一些實施例之半導體裝置結構的剖面示意圖。 第16圖是依據一些實施例之半導體裝置結構的剖面示意圖。 第17A-17C圖是依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。
100:半導體基板
101A:半導體鰭片
104b’:半導體奈米結構
104c’:半導體奈米結構
104d’:半導體奈米結構
105a:邊緣元件
105b:邊緣元件
105c:邊緣元件
105d:邊緣元件
106A:鰭狀結構
126’:間隔物元件
128’:間隔物元件
136:內部間隔物
138:磊晶結構
139:接觸蝕刻停止層
140:介電層
146:應力結構
150:閘極介電層
152:功函數層
154:導電填充物
156A:金屬閘極堆疊結構
156B:金屬閘極堆疊結構

Claims (20)

  1. 一種半導體裝置結構，包括： 複數個半導體奈米結構，位於一基板上方； 兩個磊晶結構，位於該基板上方，其中該複數個半導體奈米結構的每一者位於該兩個磊晶結構之間； 一閘極堆疊結構，環繞該複數個半導體奈米結構；以及 一應力結構，位於該閘極堆疊結構與該基板之間，其中該兩個磊晶結構延伸超出該應力結構的一頂表面。
  2. 如請求項1所述之半導體裝置結構，其中該閘極堆疊結構環繞該複數個半導體奈米結構的每一者。
  3. 如請求項1所述之半導體裝置結構，其中該應力結構由一半導體氧化物材料形成。
  4. 如請求項1所述之半導體裝置結構，其中該兩個磊晶結構延伸超出該應力結構的一底表面。
  5. 如請求項1所述之半導體裝置結構，更包括複數個內部間隔物，其中該複數個內部間隔物的每一者位於該閘極堆疊結構與該兩個磊晶結構的其中一者之間。
  6. 如請求項5所述之半導體裝置結構，其中該複數個內部間隔物的其中一者直接接觸該應力結構及該兩個磊晶結構的其中一者。
  7. 如請求項5所述之半導體裝置結構，其中該複數個內部間隔物的一底部內部間隔物圍繞該兩個磊晶結構的其中一者，以使該磊晶結構的整體位於該底部內部間隔物之上。
  8. 如請求項5所述之半導體裝置結構，更包括一邊緣元件位於該複數個內部間隔物的其中兩者之間，其中該邊緣元件與該複數個半導體奈米結構由相同材料形成，且該邊緣元件比該複數個半導體奈米結構的每一者更薄。
  9. 如請求項1所述之半導體裝置結構，更包括一半導體元件，位於該應力結構與該基板之間，其中該半導體元件由一半導體材料形成，且該應力結構由該半導體材料的一氧化物材料形成。
  10. 如請求項9所述之半導體裝置結構，其中該半導體元件直接接觸該應力結構。
  11. 一種半導體裝置結構，包括： 一半導體鰭片，位於一基板上方； 複數個通道結構，堆疊於該半導體鰭片上方； 一閘極堆疊結構，環繞該複數個通道結構的每一者； 一磊晶結構，鄰接該複數個通道結構；以及 一應力結構，位於該基板與該複數個通道結構之間，其中該應力結構包含氧以及除了矽之外的一半導體材料。
  12. 如請求項11所述之半導體裝置結構，更包括一隔離結構，圍繞該半導體鰭片及該應力結構。
  13. 如請求項12所述之半導體裝置結構，其中該應力結構直接接觸該半導體鰭片、該隔離結構及該閘極堆疊結構。
  14. 如請求項11所述之半導體裝置結構，更包括一半導體元件，位於該應力結構與該基板之間，其中該半導體元件與該應力結構之間的一界面是朝向該半導體元件的一凸表面。
  15. 一種半導體裝置結構的形成方法，包括： 形成一基底層於一半導體基板上； 形成一半導體堆疊結構於該基底層上，其中該半導體堆疊結構具有複數個犧牲層與複數個半導體層交替排列； 將該半導體堆疊結構及該基底層圖案化，以形成一鰭片結構； 形成一隔離結構圍繞該鰭片結構的一下部部分，其中該隔離結構的一頂表面高於該基底層的一頂表面； 移除該複數個犧牲層，以釋放複數個半導體奈米結構，其中該複數個半導體奈米結構由該複數個半導體層的剩餘部分所構成； 將該基底層的至少一上部部分轉變為一應力結構；以及 形成一金屬閘極堆疊結構，以環繞該複數個半導體奈米結構的每一者。
  16. 如請求項15所述之半導體裝置結構的形成方法，更包括： 在形成該半導體堆疊結構之前，形成一保護層於該基底層上；以及 在形成該半導體堆疊結構之後，部分地移除該保護層，以暴露出該基底層。
  17. 如請求項16所述之半導體裝置結構的形成方法，其中該保護層的材料與該複數個半導體層的材料相同，且該基底層的材料與該犧牲層的材料相同。
  18. 如請求項15所述之半導體裝置結構的形成方法，其中該應力結構是藉由至少部分地氧化該基底層而形成。
  19. 如請求項18所述之半導體裝置結構的形成方法，其中該基底層的一下部部分並未被轉變為該應力結構。
  20. 如請求項15所述之半導體裝置結構的形成方法，更包括： 部分地移除該鰭片結構，以形成一凹口，其中該凹口暴露出該複數個半導體層的複數個側表面及該複數個犧牲層的複數個側表面； 形成複數個內部間隔物，以覆蓋該複數個犧牲層的該複數個側表面；以及 在形成該複數個內部間隔物之後，形成一源極/汲極結構，以至少部分地填充該凹口。
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Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947773B2 (en) * 2012-08-24 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor arrangement with substrate isolation
KR102083627B1 (ko) * 2013-09-24 2020-03-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9608116B2 (en) * 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9818872B2 (en) * 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
KR102574454B1 (ko) * 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10403550B2 (en) * 2017-08-30 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10325820B1 (en) * 2018-01-10 2019-06-18 International Business Machines Corporation Source and drain isolation for CMOS nanosheet with one block mask

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