CN112420614A - 半导体器件及其形成方法 - Google Patents

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CN112420614A
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CN
China
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dielectric
fin
semiconductor
layer
forming
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江国诚
苏焕杰
朱熙宁
潘冠廷
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种形成半导体器件的方法，包括：在衬底之上形成突出的半导体条带；在所述半导体条带之间形成隔离区；在所述隔离区上形成混合鳍部，所述混合鳍部包括介电鳍部和所述介电鳍部上方的介电结构；在所述半导体条带上方形成伪栅极结构；在所述半导体条带上方和所述伪栅极结构的相对侧上形成源极/漏极区；在所述伪栅极结构下方形成纳米线，其中，所述纳米线位于相应的半导体条带上方并且与所述相应的半导体条带对齐，并且所述源极/漏极区位于所述纳米线的相对端，其中，与所述纳米线相比，所述混合鳍部从所述衬底延伸得更远；在形成所述纳米线之后，减小所述混合鳍部的中心部分的宽度，同时保持所述混合鳍部的端部的宽度不变，以及在所述纳米线周围形成导电材料。本申请另一方面提供一种半导体器件。

Description

半导体器件及其形成方法
技术领域
本申请涉及半导体领域，具体地，涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种各样的电子应用，例如个人计算机、手机、数码相机、以及其他电子设备。通常通过在半导体衬底上顺序沉积绝缘或者介电层、导电层、以及半导体材料层，并且使用光刻和蚀刻技术对各种材料层进行图案化以在其上形成电路组件和元件，来制造半导体器件。
半导体工业通过不断减小最小特征尺寸来持续改善各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，从而允许更多元件集成到给定区域中。但是，随着最小特征尺寸的减小，出现了应该处理的其他问题。
发明内容
本申请的实施例提供一种形成半导体器件的方法，方法包括：在衬底上方形成半导体鳍部，并且在半导体鳍部上方形成图案化的掩模层，其中，半导体鳍部包括半导体条带上方的外延层，其中，外延层包括第一半导体材料和第二半导体材料的交替层；在半导体鳍部的相对侧上的隔离区上方形成混合鳍部，其中，每个混合鳍部包括介电鳍部和介电鳍部上方的介电结构；在半导体鳍部上方和混合鳍部上方形成栅极结构；去除设置在栅极结构的侧壁之外的图案化的掩模层的第一部分、外延层的第一部分、以及介电结构的第一部分，但基本上不去除介电鳍部；在介电鳍部上方和栅极结构周围形成层间介电(ILD)层；去除栅极结构的栅极电极，以在栅极结构中形成开口，开口暴露出设置在栅极结构下方的图案化的掩模层的第二部分和介电结构的第二部分；去除介电结构的第一介电结构，同时保留介电结构的第二介电结构；以及选择性地去除第一半导体材料，其中，在选择性地去除之后，第二半导体材料形成纳米线，其中，与纳米线的最上表面相比，第二介电结构从衬底延伸得更远。
本申请的实施例提供一种形成半导体器件的方法，方法包括：在衬底之上形成突出的半导体条带；在相邻的半导体条带之间形成隔离区；在隔离区上形成混合鳍部，混合鳍部包括介电鳍部和介电鳍部上方的介电结构；在半导体条带和混合鳍部上方形成伪栅极结构；在半导体条带上方和伪栅极结构的相对侧上形成源极/漏极区；在伪栅极结构下方形成纳米线，其中，纳米线位于相应的半导体条带上方并且与相应的半导体条带对齐，并且源极/漏极区位于纳米线的相对端，其中，与纳米线相比，混合鳍部从衬底延伸得更远；在形成纳米线之后，减小混合鳍部的中心部分的宽度，同时保持混合鳍部的端部的宽度不变，其中，混合鳍部的中心部分位于伪栅极结构下方，并且混合鳍部的端部位于伪栅极结构的边界之外；以及在纳米线周围形成导电材料。
本申请的实施例提供一种半导体器件，包括：半导体条带，半导体条带在衬底之上突出；第一隔离区和第二隔离区，第一隔离区和第二隔离区位于所述半导体条带的相对侧上；纳米线，纳米线位于半导体条带上方并且与半导体条带对齐；源极/漏极区，源极/漏极区位于纳米线的相对端；
第一介电鳍部，第一介电鳍部位于第一隔离区上；以及金属栅极，金属栅极位于纳米线周围和第一介电鳍部的中心部分周围，其中，第一介电鳍部的端部设置在金属栅极的相对侧上，其中，第一介电鳍部的端部宽于第一介电鳍部的中心部分。
本申请的实施例提供了全环栅场效应晶体管器件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或者减小。
图1-图26是根据一个实施例的在制造的各个阶段的全环栅(GAA)场效应晶体管(FET)器件的各种视图；
图27是根据另一实施例的GAA FET器件的横截面图；
图28是根据又一实施例的GAA FET器件的横截面图；
图29是根据一些实施例的形成GAA FET器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本公开可能在各个示例中重复参考数字和/或字母。除非另有说明，否则不同附图中的相同或相似的附图标记，表示通过使用相同或相似的(一些)材料的相同或相似的(一些)工艺所形成的相同或相似的部件。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在一些实施例中，全环栅(GAA)场效应晶体管(FET)器件包括在衬底之上突出的半导体条带，以及位于半导体条带的相对侧上的第一隔离区和第二隔离区。GAA FET器件还包括位于半导体条带上方并与半导体条带对准的纳米线，以及位于纳米线的相对端处的源极/漏极区。GAA FET器件还包括位于第一隔离区上的第一介电鳍部，以及围绕纳米线并且围绕第一介电鳍部的中心部分的金属栅极，其中，第一介电鳍部的端部设置在金属栅极的相对侧上，并且第一介电鳍部的端部宽于第一介电鳍部的中心部分。
图1-图26是根据一个实施例的在制造的各个阶段的全环栅(GAA)场效应晶体管(FET)器件100的各种视图(例如，透视图、横截面图、平面图)。图1-图13和图23是GAA FET器件100的透视图。图14-图22、图25、以及图26是GAA FET器件100的横截面图，图24是GAA FET器件100的顶视图。注意，为了清楚起见，图1-图26中的一些图可能仅示出GAA FET器件100的一部分，而非全部。
参考图1，提供了衬底101。衬底101可以是半导体衬底，例如体半导体(例如，体硅)、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，具有P型或者N型掺杂剂)或者未掺杂的。衬底101可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是，例如，掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常是硅衬底或者玻璃衬底。也可以使用其他衬底，例如多层衬底或者梯度衬底。在一些实施例中，衬底101的半导体材料包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。
在图1中，在衬底101上方形成外延材料堆叠件(epitaxial material stacks)104'，并且在外延材料堆叠件104'上方形成硬掩模层107'。外延材料堆叠件104'包括交替的第一半导体层103和第二半导体层105。第一半导体层103通过第一半导体材料形成，第二半导体层105通过不同的第二半导体材料形成。在所示的实施例中，第一半导体材料是硅锗(SixGe1-x，其中，x可以在0到1的范围内)，第二半导体材料是硅。外延材料堆叠件104'可以包括任何数量的层。在随后的工艺中，将会图案化外延材料堆叠件104'，以形成GAA FET的沟道区。特别是，将会图案化外延材料堆叠件104'，以形成水平纳米线，所得GAA FET的沟道区包括多个水平纳米线。
外延材料堆叠件104'可以通过外延生长工艺形成，其可以在生长室中实施。在外延生长工艺期间，生长室循环地暴露于用于生长第一半导体层103的第一组前体，和暴露于用于生长第二半导体层105的第二组前体。第一组前体包括用于第一半导体材料(例如，硅锗)的前体，第二组前体包括用于第二半导体材料(例如，硅)的前体。外延材料堆叠件104'可以是掺杂的或者未掺杂的，取决于GAA FET器件的设计。
在一些实施例中，第一组前体包括硅前体(例如硅烷)和锗前体(例如锗烷)，第二组前体包括硅前体，但略去锗前体。因此，外延生长工艺可以包括使硅前体能够连续地流到生长室，然后循环地：(1)当生长第一半导体层103时，使锗前体能够流到生长室；以及(2)当生长第二半导体层105时，使锗前体不能流到生长室。循环暴露可以重复进行，直到形成目标数量的层。生长循环完成之后，可以实施平坦化工艺，以使外延材料堆叠件104'的顶表面平整。平坦化工艺可以是化学机械抛光(CMP)、回蚀刻工艺、其组合等。
接着，在外延材料堆叠件104'上方形成硬掩模层107'。硬掩模层107'可以包括子层，例如衬垫氧化物层和上覆的衬垫氮化物层。衬垫氧化物层可以是包括例如使用热氧化工艺形成的氧化硅的薄膜。衬垫氧化物层可以用作外延材料堆叠件104'和衬垫氮化物层之间的粘附层。在一些实施例中，衬垫氮化物层由氮化硅、氮氧化硅、碳氮化硅等、或其组合形成，并且作为示例，可以使用低压化学气相沉积(LPCVD)或者等离子体增强化学气相沉积(PECVD)形成。
接下来参考图2，使用例如光刻和蚀刻技术，图案化图1中所示的结构。图案化硬掩模层107'，以形成图案化的硬掩模107，然后将图案化的硬掩模107用作蚀刻掩模，用以图案化衬底101和外延材料堆叠件104'。此后，在半导体鳍部102和图案化的硬掩模107上方形成衬垫109。下面将讨论细节。
为了形成半导体鳍部102，可以使用光刻技术图案化硬掩模层107'。通常，光刻技术利用光刻胶材料，沉积、照射(暴露)和显影该光刻胶材料，以去除一部分光刻胶材料。剩余的光刻胶材料保护下面的材料，例如本示例中的硬掩模层107’，使其免受诸如蚀刻的后续处理步骤的影响。在本示例中，光刻胶材料用于图案化硬掩模层107'，以形成图案化的硬掩模107，如图2所示。
随后使用图案化的硬掩模107，图案化衬底101和外延材料堆叠件104'，以形成沟槽108，从而在相邻的沟槽108之间限定半导体鳍部102，如图2所示。在所示的实施例中，每个半导体鳍部102包括半导体条带106和半导体条带106上方的图案化的外延材料堆叠件104。半导体条带106是衬底101的图案化的部分，并且突出在(凹入的)衬底101之上。图案化的外延材料堆叠件104是外延材料堆叠件104'的图案化的部分，并且在后续处理中将用于形成纳米线，因此，也可以称为纳米线结构104或者GAA结构104。
在一些实施例中，通过使用例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合，蚀刻衬底101中的和外延材料堆叠件104'中的沟槽，以形成半导体鳍部102。蚀刻工艺可以是各向异性的。在一些实施例中，沟槽108可以是彼此平行的条带(从顶部看)，并且相对于彼此紧密间隔。在一些实施例中，沟槽108可以是连续的并且围绕半导体鳍部102。半导体鳍部102在下文中也可以称为鳍部102。
可以通过任何合适的方法图案化鳍部102。例如，可以使用一个或者多个光刻工艺，包括双图案化或者多图案化工艺，图案化鳍部102。通常，双图案化或者多图案化工艺组合了光刻和自对准工艺，允许创建例如与使用单个直接光刻工艺可获得的间距相比具有更小间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，之后可以使用所剩的间隔件或者心轴来图案化鳍部。
在形成鳍部102之后，沿着沟槽108的侧壁和底部形成衬垫109。也可以在图案化的硬掩模107的上表面上方形成衬垫109。在示例性实施例中，衬垫109是硅衬垫，通过例如CVD、原子层沉积(ALD)、其组合等形成。
图3示出了在相邻的半导体鳍部102之间的绝缘材料的形成，以形成隔离区111。绝缘材料可以是氧化物，例如氧化硅、氮化物等、或其组合，并且可以是通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中基于CVD的材料沉积和后固化以使其转化为另一种材料，例如氧化物)等、或其组合来形成。可以使用其他绝缘材料和/或其他形成工艺。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以实施退火工艺。通过诸如CMP的平坦化工艺，可以从半导体鳍部102的顶表面上方去除任何多余的绝缘材料。
接下来，使隔离区凹进，以形成浅沟槽隔离(STI)区111。使隔离区111凹进，从而使得半导体鳍部102的上部从相邻的STI区111之间突出。STI区111的顶表面可以具有平坦表面(如图所示)、凸起表面、凹入表面(例如凹陷)、或其组合。通过适当的蚀刻，STI区111的顶表面可以形成为平坦的、凸起的和/或凹入的表面。可以使用可接受的蚀刻工艺，例如对隔离区111的材料具有选择性的蚀刻工艺，来使隔离区111凹进。例如，可以实施干蚀刻或者使用稀氢氟酸(dHF)的湿蚀刻，来使隔离区111凹进。在图3中，STI区111的上表面显示为与半导体条带106的上表面齐平。在其他实施例中，STI区111的上表面低于半导体条带106的上表面(例如，更靠近衬底101)。
如图3所示，去除设置在STI区111的上表面之上的衬垫109的上部。可以使用合适的蚀刻工艺，例如湿蚀刻工艺或者干蚀刻工艺，来去除衬垫109的上部。在一些实施例中，在用于使隔离区111凹进的相同蚀刻工艺中，将衬垫109去除。
接下来，在图4中，在GAA结构104上方和图案化的硬掩模107上方共形地形成覆盖层113。在一些实施例中，覆盖层113是使用例如CVD工艺形成的外延半导体层。在示例实施例中，覆盖层113和第一半导体层103由相同的外延材料(例如硅锗)形成。在一些实施例中，使用外延生长工艺在衬垫109(例如，硅衬垫，参考图3)的暴露出的表面上选择性地生长覆盖层113，因此，STI区111的上表面没有覆盖层113。作为示例，覆盖层113可以具有约5nm的厚度。为了避免混乱，布置在STI区111的上表面之上的衬垫109的部分未在图4和随后的图中示出，应理解衬垫109可以存在于覆盖层113和GAA结构104/图案化的硬掩模107之间。
接下来，在图5中，在覆盖层113上方和STI区111的上表面上方共形地形成介电层114。接下来，在介电层114上方形成介电层115，以填充沟槽108。然后回蚀刻介电层114和介电层115，以形成介电鳍部116，其细节将在下文中讨论。
在一些实施例中，通过使用诸如CVD的合适的沉积方法，沿着覆盖层113和沿着STI区111的上表面形成氮化硅保形层，来形成介电层114。然后在介电层114上形成介电层115。在所示实施例中，使用诸如SiO2、SiN、SiCN、或者SiOCN的低K介电材料(例如，所具有的介电常数K小于约7，例如小于约3.9)来形成介电层115。
接下来，使用例如干蚀刻工艺或者湿蚀刻工艺，对介电层115(例如，低K介电材料)进行回蚀刻。例如，可以利用使用含氟化物气体的干蚀刻工艺，对介电层115进行回蚀刻。在回蚀刻介电层115之后，通过诸如干蚀刻工艺或者湿蚀刻工艺的适当的蚀刻工艺，去除通过凹进的介电层115暴露出的介电层114。例如，可以实施使用H3PO4作为蚀刻剂的湿蚀刻工艺，来去除暴露出的介电层114。介电层114的所剩部分和介电层115的所剩部分形成介电鳍部116。在图5的示例中，介电层114的所剩部分的上表面和介电层115的所剩部分的上表面彼此齐平。由于介电层114和介电层115均由低K介电材料形成，因此介电鳍部116也可以称为低K介电鳍部。如图5所示，介电鳍部116形成在STI区111上，并且物理地接触设置在介电鳍部116的相对侧上的覆盖层113。
接下来，在图6中，形成介电结构118，以填充沟槽108的所剩部分。在图6的示例中，通过在图5的结构上方共形地形成介电层117、然后在介电层117上方形成介电层119，来形成介电结构118。然后实施诸如CMP的平坦化工艺，以从图案化的硬掩模107的上表面去除覆盖层113的部分、介电层117的部分、以及介电层119的部分。
在一些实施例中，使用诸如CVD、PVD、其组合等合适的沉积方法，通过氧化铝(例如，AlOx)来形成介电层117。介电层117的厚度可以是例如约2nm。通过作为示例的诸如HfO2、ZrO2、HfAlOx、HfSiOx、或者Al2O3的高K介电材料(例如，所具有的介电常数K大于约7)来形成介电层119。由于介电层117和介电层119均由高K介电材料形成，所以介电结构118也可以称为高K介电结构。另外，由于介电鳍部116由低K介电材料形成，并且由于介电结构118由高K介电材料形成，因此每个介电鳍部116和相应的上覆介电结构118可以统称为混合鳍部112。
接下来参考图7，在半导体鳍部102(参考图6中的附图标记)上方和混合鳍部112上方，形成伪栅极结构122。在一些实施例中，每个伪栅极结构122包括栅极电介质121和栅极电极123。
为了形成伪栅极结构122，在图6所示的结构上形成介电层。介电层可以是例如氧化硅、氮化硅、其多层等，并且可以沉积或者热生长。接下来，在介电层上方形成栅极层，然后在栅极层上方形成掩模层。可以在介电层上方沉积栅极层，然后例如通过CMP工艺进行平坦化。可以在栅极层上方沉积掩模层。栅极层可以通过例如多晶硅形成，但是也可以使用其他材料。掩模层可以通过例如氧化硅、氮化硅、其组合等形成。
在形成层(例如，介电层、栅极层、以及掩模层)之后，可以使用可接受的光刻和蚀刻技术图案化掩模层，以形成掩模126。在图7的示例中，掩模126包括第一掩模125(例如，氧化硅)和第二掩模127(例如，氮化硅)。然后通过可接受的蚀刻技术将掩模126的图案转移到栅极层和介电层，以分别形成栅极电极123和栅极电介质121。栅极电极123和栅极电介质121位于要形成的GAA FET器件的相应的沟道区上方(例如，正上方)。栅极电极123还可以具有基本垂直于半导体鳍部102的长度方向或者混合鳍部112的长度方向的长度方向。
接下来，在图8中，在栅极电极123和栅极电介质121的侧壁上，形成栅极间隔件129。可以通过在如图7所示的结构上共形沉积栅极间隔件层，来形成栅极间隔件129。栅极间隔件层可以是氮化硅、碳氮化硅、其组合等。在某些实施例中，栅极间隔件层包括多个子层。例如：第一子层(有时称为栅极密封间隔件层)，可以通过热氧化或者沉积形成；以及第二子层(有时称为主栅极间隔件层)，可以在第一子层上共形沉积。可以通过各向异性地蚀刻栅极间隔件层来形成栅极间隔件129。各向异性蚀刻可以去除栅极间隔件层的水平部分(例如，在图案化的硬掩模107、混合鳍部112、和掩模126上方)，栅极间隔件层的所剩垂直部分(例如，沿着栅极电极123的侧壁和栅极电介质121的侧壁)形成栅极间隔件129。在本文的讨论中，栅极间隔件129也可以称为伪栅极结构122的一部分。
接下来，实施各向异性蚀刻工艺，以去除位于伪栅极结构122的边界之外(例如，位于栅极间隔件129的外侧壁之外)的介电结构118的部分、GAA结构104的部分(例如，103和105)、以及图案化的硬掩模107的部分。可以使用伪栅极结构122作为蚀刻掩模来实施各向异性蚀刻工艺。在各向异性蚀刻之后，在一些实施例中，由于各向异性蚀刻，栅极间隔件129的侧壁129S与第二半导体层105的相应侧壁105S对准。
在一些实施例中，各向异性蚀刻工艺是使用(一些)蚀刻剂的干蚀刻工艺(例如，等离子体蚀刻工艺)，该(些)蚀刻剂对图案化的硬掩模107和GAA结构104的材料具有选择性(例如，具有更高的蚀刻速率)。在一个示例性实施例中，干蚀刻工艺对于介电结构118(例如，高K材料)具有E1的平均蚀刻速率，对于图案化的硬掩模107(例如，低K材料)和GAA结构104(例如，半导体材料)的组合具有E2(E2>E1)的平均蚀刻速率，E1和E2之间的比率可以选择为E1/E2＝H1/H2，其中，H1是介电结构118的高度，H2是图案化的硬掩模107的高度与GAA结构104的高度之和。通过比率之间的上述关系，当去除介电结构118(例如，在伪栅极结构122的边界之外)以暴露出下面的介电鳍部116时，同时还去除图案化的硬掩模107和GAA结构104(例如，在伪栅极结构122的边界之外)以暴露出下面的半导体条带106。
接下来，在图9中，实施横向蚀刻工艺，以使用对第一半导体材料具有选择性的蚀刻剂来使第一半导体材料的暴露部分凹进。在图9的示例中，覆盖层113和第一半导体层103都由第一半导体材料(例如，SiGe)形成，因此，横向蚀刻使覆盖层113和第一半导体层103都凹进。在横向蚀刻工艺之后，从栅极间隔件129的侧壁129S、从第二半导体层105的(所剩部分)的侧壁105S、以及从图案化的硬掩模107(所剩部分)的侧壁使第一半导体材料凹进。例如，图9示出了第二半导体层105的侧壁105S与凹进的第一半导体层103的侧壁之间的偏移量R。
接下来，在图10中，形成介电材料131，以填充上面参考图9所讨论的通过第一半导体材料的去除(例如，凹进)所留下的空间。介电材料131可以是低-K介电材料，例如SiO2、SiN、SiCN、或者SiOCN，并且可以通过例如ALD的合适的沉积方法形成。在介电材料131的沉积之后，可以实施各向异性蚀刻工艺，以修整所沉积的介电材料131，从而只是将填充通过第一半导体材料的去除而留下的空间的所沉积的介电材料131的部分保留下来。在修整工艺之后，所沉积的介电材料131的所剩部分形成内部间隔件131。内部间隔件131用于将金属栅极与后续处理中形成的源极/漏极区隔离开来。在图9的示例中，内部间隔件131的前侧壁与栅极间隔件129的侧壁129S对齐。
接下来，在图11中，在半导体条带106上方形成源极/漏极区133。通过使用诸如金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等、或其组合的合适的方法，在半导体条带106上方外延地生长材料，来形成源极/漏极区133。
如图11所示，外延的源极/漏极区133填充相邻的介电鳍部116之间的空间。外延的源极/漏极区133可以包括从介电鳍部116的表面凸起的表面，并且可以包括刻面。相邻半导体条带106上方的源极/漏极区133可以合并，以形成连续的外延的源极/漏极区133，如图11所示。在一些实施例中，相邻的半导体条带106上方的源极/漏极区133不合并在一起，而保持单独的源极/漏极区133。源极/漏极区133的(一些)材料可以根据要形成的器件的类型进行调谐。在一些实施例中，所得的GAA FET是n型FinFET，并且源极/漏极区133包括碳化硅(SiC)、硅磷(SiP)、磷掺杂硅碳(SiCP)等。在一些实施例中，所得的GAA FET是p型FinFET，并且源极/漏极区133包括SiGe和诸如硼或者铟的p型杂质。
可以用掺杂剂注入外延的源极/漏极区133，然后进行退火工艺。注入工艺可以包括形成和图案化掩模，例如光刻胶，以覆盖GAA FET器件的需要保护使其免受注入工艺影响的区域。源极/漏极区133可以具有约1E19cm-3至约1E21cm-3范围内的杂质(例如，掺杂剂)浓度。可以在P型晶体管的源极/漏极区133中注入诸如硼或铟的P型杂质。可以在N型晶体管的源极/漏极区133中注入诸如磷或砷化物的N型杂质。在一些实施例中，外延的源极/漏极区可以在生长期间进行原位掺杂。
接下来，在图12中，在图11所示的结构上方形成接触蚀刻停止层(CESL)135，并且在CESL 135上方形成层间介电(ILD)层137。在随后的蚀刻工艺中，CESL 135用作蚀刻停止层，并且可以包括诸如氧化硅、氮化硅、氮氧化硅、其组合等合适的材料，并且可以通过诸如CVD、PVD、其组合等合适的形成方法形成。
在CESL 135上方并且围绕伪栅极结构122形成ILD层137。在一些实施例中，ILD层137通过诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等介电材料形成，并且可以通过诸如CVD、PECVD、或者FCVD的任何合适的方法沉积。可以实施诸如CMP工艺的平坦化工艺，以去除掩模126(参考图11)，以及去除设置在栅极电极123上方的CESL 135的部分。如图12所示，在平坦化工艺之后，ILD层137的顶表面与栅极电极123的顶表面齐平。
接下来，在图13中，在(一些)蚀刻步骤中去除伪栅极结构的栅极电极123(参考图12)和栅极电介质121(参考图12)，从而在栅极间隔件129之间形成凹槽128。每个凹槽暴露出设置在伪栅极结构下方的图案化的硬掩模107的所剩部分。在去除栅极电极123和栅极电介质121之后，在凹槽128中形成切割金属栅极(CMG)图案139。CMG图案139的顶表面可以在ILD层137的上表面之上延伸。可以通过在凹槽128中沉积光刻胶层、在光刻胶层上方形成图案化的硬掩模层139A(参考图14)、通过使用图案化的硬掩模层139A图案化光刻胶层来形成图案化的光刻胶139B，来形成CMG图案139。
图14-图22示出了沿着图13中的横截面B-B的在各个处理阶段的GAA FET器件100的横截面图，其中，横截面B-B位于栅极间隔件129之间(例如，凹槽128中)并且沿着伪栅极结构122的纵向方向。图14示出了在形成CMG图案139之后沿着横截面B-B的GAA FET器件100的横截面图，如上面参考图13所述。
接下来，在图15中，例如通过蚀刻工艺，去除通过CMG图案139暴露出的介电结构118。蚀刻工艺可以使用对介电结构118的材料具有选择性的蚀刻剂。例如，可以实施使用含氯蚀刻剂的干蚀刻工艺，以去除暴露出的介电结构118。在去除介电结构118之后，通过诸如蚀刻工艺、灰化工艺、其组合等合适的方法，去除CMG图案139。凹槽136形成在曾经移除的介电结构118的位置处。
接下来参考图16，例如通过干蚀刻工艺使图案化的硬掩模107的上表面凹进，使得图案化的硬掩模107的上表面位于介电结构118的上表面的下方(例如，更靠近衬底101)。也可以通过蚀刻工艺使覆盖层113的上表面凹进。在图16的示例中，在蚀刻工艺之后，保留图案化的硬掩模107的残留部分。在随后的处理中，图案化的硬掩模107的残留部分可以保护下面的纳米线110(参考图17-图19)使其免于被随后的(一些)蚀刻工艺过度蚀刻。在其他实施例中，通过蚀刻工艺完全去除(参考例如图27)图案化的硬掩模107。
接下来，在图17中，去除第一半导体层103和覆盖层113，以释放第二半导体层105，使得第二半导体层105的中心部分(例如，内部间隔件131和凹槽128下方之间的部分)悬空。在去除第一半导体层103和覆盖层113之后，第二半导体层105形成多个纳米线110。换句话说，在后续处理中第二半导体层105也可以称为纳米线110。
由于第一半导体层103和覆盖层113均由第一半导体材料(例如，SiGe)形成，因此可以实施诸如对第一半导体材料具有选择性的干蚀刻或者湿蚀刻的选择性蚀刻工艺，以形成纳米线110。用于去除第一半导体材料的选择性蚀刻工艺也可以稍微蚀刻第二半导体层105，其可以使第二半导体层105的侧壁在每侧(例如，图17中的左侧和右侧)上凹进例如约0.5nm，这样就增加了纳米线110和介电鳍部116之间的距离D(参考图18)，其细节在下文中描述。
注意，纳米线110的中心部分是悬空的，在相邻的纳米线110之间以及介电鳍部116和纳米线110之间具有空的空间134。纳米线110的其他部分(可以称为端部)，例如栅极间隔件129下方的部分和栅极间隔件129的边界之外的部分，不会通过上述选择性蚀刻工艺释放。相反地，纳米线110被内部间隔件131围绕，如下面参考图25所述。
接下来，在图18中，通过蚀刻工艺去除沿介电层119的侧壁设置的介电层117(例如，氧化铝)。例如，可以实施使用过氧化氢(H2O2)和氨(NH3)的混合物的湿蚀刻工艺，以去除介电层117。在蚀刻工艺之后，保留介电层119下方的介电层117的部分，如图18所示。
此外，通过蚀刻工艺去除沿着介电层115的侧壁设置的介电层114(例如，氮化硅层)。例如，可以实施使用H3PO4的湿蚀刻工艺，以去除介电层114。如图18所示，在蚀刻工艺之后，保留介电层115下方的介电层114的部分。
在去除介电层117的侧壁部分和介电层114的侧壁部分之后，介电鳍部116的厚度T1减小(例如，在图18中，在左侧上约1nm，在右侧上约1nm)。这使得介电鳍部116与相邻的纳米线110之间的距离D增加。增加的距离D有利于金属填充工艺，该金属填充工艺在后续处理中形成栅极电极143(参考图21)，这说明了本公开的优点。在先进的处理节点中随着特征尺寸继续缩小，栅极间隔件129之间的凹槽128(参考图13)的宽度变得越来越小，使得难以用导电材料填充凹槽128以形成栅极电极143。填充不良的凹槽128会降低产量，和/或增加所形成的金属栅极的电阻。通过增加距离D，本发明使得填充凹槽128更加容易，从而提高产量，并且降低所形成的金属栅极的电阻。另外，由于增加的距离D允许填充金属的易于填充，因此，通过本发明使得相邻半导体条带106之间的较小间隔S(例如，在约20nm和约40nm之间)成为可能，这有利地减少了所形成的器件的尺寸(例如，单元高度)，并且增加器件的集成密度。
接下来，在图19中，实施可选的混合鳍部修整工艺，以进一步减小混合鳍部112的宽度(例如，介电鳍部116的宽度T1，其可以与介电结构118的宽度相同)，以及进一步增加距离D。混合鳍部修整工艺可以是任何合适的蚀刻工艺，例如干蚀刻或者湿蚀刻。在一些实施例中，略去混合鳍部修整工艺。
接下来参考图20，在纳米线110的表面上方形成界面层142。界面层142是介电层，例如氧化物，并且可以通过热氧化工艺或者沉积工艺形成。在所示实施例中，实施热氧化工艺，以将纳米线110的外部部分转换成氧化物，以形成界面层142，而结果是，在介电鳍部116或者介电结构118上方没有形成界面层142。
在形成界面层142之后，在纳米线110周围、在介电鳍部116上、在介电结构118上、以及在图案化的硬掩模107上，形成栅极介电层141。栅极介电层141也形成在STI区111的上表面上，如图20所示。在一些实施例中，栅极介电层141包括高k介电材料(例如，所具有的K值大于约7.0)，并且可以包括金属氧化物、或者Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐、或其组合。例如，栅极介电层141可以包括HfO2、ZrO2、HfAlOx、HfSiOx、Al2O3、或其组合。栅极介电层141的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
在图20的示例中，围绕纳米线110形成的栅极介电层141的部分与相邻的栅极介电层141合并。结果，栅极介电层141完全填充垂直相邻的纳米线110之间的间隙，并且填充最顶部纳米线110与相应的上覆的图案化的硬掩模107之间的间隙。此外，栅极介电层141完全填充最底部纳米线110与下面的半导体条带106之间的间隙，如图20所示。在一些实施例中，合并的栅极介电层141可以防止在随后的蚀刻工艺中栅极电极143(参考图22)的过度蚀刻。在其他实施例中，围绕纳米线110的栅极介电层141的部分不会合并，因此，通过随后形成的栅极电极来填充例如垂直相邻的纳米线110之间的间隙，如图28的实施例中所示。
接下来，在图21中，在凹槽128中形成导电材料(也可以称为填充金属)，以形成栅极电极143。栅极电极143可以由诸如Cu、Al、W等、其组合、或其多层的含金属的材料制成，并且可以通过例如电镀、无电镀、或其他合适的方法形成。在形成栅极电极143之后，可以实施诸如CMP的平坦化工艺，以使栅极电极143的上表面平坦化。
尽管未示出，但是可以在形成导电材料之前，在栅极介电层141上方和纳米线110周围形成阻挡层和功函层。阻挡层可以包括导电材料，例如氮化钛，但是也可以可替代地使用其他材料，例如氮化钽、钛、钽等。可以使用诸如PECVD的CVD工艺形成阻挡层。不过，可以可替代地使用其他替代工艺，例如溅射、金属有机化学气相沉积(MOCVD)、或者ALD。在一些实施例中，在形成阻挡层之后，在阻挡层上方形成功函层。
在图21的示例中，GAA FET器件具有N型器件区510和P型器件区520。因此，可以在N型器件区510中的阻挡层上方和纳米线110周围形成N型功函层，以及可以在P型器件区520中的阻挡层上方和纳米线110周围形成P型功函层。在用于P型器件的栅极结构中所包括的示例性的P型功函金属可以包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的P型功函材料、或其组合。在用于N型器件的栅极结构中所包括的示例性的N型功函金属可以包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的N型功函材料、或其组合。功函值与功函层的材料成分相关联，因此，可以选择功函层的材料来调整其功函值，从而在将要形成的器件中实现目标阈值电压Vt。可以通过CVD、物理气相沉积(PVD)、和/或其他合适的工艺来沉积(一些)功函层。
为了在N型器件区510和P型器件区520中形成不同的功函层，可以形成图案化的掩模层，例如图案化的光刻胶，用以覆盖第一区(例如，510)，同时在由图案化的掩模层暴露出的第二区(例如，520)中形成功函层。接下来，可以在第二区(例如，520)中的功函层上形成填充金属，以形成栅极电极143P(例如，在区域520中的栅极电极143的部分)。可以重复类似的过程，以覆盖第二区(例如，520)，同时在第一区(例如，510)中形成功函层，以及可以在第一区中的功函层上形成填充金属，以形成栅极电极143N(例如，在区域510中的栅极电极143的部分)。在图21的示例中，在栅极电极143N和143P之间存在界面144，其中阻挡层和功函层可以沿着界面144延伸。例如，N型功函层可以沿着界面144的左侧延伸，并且P型功函层可以沿着界面144的右侧延伸。在其他实施例中，在形成N型功函层和P型功函层之后，可以在单个步骤中在N型器件区510和P型器件区520中都形成填充金属，在这种情况下，可以不形成界面144。
接下来，在图22中，使栅极电极143凹进到介电结构118的上表面(例如，介电层119的上表面)的下方。可以实施对栅极电极143的材料(例如，金属)具有选择性的蚀刻工艺，以去除栅极电极143的顶层，而基本上不会侵蚀介电层119。在图22的示例中，在栅极电极143凹进之后，介电结构118将栅极电极143分隔成三个单独的部分，因此，三个单独的栅极结构145(例如，145A、145B、和145C)以自对准的方式形成，其中，每个栅极结构145包括栅极介电层141、阻挡层、至少一个功函层、以及栅极电极143。在图22的示例中，栅极结构145A形成在N型器件区510中，并且具有N型功函层。栅极结构145C形成在P型器件区520中，并且具有P型功函层。然而，栅极结构145B在N型器件区510中具有其左侧部分(例如，界面144的左侧)，并且在P型器件区520中具有其右侧部分(例如，界面144的右侧)，因此，栅极结构145B的功函层包括通过N型功函层形成的左侧部分，以及包括通过P型功函层形成的右侧部分。
与供参考的切割金属栅极(CMG)工艺相比，本文公开的自对准金属栅极形成方法提供了优点，其中，通过在栅极电极143中形成开口并使用介电材料填充开口，来将栅极电极143切割成单独的金属栅极。对于高级处理节点，由于开口的高纵横比，使得供参考的CMG工艺可能难以填充开口。填充不良的开口可能导致栅极结构之间的电短路，并且可能导致器件故障。本发明允许以自对准方式实现金属栅极的容易分离，从而防止器件故障并且提高产量。
在形成栅极结构145之后，在栅极电极143上方形成(例如，选择性地形成)蚀刻停止层147。在一些实施例中，蚀刻停止层147是无氟钨(FFW)层。蚀刻停止层147(例如，钨)可以在随后的蚀刻工艺中用作蚀刻停止层，此外，可以有助于减小其后形成的栅极结构145和/或栅极接触插塞的电阻。在形成蚀刻停止层147之后，在蚀刻停止层147上方形成介电层149。在一些实施例中，实施平坦化工艺，以平坦化介电层149的上表面。
在图22的示例中，介电结构118的介电层119的高度H3在约10nm和约40nm之间，并且介电层119在蚀刻停止层147的上表面之上延伸距离H4，该距离H4大于约4nm。距离H4的范围确保足够大的安全裕度，以避免相邻栅极结构145之间的电短路，如果介电层119的上表面低于栅极电极143的上表面，则可能发生电短路。
图23示出了在图22所示的处理之后的GAA FET器件100的透视图。在图23中，图案化的硬掩模107具有U形横截面，这是由于各向异性蚀刻使上面参照图16讨论的图案化的硬掩模107凹进而形成的。各向异性蚀刻还去除了栅极间隔件129的顶部部分，并导致栅极间隔件129的高度减小，如图23所示。由于界面层142围绕纳米线110，因此图23中的界面层142的位置对应于纳米线110的位置(如附图标记142/110所示)。图23还示出了设置在栅极间隔件129下方的内部间隔件131。源极/漏极区133连接到纳米线110的相对端，如图23所示。
图24示出了图22和图23的GAA FET器件100的平面图。为了清楚起见，并未示出所有特征。图24示出了半导体条带106、栅极电极143、以及栅极间隔件129。横截面B-B(也参考图13)沿着栅极电极143的纵向并且穿过栅极电极143。横截面A-A(也参考图10)平行于横截面B-B，但是穿过栅极间隔件129。横截面C-C(也参考图13)平行于横截面B-B，但是在两个相邻的栅极结构之间，并且穿过源极/漏区133(图24中未示出)。
图25示出了图22和图23的GAA FET器件100的沿着横截面A-A的横截面图。注意，在图25的横截面图中，内部间隔件131围绕设置在栅极间隔件129下方(例如，正下方)的纳米线110的部分。相比之下，参考图22，栅极介电层141和界面层142围绕栅极电极143下方(例如，在一对栅极间隔件129之间)的纳米线110的部分。栅极电极143也至少部分地围绕纳米线110。此外，在图28的实施例中，栅极电极143完全包围(例如，以整圆形)纳米线110。
图26示出了在形成源极/漏极接触件151之后，在图22和图23的处理之后，沿着横截面C-C的GAA FET器件100的横截面。可以通过在ILD层137中形成开口以暴露出下面的源极/漏极区133、在源极/漏极区133上方形成硅化物区153、并用导电材料(例如，Cu、W、Co、Al)填充开口，来形成源极/漏极接触件151。
可以通过实施光刻和蚀刻工艺以蚀刻穿过CESL 135、从而暴露出源极/漏极区133，来形成用于源极/漏极接触件151的开口。在源极/漏极区133的暴露部分上方，可以通过首先沉积能够与半导体材料(例如，硅，锗)反应以形成硅化物区或者锗化物区的金属，例如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或其合金，来形成硅化物区153，然后实施热退火工艺，以形成硅化物区153。然后，例如通过蚀刻工艺去除所沉积的金属的未反应部分。接下来，可以在ILD层137中的开口的侧壁和底部上内衬形成阻挡层，然后，形成填充金属以填充开口。图26的处理之后，可以实施附加处理，以完成GAA FET器件100，如本领域技术人员容易理解的，因此这里不再讨论细节。
注意，在图26中，超出栅极结构145的边界(例如，在源极/漏极区133正下方)的介电鳍部116的宽度是T2，其大于栅极电极143下方(例如，正下方)的介电鳍部116的宽度T1(参考图18和图19)。在一些实施例中，T2和T1之间的差值在约2nm和约20nm之间。
源极/漏极区133下方的介电鳍部116的较大宽度T2允许关于光刻和蚀刻工艺的较大的误差容限(或者较不严格的要求)。例如，如果源极/漏极接触件151由于用以形成接触开口的光刻和蚀刻工艺中的不精确而移位(例如，向左侧或向右侧)，则在两个相邻的源极/漏极区133(例如，图26中的133A和133B)之间发生电短路之前，介电鳍部116的较大宽度T2可以允许大量的移位。作为另一示例，考虑到针对不同类型(例如，N型，或者P型)的晶体管在不同区域(例如，N型器件区510和P型器件区520)中源极/漏极区133的掺杂(例如，注入工艺)，其中，图案化的掩模可用于覆盖一个区(例如，510)中的源极/漏极区133，同时暴露出另一个区(例如，520)以用于掺杂。较大的宽度T2允许关于掩模层的边界的较大的误差容限，该边界可以在介电鳍部116的顶表面上。此外，介电鳍部116的较大宽度T2减小或者防止相邻的源极/漏极区的桥接(例如，源极/漏极区133A和133B之间的桥接)。此外，介电鳍部116的较大宽度T2改善了所形成的器件的经时介电击穿(TDDB)性能(例如，从源极/漏极接触件151A到源极/漏极区133B，或者从源极/漏极接触件151B到源极/漏极区133A)。另一方面，栅极电极143下方的介电鳍部116的较小宽度T1(参考图18和图19)允许通过填充金属而容易地填充凹槽128，从而提高产量并且降低所形成的栅极结构的电阻。
对所公开的实施例的修改或变化是可能的，并且完全旨在包括在本公开的范围内。在图27和图28中示出了一些示例。图27是根据另一实施例的GAA FET器件100A的横截面图。GAA FET器件100A类似于图22中的GAA FET器件100，但完全去除了图案化的硬掩模107(参考例如图22)。
图28是根据又一实施例的GAA FET器件100B的横截面图。GAA FET器件100B类似于图27中的GAA FET器件100A，但是垂直相邻的纳米线110周围的栅极介电层141不合并。相反，通过栅极电极143的填充金属来填充垂直相邻的纳米线110之间的间隙。类似地，栅极电极143的填充金属填充最底部的纳米线110和半导体条带106之间的间隙。
图29是根据一些实施例的形成GAA FET器件的方法的流程图。应该理解，图29中所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、去除、替换、重新布置和重复如图29所示的各种步骤。
参考图29，在步骤1010，在衬底上方形成半导体鳍部，并且在半导体鳍部上方形成图案化的掩模层，其中，半导体鳍部包括半导体条带上方的外延层，其中，外延层包括第一半导体材料和第二半导体材料的交替层。在步骤1020，在半导体鳍部的相对侧上的隔离区上方形成混合鳍部，其中，每个混合鳍部包括介电鳍部和介电鳍部上方的介电结构。在步骤1030，在半导体鳍部上方和混合鳍部上方形成栅极结构。在步骤1040，去除设置在栅极结构的侧壁之外的图案化的掩模层的第一部分、外延层的第一部分、以及介电结构的第一部分，但基本上不去除介电鳍部。在步骤1050，在介电鳍部上方和栅极结构周围形成层间介电(ILD)层。在步骤1060，去除栅极结构的栅极电极，以在栅极结构中形成开口，该开口暴露出设置在栅极结构下方的图案化的掩模层的第二部分和介电结构的第二部分。在步骤1070，去除介电结构的第一介电结构，同时保留介电结构的第二介电结构。在步骤1080，选择性地去除第一半导体材料，其中，在选择性地去除之后，第二半导体材料形成纳米线，其中，与纳米线的最上表面相比，第二介电结构从衬底延伸得更远。
实施例可以实现优点。例如，介电鳍部116在源极/漏极区133下方具有较大的宽度T2，在栅极电极143下方具有较小的宽度T1。较大的宽度T2为用以形成接触开口的光刻和蚀刻工艺提供较高的误差容限，并且有助于减小相邻的源极/漏极区133之间的电短路。较小的宽度T1使得填充金属更容易地填充用以形成栅极电极143的栅极间隔件129之间的凹槽，从而提高产量并且降低栅极电极的电阻。另外，介电鳍部116改善了所形成的器件的时变介电击穿(TDDB)性能。此外，通过介电结构118自对准方式，实现不同金属栅极(例如，145A、145B、145C)的分隔。虽然在GAA FET器件(例如，纳米线器件)的背景下讨论了本发明，但是本发明的原理可以应用于其他类型的器件，例如纳米片器件或者Fin场效应(FinFET)器件。
根据一个实施例，一种形成半导体器件的方法包括：在衬底上方形成半导体鳍部，并且在半导体鳍部上方形成图案化的掩模层，其中，半导体鳍部包括半导体条带上方的外延层，其中，外延层包括第一半导体材料和第二半导体材料的交替层；在半导体鳍部的相对侧上的隔离区上方形成混合鳍部，其中，每个混合鳍部包括介电鳍部和介电鳍部上方的介电结构；在半导体鳍部上方和混合鳍部上方形成栅极结构；去除设置在栅极结构的侧壁之外的图案化的掩模层的第一部分、外延层的第一部分、以及介电结构的第一部分，但基本上不去除介电鳍部；在介电鳍部上方和栅极结构周围形成层间介电(ILD)层；去除栅极结构的栅极电极，以在栅极结构中形成开口，该开口暴露出设置在栅极结构下方的图案化的掩模层的第二部分和介电结构的第二部分；去除介电结构的第一介电结构，同时保留介电结构的第二介电结构；选择性地去除第一半导体材料，其中，在选择性地去除之后，第二半导体材料形成纳米线，其中，与纳米线的最上表面相比，第二介电结构从衬底延伸得更远。在一个实施例中，该方法还包括：用导电材料填充开口；使导电材料的上表面凹进到第二介电结构的上表面的下方。在一个实施例中，该方法还包括：在填充开口之前，在纳米线周围形成栅极介电材料。在一个实施例中，该方法还包括：在填充开口之前，去除通过开口暴露出的图案了的掩模层的第二部分的至少上层。在一个实施例中，该方法还包括：在选择性地去除第一半导体材料之后，并且在填充开口之前，减小设置在栅极结构下方的介电鳍部的第一部分的第一宽度，同时保持设置在栅极结构的侧壁之外的介电鳍部的第二部分的第二宽度不变。在一个实施例中，该方法还包括：在凹进之后，在导电材料上形成钨层。在一个实施例中，去除图案化的掩模层的第一部分、外延层的第一部分、以及介电结构的第一部分包括：使用栅极结构作为蚀刻掩模实施各向异性蚀刻。在一个实施例中，该方法还包括：在形成混合鳍部之前，沿着外延层的侧壁以及沿着图案化的掩模层的侧壁，形成包括第一半导体材料的覆盖层，其中，混合鳍部形成为接触覆盖层。在一个实施例中，介电鳍部通过具有第一介电常数的一种或者多种介电材料形成，并且介电结构通过具有大于第一介电常数的第二介电常数的一种或者多种介电材料形成。在一个实施例中，该方法还包括：在去除图案化的掩模层的第一部分、外延层的第一部分、以及介电结构的第一部分之后，并且在形成ILD层之前，在半导体条带上方形成源极/漏极区。在一个实施例中，该方法还包括：在去除图案化的掩模层的第一部分、外延层的第一部分、以及介电结构的第一部分之后，并且在形成源极/漏极区之前，用第一介电材料替换设置在栅极结构的栅极间隔件下方的第一半导体材料。在一个实施例中，所述替换包括：实施横向蚀刻工艺，以去除设置在栅极间隔件下方的第一半导体材料；填充通过利用第一介电材料去除第一半导体材料而留下的空间。
根据一个实施例，一种形成半导体器件的方法包括：在衬底之上形成突出的半导体条带；在相邻的半导体条带之间形成隔离区；在隔离区上形成混合鳍部，混合鳍部包括介电鳍部和介电鳍部上方的介电结构；在半导体条带和混合鳍部上方形成伪栅极结构；在半导体条带上方和伪栅极结构的相对侧上形成源极/漏极区；在伪栅极结构下方形成纳米线，其中，纳米线位于相应的半导体条带上方并且与相应的半导体条带对齐，并且源极/漏极区位于纳米线的相对端，其中，与纳米线相比，混合鳍部从衬底延伸得更远；在形成纳米线之后，减小混合鳍部的中心部分的宽度，同时保持混合鳍部的端部的宽度不变，其中，混合鳍部的中心部分位于伪栅极结构下方，并且混合鳍部的端部位于伪栅极结构的边界之外；以及在纳米线周围形成导电材料。在一个实施例中，形成纳米线包括：在形成伪栅极结构之前，在半导体条带上方形成第一半导体材料和第二半导体材料的交替层；在形成伪栅极结构之后，去除设置在伪栅极结构的边界之外的第一半导体材料和第二半导体材料；在源极/漏极区上方和伪栅极结构周围形成层间介电层；在形成层间介电层之后，去除伪栅极结构的栅极电极，以在伪栅极结构中形成开口，该开口暴露出设置在伪栅极结构下方的第一半导体材料；以及选择性地去除设置在伪栅极结构下方的第一半导体材料。在一个实施例中，形成纳米线还包括：在形成伪栅极结构之前，在混合鳍部与第一半导体材料和第二半导体材料的交替层之间形成覆盖层，使用第一半导体材料形成覆盖层。在一个实施例中，该方法还包括：在去除设置在伪栅极结构的边界之外的第一半导体材料和第二半导体材料之后，从第二半导体材料的所剩部分的侧壁使第一半导体材料凹进；以及用介电材料来填充通过第一半导体材料的凹进留下的空间。在一个实施例中，该方法还包括：使导电材料的上表面凹进到介电结构的上表面的下方。在一个实施例中，该方法还包括：在形成导电材料之前，在纳米线周围形成栅极介电材料。
根据一个实施例，半导体器件包括：半导体条带，该半导体条带在衬底之上突出；第一隔离区和第二隔离区，该第一隔离区和第二隔离区位于半导体条带的相对侧上；纳米线，该纳米线位于半导体条带上方并且与半导体条带对齐；源极/漏极区，该源极/漏极区位于纳米线的相对端；第一介电鳍部，该第一介电鳍部位于第一隔离区上；以及金属栅极，该金属栅极位于纳米线周围和第一介电鳍部的中心部分周围，其中，第一介电鳍部的端部设置在金属栅极的相对侧上，其中，第一介电鳍部的端部宽于第一介电鳍部的中心部分。在一个实施例中，半导体器件还包括第一介电结构，该第一介电结构位于第一介电鳍部上方，其中，第一介电结构在远离衬底的金属栅极的上表面之上延伸。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种形成半导体器件的方法，该方法包括：
在衬底上方形成半导体鳍部，并且在所述半导体鳍部上方形成图案化的掩模层，其中，所述半导体鳍部包括半导体条带上方的外延层，其中，所述外延层包括第一半导体材料和第二半导体材料的交替层；
在所述半导体鳍部的相对侧上的隔离区上方形成混合鳍部，其中，每个所述混合鳍部包括介电鳍部和所述介电鳍部上方的介电结构；
在所述半导体鳍部上方和所述混合鳍部上方形成栅极结构；
去除设置在所述栅极结构的侧壁之外的所述图案化的掩模层的第一部分、所述外延层的第一部分、以及所述介电结构的第一部分，但不去除所述介电鳍部；
在所述介电鳍部上方和所述栅极结构周围形成层间介电层；
去除所述栅极结构的栅极电极，以在所述栅极结构中形成开口，所述开口暴露出设置在所述栅极结构下方的所述图案化的掩模层的第二部分和所述介电结构的第二部分；
去除所述介电结构的第一介电结构，同时保留所述介电结构的第二介电结构；以及
选择性地去除所述第一半导体材料，其中，在所述选择性地去除之后，所述第二半导体材料形成纳米线，其中，与所述纳米线的最上表面相比，所述第二介电结构从所述衬底延伸得更远。
2.根据权利要求1所述的方法，还包括：
用导电材料填充所述开口；以及
使所述导电材料的上表面凹进到所述第二介电结构的上表面的下方。
3.根据权利要求2所述的方法，还包括：在填充所述开口之前，在所述纳米线周围形成栅极介电材料。
4.根据权利要求2所述的方法，还包括：在填充所述开口之前，去除通过所述开口暴露出的所述图案化的掩模层的所述第二部分的至少上层。
5.根据权利要求2所述的方法，还包括：在选择性地去除所述第一半导体材料之后，并且在填充所述开口之前，减小设置在所述栅极结构下方的所述介电鳍部的第一部分的第一宽度，同时保持设置在所述栅极结构的侧壁之外的所述介电鳍部的第二部分的第二宽度不变。
6.根据权利要求2所述的方法，还包括：在所述凹进之后，在所述导电材料上形成钨层。
7.根据权利要求1所述的方法，其中，去除所述图案化的掩模层的第一部分、所述外延层的第一部分、以及所述介电结构的第一部分包括：使用所述栅极结构作为蚀刻掩模实施各向异性蚀刻。
8.根据权利要求1所述的方法，还包括：在形成所述混合鳍部之前，沿着所述外延层的侧壁以及沿着所述图案化的掩模层的侧壁，形成包括所述第一半导体材料的覆盖层，其中，所述混合鳍部形成为接触所述覆盖层。
9.一种形成半导体器件的方法，该方法包括：
在衬底之上形成突出的半导体条带；
在相邻的所述半导体条带之间形成隔离区；
在所述隔离区上形成混合鳍部，所述混合鳍部包括介电鳍部和所述介电鳍部上方的介电结构；
在所述半导体条带和所述混合鳍部上方形成伪栅极结构；
在所述半导体条带上方和所述伪栅极结构的相对侧上形成源极/漏极区；
在所述伪栅极结构下方形成纳米线，其中，所述纳米线位于相应的半导体条带上方并且与所述相应的半导体条带对齐，并且所述源极/漏极区位于所述纳米线的相对端，其中，与所述纳米线相比，所述混合鳍部从所述衬底延伸得更远；
在形成所述纳米线之后，减小所述混合鳍部的中心部分的宽度，同时保持所述混合鳍部的端部的宽度不变，其中，所述混合鳍部的所述中心部分位于所述伪栅极结构下方，并且所述混合鳍部的所述端部位于所述伪栅极结构的边界之外；以及
在所述纳米线周围形成导电材料。
10.一种半导体器件，包括：
半导体条带，该半导体条带在衬底之上突出；
第一隔离区和第二隔离区，该第一隔离区和第二隔离区位于所述半导体条带的相对侧上；
纳米线，该纳米线位于所述半导体条带上方并且与所述半导体条带对齐；
源极/漏极区，该源极/漏极区位于所述纳米线的相对端；
第一介电鳍部，该第一介电鳍部位于所述第一隔离区上；以及
金属栅极，该金属栅极位于所述纳米线周围和所述第一介电鳍部的中心部分周围，其中，所述第一介电鳍部的端部设置在所述金属栅极的相对侧上，其中，所述第一介电鳍部的所述端部宽于所述第一介电鳍部的所述中心部分。
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