DE102020101271A1 - Bottom-up-Bildung von Kontaktsteckern - Google Patents
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
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- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
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- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
- H01L21/28562—Selective deposition
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76865—Selective removal of parts of the layer
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
- H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
Ein Verfahren umfasst das Ätzen einer Dielektrikumsschicht zum Bilden eines Grabens in der Dielektrikumsschicht, das Abscheiden einer Metallschicht, die sich in den Graben hinein erstreckt, das Durchführen eines Nitridierungsprozesses auf der Metallschicht zum Umwandeln eines Abschnitts der Metallschicht in eine Metallnitridschicht, das Durchführen eines Oxidationsprozesses auf der Metallnitridschicht zum Bilden einer Metalloxynitridschicht, das Entfernen der Metalloxynitridschicht, und das Füllen eines metallischen Materials in den Graben unter Verwendung eines Bottom-up-Abscheidungsprozesses zum Bilden eines Kontaktsteckers.
Description
- PRIORITÄTSANSPRUCH UND QUERVERWEIS
- Diese Anmeldung beansprucht die Priorität der vorläufigen
US-Patentanmeldung Nr. 62/903,424 - ALLGEMEINER STAND DER TECHNIK
- Bei der Herstellung von integrierten Schaltungen werden /Source-/Drain-Kontaktstecker zum Verbinden mit den Source- und Drain-Regionen und den Gates von Transistoren verwendet. Die Source-/Drain-Kontaktstecker sind typischerweise mit Source-/Drain-Silizidregionen verbunden, deren Bildungsprozess das Bilden von Kontaktöffnungen in einem Zwischenschichtdielektrikum, das Abscheiden einer Metallschicht, die sich in die Kontaktöffnungen hinein erstreckt, und dann das Durchführen eines Temperns, um die Metallschicht mit dem Silizium/Germanium der Source-/Drain-Regionen reagieren zu lassen, umfasst. Die Source-/Drain-Kontaktstecker werden dann in den verbleibenden Kontaktöffnungen gebildet.
- Figurenliste
- Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erörterung willkürlich vergrößert oder verkleinert sein.
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1-6 ,7A ,7B ,8-11 ,12A ,12B und13-22 veranschaulichen die perspektivischen Ansichten und Querschnittsansichten von Zwischenstufen bei dem Bilden eines Transistors und der jeweiligen Kontaktstecker gemäß einigen Ausführungsformen. -
23 veranschaulicht ein Produktionswerkzeug zum Bilden von Kontaktsteckern gemäß einigen Ausführungsformen. -
24 veranschaulicht einen Prozessfluss zum Bilden eines Transistors und der jeweiligen Kontaktstecker gemäß einigen Ausführungsformen. - AUSFÜHRLICHE BESCHREIBUNG
- Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Es werden nachfolgend spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
- Ferner können räumlich bezogene Begriffe, wie etwa „darunterliegend“, „unterhalb“, „unterer“, „darüberliegend“, „oberer“ und dergleichen hierin für eine bequemere Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Fig. veranschaulicht, verwendet werden. Die räumlich bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Fig. dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder mit anderen Ausrichtungen) ausgerichtet sein und die räumlich bezogenen Deskriptoren, die hierin verwendet werden, können dementsprechend gleichermaßen interpretiert werden.
- Ein Transistor und das Verfahren zum Bilden davon werden gemäß einigen Ausführungsformen bereitgestellt. Die Zwischenstufen bei dem Bilden des Transistors und der entsprechenden Kontaktstecker sind gemäß einigen Ausführungsformen veranschaulicht. Die Zwischenstufen des Bildens der Transistoren und der Durchkontaktierungen sind gemäß einigen Ausführungsformen veranschaulicht. Es werden einige Variationen einiger Ausführungsformen erörtert. In sämtlichen verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. In den veranschaulichten Ausführungsformen wird das Bilden von Finnen-Feldeffekttransistoren (FinFETs) als ein Beispiel zum Erläutern des Konzepts der vorliegenden Offenbarung verwendet. Andere Arten von Transistoren, wie etwa Nanodraht-Transistoren, Nanoschicht-Transistoren, planare Transistoren, Gate-All-Around(GAA)-Transistoren und dergleichen, können auch das Konzept der vorliegenden Offenbarung aufnehmen. Ferner kann das Verfahren bei anderen Verschaltungsstrukturen, wie etwa Durchkontaktierungen, Metallleitungen oder dergleichen, angewendet werden. Wenngleich Verfahrensausführungsformen derart erörtert werden können, dass sie in einer konkreten Reihenfolge durchgeführt werden, können andere Verfahrensausführungsformen in einer beliebigen logischen Reihenfolge durchgeführt werden.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind ein Source-/Drain-Kontaktstecker und ein Gate-Kontaktstecker jeweils über einer Source-/Drain-Region und einer Gate-Elektrode eines Transistors gebildet und berühren diese. Die Bildungsprozesse der Kontaktstecker umfassen das Abscheiden einer Metallschicht, das Nitridieren eines Oberflächenabschnitts der Metallschicht zum Bilden einer Metallnitridschicht und das Durchführen eines Temperprozesses zum Bilden von Source-/Drain-Silizid. Die Metallnitridschicht wird dann oxidiert, so dass das resultierende Oxid entfernt werden kann, und einige Abschnitte der Metallnitridschicht werden an den Unterseiten der Kontaktöffnungen zurückgelassen. Die Metallnitridschichten werden als Grundlagen zum selektiven Abscheiden eines Metalls verwendet, und die Abscheidung erfolgt von unten nach oben.
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1-6 ,7A ,7B ,8-11 ,12A ,12B und13-22 veranschaulichen die perspektivischen Ansichten und Querschnittsansichten von Zwischenstufen bei dem Bilden eines FinFET und der entsprechenden Kontaktstecker gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Prozesse, die in diesen Fig. gezeigt sind, sind auch schematisch in dem Prozessfluss400 widergegeben, wie in24 gezeigt. - In
1 ist ein Substrat20 bereitgestellt. Das Substrat20 kann ein Halbleitersubstrat, wie etwa ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI substrate, Semiconductor-On-Insulator Substrate) oder dergleichen, sein, welches dotiert (z. B. mit einem p- oder einem n-Dotiermittel) oder undotiert sein kann. Das Halbleitersubstrat20 kann ein Teil eines Wafers10 , wie etwa ein Siliziumwafer, sein. Allgemein ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolatorschicht gebildet ist. Der Isolator kann zum Beispiel eine vergrabene Oxidschicht (BOX layer, Buried Oxide Layer), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat bereitgestellt, das typischerweise ein Siliziumsubstrat oder ein Glassubstrat ist. Es können auch andere Substrate, wie etwa ein mehrschichtiges Substrat oder ein Gradientsubstrat, verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Halbleitersubstrats20 Silizium; Germanium; einen Verbundhalbleiter einschließlich Siliziumcarbid, SiPC, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen. - Weiter unter Bezugnahme auf
1 ist eine Wannenregion22 in dem Substrat20 gebildet. Der jeweilige Prozess ist als Prozess402 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Wannenregion22 eine p-Wannenregion, die durch Implantieren einer p-Verunreinigung, welche Bor, Indium oder dergleichen sein kann, in das Substrat20 gebildet wird. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung ist die Wannenregion22 eine n-Wannenregion, die durch Implantieren einer n-Verunreinigung, welche Phosphor, Arsen, Antimon oder dergleichen sein kann, in das Substrat20 gebildet wird. Die resultierende Wannenregion22 kann sich zu der oberen Fläche des Substrats20 erstrecken. Die n- oder p-Verunreinigungskonzentration kann 1018 cm-3 oder weniger betragen, wie etwa im Bereich zwischen ungefähr 1017 cm-3 und ungefähr 1018 cm-3. - Unter Bezugnahme auf
2 sind Isolationsregionen24 derart gebildet, dass sie sich von einer oberen Fläche des Substrats20 in das Substrat20 hinein erstrecken. Die Isolationsregionen24 werden im Folgenden alternativ als flache Grabenisolationsregionen (STI regions, Shallow Trench Isolation Regions) bezeichnet. Der jeweilige Prozess ist als Prozess404 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Die Abschnitte des Substrats20 zwischen benachbarten STI-Regionen24 werden als Halbleiterstreifen26 bezeichnet. Zum Bilden der STI-Regionen24 werden eine Pad-Oxidschicht28 und eine Hartmaskenschicht30 auf dem Halbleitersubstrat20 gebildet und dann strukturiert. Die Pad-Oxidschicht28 kann ein dünner Film sein, der aus Siliziumoxid gebildet ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Pad-Oxidschicht28 in einem thermischen Oxidationsprozess gebildet, wobei eine obere Flächenschicht des Halbleitersubstrats20 oxidiert wird. Die Pad-Oxidschicht28 wirkt als eine Adhäsionsschicht zwischen dem Halbleitersubstrat20 und der Hartmaskenschicht30 . Die Pad-Oxidschicht28 kann auch als eine Ätzstoppschicht zum Ätzen der Hartmaskenschicht30 wirken. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht30 aus Siliziumnitrid gebildet, zum Beispiel unter Verwendung von chemischer Niederdruck-Dampfabscheidung (LPCVD, Low-Pressure Chemical Vapor Deposition). Gemäß anderen Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht30 durch thermische Nitridierung von Silizium oder plasmaverstärkte chemische Dampfabscheidung (PECVD, Plasma Enhanced Chemical Vapor Deposition) gebildet. Ein Photoresist (nicht gezeigt) wird auf der Hartmaskenschicht30 gebildet und dann strukturiert. Die Hartmaskenschicht30 wird dann unter Verwendung des strukturierten Photoresists als eine Ätzmaske zum Bilden von Hartmasken30 strukturiert, wie in2 gezeigt ist. - Als Nächstes wird die strukturierte Hartmaskenschicht
30 als eine Ätzmaske zum Ätzen der Pad-Oxidschicht28 und des Substrats20 verwendet, gefolgt von dem Füllen der resultierenden Gräben in dem Substrat20 mit (einem) dielektrischen Material(ien). Es wird ein Planarisierungsprozess, wie etwa ein chemisch-mechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess, durchgeführt, um überschüssige Abschnitte der dielektrischen Materialien zu entfernen, und die verbleibenden Abschnitte des/der dielektrischen Materials/Materialien sind STI-Regionen24 . Die STI-Regionen24 können ein Liner-Dielektrikum (nicht gezeigt) aufweisen, welches ein thermisches Oxid sein kann, das durch eine thermische Oxidation einer Oberflächenschicht des Substrats20 gebildet wird. Das Liner-Dielektrikum kann auch eine abgeschiedene Siliziumoxidschicht, Siliziumnitridschicht oder dergleichen sein, die zum Beispiel unter Verwendung von Atomschichtabscheidung (ALD, Atomic Layer Deposition), chemische Hochdichteplasmadampfabscheidung (HDPCVD, High-Density Plasma Chemical Vapor Deposition) oder chemische Dampfabscheidung (CVD, Chemical Vapor Deposition) gebildet wird. Die STI-Regionen24 können auch ein dielektrisches Material über dem Liner-Oxid umfassen, wobei das dielektrische Material unter Verwendung von fließfähiger chemischer Dampfabscheidung (FCVD, Flowable Chemical Vapor Deposition), Spin-On-Coating oder dergleichen gebildet werden kann. Das dielektrische Material über dem Liner-Dielektrikum kann Siliziumoxid gemäß einigen Ausführungsformen umfassen. - Die oberen Flächen der Hartmasken
30 und die oberen Flächen der STI-Regionen24 können im Wesentlichen auf derselben Höhe liegen. Die Halbleiterstreifen26 befinden sich zwischen benachbarten STI-Regionen24 . Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen26 Teile des ursprünglichen Substrats20 und ist somit das Material der Halbleiterstreifen26 dasselbe wie jenes des Substrats20 . Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen26 Ersetzungsstreifen, die durch Ätzen der Abschnitte des Substrats20 zwischen den STI-Regionen24 zum Bilden von Aussparungen und Durchführen einer Epitaxie zum erneuten Züchten eines anderen Halbleitermaterials in den Aussparungen gebildet werden. Dementsprechend sind die Halbleiterstreifen26 aus einem Halbleitermaterial gebildet, das sich von jenem des Substrats20 unterscheidet. Gemäß einigen Ausführungsformen sind die Halbleiterstreifen26 aus Siliziumgermanium, Silizium-Kohlenstoff oder einem III-V-Verbundhalbleitermaterial gebildet. - Unter Bezugnahme auf
3 werden die STI-Regionen24 ausgespart, so dass die oberen Abschnitte der Halbleiterstreifen26 höher als die oberen Flächen24A der verbleibenden Abschnitte der STI-Regionen24 vorstehen, um vorstehende Finnen36 zu bilden. Der jeweilige Prozess ist als Prozess406 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Das Ätzen kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei zum Beispiel HF3 und NH3 als die Ätzgase verwendet werden. Während dem Ätzprozess kann Plasma erzeugt werden. Es kann auch Argon aufgenommen werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das Aussparen der STI-Regionen24 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann zum Beispiel HF umfassen. - Die vorstehenden Finnen
36 können aus anderen Halbleitermaterialien gebildet werden oder durch diese ersetzt werden. Zum Beispiel können für NMOS-Transistoren die vorstehenden Finnen36 aus Si, SiP, SiC, SiPC oder einem III-V-Verbundhalbleiter (wie etwa InP, GaAs, AlAs, InAs, InAlAs, InGaAs oder dergleichen) gebildet sein oder diese umfassen. Für PMOS-Transistoren können die vorstehenden Finnen36 aus Si, SiGe, SiGeB, Ge oder einem 111-V-Verbundhalbleiter (wie etwa InSb, GaSb, InGaSb oder dergleichen) gebildet sein oder diese umfassen. - In den zuvor veranschaulichten Ausführungsformen können die Finnen durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Photolithographieprozesse einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstausgerichtete Prozesse, was das Erzeugen von Mustern ermöglicht, die zum Beispiel Abstände aufweisen, die kleiner als das, was ansonsten unter Verwendung eines einzigen direkten Photolithographieprozesses erhalten werden kann, sind. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter oder Spanndorne können dann verwendet werden, um die Finnen zu strukturieren.
- Unter Bezugnahme auf
4 sind Dummy-Gate-Stapel38 derart gebildet, dass sie sich auf den oberen Flächen und den Seitenwänden der (vorstehenden) Finnen36 erstrecken. Der jeweilige Prozess ist als Prozess408 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Die Dummy-Gate-Stapel38 können Dummy-Gate-Dielektrika40 und Dummy-Gate-Elektroden42 über den Dummy-Gate-Dielektrika40 aufweisen. Die Dummy-Gate-Elektroden42 können zum Beispiel unter Verwendung von Polysilizium gebildet werden und es können auch andere Materialien verwendet werden. Jeder der Dummy-Gate-Stapel38 kann auch eine (oder mehrere) Hartmaskenschicht44 über den Dummy-Gate-Elektroden42 aufweisen. Die Hartmaskenschichten44 können aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid oder Mehrfachschichten davon gebildet sein. Die Dummy-Gate-Stapel38 können eine einzige oder mehrere der vorstehende Finnen36 und/oder STI-Regionen24 überqueren. Die Dummy-Gate-Stapel38 weisen auch Längsrichtungen senkrecht zu den Längsrichtungen der vorstehenden Finnen36 auf. - Als Nächstes werden die Gate-Abstandshalter
46 auf den Seitenwänden der Dummy-Gate-Stapel38 gebildet. Der jeweilige Prozess ist auch als Prozess408 in dem Prozessfluss400 gezeigt, der in24 gezeigt ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Gate-Abstandshalter46 aus (einem) dielektrischen Material(ien), wie etwa Siliziumnitrid, Siliziumcarbonitrid oder dergleichen, gebildet und können eine Einschichtstruktur oder eine Mehrschichtstruktur einschließlich mehrerer dielektrischer Schichten aufweisen. - Ein Ätzprozess wird dann durchgeführt, um die Abschnitte der vorstehenden Finnen
36 zu ätzen, die nicht von den Dummy-Gate-Stapeln38 und den Gate-Abstandshaltern46 abgedeckt werden, was zu der in5 gezeigten Struktur führt. Der jeweilige Prozess ist als Prozess410 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Das Aussparen kann anisotrop sein, und somit werden die Abschnitte der Finnen36 , die direkt unter den Dummy-Gate-Stapeln38 und den Gate-Abstandshaltern46 liegen, geschützt und nicht geätzt. Die oberen Flächen der ausgesparten Halbleiterstreifen26 können niedriger als die oberen Flächen24A der STI-Regionen24 gemäß einigen Ausführungsformen sein. Die Aussparungen50 sind dementsprechend gebildet. Die Aussparungen50 weisen Abschnitte auf, die auf den gegenüberliegenden Seiten der Dummy-Gate-Stapel38 liegen, und Abschnitte zwischen verbleibenden Abschnitten der vorstehenden Finnen36 . - Als Nächstes werden Epitaxieregionen (Source-/Drain-Regionen)
54 durch selektives Züchten (durch Epitaxie) eines Halbleitermaterials in den Aussparungen50 gebildet, was zu der Struktur in6 führt. Der jeweilige Prozess ist als Prozess412 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Je nachdem, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann eine p- oder eine n-Verunreinigung vor Ort mit dem Fortschreiten der Epitaxie dotiert werden. Wenn zum Beispiel der resultierende FinFET ein p-FinFET ist, kann Siliziumgermaniumbor (SiGeB), Siliziumbor (SiB) oder dergleichen gezüchtet werden. Umgekehrt kann, wenn der resultierende FinFET ein n-FinFET ist, Siliziumphosphor (SiP), Siliziumkohlenstoffphosphor (SiCP) oder dergleichen gezüchtet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung weisen die Epitaxieregionen54 111-V-Verbundhalbleiter, wie etwa GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon auf. Nachdem die Aussparungen50 mit den Epitaxieregionen54 gefüllt sind, bewirkt das weitere epitaxiale Züchten der Epitaxieregionen54 , dass sich die Epitaxieregionen54 horizontal ausdehnen, und können Facetten gebildet werden. Das weitere Züchten der Epitaxieregionen54 kann auch bewirken, dass benachbarte Epitaxieregionen54 miteinander verschmelzen. Es können Lücken (Luftspalte)56 erzeugt werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann das Bilden der Epitaxieregionen54 beendet werden, wenn die obere Fläche der Epitaxieregionen54 immer noch wellig ist, oder wenn die obere Fläche der verschmolzenen Epitaxieregionen54 planar geworden ist, was durch weiteres Züchten auf den Epitaxieregionen54 erzielt wird, wie in6 gezeigt ist. - Nach dem Epitaxieschritt können die Epitaxieregionen
54 ferner mit einer p- oder einer n-Verunreinigung implantiert werden, um Source- und Drain-Regionen zu bilden, welche auch unter Verwendung des Bezugszeichens54 gekennzeichnet sind. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird der Implantationsschritt übersprungen, wenn die Epitaxieregionen54 vor Ort mit der p- oder n-Verunreinigung während der Epitaxie dotiert werden. -
7A veranschaulicht eine perspektivische Ansicht der Struktur nach dem Bilden der Kontaktätzstoppschicht (CESL, Contact Etch Stop Layer) 58 und des Zwischenschichtdielektrikums (ILD, Inter-Layer Dielectric) 60. Der jeweilige Prozess ist als Prozess414 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Die CESL58 kann aus Siliziumoxid, Siliziumnitrid, Siliziumcarbonitrid, Siliziumoxycarbid, Siliziumoxynitrid, Siliziumoxycarbonitrid, Aluminiumoxid, Aluminiumnitrid oder dergleichen gebildet sein und kann unter Verwendung von CVD, ALD oder dergleichen gebildet werden. Das ILD60 kann ein dielektrisches Material umfassen, das unter Verwendung von zum Beispiel FCVD, Spin-On-Coating, CVD oder einem anderen Abscheidungsverfahren gebildet ist. Das ILD60 kann durch ein sauerstoffhaltiges dielektrisches Material gebildet werden, welches ein siliziumoxidbasiertes Material sein kann, wie etwa Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), Siliziumoxycarbid, ein dielektrisches high-k-Material, wie etwa Zirkoniumoxid, Hafniumoxid, oder ein dielektrisches low-k-Material. Es kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, durchgeführt werden, um die oberen Flächen des ILD60 , der Dummy-Gate-Stapel38 und der Gate-Abstandshalter46 einander anzugleichen. -
7B veranschaulicht den Referenzquerschnitt7B-7B in7A , bei welchem die Dummy-Gate-Stapel38 veranschaulicht sind. Es ist zu erkennen, dass die Strukturen auf der rechten Seite der Source-/Drain-Region54 (wie etwa in den Regionen63 ) nicht gezeigt sind, während in einigen Ausführungsformen eine Struktur einschließlich einer selben Gate-Struktur wie die Gate-Struktur38 und die entsprechenden Gate-Abstandshalter in der Region63 und der Region rechts von der Region63 gebildet sein können. - Als Nächstes werden die Dummy-Gate-Stapel
38 einschließlich der Hartmaskenschichten44 , der Dummy-Gate-Elektroden42 und der Dummy-Gate-Dielektrika40 geätzt, wobei Gräben62 zwischen den Gate-Abstandshaltern46 gebildet werden, wie in8 gezeigt ist. Der jeweilige Prozess ist als Prozess416 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Die oberen Flächen und die Seitenwände der vorstehenden Finnen36 werden zu den Gräben62 freigelegt. Wie in9 gezeigt, werden als Nächstes Ersetzungs-Gate-Stapel68 in den Gräben62 gebildet (8 ). Der jeweilige Prozess ist als Prozess418 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Die Ersetzungs-Gate-Stapel68 weisen Gate-Dielektrika64 und die entsprechenden Gate-Elektroden66 auf. - Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist das Gate-Dielektrikum
64 eine Grenzschicht (IL, Interfacial Layer) 64 als seinen unteren Teil auf. Die IL ist auf den freigelegten Flächen der vorstehenden Finnen36 gebildet. Die IL kann eine Oxidschicht, wie etwa eine Siliziumoxidschicht, aufweisen, welche durch die thermische Oxidation der vorstehenden Finnen36 , einen chemischen Oxidationsprozess oder einen Abscheidungsprozess gebildet ist. Das Gate-Dielektrikum64 kann auch eine high-k-Dielektrikumsschicht aufweisen, die über der IL gebildet ist. Die high-k-Dielektrikumsschicht umfasst ein high-K-Dielektrikummaterial, wie etwa Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirkoniumoxid oder dergleichen. Die dielektrische Konstante (k-Wert) des high-K-Dielektrikummaterials ist höher als 3,9 und kann höher als ungefähr 7,0 sein und hat manchmal eine Höhe von 21,0 oder mehr. Die high-k-Dielektrikumsschicht liegt über der IL und kann diese berühren. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die high-k-Dielektrikumsschicht unter Verwendung von ALD, CVD, PECVD, Molekularstrahlabscheidung (MBD, Molecular-Beam Deposition) oder dergleichen gebildet. - Die Gate-Elektrode
66 ist auf dem Gate-Dielektrikum64 gebildet. Die Gate-Elektrode66 kann mehrere gestapelte Schichten, welche als konformale Schichten gebildet sein können, und eine Füllmetallregion, die den Rest der Gräben62 füllt, die nicht von den mehreren gestapelten Schichten gefüllt werden, aufweisen. Die gestapelten Schichten können eine Barriereschicht, eine Austrittsarbeitsschicht über der Barriereschicht und eine oder mehrere Metallabdeckschichten über der Austrittsarbeitsschicht umfassen. Die Füllmetallregion kann aus Wolfram, Kobalt oder dergleichen gebildet sein. Gemäß alternativen Ausführungsformen ist die Barriereschicht möglicherweise nicht gebildet und können die Abdeckschichten vollständig die Gräben füllen und ist die Füllmetallregion nicht gebildet. -
10 veranschaulicht das Bilden von selbstausgerichteten Hartmasken70 gemäß einigen Ausführungsformen. Der jeweilige Prozess ist als Prozess420 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Gemäß anderen Ausführungsformen werden die selbstausgerichteten Hartmasken70 nicht gebildet. Das Bilden der Hartmasken70 kann das Durchführen eines Ätzprozesses zum Aussparen von Gate-Stapeln68 , so dass Aussparungen zwischen Gate-Abstandshaltern46 gebildet werden, das Füllen der Aussparungen mit einem dielektrischen Material, und dann das Durchführen eines Planarisierungsprozesses, wie etwa eines CMP-Prozesses oder eines mechanischen Schleifprozesses, zum Entfernen von überschüssigen Abschnitten des dielektrischen Materials, umfassen. Die Hartmasken70 können aus Siliziumnitrid, Siliziumoxynitrid, Siliziumoxycarbonitrid oder dergleichen gebildet sein oder diese umfassen. Somit wird der FinFET 100 gebildet. - Unter Bezugnahme auf
11 wird die Ätzstoppschicht72 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Ätzstoppschicht72 aus einem dielektrischen Material gebildet, welches Siliziumnitrid, Siliziumoxycarbid, Siliziumoxynitrid, Aluminiumoxid oder dergleichen oder Mehrfachschichten davon umfassen kann. Das ILD74 wird über der Ätzstoppschicht72 abgeschieden. Die Prozesse zum Bilden der Ätzstoppschicht72 und des ILD74 sind als Prozess424 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Gemäß einigen Ausführungsformen wird das ILD74 aus einem Material gebildet, das aus derselben Gruppe von Kandidatenmaterialen zum Bilden des ILD58 ausgewählt wird. -
12A und12B veranschaulichen die Bildung der Source-/Drain-Kontaktöffnung76 und der Gate-Kontaktöffnung78 . Der jeweilige Prozess ist als Prozess424 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Der Bildungsprozess der Source-/Drain-Kontaktöffnung76 kann das Bilden eines strukturierten Photoresists (nicht gezeigt) und das Ätzen des ILD74 , der Ätzstoppschicht72 , des ILD60 und der CESL58 zum Freilegen der Source-/Drain-Region54 umfassen. Der Bildungsprozess der Gate-Kontaktöffnung78 kann das Bilden eines anderen strukturierten Photoresists (nicht gezeigt) und das Ätzen des ILD74 , der Ätzstoppschicht72 und der Hartmaske70 zum Freilegen der Gate-Elektrode66 umfassen. Die Source-/Drain-Kontaktöffnung76 und die Gate-Kontaktöffnung78 können durch unterschiedliche Ätzprozesse gebildet werden oder können unter Verwendung von gemeinsamen Ätzprozessen gebildet werden. Gemäß einigen Ausführungsformen ist die Source-/Drain-Kontaktöffnung76 länglich und weist eine Längsrichtung (X-Richtung) senkrecht zu der Source-/Drain-Regionsrichtung (Y-Richtung) auf. Gemäß einigen Ausführungsformen können die ILDs74 und58 unter Verwendung der gemischten Gase von NF3 und NH3, der gemischten Gase von HF und NH3 oder dergleichen geätzt werden. Die Ätzstoppschicht72 und die CESL58 können unter Verwendung der gemischten Gase von CF4, O2 und N2, der gemischten Gase von NF3 und O2, der gemischten Gase von SF6 und O2 oder dergleichen geätzt werden. Nachdem die Kontaktöffnungen76 und78 gebildet sind, kann ein Reinigungsprozess durchgeführt werden, um das Polymer zu entfernen, das bei dem Ätzprozess erzeugt wird. Der Reinigungsprozess kann unter Verwendung von Sauerstoff (02 ) oder der Mischung von H2 und N2 durchgeführt werden, wobei Plasma erzeugt wird, gefolgt von einem Nassreinigungsprozess unter Verwendung von entionisiertem Wasser. -
12B veranschaulicht den Referenzquerschnitt12B-12B in12A . Gemäß einigen Ausführungsformen liegen die BreitenW1 der Öffnungen76 und78 in dem Bereich von zwischen ungefähr 12 nm und ungefähr 20 nm. Die Aspektverhältnisse (welche die Verhältnisse der Tiefen zu den jeweiligen Breiten sind) der Öffnungen76 und78 können in dem Bereich von zwischen ungefähr 6 und 8 liegen. - Als Nächstes werden unter Bezugnahme auf
13 dielektrische Abstandshalter80 gebildet. Der Bildungsprozess kann das Abscheiden einer dielektrischen Deckschicht und das Ätzen der dielektrischen Deckschicht durch einen anisotropen Ätzprozess umfassen. Die dielektrische Deckschicht kann eine konformale oder im Wesentlichen konformale Schicht sein, wobei zum Beispiel die Dicke von horizontalen Abschnitten und vertikalen Abschnitten eine Differenz aufweist, die kleiner als ungefähr 10 Prozent der horizontalen Dicke ist. Die Abscheidung kann durch ALD, CVD oder dergleichen erzielt werden. Die dielektrischen Abstandshalter80 können aus einem dielektrischen Material gebildet werden, das aus SiN, SiON, SiCN, SiC, SiOCN, AlON, AlN, HfOx, Kombinationen davon und/oder Mehrfachschichten davon ausgewählt ist. Die dielektrischen Abstandshalter80 können dabei helfen, die Leckage zwischen dem darauffolgend gebildeten Source-/Drain-Kontaktstecker und dem Gate-Kontaktstecker zu verhindern. Die Dicke der dielektrischen Abstandshalter80 kann im Bereich von zwischen ungefähr 1 nm und ungefähr 3 nm liegen. - Unter Bezugnahme auf
14 wird die Metallschicht82 abgeschieden, welche sich sowohl in die Source-/Drain-Kontaktöffnung76 als auch die Gate-Kontaktöffnung78 hinein erstreckt. Der jeweilige Prozess ist als Prozess426 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Die Metallschicht82 kann aus reinem oder im Wesentlichen reinem (zum Beispiel über 95-prozentigem) Ti, Ta, Ni oder dergleichen oder Legierungen davon gebildet sein oder diese umfassen. Die Metallschicht82 ist eine nichtkonformale Schicht, wobei die DickeT1 der horizontalen Abschnitte größer als die DickeT2 der vertikalen Abschnitte ist. Die DickeT2 kann an den mittleren Tiefen der Öffnungen76 und78 gemessen werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das VerhältnisT1 /T2 größer als 5:1 und kann im Bereich von zwischen ungefähr 5:1 und ungefähr 15:1 liegen. Zum Beispiel kann die DickeT1 im Bereich von zwischen ungefähr 100 Ä und ungefähr 150 Ä liegen. Die DickeT2 kann im Bereich von zwischen ungefähr 6 Ä und ungefähr 20 Ä liegen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Abscheidung durch physische Dampfabscheidung (PVD, Physical Vapor Deposition) durchgeführt. Um das wünschenswerte VerhältnisT1 /T2 zu erzielen, kann die Abscheidung mit einem Vorstrom (und einer Vorspannung), der angelegt wird, durchgeführt werden. Zum Beispiel kann die Vorspannung höher als ungefähr 150 Volt sein und im Bereich von zwischen ungefähr 150 Volt und ungefähr 300 Volt liegen. -
15 veranschaulicht einen Nitridierungsprozess83 zum Bilden der Metallnitridschicht84 . Der jeweilige Prozess ist als Prozess428 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Gemäß einigen Ausführungsformen wird der Nitridierungsprozess durch Behandeln der Metallschicht82 in einem stickstoffhaltigen Prozessgas, wie etwa Ammoniak (NH3), durchgeführt. Die Metallnitridschicht84 kann aus TiN, TaN, NiN oder dergleichen oder Kombinationen davon gebildet sein oder diese umfassen. Der Nitridierungsprozess kann durch einen thermischen Nitridierungsprozess und/oder einen Plasmnitridierungsprozess durchgeführt werden. Eine Oberflächenschicht der Metallschicht82 wird in die Metallnitridschicht84 umgewandelt. Die Seitenwandabschnitte der Metallschicht82 können vollständig umgewandelt werden. Alternativ wird eine Oberflächenschicht jedes der Seitenwandabschnitte der Metallschicht82 umgewandelt, während ein innerer Abschnitt der Seitenwandabschnitte der Metallschicht82 Metallschicht bleibt. Die horizontalen Abschnitte der Metallnitridschicht84 werden teilweise umgewandelt, wobei die Metallnitridschicht84 die verbleibenden Abschnitte der Metallschicht82 überlappt. Gemäß alternativen Ausführungsformen wird anstatt des Abscheidens und dann Nitridierens einer Metallschicht die Metallnitridschicht84 über der Metallschicht82 abgeschieden. Gemäß einigen Ausführungsformen kann auf den Unterseiten der Source-/Drain-Kontaktöffnung76 und der Gate-Kontaktöffnung78 die DickeT3 der Metallnitridschicht84 im Bereich von zwischen ungefähr 4 nm und ungefähr 6 nm liegen. -
16 veranschaulicht den Silizidierungsprozess durch Tempern, so dass die Metallschicht82 mit der Source-/Drain-Region54 reagiert, um die Silizidregion86 zu bilden, welche Titansilizid, Tantalsilizid, Nickelsilizid oder dergleichen, je nach dem Metall in der Metallschicht82 , umfasst. Der jeweilige Prozess ist als Prozess430 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Die DickeT4 der Silizidregion86 kann im Bereich von zwischen ungefähr 4 nm und ungefähr 6 nm liegen. Der Silizidierungsprozess kann durch Tempern des Wafers10 bei einer Temperatur im Bereich von zwischen ungefähr 500°C und ungefähr 600°C, zum Beispiel während einem Zeitraum im Bereich von zwischen ungefähr 10 Sekunden und ungefähr 20 Sekunden, durchgeführt werden. Infolge des Silizidierungsprozesses werden die Abschnitte der Metallschicht82 auf der Unterseite der Source-/Drain-Kontaktöffnung76 vollständig silizidiert und berührt somit die Metallnitridschicht84 die Silizidregion86 . Auf der Gate-Elektrode66 kann die Metallschicht82 immer noch einen Abschnitt aufweisen, der unter dem jeweiligen Teil der Metallnitridschicht84 verbleibt. - Unter Bezugnahme auf
17 wird ein Oxidationsprozess87 durchgeführt, um die Metalloxidschicht88 zu bilden, welche aus TiOX, TaOX, NiOx oder Kombinationen davon gebildet werden kann oder diese umfassen kann. Der jeweilige Prozess ist als Prozess432 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Die Metalloxidschicht88 kann Stickstoff darin umfassen und kann somit eine Metalloxynitridschicht sein, wobei Metalloxynitrid als eine Art von Metalloxid betrachtet wird. Zum Beispiel kann der Abschnitt der Metalloxidschicht88 in der Gate-Kontaktöffnung78 eine Metalloxidschicht, die aus der Metallschicht82 gebildet ist, und eine Metalloxynitridschicht, die aus der Metallnitridschicht84 gebildet ist, umfassen, wobei die Metalloxynitridschicht über der Metalloxidschicht liegt und diese berührt. Andererseits können die Abschnitte der Metallnitridschicht84 in der Source-/Drain-Kontaktöffnung76 auf den Seitenwänden der Kontaktöffnungen76 und78 und über der ILD-Schicht74 alle vollständig als Metalloxynitrid umgewandelt werden. Auf der Unterseite jeder der Source-/Drain-Kontaktöffnung76 und der Gate-Kontaktöffnung78 bleibt eine Metallnitridschicht84 unoxidiert. Dies wird durch Steuern der Oxidationszeit und -temperatur erreicht. - Die Oxidation kann unter Verwendung eines sauerstoffhaltigen Gases, wie etwa Sauerstoff (
02 ), Ozon (O3) oder dergleichen, durchgeführt werden. Die Oxidation kann durch einen thermischen Prozess unter Verwendung der zuvor genannten Prozessgase durchgeführt werden, wobei Plasma erzeugt wird oder nicht. Die Oxidation kann durch Verwenden des Plasmas, das anhand der zuvor genannten Prozessgase erzeugt wird, durchgeführt werden, wobei die Temperatur des Wafers10 während der Oxidation Raumtemperatur oder höher ist. Die Temperatur des Wafers10 während dem thermischen und/oder Plasmaoxidationsprozess kann auch im Bereich zwischen Raumtemperatur und ungefähr 250°C, im Bereich von zwischen ungefähr 160°C und ungefähr 250°C liegen. Die Strömungsrate des sauerstoffhaltigen Gases kann im Bereich von zwischen ungefähr 2.000 sccm und ungefähr 6.000 sccm liegen. Die Oxidationsdauer kann im Bereich von zwischen ungefähr 15 Sekunden und ungefähr 60 Sekunden liegen. Die Oxidation wird ohne Anlegen einer Vorspannung bzw. eines Vorstroms durchgeführt. - In einem darauffolgenden Prozess wird die Metalloxidschicht
88 durch Ätzen entfernt. Der jeweilige Prozess ist als Prozess434 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Gemäß einigen Ausführungsformen wird das Ätzen unter Verwendung eines chlorbasierten Ätzgases, wie etwa TaCl5, WCl5, WCl6, MoCl5, NbCl5 oder dergleichen oder Kombinationen davon, durchgeführt. Das Ätzen kann durch einen thermischen Trockenätzprozess durchgeführt werden, wobei die Temperatur des Wafers10 im Bereich von zwischen ungefähr 300°C und ungefähr 500°C liegt. Das Ätzen kann mit oder ohne Plasma durchgeführt werden. Ebenfalls wird während dem Ätzen kein Wasserstoff (H2 ) eingebracht und kein NH3 eingebracht. Ansonsten können die Prozessgase ein Vorläufer zum Abscheiden einer Metallschicht anstelle zum Ätzen der Metalloxidschicht88 werden. Infolge des Ätzens wird die Metalloxidschicht88 vollständig entfernt. Das Ätzen ist selbsteinschränkend, wobei die verbleibende Metallnitridschicht84 als Ätzstoppschicht wirkt. Eine dünne Schicht der Metallnitridschicht84 wird somit auf der Unterseite jeder der Source-/Drain-Kontaktöffnung76 und der Gate-Kontaktöffnung78 zurückgelassen. Die verbleibende Metallnitridschicht84 kann eine DickeT5 im Bereich von zwischen ungefähr 1 nm und ungefähr 3 nm aufweisen. Die Metallnitridschichten84 können auch so dünn wie möglich sein, vorausgesetzt, sie weisen alle eine vollständige Abdeckung der Unterseiten der Source-/Drain-Kontaktöffnung76 und der Gate-Kontaktöffnung78 auf. -
18 veranschaulicht einen Behandlungsprozess, der auf der Metallnitridschicht84 durchgeführt wird. Der jeweilige Prozess ist als Prozess436 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Die Behandlung kann unter Verwendung eines Prozessgases durchgeführt werden, wobei der Wafer10 in dem Prozessgas eingeweicht wird. Das Prozessgas kann TaCl5, NiCl4, WCl5, MoCl5 oder dergleichen oder Kombinationen davon umfassen. Während der Behandlung wird der Wafer10 erhitzt, zum Beispiel auf eine Temperatur im Bereich von zwischen ungefähr 200°C und ungefähr 500°C. Es wird kein Plasma erzeugt. Die Behandlungsdauer kann mehr als ungefähr 5 Sekunden betragen und kann im Bereich von zwischen ungefähr 5 Sekunden und 50 Sekunden liegen. Wenn TiCl4 als das Behandlungsprozessgas verwendet wird, führt das TiCl4-Einweichen dazu, dass die resultierenden Moleküle (wie etwa TiCl3-Moleküle) mit den freien Bindungen der darunterliegenden Metallnitridschichten84 verbunden werden. Die verbundenen Moleküle sind als 89 dargestellt, wie in18 gezeigt. Andererseits sind keine Moleküle des Behandlungsgases mit den Flächen der freigelegten dielektrischen Materialien, wie etwa die dielektrischen Abstandshalter80 und die Dielektrikumsschicht74 , verbunden. -
19 veranschaulicht ferner die selektive Abscheidung der Siliziumschicht90 unter Verwendung eines siliziumhaltigen Gases als einen Vorläufer, welches SiH4, Si2H6, Si3H8 oder dergleichen oder Kombinationen davon sein kann. Der jeweilige Prozess ist als Prozess438 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Die Abscheidung kann unter Verwendung von chemischer Dampfabscheidung (CVD, Chemical Vapor Deposition) oder anderer anwendbarer Verfahren durchgeführt werden. Während der Abscheidung der Siliziumschicht90 kann der Wafer10 erhitzt werden, zum Beispiel auf eine Temperatur im Bereich von zwischen ungefähr 400°C und ungefähr 550°C. Der Druck des Vorläufers kann im Bereich von zwischen ungefähr 15 Torr und ungefähr 40 Torr liegen. Die Abscheidungszeit kann im Bereich von zwischen ungefähr 30 Sekunden und ungefähr 600 Sekunden liegen. Die Siliziumschicht90 kann eine Dicke im Bereich von zwischen ungefähr 1 Ä und ungefähr 10 Ä aufweisen, und die Dicke kann im Bereich von zwischen ungefähr 1 Ä und ungefähr 10 Ä oder im Bereich von zwischen ungefähr 1 Ä und ungefähr 5Å liegen. Die Siliziumschicht90 kann eine amorphe Schicht sein. - Wenn die Siliziumschicht
90 gebildet ist, und wenn Wasserstoff (zum Beispiel von SiH4) bereitgestellt wird, werden Si-H-Bindungen auf der oberen Fläche der Siliziumschichten90 gebildet. Dies stellt eine gute Grundlage für das darauffolgende Füllen von Metall bereit, und die Siliziumschicht90 wirkt als eine Keimschicht für die selektive Abscheidung von Metall in der Source-/Drain-Kontaktöffnung76 und der Gate-Kontaktöffnung78 . Gemäß alternativen Ausführungsformen werden die chlorbasierte Gasbehandlung und/oder die Abscheidung der Siliziumschicht90 nicht durchgeführt. Gemäß einigen Ausführungsformen kann, selbst wenn diese Prozesse nicht durchgeführt werden, wobei ein geeignetes Prozessgas ausgewählt wird, immer noch ein gewisser Bottom-up-Effekt durch Verwenden der Metallnitridschichten84 als Grundlagen für die selektive Abscheidung erzielt werden. Die Selektivität der Abscheidung ist jedoch höher, wenn die Siliziumschicht90 gebildet wird, wobei die Selektivität das Verhältnis der Abscheidungsrate von Metall auf Silizium zu der Abscheidungsrate von Metall auf dielektrischen Materialien ist. -
20 veranschaulicht die selektive Bottom-up-Abscheidung eines Metalls in die Source-/Drain-Kontaktöffnung76 und die Gate-Kontaktöffnung78 , so dass die Metallregionen92 gebildet werden. Der jeweilige Prozess ist als Prozess440 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Gemäß einigen Ausführungsformen sind die Metallregionen92 aus Aluminium, Molybdän, Ruthen, Iridium, Wolfram, Kobalt oder dergleichen oder Kombinationen davon gebildet oder umfassen diese. Die gesamten Metallregionen92 können homogen sein. Gemäß einigen Ausführungsformen, in welchen Aluminium abgeschieden wird, umfassen die Reaktionsprozessgase Dimethylaluminiumhydrid (DMAH) und Wasserstoff (H2 ). Das DMAH neigt dazu, Aluminium selektiv, insbesondere auf der Siliziumschicht, abzuscheiden. Das Abscheidungsverfahren kann CVD oder ähnliche Verfahren umfassen. Die Abscheidungstemperatur kann im Bereich von zwischen ungefähr 175°C und ungefähr 275°C liegen. Der Druck der Reaktionsgase kann im Bereich von zwischen ungefähr 1 Torr und ungefähr 3 Torr liegen. Die resultierenden Metallregionen92 können vollständig die Source-/Drain-Kontaktöffnung76 und die Gate-Kontaktöffnung78 füllen oder derart gefüllt sein, dass sie obere Flächen aufweisen, die leicht niedriger als die obere Fläche des ILD74 sind. Zum Beispiel kann die Höhe der Metallregionen92 im Bereich von zwischen ungefähr 500 Ä und ungefähr 1.500 Ä liegen, je nach den Tiefen der Source-/Drain-Kontaktöffnung76 und der Gate-Kontaktöffnung78 . - Die Siliziumschicht
90 wirkt als eine Keimschicht zur Abscheidung der Metallregion92 . Andererseits wird Metall nicht auf freigelegten dielektrischen Materialien, wie etwa auf den Flächen der dielektrischen Abstandshalter80 und des ILD74 , abgeschieden. Dementsprechend ist die Abscheidung der Metallregion92 ein selektiver Abscheidungsprozess und ein Bottom-up-Abscheidungsprozess. Die resultierenden Metallregionen92 sind keimfrei. Da Aluminium eine gute Adhäsion bezüglich der Metallnitridschicht84 , der dielektrischen Abstandshalter80 und des ILD74 aufweist, können die Metallregionen92 gebildet werden, ohne Adhäsionsschichten (Barrieren) bilden zu müssen (die typischerweise aus Ti, TiN, Ta, TaN oder dergleichen gebildet sind). Die resultierenden Kontaktstecker sind somit barrierelos. -
23 veranschaulicht ein Produktionswerkzeug200 zum Durchführen der Prozesse, wie in18 ,19 und20 gezeigt. Das Produktionswerkzeug200 weist ein Lademodul110 zum Laden und Abladen von Wafern und mehrere Prozesskammern auf. Die Prozesskammern umfassen Kammern112 zum Ätzen der Metalloxid(-oxynitrid-)-schicht 88 (in17 gezeigt), Kammern114 zum Behandeln der Metallnitridschichten und Abscheiden der Siliziumschichten90 (19 ) und Kammern116 zum Abscheiden der Metallregion92 (20 ). Das Ätzen von Metalloxidschichten, das Behandeln der Metallnitridschicht84 und das Abscheiden der Siliziumschicht90 und die Abscheidung der Metallregion92 werden vor Ort in dem Produktionswerkzeug200 durchgeführt, so dass keine Vakuumunterbrechung zwischen diesen Prozessen auftritt. Ansonsten können die freigelegten Flächen der Metallnitridschichten84 und der Siliziumschichten90 oxidiert werden und sind die darauffolgenden Abscheidungsprozesse möglicherweise nicht selektiv. - In einem darauffolgenden Prozess durchläuft die Struktur, wie in
20 gezeigt, einen thermalen Prozess, um die Metallregionen92 aufzuschmelzen. Während dem Aufschmelzprozess kann Wasserstoff (H2 ) als ein Prozessgas verwendet werden, so dass einige unerwünschte Verunreinigungen, wie etwa Kohlenstoff, in den Metallregionen92 entfernt werden. Bei dem Aufschmelzen kann die Temperatur des Wafers10 in dem thermischen Prozess im Bereich von zwischen ungefähr 400°C und ungefähr 450°C liegen. Aluminium kann, wenn es verwendet wird, in den Metallregionen92 teilweise geschmolzen werden. Infolge des Aufschmelzens weisen die Metallregionen92 eine polykristalline Struktur auf und kann die Korngröße vorteilhafterweise im Vergleich zu vor dem Aufschmelzen vergrößert werden. Zum Beispiel weisen vor dem Aufschmelzprozess über 75 Prozent (Kornzahlprozentanteil) der Körner in den Metallregionen eine Korngröße im Bereich von zwischen ungefähr 2 nm und ungefähr 8 nm auf. Nach dem Aufschmelzprozess weisen über 75 Prozent der Körner Korngrößen auf, die in den Bereich von zwischen ungefähr 9 nm und ungefähr 15 nm fallen. Ferner werden mit dem Aufschmelzen Fugen oder Lücken in der Metallregion92 entfernt, falls vorhanden. - Je nachdem, ob der Aufschmelzprozess durchgeführt wird oder nicht, und je nach der Temperatur des darauffolgenden Prozesses können die Siliziumschichten
90 mit den darüberliegenden Metallregionen92 reagieren (oder nicht), um Metallsilizidregionen91 zu bilden, welche Aluminiumsilizid(AlSiY)-regionen gemäß einigen Ausführungsformen sein können. Dementsprechend ist die entsprechende Region markiert und wird als siliziumhaltige Regionen90 /91 bezeichnet, um anzugeben, dass unterscheidbare Siliziumschichten90 vorhanden sein können oder Metallsilizidregionen91 vorhanden sein können. Gemäß einigen Ausführungsformen liegt die Dicke der Metallsilizidregionen91 im Bereich von zwischen ungefähr 2 Ä und ungefähr 30 Ä. - Unter Bezugnahme auf
21 wird ein Planarisierungsprozess, wie etwa ein chemisch-mechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess, durchgeführt, um überschüssige Abschnitte der Metallregionen92 zu entfernen, so dass die oberen Flächen der Metallregionen92 koplanar mit der oberen Fläche des ILD74 sind. Der jeweilige Prozess ist als Prozess442 in dem Prozessfluss400 veranschaulicht, der in24 gezeigt ist. Der Source-/Drain-Kontaktstecker94A und der Gate-Kontaktstecker94B werden somit gebildet. - Gemäß einigen Ausführungsformen weist der Source-/Drain-Kontaktstecker
94A die Metallregion94 , die Siliziumschicht90 oder die Silizidregion91 und die Metallnitridschicht84 auf. Die Metallnitridschicht84 liegt über der Silizidregion86 und berührt diese. Die Elemente (wie etwa Ti und Cl), die durch die Behandlung (unter Verwendung von TiCl4) eingebracht werden, können sich an der Grenzfläche zwischen der Siliziumschicht90 und der Metallnitridschicht84 befinden. Ebenfalls kann die Siliziumschicht90 oder die Silizidregion91 eine unterscheidbare Schicht sein oder ist diese möglicherweise keine unterscheidbare Schicht, da sie zu dünn ist, und ferner aufgrund der Tatsache, dass der darauffolgende thermische Prozess ihre Diffusion bewirken kann. Der Siliziumatomprozentanteil in den siliziumhaltigen Regionen90 /91 kann der höchste sein, und die Atomprozentanteile verringern sich in der Richtung weiter weg von den siliziumhaltigen Regionen90 /91 . Ähnlich können einige Elemente, wie etwa Chlor, in den siliziumhaltigen Regionen90 /91 (aufgrund der TiCl4-Behandlung) beobachtet werden, können sich die Konzentrationen dieser Elemente weiter weg von den Grenzflächenregionen verringern. Zum Beispiel veranschaulichen die Pfeile96A und96B in21 die Richtungen, in welchen die Chlorprozentanteile schrittweise abnehmen können. Der Pfeil96A veranschaulicht auch die Richtung, in welcher sich der Siliziumatomprozentanteil verringert. Es sei jedoch darauf hingewiesen, dass der Siliziumatomprozentanteil in der Silizidregion86 eine Spitze erreichen kann. Dementsprechend kann der Siliziumatomprozentanteil zwei Konzentrationsspitzen aufweisen, wobei die erste Spitze in der Silizidregion86 liegt und die zweite Spitze dort, wo die Siliziumschicht90 ist, liegt. Die zweite Spitze kann niedriger als die erste Spitze sein. Der Siliziumatomprozentanteil in der Metallnitridschicht84 kann geringer als in beiden Spitzen sein. - Gemäß einigen Ausführungsformen weist der Gate-Kontaktstecker
94B die Metallregion94 , die siliziumhaltige Region90 /91 und die Metallnitridschicht84 auf. Eine Titanschicht82 kann vorhanden sein oder nicht. Dementsprechend berührt entweder die untere Fläche der Metallnitridschicht84 oder die untere Fläche der Titanschicht82 die Gate-Elektrode66 . Die Elemente (wie etwa Ti und Cl), die durch die Behandlung (unter Verwendung von TiCl4) eingebracht werden, können sich an der Grenzfläche zwischen der siliziumhaltigen Region90 /91 und der Metallnitridschicht '4 befinden. Ebenfalls kann die siliziumhaltige Region90 /91 eine unterscheidbare Schicht sein oder ist diese möglicherweise keine unterscheidbare Schicht, da sie zu dünn ist, und ferner aufgrund der Tatsache, dass der darauffolgende thermische Prozess ihre Diffusion bewirken kann. Der Siliziumatomprozentanteil in der siliziumhaltigen Region90 /91 kann der höchste sein, und die Atomprozentanteile verringern sich in der Richtung weiter weg von der siliziumhaltigen Region90 /91 . Ähnlich können einige Elemente, wie etwa Chlor, in den Grenzflächenregionen beobachtet werden, und können sich die Konzentrationen dieser Elemente weiter weg von den Grenzflächenregionen verringern. Zum Beispiel veranschaulichen die Pfeile97 in21 die Richtungen, in welchen die Siliziumatomprozentanteile und Chlorprozentanteile schrittweise abnehmen können. -
22 veranschaulicht das Bilden der Ätzstoppschicht122 und der Dielektrikumsschicht124 . Gemäß einigen Ausführungsformen wird die Ätzstoppschicht122 aus Siliziumcarbid, Siliziumoxycarbid, Siliziumoxynitrid, Aluminiumoxid oder dergleichen oder Mehrfachschichten davon gebildet oder umfasst diese, wobei die Dielektrikumsschicht124 eine dielektrische low-k-Schicht sein kann. Die Durchkontaktierungen130 und132 sind derart gebildet, dass sie sich in die Dielektrikumsschicht124 und die Ätzstoppschicht122 hinein erstrecken und jeweils den Source-/Drain-Kontaktstecker94A und den Gate-Kontaktstecker94B berühren. Jede der Durchkontaktierungen130 und132 kann die Adhäsions-/Barriereschicht126 und die Füllmetallregion128 aufweisen. Die Adhäsions-/Barriereschicht126 kann aus Ti, TiN, Ta, TaN oder dergleichen gebildet sein. Die Füllmetallregion128 kann Ru, Ir, Mo, W, Cu oder dergleichen oder Legierungen davon umfassen. - Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch Oxidieren der Metallnitridschichten können die Metallnitridschichten von Seitenwänden und oberen Flächen der Dielektrikumsschichten entfernt werden, während die Metallnitridschichten selektiv an den Unterseiten der Kontaktöffnungen zurückgelassen werden können. Dies ermöglicht die selektive Abscheidung von Siliziumschichten und somit die selektive Abscheidung von unten nach oben von Metallregionen. Dementsprechend sind die Kontaktstecker keimfrei.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Ätzen einer Dielektrikumsschicht zum Bilden eines Grabens in der Dielektrikumsschicht; das Abscheiden einer Metallschicht, die sich in den Graben hinein erstreckt; das Durchführen eines Nitridierungsprozesses auf der Metallschicht zum Umwandeln eines oberen Abschnitts der Metallschicht in eine Metallnitridschicht; das Durchführen eines Oxidationsprozesses auf der Metallnitridschicht zum Bilden einer Metalloxynitridschicht; das Entfernen der Metalloxynitridschicht; und das Füllen eines metallischen Materials in den Graben unter Verwendung eines Bottom-up-Abscheidungsprozesses zum Bilden eines Kontaktsteckers. In einer Ausführungsform wird eine Source-/Drain-Region unter der Dielektrikumsschicht offengelegt, nachdem der Graben gebildet ist. In einer Ausführungsform umfasst das Verfahren ferner nach dem Nitridierungsprozess und vor dem Oxidationsprozess das Durchführen eines Temperprozesses, um einen unteren Abschnitt der Metallschicht mit der Source-/Drain-Region reagieren zu lassen, um eine Silizidregion zu bilden. In einer Ausführungsform verbleibt, nachdem die Metalloxynitridschicht entfernt ist, ein unterer Abschnitt der Metallnitridschicht an einer Unterseite des Grabens. In einer Ausführungsform umfasst das Verfahren ferner das selektive Abscheiden einer Siliziumschicht auf dem unteren Abschnitt der Metallnitridschicht, wobei das metallische Material selektiv aus der Siliziumschicht gezüchtet wird. In einer Ausführungsform umfasst das Verfahren ferner vor dem selektiven Abscheiden der Siliziumschicht das Behandeln des unteren Abschnitts der Metallnitridschicht unter Verwendung von Titanchlorid (TiCl4). In einer Ausführungsform führt der Oxidationsprozess, der auf der Metallnitridschicht durchgeführt wird, dazu, dass die gesamte Metallnitridschicht über der Dielektrikumsschicht und die gesamte Metallnitridschicht auf Seitenwänden der Dielektrikumsschicht nitridiert werden, wobei ein unterer Abschnitt der Metallnitridschicht an einer Unterseite des Grabens nach dem Oxidationsprozess verbleibt. In einer Ausführungsform werden das Entfernen der Metalloxynitridschicht und das Füllen des metallischen Materials vor Ort in einer selben Vakuumumgebung durchgeführt.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist eine Vorrichtung eine Kontaktätzstoppschicht; ein erstes Zwischenschichtdielektrikum über der Kontaktätzstoppschicht; und einen Kontaktstecker, der sich in die Kontaktätzstoppschicht und das erste Zwischenschichtdielektrikum hinein erstreckt, auf, wobei der Kontaktstecker Folgendes aufweist: eine Metallnitridschicht; eine siliziumhaltige Schicht über der Metallnitridschicht; und ein homogenes metallisches Material über der siliziumhaltigen Schicht. In einer Ausführungsform weist die Metallnitridschicht ein erstes Metall auf und weist das homogene metallische Material ein zweites Metall auf, das sich von dem ersten Metall unterscheidet. In einer Ausführungsform umfasst die siliziumhaltige Schicht Aluminiumsilizid. In einer Ausführungsform weist die Vorrichtung ferner Chlor an einer Grenzfläche zwischen der siliziumhaltigen Schicht und der Metallnitridschicht auf. In einer Ausführungsform weist die Vorrichtung ferner eine Silizidregion auf, die unter der Metallnitridschicht liegt, wobei erste Chloratomkonzentrationen in der siliziumhaltigen Schicht und der Metallnitridschicht höher als zweite Chloratomkonzentrationen in dem homogenen metallischen Material und der Silizidregion sind. In einer Ausführungsform erstreckt sich die Metallnitridschicht nicht auf Seitenwänden des homogenen metallischen Materials. In einer Ausführungsform berühren Seitenwände des homogenen metallischen Materials Seitenwände des ersten Zwischenschichtdielektrikums. In einer Ausführungsform weist die Vorrichtung ferner eine Ätzstoppschicht über dem ersten Zwischenschichtdielektrikum; und ein zweites Zwischenschichtdielektrikum über der Ätzstoppschicht auf, wobei sich der Kontaktstecker ferner in die Ätzstoppschicht und das zweite Zwischenschichtdielektrikum hinein erstreckt. In einer Ausführungsform weist die Vorrichtung ferner eine Metallschicht unter der Metallnitridschicht; und eine Gate-Elektrode, die unter der Metallschicht liegt und diese berührt, auf.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist eine Vorrichtung eine Source-/Drain-Region; eine erste Metallsilizidregion über der Source-/Drain-Region und diese berührend; einen Kontaktstecker über der ersten Metallsilizidregion und diese berührend, auf, wobei der Kontaktstecker Folgendes aufweist: eine Metallnitridschicht; eine zweite Metallsilizidregion über der Metallnitridschicht; und eine Aluminiumregion über der zweiten Metallsilizidregion. In einer Ausführungsform ist der Kontaktstecker barrierelos. In einer Ausführungsform weist die Vorrichtung ferner eine Kontaktätzstoppschicht; ein Zwischenschichtdielektrikum über der Kontaktätzstoppschicht; und einen dielektrischen Abstandshalter, der den Kontaktstecker einkreist und berührt, auf, wobei sich der dielektrische Abstandshalter sowohl in die Kontaktätzstoppschicht als auch das Zwischenschichtdielektrikum hinein erstreckt.
- Das Vorherige erläutert Merkmale verschiedener Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung leicht als Grundlage zum Gestalten oder Abändern anderer Prozesse und Strukturen zum Erreichen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden kann. Ein Fachmann sollte auch realisieren, dass sich solche äquivalenten Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung entfernen und er verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen kann, ohne sich von dem Wesen und Umfang der vorliegenden Offenbarung zu entfernen.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
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- Zitierte Patentliteratur
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- US 62903424 [0001]
Claims (20)
- Verfahren umfassend: Ätzen einer Dielektrikumsschicht zum Bilden eines Grabens in der Dielektrikumsschicht; Abscheiden einer Metallschicht, die sich in den Graben hinein erstreckt; Durchführen eines Nitridierungsprozesses auf der Metallschicht zum Umwandeln eines oberen Abschnitts der Metallschicht in eine Metallnitridschicht; Durchführen eines Oxidationsprozesses auf der Metallnitridschicht zum Bilden einer Metalloxynitridschicht; Entfernen der Metalloxynitridschicht; und Füllen eines metallischen Materials in den Graben unter Verwendung eines Bottom-up-Abscheidungsprozesses zum Bilden eines Kontaktsteckers.
- Verfahren nach
Anspruch 1 , wobei eine Source-/Drain-Region unter der Dielektrikumsschicht offengelegt wird, nachdem der Graben gebildet ist. - Verfahren nach
Anspruch 2 , ferner umfassend, nach dem Nitridierungsprozess und vor dem Oxidationsprozess, das Durchführen eines Temperprozesses, um einen unteren Abschnitt der Metallschicht mit der Source-/Drain-Region reagieren zu lassen, um eine Silizidregion zu bilden. - Verfahren nach einem der vorherigen Ansprüche, wobei, nachdem die Metalloxynitridschicht entfernt ist, ein unterer Abschnitt der Metallnitridschicht an einer Unterseite des Grabens verbleibt.
- Verfahren nach
Anspruch 4 , ferner umfassend das selektive Abscheiden einer Siliziumschicht auf dem unteren Abschnitt der Metallnitridschicht, wobei das metallische Material selektiv aus der Siliziumschicht gezüchtet wird. - Verfahren nach
Anspruch 5 , ferner umfassend, vor dem selektiven Abscheiden der Siliziumschicht, das Behandeln des unteren Abschnitts der Metallnitridschicht unter Verwendung von Titanchlorid (TiCl4). - Verfahren nach einem der vorherigen Ansprüche, wobei der Oxidationsprozess, der auf der Metallnitridschicht durchgeführt wird, dazu führt, dass die gesamte Metallnitridschicht über der Dielektrikumsschicht und die gesamte Metallnitridschicht auf Seitenwänden der Dielektrikumsschicht nitridiert werden, wobei ein unterer Abschnitt der Metallnitridschicht an einer Unterseite des Grabens nach dem Oxidationsprozess verbleibt.
- Verfahren nach einem der vorherigen Ansprüche, wobei das Entfernen der Metalloxynitridschicht und das Füllen des metallischen Materials vor Ort in einer selben Vakuumumgebung durchgeführt werden.
- Vorrichtung, die Folgendes aufweist: eine Kontaktätzstoppschicht; ein erstes Zwischenschichtdielektrikum über der Kontaktätzstoppschicht; und einen Kontaktstecker, der sich in die Kontaktätzstoppschicht und das erste Zwischenschichtdielektrikum hinein erstreckt, wobei der Kontaktstecker Folgendes aufweist: eine Metallnitridschicht; eine siliziumhaltige Schicht über der Metallnitridschicht; und ein homogenes metallisches Material über der siliziumhaltigen Schicht.
- Vorrichtung nach
Anspruch 9 , wobei die Metallnitridschicht ein erstes Metall aufweist und das homogene metallische Material ein zweites Metall aufweist, das sich von dem ersten Metall unterscheidet. - Vorrichtung nach
Anspruch 10 , wobei die siliziumhaltige Schicht Aluminiumsilizid umfasst. - Vorrichtung nach einem der
Ansprüche 9 bis11 , die ferner Chlor an einer Grenzfläche zwischen der siliziumhaltigen Schicht und der Metallnitridschicht aufweist. - Vorrichtung nach
Anspruch 12 , die ferner eine Silizidregion aufweist, die unter der Metallnitridschicht liegt, wobei erste Chloratomkonzentrationen in der siliziumhaltigen Schicht und der Metallnitridschicht höher als zweite Chloratomkonzentrationen in dem homogenen metallischen Material und der Silizidregion sind. - Vorrichtung nach einem der vorherigen
Ansprüche 9 bis13 , wobei sich die Metallnitridschicht nicht auf Seitenwänden des homogenen metallischen Materials erstreckt. - Vorrichtung nach einem der vorherigen
Ansprüche 9 bis14 , wobei Seitenwände des homogenen metallischen Materials Seitenwände des ersten Zwischenschichtdielektrikums berühren. - Vorrichtung nach einem der vorherigen
Ansprüche 9 bis15 , die ferner Folgendes aufweist: eine Ätzstoppschicht über dem ersten Zwischenschichtdielektrikum; und ein zweites Zwischenschichtdielektrikum über der Ätzstoppschicht, wobei sich der Kontaktstecker ferner in die Ätzstoppschicht und das zweite Zwischenschichtdielektrikum hinein erstreckt. - Vorrichtung nach einem der vorherigen
Ansprüche 9 bis16 , die ferner Folgendes aufweist: eine Metallschicht unter der Metallnitridschicht; und eine Gate-Elektrode, die unter der Metallschicht liegt und diese berührt. - Vorrichtung, die Folgendes aufweist: eine Source-/Drain-Region; eine erste Metallsilizidregion über der Source-/Drain-Region und diese berührend; und einen Kontaktstecker über der ersten Metallsilizidregion und diese berührend, wobei der Kontaktstecker Folgendes aufweist: eine Metallnitridschicht; eine zweite Metallsilizidregion über der Metallnitridschicht; und eine Aluminiumregion über der zweiten Metallsilizidregion.
- Vorrichtung nach
Anspruch 18 , wobei der Kontaktstecker barrierelos ist. - Vorrichtung nach
Anspruch 18 oder19 , die ferner Folgendes aufweist: eine Kontaktätzstoppschicht; ein Zwischenschichtdielektrikum über der Kontaktätzstoppschicht; und einen dielektrischen Abstandshalter, der den Kontaktstecker einkreist und berührt, wobei sich der dielektrische Abstandshalter sowohl in die Kontaktätzstoppschicht als auch das Zwischenschichtdielektrikum hinein erstreckt.
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