DE102019118467A1 - Abdeckschichten in metall-gates von transistoren - Google Patents

Abdeckschichten in metall-gates von transistoren Download PDF

Info

Publication number
DE102019118467A1
DE102019118467A1 DE102019118467.3A DE102019118467A DE102019118467A1 DE 102019118467 A1 DE102019118467 A1 DE 102019118467A1 DE 102019118467 A DE102019118467 A DE 102019118467A DE 102019118467 A1 DE102019118467 A1 DE 102019118467A1
Authority
DE
Germany
Prior art keywords
layer
silicon
metal
work function
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102019118467.3A
Other languages
English (en)
Inventor
Tsung-ta Tang
Yi-Ting Wang
Chung Ta Chen
Hsien-Ming Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019118467A1 publication Critical patent/DE102019118467A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01017—Chlorine [Cl]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Composite Materials (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Ein Verfahren zum Bilden einer Halbleitervorrichtung umfasst das Bilden einer Gate-Elektrode in einem Wafer. Das Bilden der Gate-Elektrode umfasst das Abscheiden einer Austrittsarbeitsschicht, nachdem die Austrittsarbeitsschicht abgeschieden ist, das Durchführen einer Behandlung an dem Wafer, wobei die Behandlung durch Durchtränken des Wafers unter Verwendung eines siliziumhaltigen Gases durchgeführt wird; nach der Behandlung das Bilden einer Metallabdeckschicht über der Austrittsarbeitsschicht; und das Abscheiden eines Füllmetalls über der Metallabdeckschicht.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung: Nr. 62/738.452 , die am 28. September 2018 eingereicht wurde und den Titel „Capping Layers in Metal Gates of Transistors“ trägt, wobei diese Anmeldung hierin durch Bezugnahme aufgenommen ist.
  • ALLGEMEINER STAND DER TECHNIK
  • Metalloxidhalbleiter(MOS, Metal-Oxide-Semiconductor)-vorrichtungen sind grundlegende Bausteine in integrierten Schaltungen. Eine vorhandene MOS-Vorrichtung weist typischerweise eine Gate-Elektrode auf, die aus Polysilizium gebildet ist, dotiert mit p-Typ- oder n-Typ-Verunreinigungen unter Verwendung von Dotieroperationen, wie etwa Ionenimplantation oder thermische Diffusion. Die Austrittsarbeit der Gate-Elektrode kann an die Bandkante von Silizium angepasst werden. Für eine n-Typ-Metalloxidhalbleiter(NMOS)-vorrichtung kann die Austrittsarbeit nahe bei dem Leitungsband von Silizium angepasst werden. Für eine p-Typ-Metalloxidhalbleiter(NMOS)-vorrichtung kann die Austrittsarbeit nahe bei dem Valenzband von Silizium angepasst werden. Das Anpassen der Austrittsarbeit der Polysilizium-Gate-Elektrode kann durch Auswählen von geeigneten Verunreinigungen erzielt werden.
  • MOS-Vorrichtungen mit Polysilizium-Gate-Elektroden zeigen einen Trägerverarmungseffekt, welcher auch als Poly-Verarmungseffekt bekannt ist. Der Poly-Verarmungseffekt tritt auf, wenn die angelegten elektrischen Felder Träger von Gate-Bereichen in der Nähe von Gate-Dielektrika abziehen, wodurch Verarmungsschichten gebildet werden. Bei einer n-dotierten Polysiliziumschicht weist die Verarmungsschicht ionisierte nichtmobile Donatorstellen auf, wobei bei einer p-dotierten Polysiliziumschicht die Verarmungsschicht ionisierte nichtmobile Akzeptorstellen aufweist. Der Verarmungseffekt führt zu einer Zunahme der effektiven Gate-Dielektrikumsdicke, was es erschwert, eine Inversionsschicht an der Oberfläche des Halbleiters zu erzeugen.
  • Das Poly-Verarmungsproblem kann durch Bilden von Metall-Gate-Elektroden gelöst werden, wobei die Metall-Gates, die bei NMOS-Vorrichtungen und PMOS-Vorrichtungen verwendet werden, auch Bandkantenaustrittsarbeiten aufweisen können. Dementsprechend umfassen die resultierenden Metall-Gates mehrere Schichten, um die Anforderungen der NMOS-Vorrichtungen und PMOS-Vorrichtungen zu erfüllen.
  • Das Bilden von Metall-Gates beinhaltet typischerweise das Abscheiden von Metallschichten und dann das Durchführen eines chemisch-mechanischen Polierens (CMP) zum Entfernen von überschüssigen Abschnitten der Metallschichten. Die verbleibenden Abschnitte der Metallschichten bilden Metall-Gates.
  • Figurenliste
  • Die Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden ausführlichen Beschreibung verstanden, wenn diese mit den beigefügten Figuren gelesen wird. Es sei darauf hingewiesen, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der klaren Erörterung wegen willkürlich vergrößert oder verkleinert sein.
    • Die 1-6, 7A, 7B, 8, 9A, 9B, 19 und 20 veranschaulichen die perspektivischen Ansichten und Querschnittsansichten von Zwischenstufen bei dem Bilden eines Fin-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen.
    • Die 10-18 veranschaulichen die perspektivischen Ansichten und Querschnittsansichten von Zwischenstufen bei dem Bilden eines Gate-Stapels eines Transistors gemäß einigen Ausführungsformen.
    • Die 21 und 22 veranschaulichen die Experimentergebnisse gemäß einigen Ausführungsformen.
    • 23 veranschaulicht einen Prozessfluss zum Bilden eines FinFET gemäß einigen Ausführungsformen.
    • 24 veranschaulicht einen Prozessfluss zum Bilden eines Gate-Stapels gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Es werden nachfolgend spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, so dass das erste und zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumlich bezogene Begriffe, wie etwa „darunterliegend“, „unterhalb“, „unterer“, „darüberliegend“, „oberer“ und dergleichen hierin für eine bequemere Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, verwendet werden. Die räumlich bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder mit anderen Ausrichtungen) ausgerichtet sein und die räumlich bezogenen Deskriptoren, die hierin verwendet werden, können dementsprechend gleichermaßen interpretiert werden.
  • Transistoren mit Ersetzungs-Gates und die Verfahren zum Bilden derselbigen werden gemäß verschiedenen Ausführungsformen bereitgestellt. Die Zwischenstufen des Bildens der Transistoren werden gemäß einigen Ausführungsformen veranschaulicht. Es werden einige Variationen einiger Ausführungsformen erörtert. In sämtlichen verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. In den veranschaulichten Ausführungsformen wird das Bilden von Fin-Feldeffekttransistoren (FinFETs) als ein Beispiel zum Erläutern des Konzepts der vorliegenden Offenbarung verwendet. Planare Transistoren können auch das Konzept der vorliegenden Offenbarung übernehmen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein siliziumhaltiger Durchtränkungs-(Behandlungs-)prozess nach dem Bilden einer Austrittsarbeitsschicht und bevor das Füllmetall des Metall-Gates abgeschieden wird, durchgeführt. Die siliziumhaltige Schicht, die aus dem siliziumhaltigen Durchtränkungsprozess resultiert, weist die Funktion des Verhinderns, dass sich das Metall in der Austrittsarbeitsschicht nach oben ausbreitet, um die Austrittsarbeit zu beeinträchtigen, und des Verhinderns, dass sich Sauerstoff nach unten in die Austrittsarbeitsschicht hinein ausbreitet, auf.
  • Die 1-8, 9A, 9B, 19 und 20 veranschaulichen die Querschnittsansichten und perspektivischen Ansichten von Zwischenstufen bei dem Bilden eines Fin-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Prozesse, die in diesen Figuren gezeigt sind, sind auch schematisch in dem Prozessfluss 200 dargestellt, der in 23 gezeigt ist.
  • In 1 wird ein Substrat 20 bereitgestellt. Das Substrat 20 kann ein Halbleitersubstrat, wie etwa ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolator(SOI, Semiconductor-On-Insulator)-Substrat oder dergleichen sein, welches dotiert (z. B. mit einem p-Typ- oder einem n-Typ-Dotiermittel) oder undotiert sein kann. Das Halbleitersubstrat 20 kann ein Teil eines Wafers 10, wie etwa ein Siliziumwafer, sein. Allgemein ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolatorschicht gebildet ist. Der Isolator kann zum Beispiel eine vergrabene Oxid(BOX, Buried Oxide)-Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Es können auch andere Substrate, wie etwa ein mehrschichtiges Substrat oder Gradientsubstrat, verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Halbleitersubstrats 20 Silizium; Germanium; einen Verbundhalbleiter einschließlich Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen.
  • Weiter unter Bezugnahme auf 1 ist ein Wannenbereich 22 in dem Substrat 20 gebildet. Der jeweilige Prozess ist als Prozess 202 in dem Prozessfluss 200 veranschaulicht, der in 23 gezeigt ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der Wannenbereich 22 ein n-Typ-Wannenbereich, der durch Implantieren einer n-Typ-Verunreinigung, welche Phosphor, Arsen, Antimon oder dergleichen sein kann, in das Substrat 20 gebildet wird. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung ist der Wannenbereich 22 ein p-Typ-Wannenbereich, der durch Implantieren einer p-Typ-Verunreinigung, welche Bor, Indium oder dergleichen sein kann, in das Substrat 20 gebildet wird. Der resultierende Wannenbereich 22 kann sich zu der oberen Fläche des Substrats 20 erstrecken. Die n-Typ-Verunreinigungs- oder p-Typ-Verunreinigungskonzentration kann 1018 cm-3 oder weniger, wie etwa in dem Bereich zwischen ungefähr 1017 cm-3 und ungefähr 1018 cm-3, betragen.
  • Unter Bezugnahme auf 2 sind Isolationsbereiche 24 derart gebildet, dass sie sich von einer oberen Fläche des Substrats 20 in das Substrat 20 hinein erstrecken. Die Isolationsbereiche 24 werden im Folgenden alternativ als Flachgrabenisolations(STI, Shallow Trench Isolation)-bereiche bezeichnet. Der jeweilige Prozess ist als Prozess 204 in dem Prozessfluss 200 veranschaulicht, der in 23 gezeigt ist. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Bereichen 24 werden als Halbleiterstreifen 26 bezeichnet. Zum Bilden der STI-Bereiche 24 werden eine Pad-Oxid-Schicht 28 und eine Hartmaskenschicht 30 auf dem Halbleitersubstrat 20 gebildet und dann strukturiert. Die Pad-Oxid-Schicht 28 kann ein dünner Film sein, der aus Siliziumoxid gebildet ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Pad-Oxid-Schicht 28 in einem thermischen Oxidationsprozess gebildet, wobei eine obere Flächenschicht des Halbleitersubstrats 20 oxidiert wird. Die Pad-Oxid-Schicht 28 wirkt als eine Adhäsionsschicht zwischen dem Halbleitersubstrat 20 und der Hartmaskenschicht 30. Die Pad-Oxid-Schicht 28 kann auch als eine Ätzstoppschicht zum Ätzen der Hartmaskenschicht 30 wirken. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Hartmaskenschicht 30 aus Siliziumnitrid gebildet, zum Beispiel unter Verwendung von chemischer Niederdruck-Dampfabscheidung (LPCVD, Low-Pressure Chemical Vapor Deposition). Gemäß anderen Ausführungsformen der vorliegenden Offenbarung ist die Hartmaskenschicht 30 durch thermische Nitridierung von Silizium oder plasmaverstärkte chemische Dampfabscheidung (PECVD, Plasma Enhanced Chemical Vapor Deposition) gebildet. Ein Photoresist (nicht gezeigt) wird auf der Hartmaskenschicht 30 gebildet und dann strukturiert. Die Hartmaskenschicht 30 wird dann unter Verwendung des strukturierten Photoresists als eine Ätzmaske zum Bilden der Hartmasken 30 strukturiert, wie in 2 gezeigt ist.
  • Als Nächstes wird die strukturierte Hartmaskenschicht 30 als eine Ätzmaske zum Ätzen der Pad-Oxid-Schicht 28 und des Substrats 20 verwendet, gefolgt von dem Füllen der resultierenden Gräben in dem Substrat 20 mit (einem) dielektrischen Material(ien). Es wird ein Planarisierungsprozess, wie etwa ein chemisch-mechanischer Polierungs(CMP)-prozess oder ein mechanischer Schleifprozess, durchgeführt, um überschüssige Abschnitte der dielektrischen Materialien zu entfernen, und die verbleibenden Abschnitte des/der dielektrischen Materials/Materialien sind STI-Bereiche 24. Die STI-Bereiche 24 können ein Liner-Dielektrikum (nicht gezeigt) aufweisen, welches ein thermisches Oxid sein kann, das durch eine thermische Oxidation einer Oberflächenschicht des Substrats 20 gebildet wird. Das Liner-Dielektrikum kann auch eine abgeschiedene Siliziumoxidschicht, Siliziumnitridschicht oder dergleichen sein, die zum Beispiel unter Verwendung von Atomschichtabscheidung (ALD, Atomic Layer Deposition), chemische Hochdichteplasmadampfabscheidung (HDPCVD, High-Density Plasma Chemical Vapor Deposition) oder chemische Dampfabscheidung (CVD, Chemical Vapor Deposition) gebildet wird. Die STI-Bereiche 24 können auch ein dielektrisches Material über dem Liner-Oxid umfassen, wobei das dielektrische Material unter Verwendung von fließfähiger chemischer Dampfabscheidung (FCVD, Flowable Chemical Vapor Deposition), Spin-On-Coating oder dergleichen gebildet werden kann. Das dielektrische Material über dem Liner-Dielektrikum kann Siliziumoxid gemäß einigen Ausführungsformen umfassen.
  • Die oberen Flächen der Hartmasken 30 und die oberen Flächen der STI-Bereiche 24 können im Wesentlichen auf derselben Höhe liegen. Die Halbleiterstreifen 26 liegen zwischen benachbarten STI-Bereichen 24. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen 26 Teile des ursprünglichen Substrats 20 und ist somit das Material der Halbleiterstreifen 26 dasselbe wie jenes des Substrats 20. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen 26 Ersetzungsstreifen, die durch Ätzen der Abschnitte des Substrats 20 zwischen den STI-Bereichen 24 zum Bilden von Aussparungen und Durchführen einer Epitaxie zum erneuten Züchten eines anderen Halbleitermaterials in den Aussparungen gebildet werden. Dementsprechend sind die Halbleiterstreifen 26 aus einem Halbleitermaterial gebildet, das sich von jenem des Substrats 20 unterscheidet. Gemäß einigen Ausführungsformen sind die Halbleiterstreifen 26 aus Siliziumgermanium, Siliziumcarbon oder einem III-V-Verbundhalbleitermaterial gebildet.
  • Unter Bezugnahme auf 3 sind die STI-Bereiche 24 ausgespart, so dass die oberen Abschnitte der Halbleiterstreifen 26 höher als die oberen Flächen 24A der verbleibenden Abschnitte der STI-Bereiche 24 vorstehen, um vorstehende Finnen 36 zu bilden. Der jeweilige Prozess ist als Prozess 206 in dem Prozessfluss 200 veranschaulicht, der in 23 gezeigt ist. Das Ätzen kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei HF3 und NH3 zum Beispiel als die Ätzgase verwendet werden. Während dem Ätzprozess kann Plasma erzeugt werden. Es kann auch Argon aufgenommen werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das Aussparen der STI-Bereiche 24 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann zum Beispiel HF umfassen.
  • In den zuvor veranschaulichten Ausführungsformen können die Finnen durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Photolithographieprozesse einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstausgerichtete Prozesse, was das Erzeugen von Mustern ermöglicht, die zum Beispiel Steigungen aufweisen, die kleiner als das, was ansonsten unter Verwendung eines einzigen direkten Photolithographieprozesses erhalten werden kann, sind. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter oder Spanndorne können dann verwendet werden, um die Finnen zu strukturieren.
  • Unter Bezugnahme auf 4 sind die Dummy-Gate-Stapel 38 derart gebildet, dass sie sich auf den oberen Flächen und den Seitenwänden der (vorstehenden) Finnen 36 erstrecken. Der jeweilige Prozess ist als Prozess 208 in dem Prozessfluss 200 veranschaulicht, der in 23 gezeigt ist. Die Dummy-Gate-Stapel 38 können Dummy-Gate-Dielektrika 40 und Dummy-Gate-Elektroden 42 über den Dummy-Gate-Dielektrika 40 aufweisen. Die Dummy-Gate-Elektroden 42 können zum Beispiel unter Verwendung von Polysilizium gebildet werden und es können auch andere Materialien verwendet werden. Jeder der Dummy-Gate-Stapel 38 kann auch eine (oder mehrere) Hartmaskenschicht 44 über den Dummy-Gate-Elektroden 42 aufweisen. Die Hartmaskenschichten 44 können aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid oder Mehrfachschichten davon gebildet sein. Die Dummy-Gate-Stapel 38 können eine einzige oder mehrere vorstehende Finnen 36 und/oder STI-Bereiche 24 überqueren. Die Dummy-Gate-Stapel 38 weisen auch Längsrichtungen senkrecht zu den Längsrichtungen der vorstehenden Finnen 36 auf.
  • Als Nächstes werden Gate-Abstandshalter 46 auf den Seitenwänden der Dummy-Gate-Stapel 38 gebildet. Der jeweilige Prozess ist auch als Prozess 208 in dem Prozessfluss 200 gezeigt, der in 23 gezeigt ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Gate-Abstandshalter 46 aus (einem) dielektrischen Material(ien), wie etwa Siliziumnitrid, Siliziumcarbonitrid oder dergleichen gebildet und können eine Einschichtstruktur oder eine Mehrschichtstruktur einschließlich mehrerer dielektrischer Schichten aufweisen.
  • Ein Ätzprozess wird dann durchgeführt, um die Abschnitte der vorstehenden Finnen 36 zu ätzen, die nicht von den Dummy-Gate-Stapeln 38 und den Gate-Abstandshaltern 46 abgedeckt werden, was zu der in 5 gezeigten Struktur führt. Der jeweilige Prozess ist als Prozess 210 in dem Prozessfluss 200 veranschaulicht, der in 23 gezeigt ist. Die Aussparung kann anisotrop sein, und somit werden die Abschnitte der Finnen 36, die direkt unter den Dummy-Gate-Stapeln 38 und den Gate-Abstandshaltern 46 liegen, geschützt und nicht geätzt. Die oberen Flächen der ausgesparten Halbleiterstreifen 26 können niedriger als die oberen Flächen 24A der STI-Bereiche 24 gemäß einigen Ausführungsformen sein. Die Aussparungen 50 sind dementsprechend gebildet. Die Aussparungen 50 umfassen Abschnitte, die auf den gegenüberliegenden Seiten der Dummy-Gate-Stapel 38 liegen, und Abschnitte zwischen verbleibenden Abschnitten der vorstehenden Finnen 36.
  • Als Nächstes werden Epitaxiebereiche (Source-/Drain-Bereiche) 54 durch gezieltes Züchten (durch Epitaxie) eines Halbleitermaterials in den Aussparungen 50 gebildet, was zu der Struktur in 6 führt. Der jeweilige Prozess ist als Prozess 212 in dem Prozessfluss 200 veranschaulicht, der in 23 gezeigt ist. Je nachdem, ob der resultierende FinFET ein p-Typ-FinFET oder ein n-Typ-FinFET ist, kann eine p-Typ- oder eine n-Typ-Verunreinigung vor Ort mit dem Fortschreiten der Epitaxie dotiert werden. Wenn zum Beispiel der resultierende FinFET ein p-Typ-FinFET ist, kann Siliziumgermaniumbor (SiGeB) oder Siliziumbor (SiB) gezüchtet werden. Umgekehrt kann, wenn der resultierende FinFET ein n-Typ-FinFET ist, Siliziumphosphor (SiP) oder Siliziumcarbonphosphor (SiCP) gezüchtet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung umfassen die Epitaxiebereiche 54 III-V-Verbundhalbleiter, wie etwa GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon. Nachdem die Aussparungen 50 mit den Epitaxiebereichen 54 gefüllt sind, bewirkt das weitere epitaxiale Züchten der Epitaxiebereiche 54, dass sich die Epitaxiebereiche 54 horizontal ausdehnen, und können Facetten gebildet werden. Das weitere Züchten der Epitaxiebereiche 54 kann auch bewirken, dass benachbarte Epitaxiebereiche 54 miteinander verschmelzen. Es können Lücken (Luftspalte) 56 erzeugt werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann das Bilden der Epitaxiebereiche 54 beendet werden, wenn die obere Fläche der Epitaxiebereiche 54 immer noch wellig ist, oder wenn die obere Fläche der verschmolzenen Epitaxiebereiche 54 planar geworden ist, was durch weiteres Züchten auf den Epitaxiebereichen 54 erzielt wird, wie in 6 gezeigt ist.
  • Nach dem Epitaxieschritt können die Epitaxiebereiche 54 ferner mit einer p-Typ- oder einer n-Typ-Verunreinigung implantiert werden, um Source- und Drain-Bereiche zu bilden, welche auch unter Verwendung des Bezugszeichens 54 bezeichnet sind. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird der Implantationsschritt übersprungen, wenn die Epitaxiebereiche 54 vor Ort mit der p-Typ- oder n-Typ-Verunreinigung während der Epitaxie dotiert werden.
  • 7A veranschaulicht eine perspektivische Ansicht der Struktur nach dem Bilden der Kontaktätzstoppschicht (CESL, Contact Etch Stop Layer) 58 und der dielektrischen Zwischenschicht (ILD, Inter-Layer Dielectric) 60. Der jeweilige Prozess ist als Prozess 214 in dem Prozessfluss 200 veranschaulicht, der in 23 gezeigt ist. Die CESL 58 kann aus Siliziumoxid, Siliziumnitrid, Siliziumcarbonitrid oder dergleichen gebildet sein und unter Verwendung von CVD, ALD oder dergleichen gebildet sein. Die ILD 60 kann ein dielektrisches Material umfassen, das unter Verwendung zum Beispiel von FCVD, Spin-On-Coating, CVD oder einem anderen Abscheidungsverfahren gebildet ist. Die ILD 60 kann aus einem sauerstoffhaltigen dielektrischen Material gebildet werden, welches ein siliziumoxidbasiertes Material, wie etwa Tetraethylorthosilikat(TEOS)-oxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG) oder dergleichen sein kann. Es kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, durchgeführt werden, um die oberen Flächen der ILD 60, der Dummy-Gate-Stapel 38 und der Gate-Abstandshalter 46 auf eine Höhe zu bringen.
  • 7B veranschaulicht den Referenzquerschnitt 7B-7B in 7A, bei welchem die Dummy-Gate-Stapel 38 veranschaulicht sind. Als Nächstes werden die Dummy-Gate-Stapel 38 einschließlich der Hartmaskenschichten 44, der Dummy-Gate-Elektroden 42 und der Dummy-Gate-Dielektrika 40 geätzt, wobei Gräben 62 zwischen den Gate-Abstandshaltern 46 gebildet werden, wie in 8 gezeigt ist. Der jeweilige Prozess ist als Prozess 216 in dem Prozessfluss 200 veranschaulicht, der in 23 gezeigt ist. Die oberen Flächen und die Seitenwände der vorstehenden Finnen 36 werden zu den Gräben 62 freigelegt. Wie in 9A und 9B gezeigt ist, werden als Nächstes die Ersetzungs-Gate-Stapel 72 in den Gräben 62 gebildet (8). 9B veranschaulicht den Referenzquerschnitt 9B-9B in 9A. Der jeweilige Prozess ist als Prozess 218 in dem Prozessfluss 200 veranschaulicht, der in 23 gezeigt ist. Die Ersetzungs-Gate-Stapel 72 umfassen Gate-Dielektrika 68 und die entsprechenden Gate-Elektroden 70.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Gate-Dielektrikum 68 eine Grenzschicht (IL, Interfacial Layer) 64 als seinen unteren Teil. Die IL 64 ist auf den freigelegten Flächen der vorstehenden Finnen 36 gebildet. Die IL 64 kann eine Oxidschicht, wie etwa eine Siliziumoxidschicht, umfassen, welche durch die thermische Oxidation der vorstehenden Finnen 36, einen chemischen Oxidationsprozess oder einen Abscheidungsprozess gebildet wird. Das Gate-Dielektrikum 68 kann auch eine high-k-Dielektrikumsschicht 66 umfassen, die über der IL 64 gebildet ist. Die high-k-Dielektrikumsschicht 66 umfasst ein high-K-Dielektrikummaterial, wie etwa Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirkoniumoxid oder dergleichen. Die dielektrische Konstante (k-Wert) des high-K-Dielektrikummaterials ist höher als 3,9 und kann höher als ungefähr 7,0 sein und kann manchmal eine Höhe von 21,0 oder mehr aufweisen. Die high-k-Dielektrikumsschicht 66 liegt über der IL 64 und kann diese berühren. Die high-k-Dielektrikumsschicht 66 ist als eine konformale Schicht gebildet und erstreckt sich auf den Seitenwänden der vorstehenden Finnen 36 und der oberen Fläche und den Seitenwänden der Gate-Abstandshalter 46. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die high-k-Dielektrikumsschicht 66 unter Verwendung von ALD, CVD, PECVD, Molekularstrahlabscheidung (MBD, Molecular-Beam Deposition) oder dergleichen gebildet.
  • Weiter unter Bezugnahme auf 9B wird die Gate-Elektrode 70 auf dem Gate-Dielektrikum 68 gebildet. Die Gate-Elektrode 70 kann mehrere metallhaltige Schichten 74, welche als konformale Schichten gebildet sein können, und einen Füllmetallbereich 76, der den Rest der Gräben füllt, die nicht von den mehreren metallhaltigen Schichten 74 gefüllt werden, umfassen. Die metallhaltigen Schichten 74 können eine Barriereschicht, eine Austrittsarbeitsschicht über der Barriereschicht und eine oder mehrere Metallabdeckschichten über der Austrittsarbeitsschicht umfassen. Die detaillierte Struktur der metallhaltigen Schichten 74 wird unter Bezugnahme auf die 10 bis 18 erörtert.
  • 9B veranschaulicht schematisch den Bereich 78, in welchem ein Abschnitt der Finne 36, ein Abschnitt des Gate-Dielektrikums 68, ein Abschnitt der metallhaltigen Schichten 74 und ein Abschnitt des Füllmetallbereichs 76 enthalten sind. Die 10 bis 17 veranschaulichen das Bilden der Merkmale, die sich in den Bereich 78 hinein erstrecken, gemäß einigen Ausführungsformen. Der jeweilige Prozessfluss ist als Prozessfluss 300 veranschaulicht, wie in 24 gezeigt ist.
  • Es versteht sich, dass die Prozesse, wie in den 10 bis 17 gezeigt, die möglichen Prozesse umfassen, die bei dem Bilden von Gate-Stapeln implementiert werden können. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden einige, jedoch nicht alle, dieser Prozesse durchgeführt und umfasst die resultierende Struktur einige, jedoch nicht alle, der veranschaulichten Merkmale, wie in 17 gezeigt ist. Die möglichen Kombinationen werden erörtert werden. Wenn ein Prozess nicht gebildet wird, wird eine jeweilige darüberliegende Schicht, die sich direkt über dem/der übersprungenen Prozess/Schicht befindet, eine jeweilige darunterliegende Schicht berühren, die direkt unter dem/der übersprungenen Prozess/Schicht liegt.
  • Unter Bezugnahme auf 10 wird die IL 64 auf der vorstehenden Finne 36 gebildet. Die high-k-Dielektrikumsschicht 66 ist über der IL 64 gebildet. Gemäß einigen Ausführungsformen ist eine Adhäsionsschicht (welche auch eine Diffussionsbarriereschicht ist) 119 über der high-k-Dielektrikumsschicht 66 gebildet. Die Adhäsionsschicht 119 kann aus TiN oder Titansiliziumnitrid (TSN) gebildet werden. Die TiN-Schicht kann unter Verwendung von ALD oder CVD gebildet werden und die TSN-Schicht kann abwechselnd abgeschiedene TiN-Schichten und SiN-Schichten umfassen, welche unter Verwendung von zum Beispiel ALD gebildet werden. Da die TiN-Schichten und die SiN-Schichten sehr dünn sind, können diese Schichten möglicherweise nicht voneinander unterschieden werden und werden daher als TSN-Schicht bezeichnet.
  • Die Austrittsarbeitsschicht 120 ist über der Adhäsionsschicht 119 gebildet. Die Austrittsarbeitsschicht 120 bestimmt die Austrittsarbeit des Gates und umfasst mindestens eine Schicht oder mehrere Schichten, die aus verschiedenen Materialien gebildet sind. Das Material der Austrittsarbeitsschicht wird je nachdem, ob der jeweilige FinFET ein n-Typ-FinFET oder ein p-Typ-FinFET ist, ausgewählt. Wenn zum Beispiel der FinFET ein n-Typ-FinFET ist, kann die Austrittsarbeitsschicht 120 eine TaN-Schicht und eine Titanaluminium(TiAl)-schicht über der TaN-Schicht umfassen. Wenn der FinFET ein p-Typ-FinFET ist, kann die Austrittsarbeitsschicht 120 eine TaN-Schicht, eine TiN-Schicht über der TaN-Schicht und eine TiAl-Schicht über der TiN-Schicht umfassen. Es versteht sich, dass die Austrittsarbeitsschichten verschiedene Materialien umfassen können, welche auch berücksichtigt werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist eine Metallabdeckschicht 122 über der Austrittsarbeitsschicht 120 gebildet, wie in 11 gezeigt ist. Der jeweilige Prozess ist als Prozess 302 in dem Prozessfluss 300 veranschaulicht, der in 24 gezeigt ist. Die Metallabdeckschicht 122 kann aus einem Metallnitrid, wie etwa TiN, gemäß einigen Ausführungsformen gebildet sein, und es können andere Materialien, wie etwa TaN, verwendet werden. Gemäß anderen Ausführungsformen umfasst die Metallabdeckschicht 122 das Metallnitrid und ist frei von dem TaN. Gemäß einigen Ausführungsformen wird die Metallabdeckschicht 122 unter Verwendung von ALD gebildet. Die Dicke der Metallabdeckschicht 122 kann im Bereich von zwischen ungefähr 5 Å und ungefähr 60 Å liegen. Gemäß alternativen Ausführungsformen wird das Bilden der Metallabdeckschicht 122 übersprungen und können die Durchtränkungsschritte, wie in 11 und 12 gezeigt, direkt auf der Austrittsarbeitsschicht 120 durchgeführt werden. Dementsprechend ist die Metallabdeckschicht 122 unter Verwendung von gestrichelten Linien veranschaulicht, um anzuzeigen, dass sie gebildet sein kann oder nicht.
  • 11 veranschaulicht einen metall- oder chlorhaltigen Gasdurchtränkungsprozess unter Verwendung eines gasförmigen Vorläufers. Gemäß einigen Ausführungsformen umfasst der Vorläufer ein titanhaltiges Gas und/oder ein chlorbasiertes Gas. Zum Beispiel kann der Vorläufer TiCl4 als ein Prozessgas umfassen. Wenn das TiCl4 verwendet wird, kann der entsprechende Durchtränkungsprozess auch als ein TiCl4-Durchtränkungsprozess bezeichnet werden. Der jeweilige Prozess ist als Prozess 304 in dem Prozessfluss 300 veranschaulicht, der in 24 gezeigt ist. Dieser Prozess ist vorteilhaft, wenn die Metallabdeckschicht 122 nicht gebildet wird und die metall- oder chlorhaltige Gasdurchtränkung auf der Austrittsarbeitsschicht 120 durchgeführt wird, welche TiCl4 ausgesetzt wird. Gemäß einigen Ausführungsformen wird TiCl4, welches ein Gas ist, bereitgestellt, um den Wafer 10 zu durchtränken, wobei entweder die Austrittsarbeitsschicht 120 oder die Metallabdeckschicht 122 freigelegt wird. Während der metall- oder chlorhaltigen Gasdurchtränkung wird der Wafer 10 erhitzt, zum Beispiel auf eine Temperatur im Bereich von zwischen ungefähr 200°C und ungefähr 500°C. Es wird kein Plasma erzeugt. Die Durchtränkungsdauer kann mehr als ungefähr 5 Sekunden betragen. Die TiCl4-Durchtränkung führt dazu, dass die resultierenden Moleküle (wie etwa TiCl3-Moleküle) mit den freien Bindungen der darunterliegenden Austrittsarbeitsschicht 120 verbunden werden. Gemäß einigen Ausführungsformen, in welchen die Metallabdeckschicht 122 gebildet wird, kann der metall- oder chlorhaltige Gasdurchtränkungsprozess durchgeführt oder übersprungen werden. Der metall- oder chlorhaltige Gasdurchtränkungsprozess wird verwendet, um das Binden von Silizium an der darunterliegenden Austrittsarbeitsschicht 120 zu verbessern, da das siliziumhaltige Gas, so wie es bei der darauffolgenden siliziumhaltigen Gasdurchtränkung bereitgestellt wird, keine gute Adhäsion an der Austrittsarbeitsschicht 120 aufweist. Im Vergleich dazu werden bei der TiCl4-Durchtränkung Ti- und Cl-haltige Moleküle an der Austrittsarbeitsschicht 120 befestigt und weisen die darauffolgend angewendeten siliziumhaltigen Moleküle eine gute Bindung an den Ti-Atomen in dem TiCl4 auf. Dementsprechend wird, wenn die darauffolgend erörterte siliziumhaltige Gasbehandlung auf der Austrittsarbeitsschicht 120 durchgeführt wird, das TiCl4 verwendet, um die Bindung der siliziumhaltigen Moleküle an der Austrittsarbeitsschicht 120 zu verbessern.
  • Gemäß einigen Ausführungsformen, in welchen das Bilden der Metallabdeckschicht 122 übersprungen wird, kann der Vorläufer, der für den Durchtränkungsprozess verwendet wird, anstatt nach dem Bilden der Austrittsarbeitsschicht 120 verwendet zu werden, gleichzeitig durchgeführt werden, wenn die Austrittsarbeitsschicht 120 gebildet wird.
  • 12 veranschaulicht einen thermischen Durchtränkungsprozess unter Verwendung eines siliziumhaltigen Gases, welches SiH4, Si2H6 oder dergleichen sein kann, oder von Kombinationen davon. Der jeweilige Prozess ist als Prozess 306 in dem Prozessfluss 300 veranschaulicht, der in 24 gezeigt ist. Während der siliziumhaltigen Gasdurchtränkung wird der Wafer 10 erhitzt, zum Beispiel auf eine Temperatur im Bereich von zwischen ungefähr 200°C und ungefähr 550°C, wenn SiH4 verwendet wird, und auf eine höhere Temperatur im Bereich von zwischen ungefähr 200°C und ungefähr 500°C, wenn Si2H6 verwendet wird. Es wird kein Plasma erzeugt. Die Durchtränkungsdauer kann im Bereich von zwischen ungefähr 30 Sekunden und ungefähr 600 Sekunden liegen. In den Ausführungsformen, in welchen der metall- oder chlorhaltige Gasdurchtränkungsprozess unter Verwendung von TiCl4 durchgeführt wird, kann eine dünne silizium- und titanreiche Schicht an der veranschaulichten Fläche in 12 gebildet sein. Wenn die metall- oder chlorhaltige Gasdurchtränkung nicht durchgeführt wird, werden die Si-Atome an den Austrittsarbeitsschichten 120 oder der Metallabdeckschicht 122 befestigt.
  • 12 veranschaulicht schematisch die siliziumhaltige Schicht 124, um die befestigten siliziumhaltigen Moleküle darzustellen, welche Silizium- und Wasserstoffatome und mögliche Titan- und Chloratome aufweisen, wenn die TiCl4-Durchtränkung durchgeführt wurde.
  • Das Bilden der Austrittsarbeitsschicht 120, das Bilden der Metallabdeckschicht 122, der metall- oder chlorhaltige Gasdurchtränkungsprozess und der siliziumhaltige Gasdurchtränkungsprozess werden vor Ort durchgeführt, so dass kein Vakuumstopp zwischen diesen Prozessen auftritt. Diese Prozesse können in verschiedenen Prozesskammern durchgeführt werden, die in einer gleichen Plattform liegen, welche eine gleiche Vakuumumgebung aufweist.
  • Unter Bezugnahme auf 13 kann nach der siliziumhaltigen Gasdurchtränkung ein Vakuumbruch durchgeführt werden. Der jeweilige Prozess ist als Prozess 308 in dem Prozessfluss 300 veranschaulicht, der in 24 gezeigt ist. Infolge dessen, dass die siliziumhaltige Schicht 124 Luft ausgesetzt wird, wird die siliziumhaltige Schicht 124 oxidiert, um eine Siliziumoxidschicht 124' zu bilden, wie in 13 gezeigt ist. Es versteht sich, dass sich in darauffolgenden thermischen Prozessen die Elemente in benachbarten Schichten in die Siliziumoxidschicht 124' hinein ausbreiten können. Dementsprechend ist die Schicht 124', wenngleich sie als Siliziumoxidschicht bezeichnet wird, eigentlich eine silizium- und sauerstoffreiche Schicht, die andere Elemente umfasst, und können ihre Silizium- und Sauerstoffatomanteile höher als die entsprechenden Silizium- und Sauerstoffatomanteile in der benachbarten Schicht sein, die anfangs frei von Silizium und/oder Sauerstoff ist.
  • 14 veranschaulicht das Bilden der Metallabdeckschicht 126. Der jeweilige Prozess ist als Prozess 310 in dem Prozessfluss 300 veranschaulicht, der in 24 gezeigt ist. Das Bildungsverfahren, das Material, die Dicke usw. der Metallabdeckschicht 126 können aus den Kandidatenverfahren, Kandidatenmaterialien, Kandidatendicken der Metallabdeckschicht 122 ausgewählt werden. Die Details werden somit nicht wiederholt.
  • Gemäß alternativen Ausführungsformen kann anstelle des Durchführens eines Vakuumstopps nach der siliziumhaltigen Gasdurchtränkung und vor dem Bilden der Metallabdeckschicht 126 der Vakuumstopp nach dem Bilden der Metallabdeckschicht 126 durchgeführt werden, welche über der siliziumhaltigen Schicht 124 liegt und diese berührt. Die jeweiligen Prozesse sind als Prozesse 310' und 308' gezeigt. Da die Metallabdeckschicht 126 sehr dünn ist, zum Beispiel im Bereich von zwischen ungefähr 5 Å und 60 Å, dringt Sauerstoff durch die Metallabdeckschicht 126 ein und wird die siliziumhaltige Schicht 124 oxidiert, um die Siliziumoxidschicht 124' zu bilden.
  • 15 veranschaulicht den optionalen zweiten siliziumhaltigen Gasdurchtränkungsprozess. Der jeweilige Prozess ist als Prozess 312 in dem Prozessfluss 300 veranschaulicht, der in 24 gezeigt ist. Der zweite siliziumhaltige Gasdurchtränkungsprozess kann unter Verwendung von ähnlichen Prozessbedingungen wie jene des ersten siliziumhaltigen Gasdurchtränkungsprozesses, der unter Bezugnahme auf 12 erörtert wurde, durchgeführt werden. Dementsprechend wird eine siliziumhaltige Schicht 128 gebildet, um die freien Bindungen der Metallabdeckschicht 126 zu beenden. Der zweite SiH4-Durchtränkungsprozess wird in einer Vakuumkammer durchgeführt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein Vakuumstopp nach dem zweiten siliziumhaltigen Gasdurchtränkungsprozess (und vor dem Bilden der Metallabdeckschicht 130) durchgeführt, um die siliziumhaltige Schicht 128 in eine Siliziumoxidschicht (128', wie in 16 gezeigt) umzuwandeln. Der jeweilige Prozess ist als Prozess 314 in dem Prozessfluss 300 veranschaulicht, der in 24 gezeigt ist.
  • 16 veranschaulicht das optionale Bilden der Metallabdeckschicht 130. Der jeweilige Prozess ist als Prozess 316 in dem Prozessfluss 300 veranschaulicht, der in 24 gezeigt ist. Das Bildungsverfahren, das Material, die Dicke usw. der Metallabdeckschicht 130 können aus den Kandidatenverfahren, Kandidatenmaterialien, Kandidatendicken und dergleichen zum Bilden der Metallabdeckschicht 122 ausgewählt werden. Die Details werden somit nicht wiederholt. Gemäß einigen Ausführungsformen kann anstelle des Durchführens des Vakuumstopps nach dem siliziumhaltigen Gasdurchtränkungsprozess (16) und vor dem Bilden der Metallabdeckschicht 130 der Vakuumstopp nach dem Bilden der Metallabdeckschicht 130 durchgeführt werden. Die jeweiligen Prozesse sind als Prozesse 316' und 314' in dem Prozessfluss 300, der in 24 gezeigt ist, gezeigt. Infolge des Vakuumstopps dringt Sauerstoff durch die Metallabdeckschicht 130 ein, um die siliziumhaltige Schicht 128 (15) in die Siliziumoxidschicht 128' (16) umzuwandeln. Die Siliziumoxidschicht 128' und die Metallabdeckschicht 130 sind unter Verwendung von gestrichelten Linien veranschaulicht, um anzudeuten, dass diese Schichten gebildet sein können oder nicht. Die Schichten 119, 120, 122, 124', 126,128' und 130 in Kombination entsprechen den gestapelten Schichten 74 in 9B.
  • 17 veranschaulicht das Bilden des Füllmetallbereichs 132, welcher dem Füllmetallbereich 76 in 9B entspricht. Der jeweilige Prozess ist als Prozess 318 in dem Prozessfluss 300 veranschaulicht, der in 24 gezeigt ist. Gemäß einigen Ausführungsformen ist der Füllmetallbereich 132 aus Wolfram oder Kobalt gebildet, welche unter Verwendung von ALD, CVD oder dergleichen gebildet werden können. Gemäß einigen Ausführungsformen werden WF6 und SiH4 als Prozessgase zum Abscheiden von Wolfram verwendet. Nach dem Bilden des Füllmetallbereichs 132 kann ein Planarisierungsprozess durchgeführt werden, um überschüssige Abschnitte der abgeschiedenen Schichten zu entfernen, wie in 17 gezeigt ist, was zu den Gate-Stapeln 72 führt, wie in den 9A und 9B gezeigt ist. Der jeweilige Planarisierungsprozess ist als Prozess 320 in dem Prozessfluss 300 veranschaulicht, der in 24 gezeigt ist. In der gesamten Beschreibung werden die Schichten zwischen der Austrittsarbeitsschicht 120 und dem Füllmetallbereich 132, welche die Schichten 122, 124', 126, 128' und 130 umfassen können, gemeinsam als Verbundblockierschicht bezeichnet.
  • Die 1 bis 17 veranschaulichen mehrere mögliche Prozesse, wobei einige der Prozesse in einigen Ausführungsformen optional sind. Dementsprechend können mehrere Prozesse ausgewählt werden, um diese Kandidatenprozesse zu bilden, um mehrere Prozessflüsse zu implementieren. Folglich können mehrere Gate-Stapel mit verschiedenen Kombinationen von Schichten gebildet werden. Einige der möglichen Prozesse werden nachstehend erörtert.
  • In einem ersten Kandidatenprozess umfasst die Prozesssequenz das Bilden der Metallabdeckschicht 122 auf der Austrittsarbeitsschicht 120, das Durchführen eines siliziumhaltigen Gasdurchtränkungsprozesses (wobei die siliziumhaltige Schicht 124 gebildet wird), das Bilden der Metallabdeckschicht 126, das Durchführen des Vakuumstopps und das Bilden des Füllmetallbereichs 132. Der jeweilige Gate-Stapel kann die Austrittsarbeitsschicht 120, die Metallabdeckschicht 122, die Siliziumoxidschicht 124', die Metallabdeckschicht 126 und den Füllmetallbereich 132 umfassen.
  • In einem zweiten Kandidatenprozess umfasst die Prozesssequenz das Bilden der Metallabdeckschicht 122 auf der Austrittsarbeitsschicht 120, das Durchführen eines siliziumhaltigen Gasdurchtränkungsprozesses (wobei die siliziumhaltige Schicht 124 gebildet wird), das Durchführen eines Vakuumstopps, das Bilden der Metallabdeckschicht 126 und das Bilden des Füllmetallbereichs 132. Der jeweilige Gate-Stapel ist derselbe wie der Gate-Stapel, der durch den ersten Kandidatenprozess gebildet wird, und umfasst auch die Austrittsarbeitsschicht 120, die Metallabdeckschicht 122, die Siliziumoxidschicht 124', die Metallabdeckschicht 126 und den Füllmetallbereich 132.
  • In einem dritten Kandidatenprozess umfasst die Prozesssequenz einen metall- oder chlorhaltigen Gasdurchtränkungsprozess auf der Austrittsarbeitsschicht 120, das Durchführen eines siliziumhaltigen Gasdurchtränkungsprozesses (wobei die siliziumhaltige Schicht 124 gebildet wird), das Durchführen eines Vakuumstopps, das Bilden der Metallabdeckschicht 126 und das Bilden des Füllmetallbereichs 132. Der jeweilige Gate-Stapel kann die Austrittsarbeitsschicht 120, die Siliziumoxidschicht 124' (mit Ti- und Cl-Atomen darin), die Metallabdeckschicht 126 und den Füllmetallbereich 132 umfassen.
  • In einem vierten Kandidatenprozess umfasst die Prozesssequenz das Durchführen eines metall- oder chlorhaltigen Gasdurchtränkungsprozesses auf der Austrittsarbeitsschicht 120, das Durchführen eines siliziumhaltigen Gasdurchtränkungsprozesses (wobei die siliziumhaltige Schicht 124 gebildet wird), das Bilden der Metallabdeckschicht 126, das Durchführen eines Vakuumstopps und das Bilden des Füllmetallbereichs 132. Der jeweilige Gate-Stapel ist derselbe wie der Gate-Stapel, der durch den dritten Kandidatenprozess gebildet wird, und umfasst auch die Austrittsarbeitsschicht 120, die Siliziumoxidschicht 124' (mit Ti- und Cl-Atomen darin), die Metallabdeckschicht 126 und den Füllmetallbereich 132.
  • In einem fünften Kandidatenprozess umfasst die Prozesssequenz das Durchführen eines metall- oder chlorhaltigen Gasdurchtränkungsprozesses auf der Austrittsarbeitsschicht 120, das Durchführen eines siliziumhaltigen Gasdurchtränkungsprozesses, das Bilden der Metallabdeckschicht 126, das Durchführen eines Vakuumstopps, das Durchführen eines zusätzlichen siliziumhaltigen Gasdurchtränkungsprozesses (wobei die siliziumhaltige Schicht 128 gebildet wird), das Bilden der Metallabdeckschicht 130, das Durchführen eines Vakuumstopps und das Bilden des Füllmetallbereichs 132. Der jeweilige Gate-Stapel kann die Austrittsarbeitsschicht 120, die Siliziumoxidschicht 124' (mit Ti- und Cl-Atomen darin), die Metallabdeckschicht 126, die Siliziumoxidschicht 128', die Metallabdeckschicht 130 und den Füllmetallbereich 132 umfassen.
  • 18 veranschaulicht das Bilden eines Gate-Stapels gemäß alternativen Ausführungsformen. Gemäß einigen Ausführungsformen wird eine TSN-Schicht 134 über der Austrittsarbeitsschicht 120 gebildet und berührt diese möglicherweise. Gemäß einigen Ausführungsformen wird die TSN-Schicht 134 durch Durchführen eines oder mehrerer Zyklen gebildet, wobei jeder der Zyklen das Bilden einer TiN-Schicht durch (einen) ALD-Zyklus/Zyklen, gefolgt von dem Bilden einer SiN-Schicht durch (einen) ALD-Zyklus/Zyklen, umfasst. Die TiN-Schicht und die SiN-Schicht sind jeweils schematisch als 134A und 134B veranschaulicht, um schematisch zu veranschaulichen, wie die resultierende TSN-Schicht gebildet wird. Es versteht sich jedoch, dass die TiN-Schicht und das SiN eigentlich zusammengemischt werden und nicht voneinander unterschieden werden können aufgrund ihrer geringen Dicke und möglicherweise nicht voneinander unterschieden werden. Es können mehrere abwechselnde TiN-Schichten und SiN-Schichten vorhanden sein, welche manchmal schwer voneinander zu unterscheiden sind aufgrund einer Interdiffusion und somit in Kombination als TSN-Schicht 134 bezeichnet werden. Der Füllmetallbereich 132 liegt über der TSN-Schicht 134 und berührt diese. Gemäß diesen Ausführungsformen weist das Silizium in der TSN-Schicht 134 die Funktion des Blockierens des Ausbreitens von Sauerstoff nach unten, des Ausbreitens des Metalls in der Austrittsarbeitsschicht 120 nach oben, und des Ausbreitens von Fluor (das während dem Bilden des Füllmetallbereichs 132 eingebracht wird) nach unten in die Austrittsarbeitsschicht 120 auf.
  • 19 veranschaulicht das Bilden von Hartmasken 80 gemäß einigen Ausführungsformen. Der jeweilige Prozess ist als Prozess 220 in dem Prozessfluss 200 veranschaulicht, der in 23 gezeigt ist. Das Bilden der Hartmasken 80 kann das Durchführen eines Ätzprozesses zum Aussparen von Gate-Stapeln 72, so dass Aussparungen zwischen Gate-Abstandshaltern 46 gebildet werden, das Füllen der Aussparungen mit einem dielektrischen Material, und dann das Durchführen eines Planarisierungsprozesses, wie etwa eines CMP-Prozesses oder eines mechanischen Schleifprozesses, zum Entfernen von überschüssigen Abschnitten des dielektrischen Materials, umfassen. Die Hartmasken 80 können aus Siliziumnitrid, Siliziumoxynitrid, Siliziumoxycarbonitrid oder dergleichen gebildet sein.
  • 20 veranschaulicht das Bilden von Source-/Drain-Kontaktsteckern 82. Der jeweilige Prozess ist als Prozess 222 in dem Prozessfluss 200 veranschaulicht, der in 23 gezeigt ist. Das Bilden der Source-/Drain-Kontaktstecker 82 umfasst das Ätzen der ILD 60 zum Freilegen der darunterliegenden Abschnitte der CESL 58 und dann das Ätzen der freigelegten Abschnitte der CESL 58 zum Offenlegen der Source-/Drain-Bereiche 54. In einem darauffolgenden Prozess wird eine Metallschicht (wie etwa eine Ti-Schicht) abgeschieden und erstreckt sich in die Kontaktöffnungen. Es kann eine Metallnitridabdeckschicht realisiert werden. Ein Temperprozess wird dann durchgeführt, um die Metallschicht mit dem oberen Abschnitt der Source-/Drain-Bereiche 54 reagieren zu lassen, um Silizidbereiche 84 zu bilden, wie in 20 gezeigt ist. Als Nächstes wird entweder die zuvor gebildete Metallnitridschicht zurückgelassen, ohne entfernt zu werden, oder wird die zuvor gebildete Metallnitridschicht entfernt, gefolgt von dem Abscheiden einer neuen Metallnitridschicht (wie etwa einer Titannitridschicht). Ein Füllmetallmaterial, wie etwa Wolfram, Kobalt oder dergleichen, wird dann in die Kontaktöffnungen gefüllt, gefolgt von einer Planarisierung, um überschüssige Materialien zu entfernen, was zu den Source-/Drain-Kontaktsteckern 82 führt. Gate-Kontaktstecker (nicht gezeigt) werden auch gebildet, um durch einen Abschnitt jeder der Hartmasken 80 hindurch einzudringen, um die Gate-Elektroden 70 zu kontaktieren. Somit werden FinFETs 86 gebildet, welche parallel als ein FinFET geschaltet werden können.
  • Die 21 bis 24 veranschaulichen die Experimentergebnisse, die den Effekt der Verbundblockierschicht gemäß den Ausführungsformen der vorliegenden Offenbarung zeigen. Die X-Achsen stellen die Bindungsenergien dar. Die Y-Achsen stellen die Signalstärkewerte bei verschiedenen Bindungsenergien dar. 21 veranschaulicht die Bindungsenergien von Aluminium, wobei die charakteristischen Bindungsenergien von Al-O und Al-C veranschaulicht sind. Die Linien 140, 142, 144 und 146 werden erhalten, wenn eine Abdeckschicht jeweils aus einer dünnen TSN-Schicht, einer 10Å-TiN-Schicht, einer 19Å-TiN-Schicht und einer 37Å-TiN-Schicht gebildet ist. Die Ergebnisse deuten darauf hin, dass die Linie 140 ein starkes Al-O-Signal aufweist, was darauf hindeutet, dass Sauerstoff durch die dünne TSN-Schicht hindurch eindringt, um Bindungen mit dem Aluminium in der Austrittsarbeitsschicht (die TiAl aufweist) zu bilden. Es ist ein bemerkbares Al-C-Signal vorhanden, was darauf hindeutet, dass die dünne TSN-Schicht einen Effekt des Blockierens von Sauerstoff aufweist, wenngleich die Blockierfähigkeit nicht geeignet ist. Für die Linie 142 ist das Al-O-Signal schwächer und ist das Al-C-Signal stärker. Die Linien 144 und 146 weisen ein noch schwächeres Al-O-Signal und ein noch stärkeres Al-C-Signal auf. Dies deutet daraufhin, dass mit zunehmender Dicke der TiN-Abdeckschichten weniger Al-O gebildet wird aufgrund einer geringeren Sauerstoffdurchdringung und mehr Al-C übrig bleibt. Die Ergebnisse offenbaren, dass mit zunehmender Dicke der TiN-Abdeckschichten die Abdeckschichten eine verbesserte Fähigkeit dahingehend, zu verhindern, dass Sauerstoff durch diese hindurch eindringt, um die Austrittsarbeitsschicht zu erreichen, aufweisen.
  • 22 veranschaulicht die Bindungsenergien von Aluminium, wobei die Linien 148 und 150 jeweils von einer 19Å-TiN-Abdeckschicht und einer Verbundabdeckschicht erhalten werden. Die Verbundabdeckschicht umfasst eine dünne TiN-Schicht, welche eine siliziumhaltige Gasdurchtränkung durchläuft. Die Linien 148 und 150 überlappen sich im Wesentlichen einander, wobei im Wesentlichen kein Al-O-Signal erfasst wird. Dies deutet darauf hin, dass die Verbundschicht mit der SiH4-Durchtränkung bezüglich des Blockierens von Sauerstoff so effektiv wie die 19Å-TiN-Abdeckschicht ist.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch die siliziumhaltige Gasdurchtränkung wird eine siliziumhaltige Schicht über der Austrittsarbeitsschicht gebildet. Die siliziumhaltige Schicht kann eine Siliziumoxidschicht sein. Die siliziumhaltige Schicht ist effektiv beim Verhindern, dass Sauerstoff nach unten eindringt, um die Austrittsarbeitsschicht zu erreichen, und kann somit die Oxidation der Austrittsarbeitsschicht verhindern. Ferner kann die siliziumhaltige Schicht verhindern, dass sich das Metall in der Austrittsarbeitsschicht nach oben ausbreitet, womit sie dabei helfen kann, die Zusammensetzung der Austrittsarbeitsschicht stabil zu halten, und verhindert die Abweichung bezüglich der Schwellenspannung des resultierenden FinFET.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung das Bilden einer Gate-Elektrode in einem Wafer. Das Bilden der Gate-Elektrode umfasst das Abscheiden einer Austrittsarbeitsschicht; nachdem die Austrittsarbeitsschicht abgeschieden ist, das Durchführen einer ersten Behandlung an dem Wafer, wobei die erste Behandlung durch Durchtränken des Wafers unter Verwendung eines siliziumhaltigen Gases durchgeführt wird; nach der ersten Behandlung das Bilden einer ersten Metallabdeckschicht über der Austrittsarbeitsschicht; und das Abscheiden eines Füllmetalls über der ersten Metallabdeckschicht. In einer Ausführungsform wird die erste Behandlung unter Verwendung eines siliziumhaltigen Gases durchgeführt. In einer Ausführungsform wird, wenn die erste Behandlung durchgeführt wird, die Austrittsarbeitsschicht dem siliziumhaltigen Gas ausgesetzt. In einer Ausführungsform umfasst das Verfahren vor der ersten Behandlung ferner das Durchführen einer zweiten Behandlung an dem Wafer, wobei die zweite Behandlung unter Verwendung von TiCl4 durchgeführt wird, wobei die Austrittsarbeitsschicht dem TiCl4 ausgesetzt wird. In einer Ausführungsform umfasst das Verfahren ferner nach der ersten Behandlung und bevor das Füllmetall abgeschieden wird das Aussetzen einer jeweiligen Schicht, die von der ersten Behandlung behandelt wird, gegenüber Luft durch einen Vakuumstopp. In einer Ausführungsform umfasst das Verfahren ferner nach der ersten Behandlung das Abscheiden einer zweiten Metallabdeckschicht, wobei die erste Metallabdeckschicht über der zweiten Metallabdeckschicht liegt. In einer Ausführungsform umfasst das Verfahren ferner einen Vakuumstopp zum Aussetzen der zweiten Metallabdeckschicht gegenüber Luft. In einer Ausführungsform werden bei der ersten Behandlung siliziumhaltige Moleküle in dem siliziumhaltigen Gas an der zweiten Metallabdeckschicht befestigt und werden während dem Vakuumstopp die siliziumhaltigen Moleküle oxidiert, um eine Siliziumoxidschicht zu bilden. In einer Ausführungsform umfasst das Bilden der ersten Metallabdeckschicht das Abscheiden einer TiN-Schicht. In einer Ausführungsform umfasst das Verfahren ferner vor dem Bilden der Gate-Elektrode das Entfernen eines Dummy-Gate-Stapels, wobei die Gate-Elektrode derart gebildet wird, dass sie sich in einen Graben hinein erstreckt, der von dem entfernten Dummy-Gate-Stapel zurück gelassen wurde, und umfasst das Bilden der Gate-Elektrode das Durchführen eines Planarisierungsprozesses zum Entfernen von Abschnitten der Austrittsarbeitsschicht, der ersten Metallabdeckschicht und des Füllmetalls außerhalb des Grabens.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung das Bilden einer Halbleiterfinne, die höher als Isolationsbereiche auf einer gegenüberliegenden Seite der Halbleiterfinne vorsteht; das Bilden eines Dummy-Gate-Stapels auf einem Abschnitt der Halbleiterfinne; das Bilden eines Source-/Drain-Bereichs basierend auf der Halbleiterfinne, wobei der Source-/Drain-Bereich auf einer Seite des Dummy-Gate-Stapels liegt; das Abscheiden einer dielektrischen Zwischenschicht, um den Source-/Drain-Bereich abzudecken; das Entfernen des Dummy-Gate-Stapels, um einen Graben in der dielektrischen Zwischenschicht zurück zu lassen; das Bilden einer Gate-Dielektrikumsschicht, die sich in den Graben hinein erstreckt; das Abscheiden einer Austrittsarbeitsschicht über der Gate-Dielektrikumsschicht; das Bilden einer ersten Metallabdeckschicht über der Austrittsarbeitsschicht; das Durchführen einer Behandlung auf der ersten Metallabdeckschicht, wobei die Behandlung durch Verwenden eines siliziumhaltigen Gases zum Durchtränken der ersten Metallabdeckschicht durchgeführt wird, wobei siliziumhaltige Moleküle in dem siliziumhaltigen Gas an der ersten Metallabdeckschicht befestigt werden; nach der Behandlung, das Bilden einer zweiten Metallabdeckschicht über der Austrittsarbeitsschicht; und das Durchführen eines Vakuumstopps, um die zweite Metallabdeckschicht gegenüber Luft auszusetzen. In einer Ausführungsform wird die Behandlung bei einer Temperatur in einem Bereich von zwischen ungefähr 400°C und ungefähr 500°C durchgeführt. In einer Ausführungsform umfasst das Bilden der ersten Metallabdeckschicht das Abscheiden einer TiN-Schicht. In einer Ausführungsform wird die Behandlung durchgeführt, ohne Plasma anhand des siliziumhaltigen Gases zu erzeugen. In einer Ausführungsform umfasst das Verfahren ferner das Abscheiden eines Füllmetalls über der zweiten Metallabdeckschicht und diese berührend; und das Durchführen eines Planarisierungsprozesses zum Entfernen von Abschnitten der Austrittsarbeitsschicht, der ersten Metallabdeckschicht, der zweiten Metallabdeckschicht und des Füllmetalls außerhalb des Grabens.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung einen Halbleiterbereich; und einen Gate-Stapel auf dem Halbleiterbereich. Der Gate-Stapel umfasst ein Gate-Dielektrikum; eine Austrittsarbeitsschicht über dem Gate-Dielektrikum; eine siliziumhaltige Schicht über der Austrittsarbeitsschicht; eine erste Metallabdeckschicht über der siliziumhaltigen Schicht; und ein Füllmetall über der ersten Metallabdeckschicht. In einer Ausführungsform sind sowohl die Austrittsarbeitsschicht als auch die erste Metallabdeckschicht frei von Silizium. In einer Ausführungsform umfasst die siliziumhaltige Schicht Siliziumoxid. In einer Ausführungsform umfasst die Halbleitervorrichtung ferner eine zweite Metallabdeckschicht über der Austrittsarbeitsschicht und diese berührend, wobei die siliziumhaltige Schicht über der zweiten Metallabdeckschicht liegt und diese berührt. In einer Ausführungsform umfasst die siliziumhaltige Schicht ferner Chlor.
  • Das Vorherige erläutert Merkmale verschiedener Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung leicht als Grundlage zum Gestalten oder Abändern anderer Prozesse und Strukturen zum Erreichen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden kann. Ein Fachmann sollte auch realisieren, dass sich solche äquivalenten Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung entfernen und er verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen kann, ohne sich von dem Wesen und Umfang der vorliegenden Offenbarung zu entfernen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62738452 [0001]

Claims (20)

  1. Verfahren zum Bilden einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden einer Gate-Elektrode in einem Wafer umfassend: Abscheiden einer Austrittsarbeitsschicht; nachdem die Austrittsarbeitsschicht abgeschieden ist, Durchführen einer ersten Behandlung an dem Wafer, wobei die erste Behandlung durch Durchtränken des Wafers unter Verwendung eines siliziumhaltigen Gases durchgeführt wird; nach der ersten Behandlung, Bilden einer ersten Metallabdeckschicht über der Austrittsarbeitsschicht; und Abscheiden eines Füllmetalls über der ersten Metallabdeckschicht.
  2. Verfahren nach Anspruch 1, wobei die erste Behandlung unter Verwendung von Silan oder Disilan durchgeführt wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei, wenn die erste Behandlung durchgeführt wird, die Austrittsarbeitsschicht dem siliziumhaltigen Gas ausgesetzt wird.
  4. Verfahren nach einem der vorherigen Ansprüche, ferner umfassend: vor der ersten Behandlung, Durchführen einer zweiten Behandlung an dem Wafer, wobei die zweite Behandlung unter Verwendung von TiCl4 durchgeführt wird, wobei die Austrittsarbeitsschicht dem TiCl4 ausgesetzt wird.
  5. Verfahren nach einem der vorherigen Ansprüche, ferner umfassend: das Aussetzen einer jeweiligen Schicht, die durch die erste Behandlung behandelt wird, gegenüber Luft durch einen Vakuumstopp, nach der ersten Behandlung und bevor das Füllmetall abgeschieden wird.
  6. Verfahren nach einem der vorherigen Ansprüche, ferner umfassend: das Abscheiden einer zweiten Metallabdeckschicht nach der ersten Behandlung, wobei die erste Metallabdeckschicht über der zweiten Metallabdeckschicht liegt.
  7. Verfahren nach Anspruch 6, ferner umfassend einen Vakuumstopp zum Aussetzen der zweiten Metallabdeckschicht gegenüber Luft.
  8. Verfahren nach Anspruch 7, wobei bei der ersten Behandlung siliziumhaltige Moleküle in dem siliziumhaltigen Gas an der zweiten Metallabdeckschicht befestigt werden und während dem Vakuumstopp die siliziumhaltigen Moleküle oxidiert werden, um eine Siliziumoxidschicht zu bilden.
  9. Verfahren nach einem der vorherigen Ansprüche, wobei das Bilden der ersten Metallabdeckschicht das Abscheiden einer TiN-Schicht umfasst.
  10. Verfahren nach einem der vorherigen Ansprüche, ferner umfassend: vor dem Bilden der Gate-Elektrode das Entfernen eines Dummy-Gate-Stapels, wobei die Gate-Elektrode derart gebildet wird, dass sie sich in einen Graben hinein erstreckt, der von dem entfernten Dummy-Gate-Stapel zurück gelassen wurde, wobei das Bilden der Gate-Elektrode umfasst: Durchführen eines Planarisierungsprozesses zum Entfernen von Abschnitten der Austrittsarbeitsschicht, der ersten Metallabdeckschicht und des Füllmetalls außerhalb des Grabens.
  11. Verfahren zum Bilden einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden einer Halbleiterfinne, die höher als Isolationsbereiche auf gegenüberliegenden Seiten der Halbleiterfinne vorsteht; Bilden eines Dummy-Gate-Stapels auf einem Abschnitt der Halbleiterfinne; Bilden eines Source-/Drain-Bereichs basierend auf der Halbleiterfinne, wobei der Source-/Drain-Bereich auf einer Seite des Dummy-Gate-Stapels liegt; Abscheiden einer dielektrischen Zwischenschicht, um den Source-/Drain-Bereich abzudecken; Entfernen des Dummy-Gate-Stapels, um einen Graben in der dielektrischen Zwischenschicht zurück zu lassen; Bilden einer Gate-Dielektrikumsschicht, die sich in den Graben hinein erstreckt; Abscheiden einer Austrittsarbeitsschicht über der Gate-Dielektrikumsschicht; Bilden einer ersten Metallabdeckschicht über der Austrittsarbeitsschicht; Durchführen einer Behandlung auf der ersten Metallabdeckschicht, wobei die Behandlung durch Verwenden eines siliziumhaltigen Gases zum Durchtränken der ersten Metallabdeckschicht durchgeführt wird, wobei siliziumhaltige Moleküle in dem siliziumhaltigen Gas an der ersten Metallabdeckschicht befestigt werden; nach der Behandlung, Bilden einer zweiten Metallabdeckschicht über der Austrittsarbeitsschicht; und Durchführen eines Vakuumstopps, um die zweite Metallabdeckschicht gegenüber Luft auszusetzen.
  12. Verfahren nach Anspruch 11, wobei die Behandlung bei einer Temperatur in einem Bereich von zwischen ungefähr 200°C und ungefähr 550°C durchgeführt wird.
  13. Verfahren nach Anspruch 11 oder 12, wobei das Bilden der ersten Metallabdeckschicht das Abscheiden einer TiN-Schicht umfasst.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei die Behandlung ohne das Erzeugen von Plasma aus dem siliziumhaltigen Gas durchgeführt wird.
  15. Verfahren nach einem der Ansprüche 11 bis 14, ferner umfassend: Abscheiden eines Füllmetalls über der zweiten Metallabdeckschicht und diese berührend; und Durchführen eines Planarisierungsprozesses zum Entfernen von Abschnitten der Austrittsarbeitsschicht, der ersten Metallabdeckschicht, der zweiten Metallabdeckschicht und des Füllmetalls außerhalb des Grabens.
  16. Halbleitervorrichtung umfassend: einen Halbleiterbereich; und einen Gate-Stapel auf dem Halbleiterbereich, wobei der Gate-Stapel aufweist: ein Gate-Dielektrikum; eine Austrittsarbeitsschicht über dem Gate-Dielektrikum; eine siliziumhaltige Schicht über der Austrittsarbeitsschicht; eine erste Metallabdeckschicht über der siliziumhaltigen Schicht; und ein Füllmetall über der ersten Metallabdeckschicht.
  17. Halbleitervorrichtung nach Anspruch 16, wobei sowohl die Austrittsarbeitsschicht als auch die erste Metallabdeckschicht frei von Silizium sind.
  18. Halbleitervorrichtung nach Anspruch 16 oder 17, wobei die siliziumhaltige Schicht Siliziumoxid aufweist.
  19. Halbleitervorrichtung nach einem der Ansprüche 16 bis 18, wobei der Gate-Stapel ferner eine zweite Metallabdeckschicht über der Austrittsarbeitsschicht und diese berührend aufweist, wobei die siliziumhaltige Schicht über der zweiten Metallabdeckschicht liegt und diese berührt.
  20. Halbleitervorrichtung nach einem der Ansprüche 16 bis 19, wobei die siliziumhaltige Schicht ferner Chlor aufweist.
DE102019118467.3A 2018-09-28 2019-07-09 Abdeckschichten in metall-gates von transistoren Pending DE102019118467A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862738452P 2018-09-28 2018-09-28
US62/738,452 2018-09-28
US16/458,679 2019-07-01
US16/458,679 US11282938B2 (en) 2018-09-28 2019-07-01 Capping layers in metal gates of transistors

Publications (1)

Publication Number Publication Date
DE102019118467A1 true DE102019118467A1 (de) 2020-04-02

Family

ID=69781626

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019118467.3A Pending DE102019118467A1 (de) 2018-09-28 2019-07-09 Abdeckschichten in metall-gates von transistoren

Country Status (2)

Country Link
US (2) US11282938B2 (de)
DE (1) DE102019118467A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022110851A1 (de) 2022-01-26 2023-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren

Families Citing this family (168)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10043910B1 (en) 2017-04-26 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US11127617B2 (en) 2017-11-27 2021-09-21 Asm Ip Holding B.V. Storage device for storing wafer cassettes for use with a batch furnace
WO2019103610A1 (en) 2017-11-27 2019-05-31 Asm Ip Holding B.V. Apparatus including a clean mini environment
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
US11482412B2 (en) 2018-01-19 2022-10-25 Asm Ip Holding B.V. Method for depositing a gap-fill layer by plasma-assisted deposition
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
KR102657269B1 (ko) 2018-02-14 2024-04-16 에이에스엠 아이피 홀딩 비.브이. 주기적 증착 공정에 의해 기판 상에 루테늄-함유 막을 증착하는 방법
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
CN112292477A (zh) 2018-06-27 2021-01-29 Asm Ip私人控股有限公司 用于形成含金属的材料的循环沉积方法及包含含金属的材料的膜和结构
KR20210024462A (ko) 2018-06-27 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 금속 함유 재료를 형성하기 위한 주기적 증착 방법 및 금속 함유 재료를 포함하는 필름 및 구조체
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11282938B2 (en) * 2018-09-28 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Capping layers in metal gates of transistors
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
US11587791B2 (en) * 2018-10-23 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon intermixing layer for blocking diffusion
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TW202037745A (zh) 2018-12-14 2020-10-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200102357A (ko) 2019-02-20 2020-08-31 에이에스엠 아이피 홀딩 비.브이. 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법
TW202044325A (zh) 2019-02-20 2020-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備
JP2020136677A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための周期的堆積方法および装置
JP2020133004A (ja) 2019-02-22 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材を処理するための基材処理装置および方法
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
US11742198B2 (en) 2019-03-08 2023-08-29 Asm Ip Holding B.V. Structure including SiOCN layer and method of forming same
KR20200116033A (ko) 2019-03-28 2020-10-08 에이에스엠 아이피 홀딩 비.브이. 도어 개방기 및 이를 구비한 기판 처리 장치
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
KR20200123380A (ko) 2019-04-19 2020-10-29 에이에스엠 아이피 홀딩 비.브이. 층 형성 방법 및 장치
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
KR20200141003A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 가스 감지기를 포함하는 기상 반응기 시스템
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP2021015791A (ja) 2019-07-09 2021-02-12 エーエスエム アイピー ホールディング ビー．ブイ． 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
TW202113936A (zh) 2019-07-29 2021-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於利用n型摻雜物及/或替代摻雜物選擇性沉積以達成高摻雜物併入之方法
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
CN112323048B (zh) 2019-08-05 2024-02-09 Asm Ip私人控股有限公司 用于化学源容器的液位传感器
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
KR20210045930A (ko) 2019-10-16 2021-04-27 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물의 토폴로지-선택적 막의 형성 방법
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
JP2021097227A (ja) 2019-12-17 2021-06-24 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化バナジウム層および窒化バナジウム層を含む構造体を形成する方法
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
KR20210095050A (ko) 2020-01-20 2021-07-30 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
TW202146715A (zh) 2020-02-17 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於生長磷摻雜矽層之方法及其系統
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
CN113394086A (zh) 2020-03-12 2021-09-14 Asm Ip私人控股有限公司 用于制造具有目标拓扑轮廓的层结构的方法
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
JP2021172884A (ja) 2020-04-24 2021-11-01 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化バナジウム含有層を形成する方法および窒化バナジウム含有層を含む構造体
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11430698B2 (en) 2020-05-19 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. In-situ formation of metal gate modulators
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202200837A (zh) 2020-05-22 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基材上形成薄膜之反應系統
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202219628A (zh) 2020-07-17 2022-05-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於光微影之結構與方法
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
TW202212623A (zh) 2020-08-26 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成金屬氧化矽層及金屬氮氧化矽層的方法、半導體結構、及系統
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
CN114256345A (zh) * 2020-09-21 2022-03-29 上海华力集成电路制造有限公司 一种fdsoi器件结构及其制备方法
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
US11495463B2 (en) * 2020-10-27 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
KR20220076343A (ko) 2020-11-30 2022-06-08 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치의 반응 챔버 내에 배열되도록 구성된 인젝터
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093468B2 (en) 2013-03-13 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Asymmetric cyclic depositon and etch process for epitaxial formation mechanisms of source and drain regions
US8846550B1 (en) * 2013-03-14 2014-09-30 Asm Ip Holding B.V. Silane or borane treatment of metal thin films
US9362385B2 (en) 2013-12-18 2016-06-07 Taiwan Semiconductor Manufacturing Company Ltd. Method for tuning threshold voltage of semiconductor device with metal gate structure
US9972694B2 (en) * 2015-10-20 2018-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition methods and structures thereof
US9985031B2 (en) 2016-01-21 2018-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and manufacturing method thereof
CN107104144B (zh) 2016-02-22 2019-12-27 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
KR102553260B1 (ko) 2016-08-03 2023-07-07 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
KR102490696B1 (ko) 2016-11-07 2023-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10014185B1 (en) * 2017-03-01 2018-07-03 Applied Materials, Inc. Selective etch of metal nitride films
KR102471158B1 (ko) 2017-03-06 2022-11-25 삼성전자주식회사 집적회로 소자
US10504789B1 (en) * 2018-05-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-deposition treatment for FET technology and devices formed thereby
TWI753297B (zh) * 2018-09-03 2022-01-21 美商應用材料股份有限公司 形成含矽層的方法
US11282938B2 (en) * 2018-09-28 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Capping layers in metal gates of transistors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022110851A1 (de) 2022-01-26 2023-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren

Also Published As

Publication number Publication date
US11282938B2 (en) 2022-03-22
US20200105895A1 (en) 2020-04-02
US20220208984A1 (en) 2022-06-30

Similar Documents

Publication Publication Date Title
DE102019118467A1 (de) Abdeckschichten in metall-gates von transistoren
DE102015109820B4 (de) Metallgate-Schema für Bauelement und Verfahren zum Ausbilden
DE102018115909A1 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102018115901A1 (de) Dielektrischer Abstandshalter zur Vermeidung von Kurzschlüssen
DE102020101271B4 (de) Verfahren zur bottom-up-bildung einer vorrichtung mit kontaktsteckern und vorrichtung mit kontaktsteckern
DE102015112259A1 (de) Metall-Gate mit Seitenwandabstandhaltern aus Silizium
DE102019125922B3 (de) Verfahren zum dotieren von high-k/metall-gates zum einstellen von schwellspannungen
DE102020100795A1 (de) Austrittsarbeitsschichten für transistor-gate-elektroden
DE102019109861A1 (de) Gatestapel-Behandlung
DE102019117322A1 (de) Silizium-mischschicht zur blockierung von diffusion
DE102018119795B4 (de) Spannungsmodulation für dielektrische Schichten
DE102019112394A1 (de) Selektive Ätzung zum Verbessern der Schwellenspannungsverteilung
DE102019126339B4 (de) Rückstandsentfernung in metall-gate schneideprozess
KR102267889B1 (ko) 트랜지스터의 금속 게이트에서의 캡핑 층
DE102019107491B4 (de) Einstellen der Schwellenspannung durch metastabile Plasmabehandlung
DE102017124226A1 (de) Halbleitervorrichtung und ihr herstellungsverfahren
DE102019118621A1 (de) Strukturieren ultraschmaler gräben durch plasmaätzen
DE102019129773B4 (de) Transistoren mit reduzierten defekten und verfahren zu deren herstellung
DE102019126285B4 (de) Steuerung von Schwellenspannungen durch Blockierschichten
DE102018125392A1 (de) Bildung stickstoffhaltiger Lagen als Oxidationsblockadelagen
DE102019128758A1 (de) Verfahren zur herstellung von halbleitervorrichtungen undhalbleitervorrichtungen
DE102019121152A1 (de) Sperrfreier ansatz zur bildung von kontaktstiften
DE102019113425A1 (de) Finfet-aufbau und verfahren mit reduzierter finnenknickung
DE102019110004A1 (de) Schlitzkontakte und verfahren zu deren herstellung
DE102018122665A1 (de) Sockelentfernung in metallschnittverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication