DE102019107491B4 - Einstellen der Schwellenspannung durch metastabile Plasmabehandlung - Google Patents

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    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2

Abstract

Verfahren, umfassend:Ausbilden einer ersten High-k-Dielektrikumsschicht (156) über einem ersten Halbleiterbereich (20);Ausbilden einer zweiten High-k-Dielektrikumsschicht (156) über einem zweiten Halbleiterbereich (20);Ausbilden einer ersten Metallschicht mit einem ersten Abschnitt (162) über der ersten High-k-Dielektrikumsschicht (156) und einem zweiten Abschnitt (262) über der zweiten High-k-Dielektrikumsschicht (156);Ausbilden einer Ätzmaske (66) über dem zweiten Abschnitt (262) der ersten Metallschicht;Ätzen des ersten Abschnitts (162) der ersten Metallschicht, wobei die Ätzmaske (66) den zweiten Abschnitt (262) der ersten Metallschicht schützt;Veraschen der Ätzmaske (66) unter Verwendung von metastabilem Plasma; undAusbilden einer zweiten Metallschicht (164) über der ersten High-k-Dielektrikumsschicht (156); wobei Stickstoffgas und Heliumgas in einen ersten Eingang (310A) eines Duschkopfes (304) eingegeben werden und Wasserstoffgas so in einen zweiten Eingang (310B) des Duschkopfes (304) eingegeben wird, dass es sich mit Radikalen vermischt, die aus dem Stickstoffgas und dem Heliumgas erzeugt werden.

Description

  • HINTERGRUND
  • Metall-Oxid-Halbleiter-Vorrichtungen (MOS-Vorrichtungen) sind Basisbausteine in integrierten Schaltungen. Die jüngste Entwicklung bei MOS-Vorrichtungen umfasst die Ausbildung von Ersatzgates, die High-k-Gatedielektrika und Metallgateelektroden über den High-k-Gatedielektrika aufweisen. Die Ausbildung eines Ersatzgates beinhaltet üblicherweise das Abscheiden einer High-k-Gatedielektrikumsschicht und von Metallschichten über der High-k-Gatedielektrikumsschicht und dann das Durchführen von chemisch-mechanischem Polieren (CMP), um überschüssige Anteile der High-k-Gatedielektrikumsschicht und der Metallschichten zu entfernen. Die verbleibenden Anteile der Metallschichten bilden die Metallgates. Zum Stand der Technik sei etwa auf die Druckschrift US 2006 / 0 081 939 A1 verwiesen.
  • Bei herkömmlichen Herstellungsverfahren für die MOS-Vorrichtungen können die Schwellenspannungen der MOS-Vorrichtungen geändert werden, indem ein Wärmebehandlungsprozess durchgeführt wird, wenn Ammoniak zur Behandlung der High-k-Dielektrikumsschichten eingeleitet wird. Obwohl die Schwellenspannung geändert werden kann, war es nicht möglich, die Schwellenspannungen auf die beabsichtigten Werte einzustellen, und eine weitere Einstellung musste durch die Verwendung verschiedener Austrittsarbeitsmetalle und die Anpassung der Dicke der Austrittsarbeitsmetalle erfolgen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • Die 1-6, 7A, 7B und 8 - 16 zeigen die Perspektivansichten und Querschnittsansichten von Zwischenstufen bei der Ausbildung von Fin-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen.
    • 17 zeigt ein Produktionswerkzeug und einen Behandlungsprozess zum Veraschen und gleichzeitigen Einstellen der Schwellenspannung von FinFETs gemäß einigen Ausführungsformen.
    • 18 zeigt die Flachbandspannung in Abhängigkeit von der Strömungsrate von Stickstoff gemäß einigen Ausführungsformen.
    • Die 19 und 20 vergleichen die Wirkung auf die Flachbandspannung von FinFETs, wenn die herkömmliche Behandlung mit induktiv gekoppeltem Plasma (ICP) bzw. eine metastabile Plasmabehandlung gemäß einigen Ausführungsformen verwendet wird.
    • 21 zeigt die Wasserstoffkonzentrationen in High-k-Dielektrikumsschichten, die gemäß einigen Ausführungsformen mit metastabilem Plasma mit unterschiedlichen Stickstoffströmungsraten behandelt wurden.
    • 22 zeigt einen Prozessablauf zum Ausbilden von FinFETs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter liegend“, „unten“, „darüber liegend“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder eines Merkmals mit anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Gemäß verschiedenen Ausführungsformen sind Transistoren mit Ersatzgates und Verfahren zum Einstellen der Schwellenspannungen der Transistoren vorgesehen. Die Zwischenstufen des Ausbildens der Transistoren sind gemäß einigen Ausführungsformen gezeigt. Es werden einige Varianten einiger Ausführungsformen beschrieben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet. Gemäß einigen Ausführungsformen wird die Ausbildung von Fin-Feldeffekttransistoren (FinFETs) als Beispiel verwendet, um das Konzept der vorliegenden Offenbarung zu erläutern. Andere Arten von Transistoren, wie Planartransistoren und Gate-All-Around-Transistoren (GAA-Transistoren), können ebenfalls das Konzept der vorliegenden Offenbarung übernehmen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein Veraschungsprozess zum Entfernen einer unteren Antireflexionsbeschichtung (BARC), die zum Strukturieren einer Schicht (die eine Metallschicht wie ein Austrittsarbeitsmetall sein kann) auf der Oberseite einer Gatedielektrikumsschicht verwendet wird, eingesetzt, um die Schwellenspannungen von FinFETs einzustellen. Die Strömungsrate von Stickstoff, der zum Entfernen der BARC verwendet wird, wird eingestellt, um den Schwellenwert der entsprechenden FinFETs auf gewünschte Werte einzustellen.
  • Die 1 - 6, 7A, 7B und 8 - 16 zeigen die Querschnittsansichten und Perspektivansichten von Zwischenstufen bei der Ausbildung von Fin-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in diesen Figuren gezeigten Prozesse spiegeln sich auch schematisch in dem in 22 gezeigten Prozessablauf 400 wider.
  • In 1 wird ein Substrat 20 bereitgestellt. Das Substrat 20 kann ein Halbleitersubstrat sein, beispielsweise ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, das (z. B. mit einem p- oder einem n-Dotierstoff) dotiert oder undotiert sein kann. Das Halbleitersubstrat 20 kann Teil eines Wafers 10 sein, beispielsweise eines Siliziumwafers. Im Allgemeinen besteht ein SOI-Substrat aus einer Schicht aus einem Halbleitermaterial, das auf einer Isolierschicht ausgebildet ist. Die Isolierschicht kann beispielsweise eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht ist auf einem Substrat bereitgestellt, üblicherweise einem Siliziumsubstrat oder einem Glassubstrat. Es können auch andere Substrate verwendet werden, beispielsweise ein Mehrschicht- oder ein Gradientsubstrat. In einigen Ausführungsformen kann das Halbleitermaterial des Halbleitersubstrats 20 Silizium; Germanium; einen Verbindungshalbleiter, beispielsweise Siliziumkarbid, GalliumArsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, beispielsweise SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen.
  • Weiter bezugnehmend auf 1 wird ein Wannenbereich 22 in dem Substrat 20 ausgebildet. Der entsprechende Prozess ist als Prozess 402 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der Wannenbereich 22 ein n-Wannenbereich, der durch Implantieren einer n-Verunreinigung, die Phosphor, Arsen, Antimon oder dergleichen sein kann, in das Substrat 20 ausgebildet wird. Gemäß weiteren Ausführungsformen der vorliegenden Offenbarung ist der Wannenbereich 22 ein p-Wannenbereich, der durch Implantieren einer p-Verunreinigung, die Bor, Indium oder dergleichen sein kann, in das Substrat 20 ausgebildet wird. Der resultierende Wannenbereich 22 kann sich bis zur oberen Fläche des Substrats 20 erstrecken. Die n- oder p-Verunreinigungskonzentration kann kleiner oder gleich 1018 cm-3 sein, etwa im Bereich zwischen etwa 1017 cm-3 und etwa 1018 cm-3.
  • Mit Bezug auf 2 werden Isolationsbereiche 24 so ausgebildet, dass sie sich von einer oberen Fläche des Substrats 20 in das Substrat 20 erstrecken. Die Isolationsbereiche 24 werden im Folgenden alternativ als Flachgraben-Isolationsbereiche (STI-Bereiche) bezeichnet. Der entsprechende Prozess ist als Prozess 404 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Bereichen 24 werden als Halbleiterstreifen 26 bezeichnet. Um die STI-Bereiche 24 auszubilden, werden eine Padoxidschicht 28 und eine Hartmaskenschicht 30 auf dem Halbleitersubstrat 20 ausgebildet und dann strukturiert. Die Padoxidschicht 28 kann eine aus Siliziumoxid ausgebildete Dünnschicht sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Padoxidschicht 28 in einem thermischen Oxidationsprozess ausgebildet, bei dem eine obere Oberflächenschicht des Halbleitersubstrats 20 oxidiert wird. Die Padoxidschicht 28 wirkt als Haftschicht zwischen dem Halbleitersubstrat 20 und der Hartmaskenschicht 30. Die Padoxidschicht 28 kann auch als Ätzstoppschicht zum Ätzen der Hartmaskenschicht 30 dienen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht 30 aus Siliziumnitrid ausgebildet, beispielsweise unter Verwendung einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD). Gemäß weiteren Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht 30 durch thermische Nitrierung von Silizium oder durch plasmaunterstützte chemische Gasphasenabscheidung (PECVD) ausgebildet. Ein Photoresist (nicht gezeigt) wird auf der Hartmaskenschicht 30 ausgebildet und dann strukturiert. Die Hartmaskenschicht 30 wird dann unter Verwendung des strukturierten Photoresists als Ätzmaske strukturiert, um die Hartmasken 30 auszubilden, wie in 2 gezeigt.
  • Als nächstes wird die strukturierte Hartmaskenschicht 30 als Ätzmaske verwendet, um die Padoxidschicht 28 und das Substrat 20 zu ätzen, worauf die resultierenden Gräben in dem Substrat 20 mit einem Dielektrikum (mit Dielektrika) gefüllt werden. Ein Planarisierungsprozess wie etwa ein chemisch-mechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess wird durchgeführt, um überschüssige Anteile der Dielektrika zu entfernen, und die verbleibenden Anteile der Dielektrika sind die STI-Bereiche 24. Die STI-Bereiche 24 können ein Auskleidungsdielektrikum (nicht gezeigt) umfassen, das ein thermisches Oxid sein kann, das durch eine thermische Oxidation einer Oberflächenschicht des Substrats 20 ausgebildet wird. Das Auskleidungsdielektrikum kann auch eine abgeschiedene Siliziumoxidschicht, Siliziumnitridschicht oder dergleichen sein, die beispielsweise unter Verwendung von Atomlagenabscheidung (ALD), chemischer Gasphasenabscheidung in hochdichtem Plasma (HDPCVD) oder chemischer Gasphasenabscheidung (CVD) hergestellt wird. Die STI-Bereiche 24 können auch ein Dielektrikum über dem Auskleidungsoxid umfassen, wobei das Dielektrikum unter Verwendung von fließfähiger chemischer Gasphasenabscheidung (FCVD), Rotationsbeschichtung oder dergleichen ausgebildet werden kann. Das Dielektrikum über dem Auskleidungsdielektrikum kann gemäß einigen Ausführungsformen Siliziumoxid umfassen.
  • Die oberen Flächen der Hartmasken 30 und die oberen Flächen der STI-Bereiche 24 können im Wesentlichen bündig sein. Die Halbleiterstreifen 26 befinden sich zwischen benachbarten STI-Bereichen 24. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen 26 Abschnitte des ursprünglichen Substrats 20 und daher ist das Material der Halbleiterstreifen 26 das gleiche wie das des Substrats 20. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen 26 Ersatzstreifen, die ausgebildet werden, indem die Abschnitte des Substrats 20 zwischen den STI-Bereichen 24 geätzt werden, um Vertiefungen auszubilden, und eine Epitaxie zum Nachzüchten eines anderen Halbleitermaterials in den Vertiefungen durchgeführt wird. Dementsprechend sind die Halbleiterstreifen 26 aus einem Halbleitermaterial ausgebildet, das sich von dem des Substrats 20 unterscheidet. Gemäß einigen Ausführungsformen sind die Halbleiterstreifen 26 aus Silizium-Germanium, Silizium-Kohlenstoff oder einem III-V-Verbindungshalbleitermaterial ausgebildet.
  • Bezugnehmend auf 3 werden die STI-Bereiche 24 vertieft, so dass die oberen Abschnitte der Halbleiterstreifen 26 höher als die oberen Flächen 24A der verbleibenden Abschnitte der STI-Bereiche 24 vorstehen, so dass sie vorstehende Finnen 36 bilden. Der entsprechende Prozess ist als Prozess 406 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Das Ätzen kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei beispielsweise HF3 und NH3 als Ätzgase verwendet werden. Während des Ätzprozesses kann Plasma erzeugt werden. Argon kann auch verwendet werden. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung wird das Vertiefen der STI-Bereiche 24 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann beispielsweise HF enthalten.
  • In den oben gezeigten Ausführungsformen können die Finnen durch irgendein geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Photolithographieprozesse, beispielsweise Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstjustierte Prozesse, so dass Strukturen erzeugt werden können, die beispielsweise Mittenabstände aufweisen, die kleiner als die sind, die sonst mit einem einzigen, direkten Photolithographieprozess erhalten werden können. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden neben der strukturierten Opferschicht unter Verwendung eines selbstjustierten Prozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter oder Dorne können dann verwendet werden, um die Finnen zu strukturieren.
  • Bezugnehmend auf 4 werden Dummy-Gatestapel 38 so ausgebildet, dass sie sich auf den oberen Flächen und den Seitenwänden der (vorstehenden) Finnen 36 erstrecken. Der entsprechende Prozess ist als Prozess 408 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Die Dummy-Gatestapel 38 können Dummy-Gatedielektrika 40 und Dummy-Gateelektroden 42 über den Dummy-Gatedielektrika 40 umfassen. Die Dummy-Gateelektroden 42 können beispielsweise unter Verwendung von Polysilizium ausgebildet werden und auch andere Materialien können verwendet werden. Jeder der Dummy-Gatestapel 38 kann auch eine Hartmaskenschicht 44 (oder eine Mehrzahl davon) über den Dummy-Gateelektroden 42 umfassen. Die Hartmaskenschichten 44 können aus Siliziumnitrid, Siliziumoxid, Siliziumkarbonitrid oder Mehrfachschichten davon ausgebildet sein. Der Dummy-Gatestapel 38 kann eine einzige oder eine Mehrzahl der vorstehenden Finnen 36 und/oder STI-Bereiche 24 überqueren. Die Dummy-Gatestapel 38 haben auch eine Längsrichtung senkrecht zu der Längsrichtung der vorstehenden Finnen 36.
  • Als nächstes werden Gate-Abstandshalter 46 auf den Seitenwänden der Dummy-Gatestapel 38 ausgebildet. Der entsprechende Prozess wird auch als Prozess 408 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Gate-Abstandshalter 46 aus einem Dielektrikum (aus Dielektrika) wie Siliziumnitrid, Siliziumkarbonitrid oder dergleichen ausgebildet und können eine Einschichtstruktur oder eine Mehrschichtstruktur aufweisen, die eine Mehrzahl von dielektrischen Schichten umfasst.
  • Ein Ätzprozess wird dann durchgeführt, um die Abschnitte der vorstehenden Finnen 36 zu ätzen, die nicht durch die Dummy-Gatestapel 38 und Gate-Abstandshalter 46 bedeckt sind, was zu der in 5 gezeigten Struktur führt. Der entsprechende Prozess ist als Prozess 410 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Das Vertiefen kann anisotrop sein, und somit sind die Abschnitte der Finnen 36 direkt unter den Dummy-Gatestapeln 38 und den Gate-Abstandshaltern 46 geschützt und werden nicht geätzt. Die oberen Flächen der vertieften Halbleiterstreifen 26 können gemäß einigen Ausführungsformen niedriger als die oberen Flächen 24A der STI-Bereiche 24 liegen. Dementsprechend sind Vertiefungen 50 ausgebildet. Die Vertiefungen 50 umfassen Abschnitte, die sich auf den gegenüberliegenden Seiten der Dummy-Gatestapel 38 befinden, und Abschnitte zwischen verbleibenden Abschnitten der vorstehenden Finnen 36.
  • Als nächstes werden Epitaxiebereiche (Source/Drain-Bereiche) 52 durch selektives Züchten eines Halbleitermaterials (durch Epitaxie) in den Vertiefungen 50 ausgebildet, was zu der Struktur in 6 führt. Der entsprechende Prozess ist als Prozess 412 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Abhängig davon, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann eine p- oder eine n-Verunreinigung in situ im Verlauf der Epitaxie dotiert werden. Wenn der resultierende FinFET beispielsweise ein p-FinFET ist, können Silizium-Germanium-Bor (SiGeB), Silizium-Bor (SiB) oder dergleichen gezüchtet werden. Wenn umgekehrt der resultierende FinFET ein n-FinFET ist, können Silizium-Phosphor (SiP), Silizium-Kohlenstoff-Phosphor (SiCP) oder dergleichen gezüchtet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung umfassen die Epitaxiebereiche 52 III-V-Verbindungshalbleiter, etwa GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon. Nachdem die Vertiefungen 50 mit den Epitaxiebereichen 52 gefüllt sind, bewirkt ein weiteres epitaktisches Wachstum der Epitaxiebereiche 52, dass sich die Epitaxiebereiche 52 horizontal ausdehnen und sich Facetten bilden können. Das weitere Wachstum der Epitaxiebereiche 52 kann auch bewirken, dass benachbarte Epitaxiebereiche 52 miteinander verschmelzen. Lücken (Luftspalte) 53 können erzeugt werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann die Ausbildung der Epitaxiebereiche 52 beendet werden, wenn die obere Fläche der Epitaxiebereiche 52 noch immer wellenförmig ist, oder wenn die obere Fläche der verschmolzenen Epitaxiebereiche 52 planar geworden ist, was erreicht wird, indem die Epitaxiebereiche 52 weiter gezüchtet werden, wie in 6 gezeigt.
  • Nach dem Epitaxieschritt können die Epitaxiebereiche 52 weiter mit einer p- oder einer n-Verunreinigung implantiert werden, um die Source- und Drain-Bereiche auszubilden, die ebenfalls mit dem Bezugszeichen 52 bezeichnet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird der Implantationsprozess ausgelassen, wenn die Epitaxiebereiche 52 während der Epitaxie in situ mit der p- oder der n-Verunreinigung dotiert werden.
  • 7A zeigt eine Perspektivansicht der Struktur nach der Ausbildung einer Kontaktätzstoppschicht (CESL) 58 und eines Zwischenschichtdielektrikums (ILD) 60. Der entsprechende Prozess ist als Prozess 414 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Die CESL 58 kann aus Siliziumoxid, Siliziumnitrid, Siliziumkarbonitrid oder dergleichen ausgebildet sein und kann unter Verwendung von CVD, ALD oder dergleichen ausgebildet werden. Das ILD 60 kann ein Dielektrikum aufweisen, das beispielsweise unter Verwendung von FCVD, Rotationsbeschichtung, CVD oder einem anderen Abscheidungsverfahren ausgebildet wird. Das ILD 60 kann aus einem sauerstoffhaltigen Dielektrikum ausgebildet sein, bei dem es sich um ein Material auf Siliziumoxidbasis handeln kann, das unter Verwendung von Tetraethylorthosilikat (TEOS) als Vorläufer, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertes Phosphorsilikatglas (BPSG) oder dergleichen ausgebildet wird. Ein Planarisierungsprozess wie ein CMP-Prozess oder ein mechanischer Schleifprozess kann durchgeführt werden, um die oberen Flächen des ILD 60, der Dummy-Gatestapel 38 und der Gate-Abstandshalter 46 miteinander zu nivellieren.
  • 7B zeigt die Querschnittsansichten einer Zwischenstruktur bei der Ausbildung eines ersten FinFET und eines zweiten FinFET auf demselben Substrat 20 und in demselben Die und demselben Wafer. Entweder der erste FinFET oder der zweite FinFET können der Querschnittsansicht entsprechen, die von der vertikalen Ebene erhalten wird, die die Linie 7B-7B in 7A umfasst. Der erste FinFET ist im Vorrichtungsbereich 100 ausgebildet, und der zweite FinFET ist im Vorrichtungsbereich 200 ausgebildet. Die Schwellenspannungen des ersten FinFET und des zweiten FinFET können sich voneinander unterscheiden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind sowohl der erste FinFET als auch der zweite FinFET n-FinFETs oder p-FinFETs. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung ist der erste FinFET ein n-FinFET und der zweite FinFET ein p-FinFET. Alternativ ist der erste FinFET ein p-FinFET und der zweite FinFET ein n-FinFET. In dem beschriebenen Beispiel wird die Ausbildung eines n-FinFET und eines p-FinFET gezeigt, während andere Kombinationen von FinFETs ebenfalls in Betracht gezogen werden.
  • Um die Merkmale in dem ersten FinFET von den Merkmalen in dem zweiten FinFET zu unterscheiden, können die Merkmale in dem ersten FinFET unter Verwendung der Bezugszeichen der entsprechenden Merkmale in 7A plus der Zahl 100 angezeigt werden und die Merkmale in dem zweiten FinFET können unter Verwendung der Bezugszeichen der entsprechenden Merkmale in 7A plus der Zahl 200 angezeigt werden. Zum Beispiel entsprechen die Source/Drain-Bereiche 152 und 252 in 7B dem Source/Drain-Bereich 52 in 7A und die Gate-Abstandshalter 146 und 246 in 7B entsprechen den Gate-Abstandshaltern 46 in 7A. Die entsprechenden Merkmale in dem ersten FinFET und dem zweiten FinFET können in gemeinsamen Prozessen ausgebildet werden.
  • Nachdem die in den 7A und 7B gezeigte Struktur ausgebildet ist, werden die Dummy-Gatestapel, die die Hartmaskenschichten 44, die Dummy-Gateelektroden 42 und die Dummy-Gatedielektrika 40 umfassen, durch Metallgates und Ersatz-Gatedielektrika ersetzt, wie durch die Prozesse in den 8 bis 16 gezeigt wird. In den 8 bis 16 sind die oberen Flächen 124A und 224A der STI-Bereiche 24 gezeigt und die Halbleiterfinnen 136 und 236 ragen höher als die oberen Flächen 124A bzw. 224A vor.
  • Um die Ersatzgates auszubilden, werden die in 7A und 7B gezeigten Hartmaskenschichten 44, Dummy-Gateelektroden 42 und Dummy-Gatedielektrika 40 entfernt, wodurch Öffnungen 147 und 247 ausgebildet werden, wie in 8 gezeigt. Der entsprechende Prozess ist als Prozess 416 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Die oberen Flächen und die Seitenwände der vorstehenden Finnen 136 und 236 sind den Öffnungen 147 bzw. 247 ausgesetzt.
  • Als nächstes werden bezugnehmend auf 9 Gatedielektrika 154/156 und 254/256 ausgebildet, die sich in die Öffnungen 147 bzw. 247 erstrecken. Der entsprechende Prozess ist als Prozess 418 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die Gatedielektrika Grenzflächenschichten (ILs) 154 und 254, die auf den freiliegenden Oberflächen der vorstehenden Finnen 136 bzw. 236 ausgebildet werden. Die ILs 154 und 254 können Oxidschichten wie beispielsweise Siliziumoxidschichten umfassen, die durch thermische Oxidation der vorstehenden Finnen 136 und 236, einen chemischen Oxidationsprozess oder einen Abscheidungsprozess ausgebildet werden. Die Gatedielektrika können auch High-k-Dielektrikumsschichten 156 und 256 über den ILs 154 bzw. 254 umfassen. Die High-k-Dielektrikumsschichten 156 und 256 können aus einem High-k-Dielektrikum wie Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirkoniumoxid oder dergleichen ausgebildet sein. Die Dielektrizitätskonstante (k-Wert) des High-k-Dielektrikums ist höher als 3,9 und kann höher als etwa 7,0 und optional bis zu 21,0 oder mehr betragen. Die High-k-Dielektrikumsschichten 156 und 256 liegen über den darunter liegenden ILs 154 bzw. 254 und können diese berühren. Die High-k-Dielektrikumsschichten 156 und 256 werden als konforme Schichten ausgebildet und erstrecken sich auf den Seitenwänden der vorstehenden Finnen 136 bzw. 236 und den oberen Flächen und den Seitenwänden der Gate-Abstandshalter 146 bzw. 246. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die High-k-Dielektrikumsschichten 156 und 256 unter Verwendung von ALD oder CVD ausgebildet.
  • Weiter bezugnehmend auf 9 wird eine Metallschicht ausgebildet. Der entsprechende Prozess ist als Prozess 420 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Die Metallschicht umfasst einen Abschnitt 162 im Vorrichtungsbereich 100 und einen Abschnitt 262 im Vorrichtungsbereich 200 und die Abschnitte 162 und 262 werden als metallhaltige Schichten bezeichnet. Die metallhaltigen Schichten 162 und 262 werden durch Abscheidung ausgebildet. Die Abscheidung kann unter Verwendung eines konformen Abscheidungsverfahrens wie ALD oder CVD durchgeführt werden, so dass die horizontale Dicke der horizontalen Abschnitte und die vertikale Dicke der vertikalen Abschnitte der metallhaltigen Schicht 262 (und jeder der Teilschichten) im Wesentlichen gleich ist. Beispielsweise können die horizontale Dicke T1 und die vertikale Dicke T2 eine Differenz aufweisen, die kleiner als etwa 20 Prozent oder 10 Prozent einer der Dicken T1 und T2 ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung erstrecken sich die metallhaltigen Schichten 162 und 262 in die Öffnungen 147 und 247 (8) und umfassen einige Abschnitte über dem ILD 60.
  • Die metallhaltigen Schichten 162 und 262 können eine p-Austrittsarbeitsmetallschicht umfassen, etwa eine TiN-Schicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist jede der metallhaltigen Schichten 162 und 262 eine Einzelschicht, wie beispielsweise eine TiN-Schicht. Gemäß weiteren Ausführungsformen ist jede der metallhaltigen Schichten 162 und 262 eine Verbundschicht mit einer Mehrzahl von Schichten, die aus unterschiedlichen Materialien ausgebildet ist. Beispielsweise können die metallhaltigen Schichten 162 und 262 jeweils eine TiN-Schicht, eine TaN-Schicht und eine weitere TiN-Schicht umfassen.
  • Eine untere Antireflexionsbeschichtung (BARC) 66 wird auf den metallhaltigen Schichten 162 und 262 ausgebildet. Der entsprechende Prozess ist als Prozess 422 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung besteht die BARC 66 aus einem Photoresist, der gebacken und somit vernetzt wird. Als nächstes wird ein Photoresist 68 abgeschieden und so strukturiert, dass der Abschnitt des Photoresists 68 in dem Vorrichtungsbereich 100 entfernt wird und der Abschnitt des Photoresists 68 in dem Vorrichtungsbereich 200 verbleibt. Der entsprechende Prozess ist als Prozess 424 in dem in 22 gezeigten Prozessablauf 400 gezeigt.
  • 10 zeigt einen Ätzprozess, bei dem der Photoresist 68 als Ätzmaske verwendet wird. Der Teil der BARC 66 in dem Vorrichtungsbereich 100 wird in dem Ätzprozess entfernt. Der entsprechende Prozess ist als Prozess 426 in dem in 22 gezeigten Prozessablauf 400 gezeigt. In einem nachfolgenden Prozess wird, wie in 11 gezeigt, der Photoresist 68 entfernt und die darunterliegende BARC 66 freigelegt.
  • Dann wird ein Ätzprozess durchgeführt, um die metallhaltige Schicht 162 zu ätzen. Der entsprechende Prozess ist als Prozess 428 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Als Ergebnis ist die High-k-Dielektrikumsschicht 156 freigelegt. Die resultierende Struktur ist in 12 gezeigt. Die BARC 66 wird als Ätzmaske verwendet, um die metallhaltige Schicht 262 während des Ätzprozesses zu schützen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird der Ätzprozess durch Nassätzen durchgeführt. Wenn beispielsweise die metallhaltige Schicht 162 aus TiN ausgebildet ist, kann die Ätzchemikalie eine chemische Lösung umfassen, die Ammoniak (NH3), Wasserstoffperoxid (H2O2) und Wasser aufweist. Gemäß alternativen Ausführungsformen kann ein Trockenätzprozess verwendet werden.
  • 13 zeigt die Entfernung der BARC 66 durch einen Veraschungsprozess, bei dem Plasma erzeugt wird, was durch Pfeile 67 angezeigt ist. Der entsprechende Prozess ist als Prozess 430 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Ein Produktionswerkzeug 300, das zum Veraschen der BARC 66 verwendet wird, ist in 17 gezeigt. Das Produktionswerkzeug 300 ist so konfiguriert, dass es Plasma erzeugt, beispielsweise durch induktiv gekoppeltes Plasma (ICP). Weiter wird der Wafer 10 über einem Waferhalter 302 platziert, der ein elektrisches Spannfutter (E-Chuck) sein kann. Ein Duschkopf 304 befindet sich über dem Wafer 10, in dem Plasma aus Prozessgasen erzeugt wird. Das Plasma enthält Ionen und Radikale, die durch den Duschkopf 304 so gefiltert werden, dass Radikale durch die Löcher 306A im Duschkopf 304 hindurchgehen, so dass sie den Wafer 10 erreichen, und Ionen blockiert werden und nicht durch die Löcher 306A hindurchgehen können.
  • Das Produktionswerkzeug 300 ist so konfiguriert, dass es ein metastabiles Plasma erzeugt, das eine längere Lebensdauer als ein herkömmliches Plasma hat. Ein metastabiler Zustand ist ein angeregter Zustand eines Atoms oder eines anderen Systems mit einer längeren Lebensdauer als andere angeregte Zustände. Zum Beispiel können die Atome und Radikale im metastabilen Zustand für eine beträchtliche Zeit in der Größenordnung von etwa 1 Sekunde angeregt bleiben. Der metastabile Zustand hat jedoch eine kürzere Lebensdauer als der stabile Grundzustand. Der metastabile Zustand wird erzeugt, indem Heliumgas (He-Gas) und N2-Gas in den Duschkopf 304 geleitet werden und aus dem He Plasma erzeugt wird, um He*-Radikale zu erzeugen.
  • Wie in 17 gezeigt, ist der Duschkopf 304 ein Doppelplenum-Duschkopf, der zwei Eingänge 310A und 310B aufweist. Der erste Eingang 310A kann sich an der Oberseite des Duschkopfs 304 befinden. Gemäß einigen Ausführungsformen werden die gemischten Gase N2 und He durch den Eingang 310A in eine innere Kammer des Duschkopfs 304 geleitet, und somit werden die Ionen N+ und He-, Elektronen e- und Radikale N* und He* erzeugt, beispielsweise von der Spule 308. Die innere Kammer ist mit den Löchern 306A verbunden, die so konfiguriert sind, dass sie die Ionen N+ und He+ einfangen und die Radikale N* und He* durchlassen.
  • Der zweite Eingang 310B kann sich an den Seiten des Duschkopfs 304 befinden und der zweite Eingang 310B ist nicht mit der inneren Kammer verbunden. Gemäß einigen Ausführungsformen wird Wasserstoff (H2) durch den Eingang 310B in den Duschkopf 304 geleitet. Der zweite Eingang 310B ist mit Löchern 306B verbunden, die dem Wafer 10 gegenüberliegen. Dementsprechend umgeht das H2-Gas die Spule 308 und wird nicht durch die Spule 308 angeregt. Daher hat das H2 eine niedrige Energie.
  • Weiter bezugnehmend auf 17 wird, wenn H2 durch die Tunnel in den Seitenwänden des Duschkopfs 304 geleitet wird, so dass es aus den Löchern 306B ausgegeben wird, das H2-Gas, wenn es auf die He*- und N*-Radikale trifft, angeregt und somit werden H*-Radikale erzeugt. Da das H* Energie von den He*- und N*-Radikalen anstatt direkt von der Spule 308 erhält, ist der Energiezustand des H* niedrig. Der Zustand niedriger Energie des resultierenden H* ermöglicht es, die Art und die Menge der eingefangenen Ladungen in der High-k-Dielektrikumsschicht 156 (13) einzustellen. Die eingefangenen Ladungen beeinflussen die Flachbandspannung (und die Schwellenspannung) des resultierenden FinFET in dem Vorrichtungsbereich 100.
  • Als Ergebnis davon, dass die High-k-Dielektrikumsschicht dem metastabilen Plasma ausgesetzt wird, werden die Ionen und Moleküle wie N+ und NH- usw., die im Plasma erzeugt werden, in der High-k-Dielektrikumsschicht 156 eingefangen, und daher werden die jeweiligen Ladungen in der High-k-Dielektrikumsschicht 156 eingefangen. Das Einfangen der Ladungen führt zur Änderung und Einstellung der Schwellenspannung des FinFET in dem Vorrichtungsbereich 100, was aus 18 ersichtlich wird.
  • 18 zeigt Versuchsergebnisse, bei denen Flachbandspannungen in Abhängigkeit von Strömungsraten des N2 gezeigt sind. Die Flachbandspannungen werden von MOS-Kondensatoren (MOSCAPs) erhalten, deren Gates High-k-Gatedielektrika umfassen, die unter Verwendung von metastabilem Plasma behandelt wurden, das unter Bezugnahme auf 17 beschrieben wurde. Die X-Achse stellt die Strömungsraten von N2 dar und die Y-Achse stellt die Flachbandspannungen der MOS-Kondensatoren dar. Die Ergebnisse in 18 werden erhalten, wenn die Strömungsrate von H2 4.000 sccm und die Strömungsrate von He 1.000 sccm beträgt. Die Kurve 320 besteht aus den Flachbandspannungen, die erhalten werden, wenn unterschiedliche Strömungsraten von N2 für die Durchführung des Veraschungsprozesses wie in 13 verwendet werden. Die Kurve 320 zeigt, dass unterschiedliche Strömungsraten von N2 (Bei der Veraschung der BARC 66) dazu führen, dass die resultierenden MOSCAPs unterschiedliche Flachbandspannungen haben, die eng mit den Schwellenspannungen verbunden sind. Darüber hinaus sind höhere Flachbandspannungen mit höheren Schwellenspannungen verbunden. Dementsprechend zeigt die Kurve 320 auch, dass unterschiedliche Strömungsraten von N2 (bei der Veraschung der BARC 66) dazu führen, dass die resultierenden FinFETs unterschiedliche Schwellenspannungen haben.
  • Wie in 18 gezeigt, ist, wenn die Strömungsrate von N2 bei einem bestimmten Wert wie beispielsweise 2.000 sccm liegt, die entsprechende Flachbandspannung (und daher die Schwellenspannung) am niedrigsten. Wenn die Strömungsrate von N2 erhöht oder verringert wird, nimmt die Flachbandspannung zu. Dies kann durch die Änderung der Menge der Radikale H*, H*N* und NH* verursacht werden, wie in 18 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung verwendet der metastabile Plasmabehandlungsprozess eine Stickstoffströmungsrate von weniger als etwa 10.000 sccm. Metastabile Quellen können auch mit He, N2 und/oder O2 als seitliche Injektionsgase erzeugt werden.
  • Gemäß einigen Ausführungsformen kann die Korrelation zwischen den Schwellenspannungen und den Strömungsraten von N2 nachgewiesen werden. Zum Beispiel kann eine Mehrzahl von Proben hergestellt werden, die beispielsweise die in 14 gezeigte Struktur aufweisen. Jede der Proben durchläuft einen Veraschungsprozess (um die BARC 66 zu entfernen) unter Verwendung einer bestimmten Strömungsrate von N2 und die Strömungsraten von N2 für unterschiedliche Proben unterscheiden sich voneinander. Die Schwellenspannungen (und Flachbandspannungen) der Proben werden gemessen/bestimmt, so dass die Korrelation zwischen den Schwellenspannungen und den entsprechenden Strömungsraten von N2 nachgewiesen wird. Wenn bei der Herstellung der FinFETs bestimmte FinFETs bestimmte Schwellenspannungen haben sollen, können die entsprechenden Strömungsraten von N2 aus der Korrelation erhalten werden, und die entsprechenden Strömungsraten von N2 werden in den entsprechenden Veraschungsprozessen übernommen, um ihre Schwellenspannung einzustellen.
  • Wenn des Weiteren auf einem gleichen Vorrichtungs-Die zwei oder mehr FinFETs (die vom n-Typ, vom p-Typ oder manche vom n-Typ und manche vom p-Typ sein können) auf einem gleichen Die (einem gleichen Wafer) unterschiedliche Schwellenspannungen Vt haben sollen, kann die Differenz in der Schwellenspannung Vt durch Anwenden unterschiedlicher Strömungsraten von N2 erreicht werden, während andere Strukturen und Materialien der FinFETs identisch sein können. Zum Beispiel können die zwei FinFETs identische Austrittsarbeitsmetalle mit identischer Dicke aufweisen. Ferner können die zwei oder mehr FinFETs dieselben Herstellungsprozesse teilen, mit der Ausnahme, dass unterschiedliche Strömungsraten von N2 angewendet werden. Gemäß einigen Ausführungsformen gibt es Vorrichtungsbereiche 100' und 200' (schematisch in 13 gezeigt) zusätzlich zu den Vorrichtungsbereichen 100 und 200. Die Merkmale und die Ausbildungsprozesse in dem Vorrichtungsbereich 100' sind identisch denen des Vorrichtungsbereichs 100 und die Merkmale und die Ausbildungsprozesse in dem Vorrichtungsbereich 200' sind identisch mit denen des Vorrichtungsbereichs 200. Die BARC 66 in dem Vorrichtungsbereich 200 wird unter Verwendung einer ersten N2-Strömungsrate verascht, und die High-k-Dielektrikumsschicht 156 in dem Vorrichtungsbereich 100 wird dem Plasma ausgesetzt, das mit der ersten N2-Strömungsrate erzeugt wurde, wenn die BARC 66 in dem Vorrichtungsbereich 200 verascht wird. Die BARC 66 in dem Vorrichtungsbereich 200' wird unter Verwendung einer zweiten N2-Strömungsrate verascht, die sich von der N2-Strömungsrate unterscheidet, und die High-k-Dielektrikumsschicht 156 in dem Vorrichtungsbereich 100' wird dem entsprechenden Plasma ausgesetzt. Folglich haben die FinFETs in den Vorrichtungsbereichen 100 und 100' unterschiedliche Schwellenspannungen und der Rest der Strukturen der FinFETs in den Vorrichtungsbereichen 100 und 100' ist identisch. Der Rest der Prozesse (wie die, die in den 14 - 16 gezeigt sind) in den Vorrichtungsbereichen 100 und 100' können sich gleichen und dieselben Prozesse teilen. Der Rest der Prozesse (wie die, die in den 14 - 16 gezeigt sind) in den Vorrichtungsbereichen 200 und 200' können sich gleichen und dieselben Prozesse teilen.
  • Die 19 und 20 zeigen Versuchsergebnisse, die die Differenz in der Flachbandspannung der Vorrichtung in dem Vorrichtungsbereich 200 zeigen, wenn herkömmliches ICP bzw. metastabiles Plasma für das Veraschen der BARC 66 verwendet wird. Beide 19 und 20 zeigt die Flachbandspannungen und die entsprechende Veraschungsdauer. 19 wird erhalten, wenn herkömmliches ICP verwendet wird, bei dem N2 und H2 (ohne Verwendung von He) vom Eingang 310A in 17 bereitgestellt werden, so dass die Radikale hohe Energien haben. Vom Eingang 310B wird kein Gas bereitgestellt. Die Daten 322, 324 und 326 in 19 werden erhalten, wobei die entsprechende Veraschungsdauer null Sekunden (keine Veraschung), 180 Sekunden bzw. 220 Sekunden beträgt. Die Daten zeigen, dass mit der Zunahme der Veraschungsdauer die Flachbandspannung ansteigt, was die Zunahme der Schwellenspannung der Vorrichtungen in dem Vorrichtungsbereich 200 verursacht (13). Dies ist unerwünscht, da es vorzuziehen ist, dass die Schwellenspannung der Vorrichtung in dem Vorrichtungsbereich 200 sich nicht ändert, wenn die Schwellenspannung der Vorrichtung in dem Vorrichtungsbereich 100 eingestellt wird. Die unerwünschte Änderung der Schwellenspannung der Vorrichtung im Vorrichtungsbereich 200 ist auf die hohe Energie der Radikale zurückzuführen, durch die die metallhaltige Schicht 262 und die BARC 66 (13) die Wirkung der Radikale nicht abschirmen können.
  • 20 wird erhalten, wenn metastabiles Plasma gemäß den Ausführungsformen der vorliegenden Offenbarung verwendet wird. Die Daten 328, 330, 332, 334 und 336 werden bei entsprechender Zunahme der Veraschungsdauer erhalten. Die Daten zeigen, dass mit der Zunahme der Veraschungsdauer die Flachbandspannungen im Wesentlichen stabil bleiben und daher die Schwellenspannungen der Vorrichtungen in dem Vorrichtungsbereich 200 (13) sich nicht ändern. Dies ermöglicht, dass die Schwellenspannungen der FinFETs in dem Vorrichtungsbereich 100 unabhängig eingestellt werden können, ohne dass die Schwellenspannungen der FinFETs in dem Vorrichtungsbereich 200 beeinflusst werden.
  • 21 zeigt die Wasserstoffkonzentrationen in der High-k-Dielektrikumsschicht 156 (13), wenn unterschiedliche Veraschungsbedingungen verwendet werden. Die X-Achse stellt die Tiefe in den jeweiligen Proben dar und die Y-Achse stellt die Konzentration (Atome/cm3) dar. Die Kurven 337, 338 und 340 stellen die H--Konzentration dar, die erhalten wird, wenn die N2-Strömungsrate 3.000 sccm, 1.500 sccm bzw. 0 sccm beträgt (wenn keine Veraschung durchgeführt wird). Die Ergebnisse zeigen, dass die Kurve 337 eine höhere Wasserstoffkonzentration als die Kurven 338 und 340 hat, was darauf hinweist, dass sie mit mehr eingefangenem H'' in der High-k-Dielektrikumsschicht 156 verbunden ist. Dies zeigt auch an, dass der N2-Durchfluss von 3.000 sccm mit mehr negativen Ladungen (H-) verbunden ist, und damit der entsprechende Transistor, der mit 3.000 sccm N2-Veraschung ausgebildet wurde, eine höhere Schwellenspannung als der Transistor hat, der einer 1.500 sccm N2-Veraschung ausgesetzt wurde. 21 zeigt auch, dass die Schwellenspannungen der Transistoren durch Einstellen der Strömungsrate von N2 eingestellt werden können.
  • Die metastabile Plasmaveraschung trägt auch dazu bei, die Oxidation von TiN zu verringern, das zur Ausbildung der metallhaltigen Schicht 262 verwendet werden kann. Röntgenphotoelektronenspektroskopie-Analyse (XPS-Analyse) wurde an TiN-Filmen durchgeführt, auf denen BARCs ausgebildet wurden, und die BARCs wurden entweder mit metastabilem Plasma oder herkömmlichem ICP-Plasma verascht. Es zeigt sich, dass eine Probe, die einer herkömmlichen ICP-Plasmaveraschung unterzogen wurde, Ti2P-Intensitätswerte von 20,0 vor dem Veraschungsprozess und 18,7 nach dem Veraschungsprozess aufweist. Dementsprechend verringert das ICP-Plasma den Ti2P-Wert um 1,3. Zum Vergleich weist eine Probe, die einer metastabilen Plasmaveraschung unterzogen wurde, Ti2P-Intensitätswerte von 19,6 vor dem Veraschungsprozess bzw. 19,1 nach dem Veraschungsprozess auf. Dementsprechend verringert das metastabile Plasma den Ti2P-Wert um 0,5, was weniger als 1,3 ist. Dies bedeutet, dass das metastabile Plasma auch zu einer geringeren Oxidation des TiN (Schicht 262) führt, wenn dessen darüber liegende BARC 66 verascht wird.
  • Die von dem metastabilen Plasma erzeugten Wasserstoffradikale werden verwendet, um die BARC 66 zu veraschen und zu entfernen, wie in den 13 und 14 gezeigt. 14 zeigt die Struktur, nachdem die BARC 66 verascht wurde. Zu diesem Zeitpunkt bietet die metallhaltige Schicht 262 der darunterliegenden High-k-Dielektrikumsschicht 256 Schutz vor dem Empfangen von Ladungen wie N+ und NH- und verhindert die Änderung der Schwelle des resultierenden FinFET.
  • Infolge des Veraschungsprozesses mit metastabilem Plasma, der N2 als Prozessgas verwendet, wird Stickstoff in der High-k-Dielektrikumsschicht 156 eingefangen, beispielsweise in Form von N+ und NH-. Dementsprechend kann der metastabile Plasmaprozess die herkömmlichen thermischen Nitrierungsprozesse ersetzen, die an High-k-Dielektrikumsschichten durchgeführt werden, bei denen Ammoniak als Prozessgas verwendet wird. Dementsprechend werden gemäß einigen Ausführungsformen der vorliegenden Offenbarung während der gesamten Ausbildung der FinFETs keine thermischen Nitrierungsprozesse unter Verwendung von Ammoniak an den High-k-Dielektrikumsschichten durchgeführt.
  • 15 zeigt die weitere Ausbildung der FinFETs. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird eine n-Austrittsarbeitsschicht abgeschieden, die einen Abschnitt 164 in dem Vorrichtungsbereich 100 und einen Abschnitt 264 in dem Vorrichtungsbereich 200 umfasst. Der entsprechende Prozess ist als Prozess 432 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Gemäß einigen Ausführungsformen umfassen die n-Austrittsarbeitsschichten 164 und 264 eine einzelne Schicht, wie beispielsweise eine TiAl-Schicht. Gemäß weiteren Ausführungsformen umfasst jede der beiden n-Austrittsarbeitsschichten 164 und 264 eine Verbundschicht mit einer TiN-Schicht, einer TaN-Schicht und einer Schicht auf Al-Basis (die beispielsweise aus TiAlN, TiAlC, TaAlN, oder TaAlC besteht). Eine Sperrschicht und ein Füllmetall werden dann abgeschieden, um Metallbereiche 168 und 268 auszubilden. Der entsprechende Prozess ist als Prozess 434 in dem in 22 gezeigten Prozessablauf 400 gezeigt. Dann wird ein Planarisierungsprozess wie ein CMP-Prozess oder ein mechanischer Schleifprozess durchgeführt, wodurch die Metallgates 170 und 270 ausgebildet sind. Ersatz-Gatestapel 172 und 272, die die Gateelektroden 170 bzw. 270 und die Gatedielektrika 154/156 bzw. 254/256 umfassen, sind ebenfalls ausgebildet. Somit sind die FinFETs 174 und 274 ausgebildet.
  • Mit Bezug auf 16 werden die Gateelektroden 170 und 270 vertieft und mit einem Dielektrikum (wie etwa SiN) gefüllt, um Hartmasken 176 und 276 auszubilden. Eine Ätzstoppschicht 78 wird über den Hartmasken 176 und 276 und dem ILD 60 ausgebildet. Die Ätzstoppschicht 78 ist aus einem Dielektrikum ausgebildet, das Siliziumkarbid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfassen kann. Ein ILD 80 wird über der Ätzstoppschicht 78 ausgebildet und Gate-Kontaktstecker 182 und 282 werden in dem ILD 80 ausgebildet.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Eigenschaften. Die Ätzmaske zum Ätzen einer Metallschicht, die auf einer High-k-Dielektrikumsschicht eines Transistors ausgebildet ist, wird durch Veraschung unter Verwendung eines metastabilen Plasmas entfernt. Die Energie des metastabilen Plasmas ist niedrig. Dementsprechend kann die Schwellenspannung des Transistors, anders als bei herkömmlicher ICP-Plasmaveraschung, bei der die Wirkung des Einstellens der Schwelle gesättigt ist, durch Einstellen der Strömungsrate von Stickstoff eingestellt werden. Außerdem wird der Transistor, dessen Metallschicht sich direkt unter der veraschten Maske befindet, durch die Metallschicht davor geschützt, durch das metastabile Plasma angegriffen zu werden, und daher wird die Schwellenspannung des jeweiligen Transistors nicht durch den Veraschungsprozess beeinflusst.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Ausbilden einer ersten High-k-Dielektrikumsschicht über einem ersten Halbleiterbereich; Ausbilden einer zweiten High-k-Dielektrikumsschicht über einem zweiten Halbleiterbereich; Ausbilden einer ersten Metallschicht, die einen ersten Abschnitt über der ersten High-k-Dielektrikumsschicht und einen zweiten Abschnitt über der zweiten High-k-Dielektrikumsschicht umfasst; Ausbilden einer Ätzmaske über dem zweiten Abschnitt der ersten Metallschicht; Ätzen des ersten Abschnitts der ersten Metallschicht, wobei die Ätzmaske den zweiten Abschnitt der ersten Metallschicht schützt; Veraschen der Ätzmaske mit metastabilem Plasma; und Ausbilden einer zweiten Metallschicht über der ersten High-k-Dielektrikumsschicht. Gemäß einigen Ausführungsformen umfasst das Verfahren ferner das Erzeugen des metastabilen Plasmas unter Verwendung von Stickstoffgas, Wasserstoffgas und Heliumgas. Gemäß einigen Ausführungsformen werden das Stickstoffgas und das Heliumgas in einen ersten Eingang eines Duschkopfs eingeführt und das Wasserstoffgas wird in einen zweiten Eingang des Duschkopfs eingeführt, so dass es sich mit Radikalen vermischt, die aus dem Stickstoffgas und dem Heliumgas erzeugt werden. Gemäß einigen Ausführungsformen wird, wenn die Ätzmaske verascht wird, die erste High-k-Dielektrikumsschicht dem metastabilen Plasma ausgesetzt. Gemäß einigen Ausführungsformen wird die erste High-k-Dielektrikumsschicht nicht thermisch nitriert. Gemäß einigen Ausführungsformen ist die erste Metallschicht eine p-Austrittsarbeitsschicht und die zweite Metallschicht ist eine n-Austrittsarbeitsschicht.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Ausbilden einer Metallschicht über einer High-k-Dielektrikumsschicht; Ausbilden einer unteren BARC über der Metallschicht; Ausbilden eines Photoresists über der BARC; Strukturieren des Photoresists; Ätzen der BARC unter Verwendung des strukturierten Photoresists als Ätzmaske; und Entfernen der BARC unter Verwendung eines metastabilen Plasmas, wobei das metastabile Plasma durch Verfahren erzeugt wird, umfassend: Leiten von Stickstoff und Helium in einen ersten Eingang eines Duschkopfs, um ein Plasma zu erzeugen; Filtern, um Ionen aus dem Plasma zu entfernen, wobei Stickstoffradikale und Heliumradikale in dem Plasma verbleiben; und Leiten von Wasserstoff in einen zweiten Eingang des Duschkopfes, wobei der Wasserstoff mit den Stickstoffradikalen und Heliumradikalen gemischt wird. Gemäß einigen Ausführungsformen umfasst das Verfahren ferner das Aussetzen einer High-k-Dielektrikumsschicht dem metastabilen Plasma. Gemäß einigen Ausführungsformen umfasst das Verfahren ferner das Ausbilden von Source- und Drain-Bereichen auf gegenüberliegenden Seiten der High-k-Dielektrikumsschicht; und Abscheiden einer Austrittsarbeitsschicht auf der High-k-Dielektrikumsschicht. Gemäß einigen Ausführungsformen umfasst das Ausbilden der Metallschicht das Ausbilden einer n-Austrittsarbeitsschicht. Gemäß einigen Ausführungsformen umfasst das Ausbilden der Metallschicht das Ausbilden einer p-Austrittsarbeitsschicht. Gemäß einigen Ausführungsformen tritt, wenn der Stickstoff und das Helium in den ersten Eingang des Duschkopfs zur Erzeugung des Plasmas geleitet werden, der Wasserstoff nicht durch Spulen, die den Duschkopf umgeben. Gemäß einigen Ausführungsformen umfasst das Verfahren ferner ein Ausbilden einer Mehrzahl von Transistoren, umfassend ein Ausbilden einer Mehrzahl von High-k-Dielektrikumsschichten, wobei die Mehrzahl von High-k-Dielektrikumsschichten aus einem gleichen High-k-Dielektrikum ausgebildet sind; Durchführen einer Mehrzahl von Behandlungsprozessen unter Verwendung eines metastabilen Plasmas, wobei Stickstoff, Wasserstoff und Helium als Prozessgase verwendet werden, wobei jeder der Mehrzahl von Behandlungsprozessen auf einer der Mehrzahl von High-k-Dielektrikumsschichten durchgeführt wird und sich Stickstoffströmungsraten in der Mehrzahl von Behandlungsprozessen voneinander unterscheiden; und Bestimmen von Schwellenspannungen der Mehrzahl von Transistoren, um eine Korrelation zwischen den Stickstoffströmungsraten und den Schwellenspannungen nachzuweisen. Gemäß einigen Ausführungsformen sind die Wasserstoffströmungsraten in der Mehrzahl von Behandlungsprozessen gleich und die Heliumströmungsraten in der Mehrzahl von Behandlungsprozessen sind gleich.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren ein Ausbilden einer ersten High-k-Dielektrikumsschicht und einer zweiten High-k-Dielektrikumsschicht auf einem Wafer, wobei die erste High-k-Dielektrikumsschicht und die zweite High-k-Dielektrikumsschicht aus demselben High-k-Dielektrikum ausgebildet sind; Durchführen eines ersten Behandlungsprozesses an der ersten High-k-Dielektrikumsschicht unter Verwendung eines ersten metastabilen Plasmaprozesses, wobei Stickstoff, Wasserstoff und Helium als Prozessgase verwendet werden und wobei der Stickstoff eine erste Strömungsrate aufweist; Durchführen eines zweiten Behandlungsprozesses an der zweiten High-k-Dielektrikumsschicht unter Verwendung eines zweiten metastabilen Plasmaprozesses, wobei Stickstoff, Wasserstoff und Helium als Prozessgase verwendet werden und wobei der Stickstoff eine zweite Strömungsrate aufweist; und Ausbilden einer ersten Metallschicht und einer zweiten Metallschicht über der ersten High-k-Dielektrikumsschicht bzw. der zweiten High-k-Dielektrikumsschicht. Gemäß einigen Ausführungsformen sind die Wasserstoffströmungsraten in dem ersten Behandlungsprozess und in dem zweiten Behandlungsprozess gleich und die Heliumströmungsraten in dem ersten Behandlungsprozess und in dem zweiten Behandlungsprozess sind gleich. Gemäß einigen Ausführungsformen befinden sich die erste High-k-Dielektrikumsschicht und die zweite High-k-Dielektrikumsschicht in einem gleichen Die des Wafers. Gemäß einigen Ausführungsformen sind die erste High-k-Dielektrikumsschicht und die zweite High-k-Dielektrikumsschicht Teile von n-Transistoren.

Claims (20)

  1. Verfahren, umfassend: Ausbilden einer ersten High-k-Dielektrikumsschicht (156) über einem ersten Halbleiterbereich (20); Ausbilden einer zweiten High-k-Dielektrikumsschicht (156) über einem zweiten Halbleiterbereich (20); Ausbilden einer ersten Metallschicht mit einem ersten Abschnitt (162) über der ersten High-k-Dielektrikumsschicht (156) und einem zweiten Abschnitt (262) über der zweiten High-k-Dielektrikumsschicht (156); Ausbilden einer Ätzmaske (66) über dem zweiten Abschnitt (262) der ersten Metallschicht; Ätzen des ersten Abschnitts (162) der ersten Metallschicht, wobei die Ätzmaske (66) den zweiten Abschnitt (262) der ersten Metallschicht schützt; Veraschen der Ätzmaske (66) unter Verwendung von metastabilem Plasma; und Ausbilden einer zweiten Metallschicht (164) über der ersten High-k-Dielektrikumsschicht (156); wobei Stickstoffgas und Heliumgas in einen ersten Eingang (310A) eines Duschkopfes (304) eingegeben werden und Wasserstoffgas so in einen zweiten Eingang (310B) des Duschkopfes (304) eingegeben wird, dass es sich mit Radikalen vermischt, die aus dem Stickstoffgas und dem Heliumgas erzeugt werden.
  2. Verfahren nach Anspruch 1, ferner umfassend ein Erzeugen des metastabilen Plasmas unter Verwendung von Stickstoffgas, Wasserstoffgas und Heliumgas.
  3. Verfahren nach Anspruch 1 oder 2, wobei die gemischten Gase N2 und He in eine innere Kammer des Duschkopfs (304) geleitet und somit Ionen N+ und He-, Elektronen e- und Radikale N* und He* erzeugt werden,.
  4. Verfahren nach Anspruch 2 oder 3, wobei das Stickstoffgas eine Strömungsrate von weniger als etwa 10.000 sccm hat.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei, wenn die Ätzmaske (66) verascht wird, die erste High-k-Dielektrikumsschicht (156) dem metastabilen Plasma ausgesetzt wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste High-k-Dielektrikumsschicht (156) nicht thermisch nitriert wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Metallschicht (162, 262) eine p-Austrittsarbeitsschicht ist und die zweite Metallschicht (164) eine n-Austrittsarbeitsschicht ist.
  8. Verfahren, umfassend: Ausbilden einer Metallschicht (262) über einer High-k-Dielektrikumsschicht (256); Ausbilden einer unteren Antireflexionsbeschichtung (BARC) (66) über der Metallschicht (262); Ausbilden eines Photoresist (68) über der BARC; Strukturieren des Photoresist (68); Ätzen der BARC (66) unter Verwendung des strukturierten Photoresist (68) als Ätzmaske (66); und Entfernen der BARC (66) unter Verwendung von metastabilem Plasma, wobei das metastabile Plasma durch Prozesse erzeugt wird, umfassend: Leiten von Stickstoff und Helium in einen ersten Eingang (310A) eines Duschkopfes (304), um ein Plasma zu erzeugen; Filtern, um Ionen aus dem Plasma zu entfernen, wobei Stickstoffradikale und Heliumradikale in dem Plasma verbleiben; und Leiten von Wasserstoff in einen zweiten Eingang (310B) des Duschkopfs (304), wobei Wasserstoff mit den Stickstoffradikalen und Heliumradikalen gemischt wird.
  9. Verfahren nach Anspruch 8, wobei der Stickstoff eine Strömungsrate von weniger als etwa 10.000 sccm hat.
  10. Verfahren nach Anspruch 8 oder 9, ferner umfassend das Aussetzen einer High-k-Dielektrikumsschicht (256) dem metastabilen Plasma.
  11. Verfahren nach einem der Ansprüche 8 bis 10, ferner umfassend: Ausbilden von Source- und Drain-Bereichen auf gegenüberliegenden Seiten der High-k-Dielektrikumsschicht (256); und Abscheiden einer Austrittsarbeitsschicht auf der High-k-Dielektrikumsschicht (256).
  12. Verfahren nach einem der Ansprüche 8 bis 11, wobei das Ausbilden der Metallschicht (262) das Ausbilden einer n-Austrittsarbeitsschicht umfasst.
  13. Verfahren nach einem der Ansprüche 8 bis 11, wobei das Ausbilden der Metallschicht (262) das Ausbilden einer p-Austrittsarbeitsschicht umfasst.
  14. Verfahren nach einem der Ansprüche 8 bis 13, wobei, wenn der Stickstoff und das Helium zum Erzeugen des Plasmas in den ersten Eingang (310A) des Duschkopfs (304) geleitet werden, der Wasserstoff nicht durch Spulen durchtritt, die den Duschkopf (304) umgeben.
  15. Verfahren nach einem der Ansprüche 8 bis 14, ferner umfassend: Ausbilden einer Mehrzahl von Transistoren, das ein Ausbilden einer zusätzlichen Mehrzahl von High-k-Dielektrikumsschichten (256) umfasst, wobei die zusätzliche Mehrzahl von High-k-Dielektrikumsschichten (256) aus einem gleichen High-k-Dielektrikum ausgebildet sind; Durchführen einer Mehrzahl von Behandlungsprozessen unter Verwendung eines metastabilen Plasmas, wobei Stickstoff, Wasserstoff und Helium als Prozessgase verwendet werden, wobei jeder der Mehrzahl von Behandlungsprozessen an einer der zusätzlichen Mehrzahl von High-k-Dielektrikumsschichten (256) durchgeführt wird und wobei sich Stickstoffströmungsraten in der Mehrzahl von Behandlungsprozessen voneinander unterscheiden; und Bestimmen von Schwellenspannungen der Mehrzahl von Transistoren, um eine Korrelation zwischen den Stickstoffströmungsraten und den Schwellenspannungen nachzuweisen.
  16. Verfahren nach Anspruch 15, wobei die Wasserstoffströmungsraten in der Mehrzahl von Behandlungsprozessen gleich sind und die Heliumströmungsraten in der Mehrzahl von Behandlungsprozessen gleich sind.
  17. Verfahren, umfassend: Ausbilden einer ersten High-k-Dielektrikumsschicht (156) und einer zweiten High-k-Dielektrikumsschicht (156) auf einem Substrat, wobei die erste High-k-Dielektrikumsschicht (156) und die zweite High-k-Dielektrikumsschicht (156) aus einem gleichen High-k-Dielektrikum ausgebildet sind; Durchführen eines ersten Behandlungsprozesses an der ersten High-k-Dielektrikumsschicht (156) unter Verwendung eines ersten metastabilen Plasmaprozesses, wobei Stickstoff, Wasserstoff und Helium als Prozessgase verwendet werden und wobei der Stickstoff eine erste Strömungsrate aufweist; Durchführen eines zweiten Behandlungsprozesses an der zweiten High-k-Dielektrikumsschicht (156) unter Verwendung eines zweiten metastabilen Plasmaprozesses, wobei Stickstoff, Wasserstoff und Helium als Prozessgase verwendet werden und wobei der Stickstoff eine zweite Strömungsrate aufweist; und Ausbilden einer ersten Metallschicht (164) und einer zweiten Metallschicht (164) über der ersten High-k-Dielektrikumsschicht (156) bzw. der zweiten High-k-Dielektrikumsschicht (156); wobei in dem ersten und in dem zweiten Behandlungsprozess das Stickstoffgas und das Heliumgas in einen ersten Eingang (310A) eines Duschkopfes (304) eingegeben werden und das Wasserstoffgas so in einen zweiten Eingang (310B) des Duschkopfes (304) eingegeben wird, dass es sich mit Radikalen vermischt, die aus dem Stickstoffgas und dem Heliumgas erzeugt werden.
  18. Verfahren nach Anspruch 17, wobei die Wasserstoffströmungsraten in dem ersten Behandlungsprozess und in dem zweiten Behandlungsprozess gleich sind und die Heliumströmungsraten in dem ersten Behandlungsprozess und in dem zweiten Behandlungsprozess gleich sind.
  19. Verfahren nach Anspruch 17 oder 18, wobei sich die erste High-k-Dielektrikumsschicht und die zweite High-k-Dielektrikumsschicht in einem gleichen Die des Substrats befinden.
  20. Verfahren nach Anspruch 17 oder 18, wobei die erste High-k-Dielektrikumsschicht und die zweite High-k-Dielektrikumsschicht Teile von n-Transistoren sind.
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