DE102019126339B4 - Rückstandsentfernung in metall-gate schneideprozess - Google Patents

Rückstandsentfernung in metall-gate schneideprozess Download PDF

Info

Publication number
DE102019126339B4
DE102019126339B4 DE102019126339.5A DE102019126339A DE102019126339B4 DE 102019126339 B4 DE102019126339 B4 DE 102019126339B4 DE 102019126339 A DE102019126339 A DE 102019126339A DE 102019126339 B4 DE102019126339 B4 DE 102019126339B4
Authority
DE
Germany
Prior art keywords
etching
metal gate
metal
gate
gate strip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102019126339.5A
Other languages
English (en)
Other versions
DE102019126339A1 (de
Inventor
Chieh-Ning Feng
Chih-Chang Hung
Bing-Hung Chen
Yih-Ann Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019126339A1 publication Critical patent/DE102019126339A1/de
Application granted granted Critical
Publication of DE102019126339B4 publication Critical patent/DE102019126339B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Verfahren, umfassend:Bilden einer Gate-Dielektrikumschicht (50);Bilden eines Metall-Gate-Streifens (52) über einem Bodenabschnitt der Gate-Dielektrikumschicht (50);Durchführen eines ersten Ätzprozesses an dem Metall-Gate-Streifen (52) zur Entfernung eines Abschnitts des Metall-Gate-Streifens, wobei der erste Ätzprozess anisotrop durchgeführt wird;nach dem ersten Ätzprozess, Durchführen eines zweiten Ätzprozesses an dem Metall-Gate-Streifen (52) zur Entfernung eines Restabschnitts (52') des Metall-Gate-Streifens, wobei der zweite Ätzprozess einen isotropen Ätzprozess umfasst; undFüllen eines dielektrischen Materials (78) in eine Vertiefung (70), die durch den geätzten Abschnitt und den geätzten Restabschnitt des Metall-Gate-Streifens (52) verbleibt;wobei der erste Ätzprozess durchgeführt wird, bis eine dielektrische Dummy-Finne (25'), die unter dem Metall-Gate-Streifen (52) liegt, freiliegt;wobei der erste Ätzprozess durchgeführt wird, bis eine entsprechende Vertiefung (70), die durch den geätzten Abschnitt des Metall-Gate-Streifens (52) gebildet wird, eine Bodenfläche hat, die niedriger als eine Deckfläche (25TS) der dielektrischen Dummy-Finne (25') ist, und der Restabschnitt (52') einen unteren Abschnitt umfasst, der niedriger als die Deckfläche ist, und einen oberen Abschnitt, der höher als die Deckfläche ist.

Description

  • HINTERGRUND
  • Metalloxidhalbleiter (MOS)-Vorrichtungen sind grundlegende Bauelemente in integrierten Schaltungen. Eine bestehende MOS-Vorrichtung hat typischerweise eine Gate-Elektrode mit Polysilizium, das unter Verwendung von Dotierbetrieben, wie Ionenimplantation oder thermische Diffusion mit p- oder n-Unreinheiten dotiert ist. Die Arbeitsfunktion der Gate-Elektrode wurde auf den Bandrand des Siliziums eingestellt. Für eine n-Metalloxidhalbleiter (NMOS)-Vorrichtung kann die Arbeitsfunktion nahe dem Leitungsband von Silizium eingestellt sein. Für eine P-Metalloxidhalbleiter (PMOS)-Vorrichtung kann die Arbeitsfunktion nahe dem Valenzband von Silizium eingestellt sein. Ein Einstellen der Arbeitsfunktion der Polysilizium-Gate-Elektrode kann durch Auswählen geeigneter Unreinheiten erreicht werden.
  • MOS-Vorrichtungen mit Polysilizium-Gate-Elektroden weisen einen Trägerverarmungseffekt auf, der auch als Polyverarmungseffekt bezeichnet wird. Der Polyverarmungseffekt tritt ein, wenn die angelegten elektrischen Felder Träger aus den Gate-Regionen nahe Gate-Dielektrika wegschwemmen, wodurch Verarmungsschichten gebildet werden. In einer n-dotierten Polysiliziumschicht enthält die Verarmungsschicht ionisierte, nicht mobile Donorstellen, wobei in einer p-dotierten Polysiliziumschicht die Verarmungsschicht ionisierte, nicht mobile Akzeptorstellen enthält. Der Verarmungseffekt führt zu einer Erhöhung in der effektiven Gate-Dielektrikumdicke, wodurch es schwieriger wird, eine Inversionsschicht an der Oberfläche des Halbleiters zu erzeugen.
  • Das Polyverarmungsproblem kann durch Bilden von Metall-Gate-Elektroden gelöst werden, sodass die metallischen Gates, die in NMOS-Vorrichtungen und PMOS-Vorrichtungen verwendet werden, auch Bandrandarbeitsfunktionen haben können.
  • Die US 2019/0 035 786 A1 betrifft ein Verfahren zur Herstellung von Halbleiterbauelementen, umfassend ein Ausbilden einer ersten Rippe und einer zweiten Rippe auf einem Substrat, wobei die erste Rippe einen ersten Gate-Bereich und die zweite Rippe einen zweiten Gate-Bereich aufweist, sowie Ausbilden einer Metall-Gate-Leitung über dem ersten und dem zweiten Gate-Bereich, wobei sich die Metall-Gate-Leitung von der ersten Rippe zu der zweiten Rippe erstreckt.
  • Die DE 102019101555 A1 betrifft ein Verfahren zum Herstellen einer Halbleitervorrichtung umfassend ein Herstellen einer ersten Finne und einer zweiten Finne, die über einem Substrat überstehen und ein Herstellen von Trennbereichen auf gegenüberliegenden Seiten der ersten Finne und auf gegenüberliegenden Seiten der zweiten Finne.
  • Die US 2019/0 006 486 A1 betrifft eine Halbleitervorrichtung umfassend ein Substrat, das eine erste Halbleiterrippe aufweist, eine erste dielektrische Rippe, die über dem Substrat und in Kontakt mit einer ersten Seitenwand der ersten Halbleiterrippe angeordnet ist, wobei eine Breite der ersten Halbleiterrippe im Wesentlichen gleich einer Breite der ersten dielektrischen Rippe ist.
  • Die US 2019/0 067 446 A1 betrifft eine Halbleiterstruktur umfassend Bauelementrippen, die auf einem Substrat ausgebildet sind, und Füllrippen, die auf dem Substrat ausgebildet und zwischen den Vorrichtungsrippen angeordnet sind, wobei die Füllrippen eine erste Schicht aus dielektrischem Material und eine zweite Schicht aus dielektrischem Material, die auf der ersten Schicht aus dielektrischem Material abgeschieden ist, umfassen.
  • Die US 2019/0 067 120 A1 betrifft eine Halbleiterstruktur umfassend ein Substrat, erste und zweite Rippen, die aus dem Substrat herausragen, eine Abstandsschicht, die über dem Substrat und auf gegenüberliegenden Seitenwänden der ersten und zweiten Rippen ausgebildet ist, und eine Isolationsrippenstruktur, die über der Abstandsschicht und zwischen den gegenüberliegenden Seitenwänden der ersten und zweiten Rippen ausgebildet ist.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird festgehalten, dass in Übereinstimmung mit der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale der klaren Besprechung wegen beliebig vergrößert oder verkleinert sein.
    • 1-4, 5A, 5B, 6-9, 10A, 10B, 11A, 11B, 11C, 12A, 12B, 12C, 13A, 13B, 13C, 14A, 14B, 14C, 14D, 15A, 15B, 16A, 16B, 16C, 17A, 17B, 17C, 18A und 18B veranschaulichen die perspektivischen Ansichten, Querschnittsansichten und Draufsichten von Zwischenstufen in der Bildung von Finnen-Feldeffekttransistoren (FinFETs, Fin Field-Effect Transistors) gemäß manchen Ausführungsformen.
    • 19 und 20 veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Bildung eines Gate All-Around (GAA)-Transistors gemäß manchen Ausführungsformen.
    • 21 veranschaulicht einen Prozessablauf zur Bildung von FinFETs gemäß manchen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Erfindung ergibt sich gemäß der unabhängigen Ansprüche. Die abhängigen Ansprüche betreffen entsprechende Weiterbildungen. Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind und kann auch Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, sodass das erste und das zweite Merkmal nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke, wie „unterliegend“, „unterhalb“, „unter“, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sollen verschiedene Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung umschließen. Die Einrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten, räumlich relativen Beschreibungsausdrücke können ebenso entsprechend interpretiert werden.
  • Transistoren, die unter Verwendung von Metall-Gate-Schneideprozessen gebildet werden, und die Verfahren zu deren Bildung sind gemäß manchen Ausführungsformen bereitgestellt. Die Zwischenstufen zur Bildung der Transistoren sind gemäß manchen Ausführungsformen veranschaulicht. Einige Variationen mancher Ausführungsformen sind besprochen. In allen verschiedenen Ansichten und anschaulichen Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet. In manchen veranschaulichten Ausführungsformen wird die Bildung von Finnen-Feldeffekttransistoren (FinFETs) als ein Beispiel zur Erklärung des Konzepts der vorliegenden Offenbarung verwendet. Andere Arten von Transistoren wie planare Transistoren, Gate-All-Around (GAA) Transistoren oder dergleichen können auch die Ausführungsformen der vorliegenden Offenbarung anwenden. Gleiche Bezugsnummern und -zeichen in den folgenden Figuren beziehen sich auf gleiche Komponenten. Obwohl Verfahrensausführungsformen besprochen sein können, in einer bestimmten Reihenfolge durchgeführt zu werden, können andere Verfahrensausführungsformen in jeder logischen Reihenfolge durchgeführt werden.
  • 1-4, 5A, 5B, 6-9, 10A, 10B, 11A, 11B, 11C, 12A, 12B, 12C, 13A, 13B, 13C, 14A, 14B, 14C, 14D, 15A, 15B, 16A, 16B, 16C, 17A, 17B, 17C, 18A und 18B veranschaulichen die Querschnittsansichten und perspektivischen Ansichten von Zwischenstufen bei der Bildung von FinFETs gemäß manchen Ausführungsformen der vorliegenden Offenbarung. Die in diesen Figuren gezeigten Prozesse sind auch schematisch in dem Prozessablauf 200, wie in 21 gezeigt, wiedergegeben.
  • 1 veranschaulicht eine perspektivische Ansicht einer anfänglichen Struktur. Die anfängliche Struktur enthält Wafer 10, der ferner Substrat 20 enthält. Substrat 20 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Siliziumgermaniumsubstrat oder ein Substrat, das aus anderen Halbleitermaterialien gebildet ist, sein kann. Substrat 20 kann mit einer p- oder einer n-Unreinheit dotiert sein. Isolierregionen 22 wie Grabenisolierungs- (STI, Shallow Trench Isolation) Regionen, können gebildet sein, die sich von einer Deckfläche von Substrat 20 in Substrat 20 erstrecken. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 202 veranschaulicht. Die Abschnitte von Substrat 20 zwischen benachbarten STI-Regionen 22 werden als Halbleiterstreifen 24 bezeichnet. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung sind Halbleiterstreifen 24 Teile des ursprünglichen Substrats 20 und somit ist das Material von Halbleiterstreifen 24 dasselbe wie jenes von Substrat 20. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind Halbleiterstreifen 24 Ersatzstreifen, die durch Ätzen der Abschnitte von Substrat 20 zwischen STI-Regionen 22, um Vertiefungen zu bilden, und Durchführen eines epitaktischen Prozesses, um ein anderes Halbleitermaterial in den Vertiefungen neu zu züchten, gebildet werden. Daher werden Halbleiterstreifen 24 aus einem Halbleitermaterial gebildet, das sich von jenem von Substrat 20 unterscheidet. Gemäß manchen Ausführungsformen werden Halbleiterstreifen 24 aus Si, SiP, SiC, SiPC, SiGe, SiGeB, Ge oder einem III-V-Verbindungshalbleiter wie InP, GaAs, AlAs, InAs, InAlAs, InGaAs oder dergleichen gebildet.
  • STI-Regionen 22 können ein Auskleidungsoxid (nicht gezeigt) enthalten, das ein thermisches Oxid sein kann, das durch die thermische Oxidation einer Oberflächenschicht von Substrat 20 gebildet wird. Das Auskleidungsoxid kann auch eine abgeschiedene Siliziumoxidschicht sein, die zum Beispiel unter Verwendung einer Atomlagenabscheidung (ALD, Atomic Layer Deposition), chemischen Gasphasenabscheidung mit Plasma hoher Dichte (HDPCVD, High-Density Plasma Chemical Vapor Deposition), chemischen Gasphasenabscheidung (CVD, Chemical Vapor Deposition) oder dergleichen gebildet werden. STI-Regionen 22 können auch ein dielektrisches Material über dem Auskleidungsoxid enthalten, wobei das dielektrische Material unter Verwendung von fließfähiger chemischer Gasphasenabscheidung (FCVD), Spin-on oder dergleichen gebildet werden kann.
  • 2 veranschaulicht die Bildung eines dielektrischen Dummy-Streifens 25, der durch Ätzen eines der Halbleiterstreifen 24 zur Bildung einer Vertiefung und dann Füllen der Vertiefung mit einem dielektrischen Material gebildet werden kann. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 204 veranschaulicht. Das dielektrische Material kann ein High-k-dielektrisches Material wie Siliziumnitrid enthalten oder sein. Ebenso ist das Material des dielektrischen Dummy-Streifens 25 so gewählt, dass es eine hohe Ätzselektivität in Bezug auf die Materialien von Metall-Gates (wie Wolfram und Titannitrid) und die Materialien von STI-Regionen 22 (wie Siliziumoxid) hat. Die Bodenfläche des dielektrischen Dummy-Streifens 25 kann höher als die, in derselben Höhe wie oder niedriger als die Bodenflächen von STI-Regionen 22 sein.
  • Unter Bezugnahme auf 3 werden STI-Regionen 22 vertieft. Die oberen Abschnitte von Halbleiterstreifen 24 und dielektrischem Dummy-Streifen 25 ragen höher vor als die Deckflächen 22A der verbleibenden Abschnitte von STI-Regionen 22, um vorstehende Finnen 24' bzw. 25' zu bilden. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 206 veranschaulicht. Das Ätzen kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei HF3 und NH3 als die Ätzgase verwendet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird die Vertiefung von STI-Regionen 22 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalien können zum Beispiel eine HF-Lösung enthalten.
  • In oben veranschaulichten Ausführungsformen können die Finnen durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung von einem oder mehreren Fotolithografieprozessen, enthaltend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbst ausgerichtete Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel kleinere Teilungen aufweisen als sonst mit einem einzelnen direkten Fotolithografieprozess möglich sind. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eine selbst ausgerichteten Prozesses gebildet. Dann wird die Opferschicht entfernt und die verbleibenden Abstandhalter oder Dorne können dann zum Strukturieren der Finnen verwendet werden.
  • Ferner werden, unter Bezugnahme auf 3 Dummy-Gate-Stapel 30 auf den Deckflächen und den Seitenwänden von (vorstehenden) Finnen 24' und 25' gebildet. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 208 veranschaulicht. Dummy-Gate-Stapel 30 können Dummy-Gate-Dielektrika 32 und Dummy-Gate-Elektroden 34 über Dummy-Gate-Dielektrika 32 enthalten. Dummy-Gate-Elektroden 34 können zum Beispiel unter Verwendung von Polysilizium gebildet werden und es können auch andere Materialien verwendet werden. Jeder der Dummy-Gate-Stapel 30 kann auch eine (oder mehrere) Hartmaskenschicht 36 über der Dummy-Gate-Elektrode 34 enthalten. Hartmaskenschichten 36 können aus Siliziumnitrid, Siliziumoxid, Siliziumkohlenstoffnitrid oder mehreren Schichten davon gebildet werden. Dummy-Gate-Stapel 30 können eine einzelne oder mehrere vorstehende Finnen 24' und 25' und/oder STI-Regionen 22 kreuzen. Dummy-Gate-Stapel 30 haben auch Längsrichtungen senkrecht zu den Längsrichtungen von vorstehenden Finnen 24'.
  • Anschließend werden Gate-Abstandhalter 38 an den Seitenwänden von Dummy-Gate-Stapeln 30 gebildet. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung werden Gate-Abstandhalter 38 aus einem dielektrischen Material wie Siliziumnitrid, Siliziumoxid, Siliziumkohlenstoffnitrid, Siliziumoxynitrid, Siliziumoxykohlenstoffnitrid oder dergleichen gebildet und können eine einschichtige Struktur oder eine mehrschichtige Struktur, die mehrere dielektrische Schichten enthält, aufweisen.
  • Gemäß manchen Ausführungsformen der vorliegenden Offenbarung wird ein Ätzschritt (in der Folge als Source/Drain-Vertiefung bezeichnet) durchgeführt, um die Abschnitte vorstehender Finnen 24' zu ätzen, die nicht durch Dummy-Gate-Stapel 30 und Gate-Abstandhalter 38 bedeckt sind, was zu der in 4 gezeigten Struktur führt. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 210 veranschaulicht. Die Vertiefung kann anisotrop sein und somit sind die Abschnitte von Finnen 24', die direkt unter Dummy-Gate-Stapeln 30 und Gate-Abstandhaltern 38 liegen geschützt und werden nicht geätzt. Die Deckflächen der vertieften Halbleiterstreifen 24 können gemäß manchen Ausführungsformen niedriger sein als die Deckflächen 22A von STI-Regionen 22. die Räume, die durch die geätzten Abschnitte vorstehender Finnen 24' verbleiben, werden als Vertiefungen 40 bezeichnet. Im Ätzprozess wird die dielektrische Dummy-Finne 25' nicht geätzt. Zum Beispiel können die vorstehenden Finnen 24' unter Verwendung von SiCONi (NF3 und NH3), Certas (HF und NH3) oder dergleichen geätzt werden.
  • Anschließend werden Epitaxieregionen (Source/Drain-Regionen) 42 durch selektives Züchten eines Halbleitermaterials aus Vertiefungen 40 gebildet, was zur Struktur in 5A führt. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 212 veranschaulicht. Gemäß manchen Ausführungsformen enthalten Epitaxieregionen 42 Siliziumgermanium, Silizium, Siliziumkohlenstoff oder dergleichen. Abhängig davon, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann eine p- oder eine n-Unreinheit in-situ mit dem Fortfahren der Epitaxie dotiert werden. Wenn zum Beispiel der resultierende FinFET ein p-FinFET ist, können Siliziumgermaniumbor (SiGeB), GeB oder dergleichen gezüchtet werden. Wenn im Gegensatz dazu der resultierende FinFET ein n-FinFET ist, können Siliziumphosphor (SiP), Siliziumkohlenstoffphosphor (SiCP) oder dergleichen gezüchtet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden Epitaxieregionen 42 eines III-V-Verbindungshalbleiters wie GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder mehrere Schichten davon gebildet. Sobald Epitaxieregionen 42 die Vertiefungen 40 vollständig füllen, beginnen sich Epitaxieregionen 42 horizontal auszuweiten und es können Facetten gebildet werden.
  • 5B veranschaulicht die Bildung von verkleidenden Source/Drain-Regionen 42 gemäß alternativen Ausführungsformen der vorliegenden Offenbarung. Gemäß diesen Ausführungsformen werden die vorstehenden Finnen 24', wie in 4 gezeigt, nicht vertieft und Epitaxieregionen 41 an den vorstehenden Finnen 24' gezüchtet. Das Material von Epitaxieregionen 41 kann dem Material des Epitaxiehalbleitermaterials 42 ähnlich sein, wie in 5A gezeigt, abhängig davon, ob der resultierende FinFET ein p- oder ein n-FinFET ist. Daher enthalten Source/Drains 42 vorstehende Finnen 24' und die Epitaxieregion 41. Es kann eine Implantation durchgeführt werden (oder nicht), um eine n-Unreinheit oder eine p-Unreinheit zu implantieren.
  • 6 veranschaulicht eine perspektivische Ansicht der Struktur nach der Bildung einer Kontaktätzstoppschicht (CESL, Contact Etch Stop Layer) 46 und eines Zwischenschichtdielektrikums (ILD, Inter-Layer Dielectric) 48. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 214 veranschaulicht. CESL 46 kann aus Siliziumnitrid, Siliziumkohlenstoffnitrid oder dergleichen gebildet sein. CESL 46 kann unter Verwendung eines konformen Abscheidungsverfahrens, wie zum Beispiel ALD oder CVD, gebildet werden. ILD 48 kann ein dielektrisches Material enthalten, das unter Verwendung von zum Beispiel FCVD, Spin-on-Beschichten, CVD oder einem anderen Abscheidungsverfahren gebildet wird. ILD 48 kann auch aus einem sauerstoffhaltigen dielektrischen Material gebildet werden, das auf Siliziumoxid basieren kann, wie Siliziumoxid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG) oder dergleichen. Es wird ein Planarisierungsprozess wie ein chemisch-mechanischer Polier- (CMP) Prozess oder mechanischer Schleifprozess durchgeführt, um die Deckflächen von ILD 48, Dummy-Gate-Stapeln 30 und Gate-Abstandhaltern 38 miteinander auf gleiche Ebene zu bringen.
  • Anschließend werden Dummy-Gate-Stapel 30, die Hartmaskenschichten 36, Dummy-Gate-Elektroden 34 und Dummy-Gate-Dielektrika 32 enthalten, durch Ersatz-Gate-Stapel 54 ersetzt, wie in 7 dargestellt. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung enthält das Ersetzen Ätzen von Hartmaskenschichten 36, Dummy-Gate-Elektroden 34 und Dummy-Gate-Dielektrika 32, wie in 6 dargestellt, in einem oder mehreren Ätzschritten, was zu Öffnungen führt, die zwischen Gate-Abstandhaltern 38 gebildet werden. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 216 veranschaulicht. Anschließend werden, wie in 7 dargestellt, (Ersatz-) Gate-Stapel 54 gebildet, die Gate-Dielektrikumschichten 50 und Gate-Elektroden 52 enthalten. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 218 veranschaulicht. Die Bildung von Gate-Stapeln 54 enthält Bilden/Abscheiden mehrerer Schichten und dann Durchführen eines Planarisierungsprozesses wie eines CMP-Prozesses oder eines mechanischen Schleifprozesses. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung enthält jede von Gate-Dielektrikumschichten 50 eine Grenzflächenschicht (IL) als ihren unteren Teil. Die IL wird auf den freiliegenden Oberflächen von vorstehenden Finnen 24' gebildet. Die IL kann eine Oxidschicht wie eine Siliziumoxidschicht enthalten, die durch die thermische Oxidation vorstehender Finnen 24', einen chemischen Oxidationsprozess oder einen Abscheidungsprozess gebildet wird. Jede von Gate-Dielektrikumsschichten 50 kann auch eine High-k-Dielektrikumschicht enthalten, die über der IL gebildet ist. Daher werden Gate-Dielektrikumschichten 50 auch als High-k-Dielektrikumschichten bezeichnet, obwohl sie Ils enthalten können. Die High-k-Dielektrikumschicht kann ein High-k-dielektrisches Material wie HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, Siliziumnitrid oder dergleichen enthalten. Die dielektrische Konstante (k-Wert) des dielektrischen High-k-Materials ist höher als 3,9 und kann höher als etwa 7,0 sein. Die High-k-Dielektrikumschicht kann als konforme Schichten gebildet werden und erstreckt sich an den Seitenwänden von vorstehenden Finnen 24' und den Seitenwänden von Gate-Abstandhaltern 38. Gate-Dielektrikumschichten 50 erstrecken sich auch an den Deckflächen und Seitenwänden von dielektrischer Dummy-Finne 25', mit der Ausnahme, dass keine IL auf der dielektrischen Dummy-Finne 25' gebildet sein kann, falls IL durch thermische Oxidation gebildet wird. Daher kann der Abschnitt von Gate-Dielektrikumschicht 50 (enthaltend die IL und die High-k) an vorstehenden Finnen 24' dicker sein als der Abschnitt von Gate-Dielektrikumschicht 50 auf der dielektrischen Dummy-Finne 25'. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung werden High-k-Dielektrikumschichten 50 unter Verwendung von ALD oder CVD gebildet.
  • Gate-Elektroden 52 werden auf der Oberseite von Gate-Dielektrikumschichten 50 gebildet und füllen die verbleibenden Abschnitte der Gräben, die durch die entfernten Dummy-Gate-Stapel verbleiben. Die Sub-Schichten in Gate-Elektroden 52 sind in 7 nicht gezeigt, während die Sub-Schichten aufgrund ihrer unterschiedlichen Zusammensetzungen voneinander unterscheidbar sein können. Die Abscheidung zumindest der unteren Sub-Schichten kann unter Verwendung von konformen Abscheidungsverfahren wie ALD oder CVD durchgeführt werden, sodass die Dicke der vertikalen Abschnitte und die Dicke der horizontalen Abschnitte von Gate-Elektroden 52 (und jeder der Sub-Schichten) im Wesentlichen untereinander gleich sind.
  • Die Sub-Schichten in Gate-Elektroden 52 können eine Titansiliziumnitrid (TSN)-Schicht, eine Tantalnitrid (TaN)-Schicht, eine Titannitrid (TiN)-Schicht, eine Titanaluminium (TiAl)-Schicht, eine zusätzliche TiN- und/oder TaN-Schicht und eine Füllmetallregion enthalten, ohne aber darauf beschränkt zu sein. Gate-Elektroden 52 werden in der Folge als Metall-Gates 52 bezeichnet. Einige dieser Sub-Schichten definieren die Arbeitsfunktion des entsprechenden FinFET. Ferner können die Metallschichten eines p- FinFET und die Metallschichten eines n-FinFET voneinander verschieden sein, sodass die Arbeitsfunktionen der Metallschichten für die entsprechenden p- oder n-FinFETs geeignet sind. Das Füllmetall kann Wolfram, Kobalt oder dergleichen enthalten.
  • Anschließend, wie in 8 dargestellt, werden Hartmasken 56 gebildet. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 220 veranschaulicht. Das Material von Hartmasken 56 unterscheidet sich von jenem der ILD 48, sodass Hartmaske 56 die ILD 48 im anschließenden Ätzprozess schützen kann (wie zum Beispiel in 14C gezeigt). Gemäß manchen Ausführungsformen der vorliegenden Offenbarung enthält die Bildung von Hartmasken 56 ein Vertiefen des ILD 48 (und möglicherweise CESL 46) durch Ätzen zur Bildung von Vertiefungen, Füllen eines dielektrischen Materials in die Vertiefungen und Durchführen einer Planarisierung zur Entfernung der überschüssigen Abschnitte des dielektrischen Materials. Wie in 8 dargestellt, kann das Metall-Gate während des Vertiefens des ILD 48 leicht vertieft werden oder kann nicht vertieft werden. Beim Vertiefen des ILD 48 kann die CESL 46 (wie in 8 dargestellt) vertieft werden oder nicht. Die verbleibenden Abschnitte des dielektrischen Füllmaterials sind Hartmasken 56. Gemäß manchen Ausführungsformen werden Hartmasken 56 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumoxycarbid, Siliziumoxykohlenstoffnitrid oder dergleichen gebildet.
  • Anschließend, wie in 9 dargestellt, wird Hartmaske 58 gebildet. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 222 veranschaulicht. Hartmaske 58 kann aus amorphem Silizium, Zirkonoxid (ZrO2) oder dergleichen gebildet werden. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung enthält die Bildung von Hartmaske 58 ein Vertiefen von Gate-Stapeln 54 durch Ätzen, um Vertiefungen zu bilden, Abscheiden der Hartmaske 58 in die Vertiefungen und Durchführen eines Planarisierungsprozesses, um die Deckfläche von Hartmaske 58 zu planarisieren. Hartmaske 58 kann einige Abschnitte enthalten, die Gate-Elektroden 52 und Hartmasken 56 überlappen und kontaktieren. Über Hartmasken 58 wird Hartmaske 60 gebildet, die aus Siliziumnitrid, Siliziumoxynitrid, Siliziumoxycarbid, Siliziumoxykohlenstoffnitrid oder dergleichen gebildet sein kann.
  • Eine dreischichtige Ätzmaske 62 wird über der Hartmaske 60 gebildet. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 224 veranschaulicht. Ätzmaske 62 kann eine untere Schicht 64, mittlere Schicht 66 und obere Schicht 68 enthalten. Die untere Schicht 64 kann aus vernetztem Fotolack gebildet sein. Die mittlere Schicht 66 kann aus einem anorganischen Material wie Siliziumoxynitrid oder dergleichen gebildet sein. Die obere Schicht 68 kann aus Fotolack gebildet sein, der belichtet und entwickelt wird, um Öffnung 70 zu bilden. Öffnung 70 überlappt die dielektrische Dummy-Finne 25'.
  • Anschließend werden die mittlere Schicht 66 und untere Schicht 64 geätzt, um die Öffnung 70 nach unten zu verlängern. Die verbleibenden Abschnitte der dreischichtigen Ätzmaske 62 werden dann verwendet, um die darunter liegende Hartmaske 60 zu ätzen, sodass sich Öffnung 70 in die Hartmaske 60 erstreckt. Die dreischichtige Ätzmaske 62 kann in diesem Prozess teilweise verbraucht werden und die verbleibenden Abschnitte der dreischichtigen Ätzmaske 62 werden dann unter Verwendung von zum Beispiel Veraschen oder Ätzen entfernt. Die erhaltene Struktur ist in 10A dargestellt, die die Öffnung 70 in Hartmaske 60 veranschaulicht.
  • 10B veranschaulicht eine Draufsicht einiger vorstehender Finnen 24', dielektrischer Dummy-Finnen 25' und von Metall-Gates 52. Die vorstehenden Finnen 24' können direkt unter Metall-Gates 52 liegen und Source/Drain-Regionen 42 werden zwischen Metall-Gates 52 gebildet. Vorstehende Finnen 24' und Source/Drain-Regionen 42 werden in geraden Linien ausgerichtet, die parallel zueinander sind, wobei die geraden Linien in der X-Richtung verlaufen. Mehrere Metall-Gates 52 werden als Streifen gebildet, die parallel zueinander sind und in der Y-Richtung verlaufen. Die X-Richtung und die Y-Richtung sind auch in 10A gezeigt. Ebenso veranschaulicht die in 10A gezeigte perspektivische Ansicht die Region 72 in 10B.
  • Die folgenden 11A, 11B, 11C, 12A, 12B, 12C, 13A, 13B, 13C, 14A, 14B, 14C, 14D, 15A, 15B, 16A, 16B und 16C veranschaulichen einen Prozess zum Schneiden von Metall-Gates 52 gemäß manchen Ausführungsformen. In diesen Figuren können die Figurennummern den Buchstaben „A“, Buchstaben „B“ oder Buchstaben „C“ enthalten. Der Buchstaben „A“ gibt an, dass die entsprechende Figur eine Querschnittsansicht ist, die aus der vertikalen Ebene erhalten wird, die die vertikale Ebene ist, die die Linie A-A in 10A und 10B enthält. Der Buchstaben „B“ gibt an, dass die entsprechenden Figuren (mit Ausnahme von 15B) aus der vertikalen Ebene erhalten werden, die die vertikale Ebene ist, die die Linie B-B in 10A und 10B enthält, wobei die vertikale Ebene in Metall-Gates 52 schneidet. Der Buchstaben „C“ gibt an, dass die entsprechenden Figuren aus den vertikalen Ebenen erhalten werden, die dieselben wie die vertikale Ebene sind, die die Linie C-C in 10A und 10B enthält, wobei die vertikale Ebene durch Source/Drain-Regionen 42 schneidet.
  • 11A, 11B, und 11C veranschaulichen die Querschnittsansichten, die aus dem vertikalen Referenzquerschnitt A-A, B-B bzw. C-C in 10A und 10B erhalten werden. Wie in 11-A gezeigt, liegen einige Abschnitte von Metall-Gates 52, ILD 48, und Hartmasken 56 direkt unter Öffnung 70. Die Ebenen der Deckfläche 25TS der dielektrischen Dummy-Finne 25' und Halbleiter Finnen 24' sind veranschaulicht um zu zeigen, wo die dielektrische Dummy-Finne 25' und Halbleiter Finnen 24' liegen, die höher als Deckfläche 22A von STI-Regionen 22 und tiefer als die entsprechenden Deckflächen 25TS und 24TS sind. 11B veranschaulicht, dass Öffnung 70 einen Abschnitt einer dielektrischen Dummy-Finne 25' überlappt und sich seitlich über die gegenüberliegenden Ränder der dielektrischen Dummy-Finne 25' hinaus erstreckt. In den veranschaulichten beispielhaften Ausführungsformen wird der Abschnitt des Metall-Gates 52 an der linken Seite der dielektrischen Dummy-Finne 25' zum Bilden einer ersten Gate-Elektrode eines ersten FinFET verwendet und der Abschnitt des Metall-Gates 52 an der rechten Seite der dielektrischen Dummy-Finne 25' wird zur Bildung einer zweiten Gate-Elektrode eines zweiten FinFET verwendet. Das kontinuierliche Metall-Gate 52, wie in 11B gezeigt, wird in anschließenden Prozessen in die erste Gate-Elektrode und die zweite Gate-Elektrode auseinandergeschnitten.
  • 12A, 12B, 12C, 13A, 13B und 13C veranschaulichen die Querschnittsansichten der Prozesse zum Verengen der Öffnung 70. Aufgrund der Einschränkungen des Lithografieprozesses könnte es nicht möglich sein, die Breite W1 von Öffnung 70 (11C) ausreichend klein zu bilden. Daher, wie in 12A, 12B und 12C gezeigt, wird eine konforme Maskenschicht 72 gebildet, die sich in die Öffnung 70 erstreckt. Die konforme Maskenschicht 72 kann aus Material gebildet werden, das dasselbe wie jenes der Hartmaske 60 ist oder sich von diesem unterscheidet, und kann aus Siliziumnitrid, Siliziumoxynitrid, Siliziumoxycarbid, Siliziumoxykohlenstoffnitrid oder dergleichen gebildet sein oder dieses umfassen.
  • Anschließend, wie in 13A, 13B und 13C gezeigt, wird ein anisotroper Ätzprozess durchgeführt, um eine konforme Maskenschicht 72 zu ätzen. Die horizontalen Abschnitte von Maskenschicht 72 werden entfernt. Die verbleibenden Abschnitte von Maskenschicht 72 in Öffnung 70 verbleiben an den Seitenwänden von Hartmaske 60. Die Breite W2 von Öffnung 70 ist somit kleiner als die Breite W1 von Öffnung 70 in 12C.
  • Unter Bezugnahme auf 14A, 14B und 14C wird die Hartmaske 58 unter Verwendung von Hartmaske 60 und Maskenschicht 72 als Ätzmaske geätzt. Der entsprechende Prozess ist auch im Prozessablauf 200, wie in 21 gezeigt, als Prozess 226 veranschaulicht. Infolgedessen werden Metall-Gates 52 freigelegt. Die Hartmaske 56 wird in diesem Prozess nicht geätzt. Die freigelegten Metall-Gates 52 werden dann geätzt, wie in 14A gezeigt. Der entsprechende Prozess ist als Prozess 228 im Prozessablauf 200 veranschaulicht, wie in 21 gezeigt. Das Ätzen kann unter Verwendung von Prozessgasen durchgeführt werden, die ausgewählt sind aus Gasen auf Chlorbasis und/oder Fluorbases, ohne aber darauf beschränkt zu sein. Zum Beispiel kann das Ätzgas Cl2, BCl3, CH4, CF4, CHF3, CH2F2, H2 oder Kombinationen davon enthalten. Es kann ein Trägergas wie Ar oder He hinzugefügt werden. Gemäß manchen Ausführungsformen wird Sauerstoff (02) in das Ätzgas hinzugegeben, um die Abschnitte von Metall-Gates 52 zu oxidieren, die geätzt werden. Das Ätzen kann mit einem Druck im Bereich zwischen etwa 0,4 Pa (3 mTorr) und etwa 1,333224 Pa (10 mTorr) durchgeführt werden. Beim Ätzen wird Plasma erzeugt und eine angemessene Vorspannung angelegt, sodass das Ätzen anisotrop ist. Es wird eine RF-Leistung angelegt und die RF-Leistung kann im Bereich zwischen etwa 500 Watt und etwa 900 Watt sein. Sobald die Metall-Gates 52 durchgeätzt sind, wie in 14B gezeigt, wird die High-k-Dielektrikumschicht 50 freigelegt, die auch durchgeätzt wird, und dielektrische Dummy-Finne 25' wird freigelegt.
  • Wie in 14C gezeigt, kann beim Ätzen von Hartmaske 58 das Ätzen an der Hartmaske 56 gestoppt werden, die eine höhere Ätzselektivität (relativ zur Hartmaske 58) hat als das ILD 48. Daher kann das Ätzen effektiv gestoppt werden. Andernfalls, falls die Hartmaske 56 nicht gebildet wird, kann das ILD 48 signifikant beschädigt werden, nachdem die Hartmaske 58 durchgeätzt wurde, da die Ätzrate des ILD 48 nicht nieder genug sein kann. Zum Beispiel ist der Verlust der Hartmaske 56 beim Ätzen weniger als etwa 15 nm.
  • Das Ätzen von Metall-Gates 52 wird durchgeführt, bis die Deckflächen der geätzten Abschnitte von Metall-Gates 52 niedriger sind als die Deckfläche 25TS (14A und 14B) der dielektrischen Dummy-Finne 25', wie in 14A und 14B gezeigt. Der Höhenunterschied ΔH kann größer als etwa 10 nm sein und kann im Bereich zwischen etwa 10 nm und etwa 30 nm sein. Wie in 14B gezeigt, wenn die Deckflächen der geätzten Abschnitte von Metall-Gates 52 niedriger sind als Deckfläche 25TS, wird angenommen, dass das Metall-Gate 52A an der linken Seite der dielektrischen Dummy-Finne 25' elektrisch von dem Metall-Gate 52B an der rechten Seite der dielektrischen Dummy-Finne 25' getrennt ist. Nach dem Ätzprozess kann jedoch Metall-Gate 52 verbleibende Restabschnitte 52' (14A) haben, die die oberen Spitzenabschnitte von Metall-Gate 52 sind und in der Folge als Metall-Gate-Rest oder Restabschnitte von Metall-Gates 52 bezeichnet werden. Der Metall-Gate-Rest 52' ist durch Überätzen schwer zu entfernen, da das Überätzen sorgfältig kontrolliert werden muss. Andernfalls kann die Öffnung 70 seitlich erweitert werden, um die benachbarten vorstehenden Finnen 24' zu erreichen, was zu einem Versagen der Vorrichtung führt.
  • Metall-Gate-Rest 52' kann die ungünstige Überbrückung von Metall-Gates 52A und 52B verursachen, was zu einem Versagen der Vorrichtung führen kann. Der Grund ist unter Bezugnahme auf 14D besprochen, die eine perspektivische Ansicht von Metall-Gates 52A und 52B und des Metall-Gate-Rests 52' zeigt. Wie in 14D gezeigt, befinden sich Metall-Gates 52A und 52B an den gegenüberliegenden Seiten der dielektrischen Dummy-Finne 25'. Der Metall-Gate-Rest 52' verbindet ungünstig Metall-Gates 52A und 52B elektrisch. Daher wird zum Eliminieren der Metall-Gate-Überbrückung der Metall-Gate-Rest 52' in einem anschließenden isotropen Ätzprozess entfernt.
  • Unter erneuter Bezugnahme auf 14A, 14B und 14C, wenn Hartmaske 58 aus amorphem Silizium (oder einigen anderen Materialien) gebildet wird oder diese umfasst, kann ein Oxidationsprozess durchgeführt werden, um die Seitenwandflächenabschnitte von Hartmaske 58 zu oxidieren, um eine Schutzschicht 74 zu bilden, die die Hartmaske 58 im anschließenden isotropen Ätzprozess schützt. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 230 veranschaulicht. Zum Beispiel kann Silizium mit WF6 (das im anschließenden isotropen Ätzprozess verwendet wird) zur Bildung von WO3, WF2O2 und SiF4 reagieren und WO3 reagiert weiter mit WF6 zur Bildung des gasförmigen WF2O2, sodass Silizium verloren geht. Die Schutzschicht 74 (zum Beispiel SiO2) reagiert mit WF6 nicht und kann somit amorphes Silizium davor schützen, geätzt zu werden. Gemäß manchen Ausführungsformen wird der Oxidationsprozess unter Verwendung von H2O (Wasserdampf) und Ammoniak (NH3) als Prozessgase durchgeführt. Wasser wird zum Oxidieren von amorphem Silizium verwendet, um Siliziumoxid zu bilden. Wenn andererseits der Oxidationsprozess durchgeführt wird, werden auch Metall-Gates 52 der Oxidation ausgesetzt. Der Oxidationsprozess kann auch durchgeführt werden, wenn Hartmaske 58 nicht aus amorphem Silizium gebildet wird oder dieses umfasst, und der Oxidationsprozess die Funktion hat, den Metall-Gate-Rest 52' zu oxidieren.
  • Um ein übermäßiges Oxidieren von Metall-Gates 52 zu verhindern, wird Ammoniak zugegeben, um die Oxidation von Metall-Gates 52 zu reduzieren. Die Prozessbedingungen werden kontrolliert, sodass die Schutzschicht 74 eine angemessene Dicke haben kann, während das Metall-Gate 52 nicht übermäßig oxidiert wird. Gemäß manchen Ausführungsformen wird die Oxidation mit der Strömungsrate von Wasserdampf im Bereich zwischen etwa 50 sccm und etwa 1500 sccm und der Strömungsrate von Ammoniak im Bereich zwischen etwa 10 sccm und etwa 1500 sccm durchgeführt. Die Oxidationsdauer kann im Bereich zwischen etwa 30 Sekunden und etwa 300 Sekunden liegen. Die Temperatur des Wafers 10 während der Oxidation kann im Bereich zwischen etwa 350°C und etwa 480°C liegen. Gemäß alternativen Ausführungsformen wird der Oxidationsprozess übersprungen. Der Oxidationsprozess kann übersprungen werden, wenn die Hartmaske 58 aus amorphem Silizium gebildet ist oder wenn die Hartmaske 58 aus anderen Materialien wie Zirkoniumoxid gebildet ist, die im anschließenden isotropen Ätzprozess nicht beschädigt werden.
  • Anschließend wird isotropes Ätzen durchgeführt, um den Metall-Gate-Rest 52' zu ätzen. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 232 veranschaulicht. Gemäß manchen Ausführungsformen wird das isotrope Ätzen unter Verwendung von eines Ätzgases auf Fluorbasis und/oder eines Ätzgases auf Chlorbasis durchgeführt. Das Ätzgas kann zusätzlich zu dem Ätzgas auf Fluorbasis und/oder dem Ätzgas auf Chlorbasis auch NF3, H2, He, Argon, O2 und/oder dergleichen enthalten. Das Ätzprozess kann ein thermischer Ätzprozess sein, der bei erhöhter Temperatur ohne eingeschaltetes Plasma durchgeführt wird.
  • Gemäß manchen Ausführungsformen der vorliegenden Offenbarung kann das Ätzgas auf Fluorbasis ein Metallfluorid wie Wolframfluorid (zum Beispiel WF6) enthalten. Das Metallfluorid reagiert mit dem Metalloxid, das in den vorangehenden Prozessen erzeugt wurde, wobei das Metalloxid die oxidierten Abschnitte von Metall-Gates 52 infolge des Hinzugebens von Sauerstoff während des Ätzens der Metall-Gates 52 und während der Oxidation von Hartmaske 58 enthält. Zum Beispiel kann Metall-Gate-Rest 52' als Wolframoxid oder Kobaltoxid oxidiert werden. Das Titannitrid im Metall-Gate-Rest 52' kann auch als Titanoxid (oder Titanoxynitrid) oxidiert werden. Da der Metall-Gate-Rest 52' sehr dünn ist, kann er effektiv oxidiert werden, während die unteren Abschnitte von Metall-Gates 52 nicht oxidiert werden.
  • Gemäß manchen Ausführungsformen kann im isotropen Ätzprozess das NF3 eine Strömungsrate im Bereich zwischen 0 sccm und etwa 500 sccm haben, das H2 kann eine Strömungsrate im Bereich zwischen 0 sccm und etwa 500 sccm haben, das WF6 kann eine Strömungsrate im Bereich zwischen 100 sccm und etwa 500 sccm haben, das Helium kann eine Strömungsrate im Bereich zwischen 0 sccm und etwa 1,000 sccm haben, das Argon kann eine Strömungsrate im Bereich zwischen 0 sccm und etwa 1,000 sccm haben und das 02 kann eine Strömungsrate im Bereich zwischen 0 sccm und etwa 200 sccm haben. Die Ätzzeit kann im Bereich zwischen etwa 10 Sekunden und etwa 90 Sekunden liegen. Die Temperatur des Wafers 10 während des isotropen Ätzens ist erhöht und kann im Bereich zwischen etwa 400°C und etwa 550°C liegen oder höher sein.
  • Die folgenden chemischen Reaktionsgleichungen sind Beispiele um zu zeigen, wie der Metall-Gate-Rest 52' entfernt wird, wobei der entfernte Metall-Gate-Rest 52' Titan umfasst, das zur Bildung von Titanoxid (TiO2) oxidiert wurde: TiO2(s) + WF6(g) → WO3(s) + WF2O2(g) + TiF4(g) [Gleichung 1]
  • In der Reaktion stellen die Buchstaben „s“ und „g“ dar, dass das jeweilige Material fest bzw. gasförmig ist. Da das isotrope Ätzen bei erhöhter Temperatur durchgeführt wird, zum Beispiel im Bereich zwischen etwa 400°C und etwa 550°C oder höher, kann TiF4 bei dieser Temperatur zu einem Gas sublimieren. WF2O2 kann auch bei dieser Temperatur in der Gasform sein. WF2O2 und TiF4 werden somit aus der jeweiligen Reaktionskammer evakuiert. Wolframoxid WO3 (das auch erzeugt werden kann, wenn das Füllmetall in Metall-Gates oxidiert wird) ist fest und kann erneut mit WF6(g) reagieren, um gasförmiges WF2O2 zu erzeugen, wodurch es evakuiert wird. Falls andere Arten von Metallen im Metall-Gate-Rest 52' enthalten sind, werden sie auch durch ähnliche Reaktionen entfernt.
  • Im isotropen Ätzprozess werden auch die Spitzenabschnitte der High-k-Dielektrikumschicht 50 (14D) auf derselben Ebene wie der Metall-Gate-Rest 52' geätzt. Die Entfernung des Spitzenabschnitts (Rests) der High-k-Dielektrikumschicht 50 garantiert, dass das vermischte Material von High-k-Dielektrikumschicht 50 und Metall-Gate 52 entfernt wird. Das folgende Beispiel zeigt die Entfernung von Hafniumoxid durch den Ätzprozess: HfO2(s) + WF6(g) → WO3(s) + WF2O2(g) + HfF4(g) [Gleichung 2]
  • Ebenso sind WF2O2 und HfF4 bei den erhöhten Temperaturen Gase und werden aus der entsprechenden Reaktionskammer evakuiert. WO3 ist fest, und kann erneut mit WF6(g) reagieren, um gasförmiges WF2O2 zu erzeugen, wodurch es evakuiert wird. Daher wird HfO2 entfernt, das Teil der High-k-Dielektrikumschicht 50 sein kann.
  • Der isotrope Ätzprozess kann ein Metallfluoridätzgas wie Borfluorid (zum Beispiel BCl3) enthalten oder nicht, das das Metallfluorid ersetzen kann oder dem Ätzgas zusätzlich zum Metallfluorid zugegeben wird. Das Metallchlorid führt dazu, dass die Sublimattemperatur der Produkte, die durch die Reaktion erzeugt werden, niedriger ist als wenn Metallfluorid nicht verwendet wird (stattdessen ein Metallchlorid verwendet wird). Gemäß manchen Ausführungsformen können bei Verwendung des Metallfluoridätzgases die erzeugten Reaktionsprodukte eine sublime Temperatur von weniger als etwa 200°C haben und die sublime Temperatur kann im Bereich zwischen etwa 100°C und etwa 200°C liegen. Zum Beispiel veranschaulicht Reaktionsgleichung 3 eine Reaktion: HfO2 + 2BCl3 →HfCl4(s) + 2BOCl(g) [Gleichung 3]
  • Wobei die Sublimatemperatur von HfCl4 niedriger ist als HfF4. Gase wie BF3 können gemeinsam mit HfCl4 erzeugt werden. Auch wenn HfF4 erzeugt wird, wenn WF6 mit HfO2 (Gleichung 2) reagiert, tritt die folgende Reaktion ein: HfF4 + BCl3 → HfCl4(s) +BF3(g) [Gleichung 4]
  • Gleichung 4 zeigt, dass HfF4 mit BCl3 reagiert, um HfCl4 zu erzeugen, das eine niedere Sublimattemperatur aufweist. Ebenso reagiert Titanoxid mit BCl3, um Titanchlorid (TiClx) zu erzeugen, das auch bei niedrigeren Temperaturen als Titanfluorid sublimiert werden kann.
  • 15A veranschaulicht die Struktur nach dem isotropen Ätzen, um Metall-Gate-Rest 52' zu entfernen, was zeigt, dass die gesamte Deckfläche der geätzten Abschnitte von Metall-Gate-Rest niedriger ist als die Deckfläche 25TS der dielektrischen Dummy-Finne 25'. 15B veranschaulicht eine perspektivische Ansicht, die zeigt, dass durch Entfernen des Metall-Gate-Rests Metall-Gates 52A und 52B elektrisch getrennt sind. Aufgrund der Ätzselektivität von Metall-Gate 52 und dem High-k-Dielektrikum 50 in der Isotropie kann die Deckfläche von Metall-Gate 52 etwas höher als, etwas niedriger als oder auf gleicher Höhe mit der Deckfläche des High-k-Dielektrikums 50 sein.
  • 16A, 16B, und 16C veranschaulichen die Füllung von Öffnung 70 mit einem dielektrischen Material zur Bildung einer Isolierungsregion 78. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 234 veranschaulicht. Isolierungsregion 78 kann aus Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen gebildet sein oder dieses umfassen. Wie in 16B gezeigt, isoliert Isolierungsregion 78 Metall-Gates 52A und 52B elektrisch voneinander. Gemäß manchen Ausführungsformen bilden Metall-Gate 52A und die Source/Drain-Regionen 42 (16C) an der linken Seite der dielektrischen Dummy-Finne 25' Teile von FinFET 80A, und Metall-Gate 52B und die Source/Drain-Regionen 42 (16C) an der rechten Seite der dielektrischen Dummy-Finne 25' bilden Teile von FinFET 80B. In anschließenden Prozessen wird ein Planarisierungsprozess wie ein CMP-Prozess oder ein mechanischer Schleifprozess wird durchgeführt, um die oberen Abschnitte der Isolierungsregion 78 zu entfernen. Zum Beispiel kann der Planarisierungsprozess auf der Deckfläche von Hartmasken 56 gestoppt werden und die Ebene 82 in 16A, 16B und 16C stellt die entsprechende Stoppebene der Planarisierung gemäß manchen Ausführungsformen dar.
  • 17A veranschaulicht eine Draufsicht der in 16A, 16B und 16C dargestellten Struktur nach Bildung von Isolierregionen 78. Der vorangehende Metall-Gate-Schneideprozess führt dazu, dass Isolierungsregion 78 die Gate-Elektroden von FinFET 80B von den Metall-Gates der benachbarten FinFETs wie 80A isoliert. Zur weiteren elektrischen Isolierung der vorstehenden Finnen 24' von FinFET 80B von benachbarten FinFETs wird ein Finnenschneideprozess durchgeführt, um die Abschnitte von vorstehenden Finnen 24' in Regionen 86 zu schneiden. Die jeweiligen Prozesse enthalten Bilden und Strukturieren von Ätzmasken (nicht gezeigt), wobei Öffnungen in den Ätzmasken gebildet sind, um die Merkmale in Regionen 86 freizugeben. Die Abschnitte von Metall-Gates 52 in Regionen 86 werden dann geätzt, um die darunterliegenden vorstehenden Finnen 24' freizugeben. 17B veranschaulicht eine Querschnittsansicht, wobei Region 86 veranschaulicht ist und die Abschnitte von Metall-Gate 52 in Region 86 entfernt sind. Die Positionen der vorstehenden Finnen 24' sind unter Verwendung gestrichelter Rechtecke veranschaulicht. Die vorstehenden Finnen 24' werden dann geätzt und die entsprechende Vertiefung kann sich tiefer als die Bodenfläche 22B von STI-Regionen 22 erstrecken. Der entsprechende Prozess wird als Finnenschneideprozess bezeichnet. Der entsprechende Prozess ist im Prozessablauf 200, wie in 21 gezeigt, als Prozess 236 veranschaulicht. Anschließend wird ein dielektrisches Material in die Vertiefung gefüllt, um Isolierungsregion 88 zu bilden. Isolierungsregion 88 kann aus Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen gebildet sein oder dieses umfassen. Nach der Bildung von Isolierungsregion 88 wird ein Planarisierungsprozess durchgeführt und die Abschnitte von Isolierungsregion 88 über Metall-Gate 52 werden entfernt. 17B veranschaulicht den Referenzquerschnitt 17B-17B in 17A. 17C veranschaulicht ferner den Referenzquerschnitt 17C-17C in 17A. Wie in 17C schneidet Isolierungsregion 88 die vorstehende Finne 24' und Source/Drain-Regionen 42 verschiedener FinFETs auseinander.
  • 18A und 18B veranschaulichen die Bildung von Hartmaske 90, die durch Ätzen von Hartmaske 58 (16B), um eine Vertiefung zu bilden, und Füllen der Hartmaske 90 in die Vertiefung, gefolgt von einem Planarisierungsprozess gebildet wird, sodass die Deckfläche von Hartmaske 90 mit der Deckfläche von Isolierungsregion 78 komplanar ist. Hartmaske 90 kann aus Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen gebildet sein oder diese umfassen. Ätzstoppschicht 92 und ILD 94 werden dann abgeschieden, gefolgt von der Bildung eines Gate-Kontaktsteckers 96, um Metall-Gate 52 zu kontaktieren. 18B veranschaulicht die Bildung von Source/Drain-Silicidregionen 98, unteren Source/Drain-Kontaktsteckern 100 und oberen Source/Drain Kontaktsteckern 102. Gemäß manchen Ausführungsformen enthält die Bildung von Silicidregion 98 und unteren Source/Drain Kontaktsteckern 100 ein Ätzen von ILD 48 und 46, um eine Kontaktöffnung zu bilden, Abscheiden einer Metallschicht (wie Ti) in die Kontaktöffnung, Bilden einer Sperrschicht (wie TiN) über der Ti-Schicht, Durchführen eines Temperprozesses zur Bildung einer Silicidregion und Abscheiden desverbleibenden Kontakts mit einem metallischen Material wie Wolfram, Kobalt oder dergleichen.
  • Die Ausführungsformen der vorliegenden Offenbarung zum Ätzen des Metall-Gate-Rests können auch für die Bildung anderer Arten von Transistoren wie planaren Transistoren und GAA-Transistoren verwendet werden. Zum Beispiel veranschaulicht 19 die Bildung der Kanalabschnitte eines GAA-Transistors, der Halbleiternanostruktur (z.B. Nanodraht, Nanoschicht usw.) 104, ILs 106, High-k-Dielektrika 108 und Metallschichten (wie Arbeitsfunktionsmetallschichten, die zum Beispiel aus TiAlC gebildet sind) 110 enthält. Die Ausführungsformen der vorliegenden Offenbarung können zum Schneiden der Metallschichten 110 in einzelne Abschnitte durch Ätzen verwendet werden, sodass jeder Abschnitt zur Bildung eines GAA-Transistors verwendet werden kann, wobei der geschnittene Abschnitt mit entfernten Metallschichten 110 in 20 dargestellt ist. Die Draufsicht der entsprechenden Struktur ist der Struktur in 17A ähnlich, mit der Ausnahme, dass die vorstehenden Finnen 24' in 17A nun mit Halbleiternanostruktur ersetzt sind. Ebenso können das Ätzen der Metallschichten 110 und möglicherweise High-k-Dielektrika 108 und die entsprechende Entfernung der Reste der Metallschichten 110 im Wesentlichen dieselben wie die oben erwähnten sein und werden hier nicht wiederholt. Ebenso können die Ausführungsformen beim Schneiden von High-k-Dielektrika 108 angewendet werden. Da die Verfahren zum Ätzen von Metall gemäß den Ausführungsformen isotrop sind, können die Metallschicht 110 und High-k-Dielektrikumschicht 108 geschnitten werden, obwohl sie nicht nach außen weisen.
  • Ergebnisse von Versuchen, die von Probewafern erhalten wurden, zeigen, dass bei Verwendung der Ausführungsformen zur Entfernung eines Metall-Gate-Rests der Metall-Gate-Rest effektiv entfernt werden kann, ohne eine signifikante Vergrößerung der Öffnung in Metall-Gates zu verursachen. Die Ergebnisse von Versuchen zeigen ferner, dass durch Durchführen eines Oxidationsprozesses zur Bildung einer Schutzschicht 74 an der Seitenwand einer amorphen Siliziumhartmaske 58 die Beschädigung effektiv kontrolliert wird.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Merkmale. Es ist schwierig, Plasmaätzen zum Schneiden von Metall-Gates zu verwenden, ohne einen Metall-Gate-Rest an den Seitenwänden der Gate-Abstandhalter zu hinterlassen. Der Metall-Gate-Rest kann den elektrischen Kurzschluss der Metall-Gates verursachen, die durch den Schneideprozess getrennt werden sollen. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung wird ein isotroper Ätzprozess verwendet, um den Metall-Gate-Rest zu entfernen. Ferner sind die Produkte des Ätzens Gase und können entfernt werden. Dies entfernt effektiv das Metalloxid, das durch den Ätzprozess erzeugt werden kann. Da das Metalloxid Schwellenspannungen von Transistoren beeinflusst, gibt es durch Entfernen des Metalloxids (durch Gase) keine ungünstige Wirkung des Metalloxids mehr auf die Schwellenspannungen der resultierenden Transistoren.
  • Gemäß Ausführungsformen der vorliegenden Offenbarung enthält ein Verfahren ein Bilden einer Gate-Dielektrikumschicht; Bilden eines Metall-Gate-Streifens über einem Bodenabschnitt der Gate-Dielektrikumschicht; Durchführen eines ersten Ätzprozesses an dem Metall-Gate-Streifen zur Entfernung eines Abschnitts des Metall-Gate-Streifens, wobei der erste Ätzprozess anisotrop durchgeführt wird; nach dem ersten Ätzprozess, Durchführen eines zweiten Ätzprozesses an dem Metall-Gate-Streifen zur Entfernung eines Restabschnitts des Metall-Gate-Streifens, wobei der zweite Ätzprozess einen isotropen Ätzprozess umfasst; und Füllen eines dielektrischen Materials in eine Vertiefung, die durch den geätzten Abschnitt und den geätzten Restabschnitt des Metall-Gate-Streifens verbleibt. In dieser Ausführungsform wird der erste Ätzprozess durchgeführt, bis eine dielektrische Dummy-Finne, die unter dem Metall-Gate-Streifen liegt, freiliegt. In dieser Ausführungsform wird der erste Ätzprozess durchgeführt, bis eine entsprechende Vertiefung, die durch den geätzten Abschnitt des Metall-Gate-Streifens gebildet wird, eine Bodenfläche hat, die niedriger als eine Deckfläche der dielektrischen Dummy-Finne ist, und der Restabschnitt einen unteren Abschnitt umfasst, der niedriger als die Deckfläche ist, und einen oberen Abschnitt, der höher als die Deckfläche ist. In einer Ausführungsform wird der zweite Ätzprozess unter Verwendung eines Ätzgases durchgeführt, das Wolframfluorid umfasst. In einer Ausführungsform umfasst das Ätzgas ferner Wolframchlorid. In einer Ausführungsform wird der erste Ätzprozess mit Plasma durchgeführt und der zweite Ätzprozess umfasst einen thermischen Ätzprozess ohne Plasma. In einer Ausführungsform wird im zweiten Ätzprozess ein Spitzenabschnitt der Gate-Dielektrikumschicht bei derselben Höhe wie der Restabschnitt des Metall-Gate-Streifens weiter geätzt. In einer Ausführungsform werden der erste Ätzprozess und der zweite Ätzprozess unter Verwendung derselben Ätzmaske durchgeführt. In einer Ausführungsform enthält das Verfahren ferner Bilden einer Hartmaske über dem Metall-Gate-Streifen; Strukturieren der Hartmaske; und Oxidieren der Hartmaske zur Bildung einer Schutzschicht an einer Seitenwand der Hartmaske, wobei die Schutzschicht dem zweiten Ätzprozess ausgesetzt ist.
  • Gemäß Ausführungsformen der vorliegenden Offenbarung enthält ein Verfahren Bilden eines Gate-Stapels über und in Kontakt mit einer dielektrischen Dummy-Finne, wobei der Gate-Stapel umfasst: einen ersten Abschnitt an einer ersten Seite der dielektrischen Dummy-Finne; einen zweiten Abschnitt an einer zweiten Seite der dielektrischen Dummy-Finne; einen dritten Abschnitt, der den Gate-Stapel überlappt, wobei der dritte Abschnitt den ersten Abschnitt und den zweiten Abschnitt verbindet; Ätzen des dritten Abschnitts, um eine Deckfläche und Seitenwände der dielektrischen Dummy-Finne freizugeben, wobei nach dem Ätzen ein Restabschnitt des dritten Abschnitts verbleibt und der Restabschnitt den ersten Abschnitt und den zweiten Abschnitt verbindet; und Ätzen des Restabschnitts. In einer Ausführungsform bilden der erste Abschnitt und der zweite Abschnitt Metall-Gates eines ersten FinFET bzw. eines zweiten FinFET. In einer Ausführungsform wird das Ätzen des dritten Abschnitts unter Verwendung eines Ätzgases durchgeführt, das ein Metallfluorid umfasst. In einer Ausführungsform umfasst das Metallfluorid Wolframfluorid. In einer Ausführungsform umfasst das Ätzgas ferner ein Metallchlorid. In einer Ausführungsform umfasst der Restabschnitt einen Abschnitt eines Gate-Dielektrikums des Gate-Stapels und einen Abschnitt eines Metall-Gates des Gate-Stapels und beim Ätzen des Restabschnitts werden der Abschnitt des Gate-Dielektrikums und der Abschnitt des Metall-Gates entfernt.
  • Gemäß Ausführungsformen der vorliegenden Offenbarung enthält ein Verfahren Bilden eines Metall-Gate-Streifens; Bilden einer amorphen Schicht über dem Metall-Gate-Streifen; Bilden einer strukturierten Hartmaske über der amorphen Schicht; Ätzen der amorphen Schicht unter Verwendung der strukturierten Hartmaske als eine Ätzmaske, wobei der Metall-Gate-Streifen freigegeben wird; Ätzen des Metall-Gate-Streifens zur Bildung einer Vertiefung im Metall-Gate-Streifen, wobei die Vertiefung eine Bodenfläche aufweist, die niedriger als eine Deckfläche einer darunter liegenden dielektrischen Dummy-Finne ist, und die Deckfläche und gegenüberliegende Seitenwände der dielektrischen Dummy-Finne zur Vertiefung freiliegen; Durchführen eines thermischen Ätzprozesses zur Entfernung eines Restabschnitts des Metall-Gate-Streifens; und Füllen eines dielektrischen Materials in die Vertiefung. In einer Ausführungsform werden nach dem Ätzen des Metall-Gate-Streifens Seitenwände von Gate-Abstandhaltern der Vertiefung ausgesetzt und die Gate-Abstandhalter liegen an gegenüberliegenden Seiten der Vertiefung und die Gate-Abstandhalter werden beim Ätzen des Metall-Gate-Streifens nicht geätzt. In einer Ausführungsform enthält das Verfahren ferner nach dem Ätzen der amorphen Siliziumschicht und vor dem Ätzen des Metall-Gate-Streifens ein Oxidieren eines Oberflächenabschnitts der amorphen Siliziumschicht. In einer Ausführungsform wird das Oxidieren unter Verwendung von Wasserdampf und Ammoniak als Prozessgase durchgeführt. In einer Ausführungsform wird das Ätzen des Metall-Gate-Streifens unter Verwendung eines Prozessgases durchgeführt, das ein Metallfluorid umfasst.

Claims (18)

  1. Verfahren, umfassend: Bilden einer Gate-Dielektrikumschicht (50); Bilden eines Metall-Gate-Streifens (52) über einem Bodenabschnitt der Gate-Dielektrikumschicht (50); Durchführen eines ersten Ätzprozesses an dem Metall-Gate-Streifen (52) zur Entfernung eines Abschnitts des Metall-Gate-Streifens, wobei der erste Ätzprozess anisotrop durchgeführt wird; nach dem ersten Ätzprozess, Durchführen eines zweiten Ätzprozesses an dem Metall-Gate-Streifen (52) zur Entfernung eines Restabschnitts (52') des Metall-Gate-Streifens, wobei der zweite Ätzprozess einen isotropen Ätzprozess umfasst; und Füllen eines dielektrischen Materials (78) in eine Vertiefung (70), die durch den geätzten Abschnitt und den geätzten Restabschnitt des Metall-Gate-Streifens (52) verbleibt; wobei der erste Ätzprozess durchgeführt wird, bis eine dielektrische Dummy-Finne (25'), die unter dem Metall-Gate-Streifen (52) liegt, freiliegt; wobei der erste Ätzprozess durchgeführt wird, bis eine entsprechende Vertiefung (70), die durch den geätzten Abschnitt des Metall-Gate-Streifens (52) gebildet wird, eine Bodenfläche hat, die niedriger als eine Deckfläche (25TS) der dielektrischen Dummy-Finne (25') ist, und der Restabschnitt (52') einen unteren Abschnitt umfasst, der niedriger als die Deckfläche ist, und einen oberen Abschnitt, der höher als die Deckfläche ist.
  2. Verfahren nach dem vorstehenden Anspruch, wobei der zweite Ätzprozess unter Verwendung eines Ätzgases durchgeführt wird, das Wolframfluorid umfasst.
  3. Verfahren nach Anspruch 2, wobei das Ätzgas ferner Wolframchlorid umfasst.
  4. Verfahren nach einem der vorstehenden Ansprüche, wobei der erste Ätzprozess mit Plasma durchgeführt wird und der zweite Ätzprozess einen thermischen Ätzprozess ohne Plasma umfasst.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei im zweiten Ätzprozess ein Spitzenabschnitt der Gate-Dielektrikumschicht (50) bei derselben Höhe wie der Restabschnitt (52') des Metall-Gate-Streifens (52) weiter geätzt wird.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei der erste Ätzprozess und der zweite Ätzprozess unter Verwendung einer selben Ätzmaske (56, 58, 60) durchgeführt werden.
  7. Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend: Bilden einer Hartmaske (58, 60) über dem Metall-Gate-Streifen (52); Strukturieren der Hartmaske; und Oxidieren der Hartmaske (58) zur Bildung einer Schutzschicht (74) an einer Seitenwand der Hartmaske, wobei die Schutzschicht (74) dem zweiten Ätzprozess ausgesetzt wird.
  8. Verfahren, umfassend: Bilden eines Gate-Stapels (54) über und in Kontakt mit einer dielektrischen Dummy-Finne (25'), wobei der Gate-Stapel (54) umfasst: einen ersten Abschnitt an einer ersten Seite der dielektrischen Dummy-Finne (25'); einen zweiten Abschnitt an einer zweiten Seite der dielektrischen Dummy-Finne (25'); einen dritten Abschnitt, der die dielektrische Dummy-Finne (25') überlappt, wobei der dritte Abschnitt den ersten Abschnitt und den zweiten Abschnitt verbindet; Ätzen des dritten Abschnitts, um eine Deckfläche und Seitenwände der dielektrischen Dummy-Finne (25') freizugeben, wobei nach dem Ätzen ein Restabschnitt (50', 52') des dritten Abschnitts verbleibt und der Restabschnitt den ersten Abschnitt und den zweiten Abschnitt verbindet; und Ätzen des Restabschnitts (50', 52').
  9. Verfahren nach Anspruch 8, wobei der erste Abschnitt und der zweite Abschnitt Metall-Gates (54) eines ersten FinFETs (80A) bzw. eines zweiten FinFETs (80B) bilden.
  10. Verfahren nach Anspruch 8 oder 9, wobei das Ätzen des dritten Abschnitts unter Verwendung eines Ätzgases durchgeführt wird, das ein Metallfluorid umfasst.
  11. Verfahren nach Anspruch 10, wobei das Metallfluorid Wolframfluorid umfasst.
  12. Verfahren nach Anspruch 10 oder 11, wobei das Ätzgas ferner ein Metallchlorid umfasst.
  13. Verfahren nach einem der vorstehenden Ansprüche 8 bis 12, wobei der Restabschnitt einen Abschnitt eines Gate-Dielektrikums (50') des Gate-Stapels und einen Abschnitt eines Metall-Gates (52') des Gate-Stapels (54) umfasst und beim Ätzen des Restabschnitts, der Abschnitt des Gate-Dielektrikums (50') und der Abschnitt des Metall-Gates (52') entfernt werden.
  14. Verfahren, umfassend: Bilden eines Metall-Gate-Streifens (52);; Bilden einer amorphen Schicht (58) über dem Metall-Gate-Streifen (52); Bilden einer strukturierten Hartmaske (60) über der amorphen Schicht (58); Ätzen der amorphen Schicht (58) unter Verwendung der strukturierten Hartmaske (60) als eine Ätzmaske, wobei der Metall-Gate-Streifen (52) freigegeben wird; Ätzen des Metall-Gate-Streifens (52) zur Bildung einer Vertiefung (70) im Metall-Gate-Streifen (52), wobei die Vertiefung eine Bodenfläche aufweist, die niedriger als eine Deckfläche (25TS) einer darunter liegenden dielektrischen Dummy-Finne (25') ist, und die Deckfläche und gegenüber liegende Seitenwände der darunter liegenden dielektrischen Dummy-Finne (25') der Vertiefung (70) ausgesetzt sind; Durchführen eines thermischen Ätzprozesses zur Entfernung eines Restabschnitts (52') des Metall-Gate-Streifens (52); und Füllen eines dielektrischen Materials (78) in die Vertiefung.
  15. Verfahren nach Anspruch 14, wobei nach dem Ätzen des Metall-Gate-Streifens (52) Seitenwände von Gate-Abstandhaltern der Vertiefung (70) ausgesetzt sind und die Gate-Abstandhalter an gegenüberliegenden Seiten der Vertiefung liegen und die Gate-Abstandhalter beim Ätzen des Metall-Gate-Streifens (52) nicht geätzt werden.
  16. Verfahren nach Anspruch 14 oder 15, ferner umfassend, nach dem Ätzen der amorphen Schicht (58) und vor dem Ätzen des Metall-Gate-Streifens (52), Oxidieren eines Oberflächenabschnitts (74) der amorphen Schicht.
  17. Verfahren nach Anspruch 16, wobei das Oxidieren unter Verwendung von Wasserdampf und Ammoniak als Prozessgase durchgeführt wird.
  18. Verfahren nach einem der vorstehenden Ansprüche 14 bis 17, wobei das Ätzen des Metall-Gate-Streifens (52) unter Verwendung eines Prozessgases durchgeführt wird, das ein Metallfluorid umfasst.
DE102019126339.5A 2019-09-17 2019-09-30 Rückstandsentfernung in metall-gate schneideprozess Active DE102019126339B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/572,831 US11145752B2 (en) 2019-09-17 2019-09-17 Residue removal in metal gate cutting process
US16/572,831 2019-09-17

Publications (2)

Publication Number Publication Date
DE102019126339A1 DE102019126339A1 (de) 2021-03-18
DE102019126339B4 true DE102019126339B4 (de) 2021-08-12

Family

ID=74686734

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019126339.5A Active DE102019126339B4 (de) 2019-09-17 2019-09-30 Rückstandsentfernung in metall-gate schneideprozess

Country Status (5)

Country Link
US (1) US11145752B2 (de)
KR (1) KR102334898B1 (de)
CN (1) CN112530868A (de)
DE (1) DE102019126339B4 (de)
TW (1) TWI746165B (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11830725B2 (en) * 2020-01-23 2023-11-28 Applied Materials, Inc. Method of cleaning a structure and method of depositing a capping layer in a structure
US20220384611A1 (en) * 2021-05-27 2022-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric layer on semiconductor device and method of forming the same
US20230114191A1 (en) * 2021-10-12 2023-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Forming Seams with Desirable Dimensions in Isolation Regions
US20230197819A1 (en) * 2021-12-22 2023-06-22 Intel Corporation Integrated circuit structures having metal gate plug landed on dielectric dummy fin

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190006486A1 (en) 2017-06-28 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20190035786A1 (en) 2017-07-31 2019-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods thereof
US20190067446A1 (en) 2017-08-28 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated Circuit With a Fin and Gate Structure and Method Making the Same
US20190067120A1 (en) 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
DE102019101555A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Metall-gate-schneideform mit roststabprofil zum reinigen von metallischen seitenwandrückständen

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960010065B1 (en) 1992-12-15 1996-07-25 Hyundai Electronics Ind Tungsten plug forming method of semiconductor device
DE102006052630A1 (de) 2006-10-19 2008-04-24 Robert Bosch Gmbh Mikromechanisches Bauelement mit monolithisch integrierter Schaltung und Verfahren zur Herstellung eines Bauelements
US9947772B2 (en) 2014-03-31 2018-04-17 Stmicroelectronics, Inc. SOI FinFET transistor with strained channel
US9455202B2 (en) 2014-05-29 2016-09-27 United Microelectronics Corp. Mask set and method for fabricating semiconductor device by using the same
CN105470200B (zh) 2014-09-09 2020-04-21 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
CN108807532B (zh) * 2017-04-28 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10811320B2 (en) 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
US10424588B2 (en) * 2017-11-09 2019-09-24 Taiwan Semiconductor Manufacturing Co., Ltd. Cutting metal gates in fin field effect transistors
US10497571B2 (en) * 2018-04-27 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Device having work function metal stack and method of forming the same
US10916477B2 (en) 2018-09-28 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor devices and methods of forming the same
US20200312849A1 (en) * 2019-03-25 2020-10-01 International Business Machines Corporation Gate recess uniformity in vertical field effect transistor
US11011626B2 (en) * 2019-05-07 2021-05-18 International Business Machines Corporation Fin field-effect transistor with reduced parasitic capacitance and reduced variability

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190006486A1 (en) 2017-06-28 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20190035786A1 (en) 2017-07-31 2019-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods thereof
US20190067446A1 (en) 2017-08-28 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated Circuit With a Fin and Gate Structure and Method Making the Same
US20190067120A1 (en) 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
DE102019101555A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Metall-gate-schneideform mit roststabprofil zum reinigen von metallischen seitenwandrückständen

Also Published As

Publication number Publication date
TWI746165B (zh) 2021-11-11
KR20210033388A (ko) 2021-03-26
KR102334898B1 (ko) 2021-12-07
US20210083072A1 (en) 2021-03-18
US11145752B2 (en) 2021-10-12
CN112530868A (zh) 2021-03-19
TW202114059A (zh) 2021-04-01
DE102019126339A1 (de) 2021-03-18

Similar Documents

Publication Publication Date Title
DE102019126339B4 (de) Rückstandsentfernung in metall-gate schneideprozess
DE102018115901A1 (de) Dielektrischer Abstandshalter zur Vermeidung von Kurzschlüssen
DE102015112259A1 (de) Metall-Gate mit Seitenwandabstandhaltern aus Silizium
DE102019112394B4 (de) Selektive Ätzung zum Verbessern der Schwellenspannungsverteilung
DE102020101271B4 (de) Verfahren zur bottom-up-bildung einer vorrichtung mit kontaktsteckern und vorrichtung mit kontaktsteckern
DE102010037276B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102019125922B3 (de) Verfahren zum dotieren von high-k/metall-gates zum einstellen von schwellspannungen
DE102019118621A1 (de) Strukturieren ultraschmaler gräben durch plasmaätzen
DE102019107491B4 (de) Einstellen der Schwellenspannung durch metastabile Plasmabehandlung
DE102019117322A1 (de) Silizium-mischschicht zur blockierung von diffusion
DE102021100333A1 (de) Halbleitervorrichtungsstruktur
DE102019129773B4 (de) Transistoren mit reduzierten defekten und verfahren zu deren herstellung
DE102019126285B4 (de) Steuerung von Schwellenspannungen durch Blockierschichten
DE102018128193B4 (de) Gate-Schnitt-Prozesse, insbesondere für Metall-Gates
DE102018122665A1 (de) Sockelentfernung in metallschnittverfahren
DE102019009394B4 (de) Isolation von source-drain-regionen zweier muti-gate-transistoren in dichter anordnung
DE102020120265A1 (de) Bilden von Isolationsregionen zum Trennen von Finnen und Gate-Stapeln
DE102018101016B4 (de) Verfahren zum Schneiden von Metall-Gates und daraus gebildete Strukturen
DE102020131319A1 (de) Ausbildung einer zusammengesetzten Austrittsarbeitsschicht unter Verwendung des gleichen Austrittsarbeitsmaterials
DE102020129561A1 (de) Verfahren zum abstimmen von schwellenspannungen vontransistoren
DE102020120848A1 (de) Implementierung mehrerer schwellspannung durch einsatz von lanthan
DE102020114991A1 (de) In-situ-ausbilden von metallgate-modulatoren
DE102020114846A1 (de) Verfahren zum bilden von gestapelten schichten und daraus gebildete bauteile
DE102020114865A1 (de) Nicht-konforme verkappungsschicht und verfahren zu deren herstellung
DE102017100783B4 (de) Ätzen von Dummy-Finnen, um Vertiefungen in einem Substrat auszubilden, und entsprechend hergestellte Schaltungsstruktur

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final