KR20210033388A - 금속 게이트 커팅 공정에서의 잔류물 제거 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은 게이트 유전체층을 형성하는 단계와, 게이트 유전체층의 바닥부 위에 금속 게이트 스트립을 형성하는 단계와, 금속 게이트 스트립의 일부를 제거하기 위해 금속 게이트 스트립에 대해 제1 에칭 공정을 수행하는 단계를 포함한다. 제1 에칭 공정은 이방성으로 수행된다. 제1 에칭 공정 이후에, 금속 게이트 스트립의 잔류부를 제거하기 위해 금속 게이트 스트립에 대해 제2 에칭 공정이 수행된다. 제2 에칭 공정은 등방성 에칭 공정을 포함한다. 금속 게이트 스트립의 에칭된 부분과 에칭된 잔류부에 의해 남겨진 리세스에 유전체 재료가 충전된다.

Description

금속 게이트 커팅 공정에서의 잔류물 제거{RESIDUE REMOVAL IN METAL GATE CUTTING PROCESS}
금속 산화물 반도체(MOS, Metal-Oxide-Semiconductor) 디바이스는 집적 회로 내의 기본 구축 엘리먼트이다. 기존의 MOS 디바이스는 이온 주입 또는 열 확산 등의 도핑 작업을 이용하여, 통상 p타입 또는 n타입 불순물로 도핑된 폴리실리콘을 갖는 게이트 전극을 구비한다. 게이트 전극의 일함수는 실리콘의 대역단(band-edge)에 맞춰지고 있었다. n타입 NMOS 디바이스의 경우, 일함수는 실리콘의 전도대에 근접하게 조정될 수 있다. p타입 PMOS 디바이스의 경우, 일함수는 실리콘의 가전자대에 근접하게 조정될 수 있다. 폴리실리콘 게이트 전극의 일함수를 조정하는 것은 적절한 불순물을 선택함으로써 달성될 수 있다.
폴리실리콘 게이트 전극을 구비한 MOS 디바이스는 캐리어 공핍 효과를 나타내는데, 이것은 폴리 공핍 효과로도 칭해지고 있다. 폴리 공핍 효과는 인가된 전계가 게이트 유전체에 가까운 게이트 영역에서 캐리어를 일소하여 공핍층을 형성할 때에 발생한다. n도핑된 폴리실리콘층에서는, 공핍층이 이온화 비이동성 도너 사이트(ionized non-mobile donor site)를 포함하고, p도핑된 폴리실리콘층에서는, 공핍층이 이온화 비이동성 어셉터 사이트(ionized non-mobile acceptor site)를 포함한다. 공핍 효과로 말미암아 유효 게이트 유전체 두께가 증가하는데, 이것은 반도체의 표면에서 역전층이 생성되는 것을 더욱 어렵게 한다.
폴리 공핍 문제는 금속 게이트 전극을 형성함으로써 해결될 수 있기에, NMOS 디바이스와 PMOS 디바이스에 사용된 금속 게이트도 대역단 일함수를 가질 수 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6 내지 도 9, 도 10a, 도 10b, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 14d, 도 15a, 도 15b, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 17c, 도 18a, 및 도 18b는 일부 실시형태에 따른 핀 전계효과 트랜지스터(FinFET)의 형성에 있어서 중간 스테이지의 사시도, 단면도, 및 평면도를 도시한다.
도 19와 도 20은 일부 예시적인 실시형태에 따른 게이트 올-어라운드(GAA) 트랜지스터의 형성에 있어서 중간 스테이지의 단면도를 도시한다.
도 21은 일부 실시형태에 따른 FinFET을 형성하는 공정 흐름을 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "하부의(underlying)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
커트-금속-게이트 공정을 사용하여 형성된 트랜지스터와, 그 형성 방법이 일부 실시형태에 따라 제공된다. 트랜지스터를 형성하는 중간 스페이지들이 일부 실시형태에 따라 예시된다. 일부 실시형태의 일부 변형예에 대해 설명한다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 엘리먼트를 지정하는데 이용된다. 일부 예시하는 실시형태에서는, 본 개시내용의 개념을 설명하기 위해 핀 전계효과 트래지스터(FinFET)의 형성을 예로서 사용한다. 평면형 트랜지스터, 게이트-올-어라운드(GAA) 트랜지스터 등의 다른 유형의 트랜지스터도 본 개시내용의 실시형태를 채택할 수 있다. 여기에서 설명하는 실시형태는 본 개시내용의 청구 대상을 구성하거나 사용할 수 있게 하는 예를 제공하는 것이며, 당업자는 상이한 실시형태의 고려 범위 내에 있으면서 행해질 수 있는 변경을 쉽게 이해할 것이다. 이하의 도면에서의 같은 참조번호와 문자는 같은 컴포넌트를 나타낸다. 방법의 실시형태가 특정 순서로 수행되는 것으로서 설명되지만, 다른 방법의 실시형태도 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6 내지 도 9, 도 10a, 도 10b, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 14d, 도 15a, 도 15b, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 17c, 도 18a, 및 도 18b는 본 개시내용의 일부 실시형태에 따른 FinFET의 형성에 있어서 중간 스테이지의 단면도 및 사시도를 도시한다. 이들 도면에 도시하는 공정들은 도 21에 도시한 공정 흐름(200)에도 개략적으로 반영된다.
도 1은 초기 구조의 사시도를 나타낸다. 초기 구조는 웨이퍼(10)을 포함하고, 웨이퍼는 또한 기판(20)을 포함한다. 기판(20)은 반도체 기판일 수 있으며, 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료로 형성된 기판일 수도 있다. 기판(20)은 p타입 또는 n타입 불순물로 도핑될 수 있다. STI(Shallow Trench Isolation) 영역 등의 격리 영역(22)이 기판(20)의 상부면으로부터 기판(20) 내로 연장되도록 형성될 수 있다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(202)으로서 예시된다. 인접해 있는 STI 영역들(22) 사이의 기판(20)의 부분을 반도체 스트립(24)이라고 한다. 본 개시내용의 일부 실시형태에 따르면, 반도체 스트립(24)은 오리지널 기판(20)의 부분이며, 따라서 반도체 스트립(24)의 재료는 기판(20)의 재료와 동일하다. 본 개시내용의 다른 실시형태에 따르면, 반도체 스트림(24)은, STI 영역들(22) 사이의 기판(20)의 부분을 에칭하여 리세스를 형성하고 그 리세스에서 다른 반도체 재료를 재성장시키는 에피택시 공정을 수행함으로써 형성된 대체 스트립이다. 따라서, 반도체 스트립(24)은 기판(20)의 재료와는 상이한 반도체 재료로 형성된다. 일부 실시형태에 따르면, 반도체 스트립(24)은 Si, SiP, SiC, SiPC, SiGe, SiGeB, Ge, 또는 InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등의 III-V족 화합물 반도체로 형성된다.
STI 영역(22)은 기판(20)의 표면층의 열산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(도시 생략)을 포함할 수 있다. 라이너 산화물은 예컨대, 원자층 퇴적(ALD), 고밀도 플라즈마 화학적 기상 퇴적(HDPCVD), 또는 화학적 기상 퇴적(CVD) 등을 이용하여 형성된 퇴적형 실리콘 산화물층일 수도 있다. 또한, STI 영역(22)은 라이너 산화물 위에 유전체 재료를 포함할 수 있으며, 이 유전체 재료는 FCVD(Flowable Chemical Vapor Deposition), 스핀온 등을 이용하여 형성될 수 있다.
도 2는 유전체 더미 스트립(25)의 형성을 도시하며, 유전체 더미 스트립(25)은 반도체 스트립(24) 중 하나를 에칭하여 리세스를 형성한 다음에 그 리세스를 유전체 재료를 충전함으로써 형성될 수 있다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(204)으로서 예시된다. 유전체 재료는 실리콘 질화물과 같은 하이-k 유전체 재료이거나 이것을 포함할 수 있다. 또한, 유전체 더미 스트립(25)의 재료는 금속 게이트의 재료(텅스텐 및 티탄 질화물 등) 및 STI 영역(22)의 재료(실리콘 산화물 등)에 대해 고도의 에칭 선택성을 지닌 것이 선택된다. 유전체 더미 스트립(25)의 바닥면은 STI 영역 영역(22)의 바닥면보다 더 높을 수도, 같은 높이일 수도, 또는 더 낮을 수도 있다.
도 3을 참조하면, STI 영역(22)이 리세싱된다. 반도체 스트립(24) 및 유전체 더미 스트립(25)의 상단부가 STI 영역(22)의 잔여부의 상부면(22A)보다 더 높게 돌출하여 각각 돌출형 핀(24' 및 25')을 형성한다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(206)으로서 예시된다. 에칭은 건식 에칭 공정을 사용하여 행해질 수 있으며, 에칭 가스로서는 HF3 및 NH3가 사용된다. 본 개시내용의 다른 실시형태에서는, STI 영역(22)의 리세싱이 습식 에칭 공정을 이용해서 행해진다. 에칭제(etching chemical)는 예컨대 HF액을 포함할 수 있다.
전술한 실시형태에서는, 임의의 적절한 방법에 의해 핀이 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접 포토리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여, 패터닝된 희생층과 함께 형성된다. 그런 다음, 희생층은 제거되고, 이어서 잔여 스페이서 또는 맨드렐이 핀 구조를 패터닝하는데 사용될 수 있다.
계속 도 3을 참조하면, (돌출형) 핀(24' 및 25')의 상부면과 측벽 상에 더미 게이트 스택(30)이 형성된다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(208)으로서 예시된다. 더미 게이트 스택(30)은 더미 게이트 유전체(32)와, 더미 게이트 전극(32) 위의 더미 게이트 전극(34)을 포함한다. 더미 게이트 전극(34)은 예컨대 폴리실리콘을 이용해서 형성될 수 있고, 다른 재료를 이용할 수도 있다. 또한 각각의 더미 게이트 스택(30)은 더미 게이트 전극(34) 위에 하나(또는 복수의) 하드 마스크층(36)을 포함할 수 있다. 하드 마스크층(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(30)은 단일의 것 또는 복수의 돌출형 핀(24' 및 25') 및/또는 STI 영역(22)에 걸쳐 있을 수 있다. 또한 더미 게이트 스택(30)은 돌출형 핀(24')의 길이 방향에 수직인 길이 방향을 갖는다.
다음으로, 더미 게이트 스택(30)의 측벽 상에 게이트 스페이서(38)가 형성된다. 본 개시내용의 일부 실시형태에 따르면, 게이트 스페이서(38)는 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 산탄질화물(oxy carbo-nitride) 등의 유전체 재료로 형성되고 단일층 구조 또는 복수의 유전체층을 포함하는 다층 구조를 구비할 수도 있다.
본 개시내용의 일부 실시형태에 따르면, 더미 게이트 스택(30)과 게이트 스페이서(38)에 의해 덮이지 않는 돌출형 핀(24')의 부분을 에칭하기 위해 에칭 단계(이하 소스/드레인 리세싱이라고 함)가 행해져서, 도 4에 도시하는 구조가 된다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(210)으로서 예시된다. 리세싱은 이방성일 수 있으며, 따라서 더미 게이트 스택(30)과 게이트 스페이서(38) 바로 아래에 있는 핀(24')의 부분들은 보호되어 에칭되지 않는다. 리세싱된 반도체 핀(24)의 상부면은 일부 실시형태에 따라 STI 영역(22)의 상부면(22A)보다 낮을 수 있다. 돌출형 핀(24')의 에칭된 부분에 의해 남겨진 공간을 리세스(40)라고 칭한다. 에칭 공정에서, 유전체 더미 핀(25')은 에칭되지 않는다. 예를 들어, 돌출형 핀(24')은 SiCONi(NF3 　및 NH3), Certas(HF 및 NH3)을 사용하여 에칭될 수 있다.
다음으로, 리세스(40)에서 반도체 재료를 선택적으로 성장시킴으로써 에피택시 영역(42)(소스/드레인 영역)이 형성되어, 도 5a의 구조가 된다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(212)으로서 예시된다. 일부 실시형태에 따르면, 에피택시 영역(42)은 실리콘 게르마늄, 실리콘, 실리콘 탄소 등을 포함한다. 그 결과로 형성된 FinFET가 p타입 FinFET인지 n타입 FinFET인지의 여부에 따라, p타입 또는 n타입 불순물이, 에피택시의 진행과 함께 인시츄 도핑될 수 있다. 예를 들어, 그렇게 형성된 FinFET이 p타입 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB), GeB 등이 성장할 수 있다. 반면, 그렇게 형성된 FinFET이 n타입 FinFET인 경우, 실리콘 인화물(SiP), 실리콘 탄인화물(SiCP) 등이 성장할 수 있다. 본 개시내용의 다른 실시형태에 따르면, 에피택시 영역(42)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층 등의 III-V 화합물 반도체로 형성된다. 에피택시 영역(42)이 리세스(40)를 완전히 충전한 후에, 에피택시 영역(42)은 수평으로 확장되기 시작하고, 패싯이 형성될 수 있다.
도 5b는 본 개시내용의 대안적 실시형태에 따라 피복형(cladding) 소스/드레인 영역(42)의 형성을 도시한다. 이들 실시형태에 따르면, 도 4에 도시하는 돌출형 핀(24')이 리세싱되지 않고서, 에피택시 영역(41)이 돌출형 핀(24') 상에 성장한다. 에피택시 영역(41)의 재료는 결과적인 FinFET가 p타입인지 또는 n타입인지에 따라, 도 5a에 도시하는 에피택시 반도체 재료(42)의 재료와 유사할 수도 있다. 따라서, 소스/드레인(42)는 돌출형 핀(24')과 에피택시 영역(41)을 포함한다. n타입 불순물 또는 p타입 불순물을 주입하기 위해 주입이 수행될 수도(또는 수행되지 않을 수도) 있다.
도 6은 CESL(Contact Etch Stop Layer)(46) 및 ILD(Inter-Layer Dielectric)(48)의 형성 후의 구조의 사시도를 나타낸다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(214)으로서 예시된다. CESL(46)은 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있다. CESL(46)은 예컨대 ALD 또는 CVD 등의 등각 퇴적 방법(conformal deposition method)을 사용하여 형성될 수 있다. ILD(48)은 예컨대 FCVD, 스핀온 코팅, CVD, 또는 다른 퇴적 방법을 이용하여 형성된 유전체 재료를 포함할 수 있다. ILD(48)은 또한 실리콘 산화물과 같은 실리콘 산화물계일 수 있는 산소 함유 유전체 재료, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등으로 형성될 수도 있다. ILD(48), 더미 게이트 스택(30), 및 게이트 스페이서(38)의 상부면들을 서로 같은 높이가 되게 CMP(Chemical Mechanical Polish) 공정 또는 기계적 연마 공정 등의 평탄화 공정이 행해진다.
다음으로, 도 7에 도시하는 바와 같이, 하드 마스크층(36)을 포함하는 더미 게이트 스택(30), 더미 게이트 전극(34), 및 더미 게이트 유전체(32)가 대체 게이트 스택(54)으로 대체된다. 본 개시내용의 일부 실시형태에 따르면, 대체 공정은 도 6에 도시하는 바와 같이 하나 또는 복수의 에칭 단계에서 하드 마스크층(36), 더미 게이트 전극(34), 및 더미 게이트 유전체(32)를 에칭하여, 게이트 스페이서(38) 사이에 개구부가 형성되게 하는 단계를 포함한다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(216)으로서 예시된다. 다음으로, 도 7를 참조하면, 게이트 유전체(50)와 게이트 전극(52)을 포함하는 (대체)게이트 스택(54)이 형성된다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(218)으로서 예시된다. 게이트 스택(54)의 형성은, 복수의 층을 형성/퇴적한 다음에, CMP 공정 또는 기계적 연마 공정 등의 평탄화 공정을 수행하는 것을 포함한다. 본 개시내용의 일부 실시형태에 따르면, 각각의 게이트 유전체층(50)은 하위부로서 계면층(IL)을 포함한다. IL은 돌출형 핀(24')의 노출면 상에 형성된다. IL은 실리콘 산화물층 등의 산화물층을 포함할 수 있으며, 돌출형 핀(24')의 열산화, 화학적 산화 공정 또는 퇴적 공정을 통해 형성된다. 각각의 게이트 유전체층(50)은 IL 위에 형성된 하이-k 유전체층도 포함할 수 있다. 따라서, 게이트 유전체층(50)은 한편으론 IL을 포함할 수도 있음에도 하이-k 유전체층이라 칭해진다. 하이-k 유전체층은 HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, 실리콘 질화물 등의 하이-k 유전체 재료를 포함할 수 있다. 하이-k 유전체 재료의 유전상수(k 값)는 3.9보다 큰데, 약 7.0보다 클 수도 있다. 하이-k 유전체층은 등각층으로서 형성될 수 있고, 돌출형 핀(24')의 측벽과 게이트 스페이서(38)의 측벽 상에서 연장된다. 또한 게이트 유전체층(50)은, IL이 열산화를 통해 형성되면 유전체 더미 핀(25') 상에 IL이 형성되지 않을 수 있는 경우를 제외하면, 유전체 더미 핀(25')의 상부면 및 측벽 상에서 연장된다. 따라서, 돌출형 핀(24') 상의 게이트 유전체층(50)(IL과 하이-k를 포함함)의 부분은 유전체 더미 핀(25') 상의 게이트 유전체층(50)의 부분보다 더 두꺼울 수 있다. 본 개시내용의 일부 실시형태에 따르면, 하이-k 유전체층(50)은 ALD 또는 CVD를 사용하여 형성된다.
게이트 전극(52)이 게이트 유전체층(50)의 상부 상에 형성되어, 제거된 더미 게이트 스택에 의해 남겨진 트렌치의 잔여부를 충전한다. 도 7에는 게이트 유전체(52)의 서브층들이 도시되지 않지만, 서브층들은 조성 차이 때문에 서로 구별될 수 있다. 적어도 하부 서브층들의 퇴적은 ALD 또는 CVD 등의 등각 퇴적 방법을 사용하여 수행되어, 게이트 전극(52)(및 각각의 서브층)의 수직 부분의 두께 및 수평 부분의 두께는 실질적으로 서로 같다.
게이트 전극(56) 내의 서브층들은, 티탄 실리콘 질화물(TSN)층, 탄탈 질화물(TaN)층, 티탄 질화물(TiN)층, 티탄 알루미늄(TiAl)층, 추가 TiN 및/또는 TaN층, 및 충전용 금속 영역을 포함할 수 있으나 이들에 제한되지 않는다. 게이트 전극(52)은 이후 금속 게이트(52)로서 칭해진다. 이들 서브층 중 일부는 각각의 FinFET의 일함수를 규정한다. 또한, p타입 FinFET의 금속층과 n타입 FinFET의 금속층은 금속층의 일함수가 각각의 p타입 또는 n타입 FinFET에 적합할 수 있도록 서로 상이할 수도 있다. 충전용 금속은 텅스텐, 코발트 등을 포함할 수 있다.
다음으로, 도 8에 도시하는 바와 같이, 하드 마스크(56)가 형성된다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(220)으로서 예시된다. 하드 마스크(56)의 재료가 ILD(48)의 재료와 상이하여, 하드 마스크(56)는 (예컨대, 도 14c에 도시하는 바와 같이) 후속 에칭 공정에서 ILD(48)을 보호할 수 있다. 본 개시내용의 일부 실시형태에 따르면, 하드 마스크(56)의 형성은 에칭을 통해 ILD(48)(그리고 가능하다면 CESL(46))을 리세싱하여 리세스를 형성하는 단계와, 리세스에 유전체 재료를 충전하는 단계와, 평탄화를 수행하여 유전체 재료의 과량 부분을 제거하는 단계를 포함한다. 도 8에 도시하는 바와 같이, 금속 게이트는 ILD(48)의 리세싱 중에 약하게 리세싱될 수도 있고 리세싱되지 않을 수도 있다. ILD(48)의 리세싱 시에, CESL(46)은 (도 8에 도시하는 바와 같이) 리세싱될 수도 리세싱되지 않을 수도 있다. 충전용 유전체 재료의 잔여부가 하드 마스크(56)이다. 일부 실시형태에 따르면, 하드 마스크(56)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 산탄질화물 등으로 형성된다.
다음으로, 도 9에 도시하는 바와 같이, 하드 마스크(58)가 형성된다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(222)으로서 예시된다. 하드 마스크(58)는 비정질 실리콘, 지르코늄 산화물(ZrO2) 등으로 형성될 수 있다. 본 개시내용의 일부 실시형태에 따르면, 하드 마스크(58)의 형성은 에칭을 통해 게이트 스택(54)을 리세싱하여 리세스를 형성하는 단계와, 리세스에 하드 마스크(58)를 퇴적하는 단계와, 평탄화를 수행하여 하드 마스크(58)의 상부면을 평탄화하는 단계를 포함한다. 하드 마스크(58)는 게이트 전극(52) 및 하드 마스크(56)와 겹치고 접촉하는 일부 부분을 포함할 수도 있다. 하드 마스크(58) 위에, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 산탄질화물 등으로 형성될 수 있는 하드 마스크(60)가 형성된다.
하드 마스크(60) 위에 3층 에칭 마스크(62)가 형성된다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(224)으로서 예시된다. 에칭 마스크(62)는 하층(64), 중간층(66), 및 상층(68)을 포함할 수 있다. 하층(64)은 가교 포토 레지스트(cross-linked photo resist)로 형성될 수 있다. 중간층(66)은 실리콘 산질화물 등의 무기 재료로 제조될 수 있다. 상층(68)은 개구부(70)를 형성하도록 노출 및 현상되는 포토 레지스트로 형성될 수 있다. 개구부(70)는 유전체 더미 핀(25')과 겹친다.
다음으로, 중간층(66)과 하층(64)이 하향으로 개구부(70)를 연장시키도록 에칭된다. 그런 다음 3층 에칭 마스크(62)의 잔여부는 개구부(70)가 하드 마스크(60)로 연장되도록 하부의 하드 마스크(60)를 에칭하는데 사용된다. 3층 에칭 마스크(62)는 이 공정에서 부분적으로 소모될 수 있는데, 이후 3층 에칭 마스크(62)의 잔여부는 예컨대 애싱이나 에칭을 사용하여 제거될 수 있다. 그 결과로 형성된 구조는 하드 마스크(60) 내에 개구부(70)를 보여주는 도 10a에 도시된다.
도 10b는 일부 돌출형 핀(24'), 유전체 더미 핀(25'), 및 금속 게이트(52)의 평면도를 도시한다. 돌출형 핀(24')은 금속 게이트(52) 바로 아래에 있을 수 있고, 소스/드레인 영역(42)은 금속 게이트(52) 사이에 형성된다. 돌출형 핀(24')과 소스/드레인 영역(42)은 서로 평행한 직선으로 정렬되며, 여기서 직선은 X방향이다. 복수의 금속 게이트(52)가 서로 평행한 Y방향의 스트립으로서 형성된다. X방향과 Y방향은 도 10a에도 도시된다. 또한, 도 10a에 도시하는 사시도는 도 10b의 영역(72)을 나타낸다.
후속 도면인 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 14d, 도 15a, 도 15b, 도 16a, 도 16b, 및 도 16c는 일부 실시형태에 따른 금속 게이트(52) 커팅 공정을 나타낸다. 이들 도면에서, 도면 번호는 문자 "a", "b" 또는 "c"를 포함할 수 있다. 문자 "a"는 도 10a와 도 10b의 라인(A-A)을 포함하는 수직면과 동일한 수직면으로부터 취득되는 단면도이다. 문자 "b"는 각각의 도면(도 15b 제외)이 도 10a와 도 10b의 라인(B-B)을 포함하는 수직면과 동일한 수직면으로부터 취득되는 것을 나타내며, 이 수직면은 금속 게이트(52)로 커팅된다. 문자 "c"는 각각의 도면이 도 10a와 도 10b의 라인(C-C)을 포함하는 수직면과 동일한 수직면으로부터 취득되는 것을 나타내며, 이 수직면은 소스/드레인 영역(42)을 관통하여 커팅된다.
도 11a, 도 11b 및 도 11c는 각각 도 10a와 도 10b의 수직 기준 단면(A-A, B-B, 및 C-C)으로부터 취득된 단면도를 나타낸다. 도 11a에 도시하는 바와 같이, 하드 마스크(56), ILD(48), 및 금속 게이트(52)의 일부 부분은 개구부(70) 바로 아래에 있다. 유전체 더미 핀(25')의 상부면(25TS) 및 반도체핀(24')의 레벨은 유전체 더미 핀(25') 및 반도체핀(24')이 위치한 곳을 보여주기 위해 도시되며, 이는 STI 영역(22)의 상부면(22A)보다는 높고 각각의 상부면(25TS 및 24TS)보다는 낮다. 도 11b는 개구부(70)가 유전체 더미 핀(25')의 일부와 겹치고 유전체 더미 핀(25')의 대향 에지를 넘어 횡방향으로 연장되는 것을 도시한다. 도시하는 예시적인 실시형태에서, 유전체 더미 핀(25')의 좌측에 있는 금속 게이트(52)의 일부는 제1 FinFET의 제1 게이트 전극을 형성하는데 사용되고, 유전체 더미 핀(25')의 우측에 있는 금속 게이트(52)의 일부는 제2 FinFET의 제2 게이트 전극을 형성하는데 사용된다. 도 11b에 도시하는 바와 같이 연속되는 금속 게이트(52)가 후속 공정에서 제1 게이트 전극 및 제2 게이트 전극으로 커팅될 것이다.
도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 및 도 13c는 개구부(70)를 좁게 하는 공정의 단면도를 도시한다. 리소그래피 공정의 한계 때문에, 개구부(70)의 폭(W1)(도 11c)은 충분히 작게 형성될 수 없다. 따라서, 도 12a, 도 12b, 및 도 12c에 도시하는 바와 같이, 등각의 마스크층(72)이 개구부(70)로 연장되도록 형성된다. 등각의 마스크층(72)은 하드 마스크(60)와 동일한 재료로 또는 상이한 재료로 형성될 수 있고, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 산탄질화물 등으로 형성되거나 이들을 포함할 수 있다.
다음으로, 도 13a, 도 13b, 및 도 13c에 도시하는 바와 같이, 등각의 마스크층(72)을 에칭하기 위해 이방성 에칭 공정이 수행된다. 마스크층(72)의 수평 부분이 제거된다. 개구부(70) 내의 마스크층(72)의 잔여부가 하드 마스크(60)의 측벽 상에 남겨진다. 이에 개구부(70)의 폭(W2)은 도 11c의 개구부(70)의 폭(W1)보다 더 작다.
도 14a, 도 14b, 및 도 14c를 참조하면, 하드 마스크(60)과 마스크층(72)을 에칭 마스크로서 사용하여 하드 마스크(58)가 에칭된다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(226)으로서도 예시된다. 그 결과, 금속 게이트(52)가 노출된다. 이 공정에서 하드 마스크(56)는 에칭되지 않는다. 그런 다음, 도 14a에 도시하는 바와 같이, 노출된 금속 게이트(52)가 에칭된다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(228)으로서 예시된다. 에칭은 염소계 및/또는 불소계 가스로부터 선택된, 그러나 이에 한정되지 않는, 공정 가스를 사용하여 수행될 수 있다. 예를 들어, 에칭 가스는 Cl2, BCl3, CH4, CF4, CHF3, CH2F2, H2, 또는 이들의 조합을 포함할 수 있다. Ar 또는 He 등의 캐리어 가스가 첨가될 수도 있다. 일부 실시형태에서, 에칭되고 있는 금속 게이트(52)의 부분을 산화시키기 위해 에칭 가스에 산소(O2)가 첨가된다. 에칭은 약 3 mtorr와 약 10 mtorr 사이의 범위의 압력으로 행해질 수 있다. 에칭 시에 플라즈마가 생성되고, 에칭이 이방성이 되게 하기 위해 적절한 바이어스 전압이 인가된다. RF 전력이 인가되고, RF 전력은 약 500 와트 내지 약 900 와트의 범위일 수 있다. 도 14b에 도시한 바와 같이 금속 게이트(52)가 에칭스루(etched-through)된 후에, 하이-k 유전체층(50)이 노출되어 역시 에칭스루되고, 유전체 더미 핀(25')이 노출된다.
도 14c에 도시하는 바와 같이, 하드 마스크(58)의 에칭에서, 에칭은 ILD(48)보다 (하드 마스크(58)에 비해) 더 높은 에칭 선택성을 갖는 하드 마스크(56) 상에서 정지될 수 있다. 따라서, 에칭이 효과적으로 멈출 수 있다. 그렇지 않고, 하드 마스크(56)가 형성되지 않는다면, 하드 마스크(58)가 에칭스루된 후에, ILD(48)의 에칭률이 충분히 낮지 않기 때문에, ILD(48)가 상당히 손상될 수 있다. 예를 들어, 에칭시 하드 마스크(56)의 손실은 약 15 nm 미만이다.
금속 게이트(52)의 에칭은, 도 14a 및 도 14b에 도시하는 바와 같이, 금속 게이트(52)의 에칭된 부분의 상부면이 유전체 더미 핀(25')의 상부면(25TS)(도 14a 및 도 14b)보다 낮아질 때까지 수행된다. 높이차(ΔH)는 약 10 nm보다 클 수도 있고, 약 10 nm 내지 약 30 nm의 범위일 수도 있다. 도 14b에 도시하는 바와 같이, 금속 게이트(52)의 에칭된 부분의 상부면이 상부면(25TS)보다 낮은 경우, 유전체 더미 핀(25')의 좌측에 있는 금속 게이트(52A)는 유전체 더미 핀(25')의 우측에 있는 금속 게이트(52B)와 전기적으로 단절되는 것이 상정된다. 그러나, 에칭 공정 후에, 금속 게이트(52)는 금속 게이트(52)의 상부 선단부에 남아 있는 잔류 부분(52')(도 14a)을 가질 수 있으며, 이 부분은 이하에서 금속 게이트 잔류물 또는 금속 게이트(52)의 잔류부라고 칭해진다. 금속 에칭 잔류물(52')은 과잉 에칭을 통해 제거하기 어려운데, 과잉 에칭은 신중하게 제어되어야 하기 때문이다. 그렇지 않으면, 개구부(70)가 횡방향으로 확장되어 이웃하는 돌출형 핀(24')에 닿으므로 디바이스 고장을 초래할 수 있다.
금속 게이트 잔류물(52')은 금속 게이트(52A 및 52B)의 유해한 브리징을 일으켜서 디바이스 고장을 야기할 수 있다. 그 이유는 금속 게이트(52A 및 52B) 및 금속 게이트 잔류물(52')의 사시도를 보여주는 도 14d를 참조하여 설명한다. 도 14d에 도시하는 바와 같이, 금속 게이트(52A, 52B)는 유전체 더미 핀(25')의 양측에 있다. 금속 게이트 잔류물(52')은 금속 게이트(52A 및 52B)를 전기적으로 반대로 상호연결시킨다. 따라서, 금속 게이트 브리징을 제거하기 위해, 후속 등방성 에칭 공정에서 금속 게이트 잔류물(52')이 제거된다.
도 14a, 도 14b 및 도 14c를 다시 참조하면, 하드 마스크(58)가 비정질 실리콘(또는 기타 재료)으로 형성되거나 이를 포함할 때, 후속 등방성 에칭 공정에서 하드 마스크(58)를 보호하는 보호층(74)을 형성하기 위해 하드 마스크(58)의 측벽 표면 부분을 산화시키도록 산화 공정이 수행될 수있다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(230)으로서 예시된다. 예를 들어, 실리콘은 WF6(후속 등방성 에칭 공정에서 사용)와 반응하여 WO3, WF2O2, 및 SiF4를 형성하고, WO3가 WF6와 추가 반영하여 기체상 WF2O2를 형성하여 실리콘이 소실될 것이다. 보호층(74)(예컨대, SiO2)은 WF6와 반응하지 않기 때문에, 비정질 실리콘이 에칭되는 것을 보호할 수 있다. 일부 실시형태에 따르면, 공정 가스로서 H2O(수증기) 및 암모니아(NH3)를 사용하여 산화 공정이 수행된다. 물을 사용하여 비정질 실리콘을 산화시켜 실리콘 산화물을 형성한다. 한편, 산화 공정이 수행될 때에, 금속 게이트(52)도 산화에 노출된다. 또한, 산화 공정은 하드 마스크(58)가 비정질 실리콘으로 형성되지 않거나 이를 포함하지 않은 경우에도 수행될 수 있으며, 산화 공정은 금속 게이트 잔류물(52')을 산화시키는 기능이 있다.
금속 게이트(52)가 과도하게 산화되는 것을 막기 위해, 금속 게이트(52)의 산화를 줄이기 위해 암모니아가 첨가된다. 공정 조건은 보호층(74)이 적절한 두께를 가질 수 있도록 그리고 금속 게이트(52)가 과도하게 산화되지 않도록 제어된다. 일부 실시형태에 따르면, 산화는 약 50 sccm 내지 약 1,500 sccm의 범위의 수증기 유량과 약 10 sccm 내지 약 1,500 sccm의 범위의 암모니아 유량으로 수행된다. 산화 지속기간은 약 30초 내지 약 300초 범위일 수 있다. 산화중 웨이퍼(10)의 온도는 약 350℃ 내지 약 480℃의 범위일 수 있다. 대안적 실시형태에 따르면, 산화 공정은 생략된다. 산화 공정은 하드 마스크(58)가 비정질 실리콘으로 형성되는 경우에 또는 하드 마스크(58)가 후속의 등방성 에칭 공정에서 손상되지 않는 지르코늄 산화물 등의 다른 재료로 형성될 때에 생략될 수도 있다.
다음으로, 금속 게이트 잔류물(52')을 에칭하기 위해 등방성 에칭이 수행된다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(232)으로서 예시된다. 일부 실시형태에 따르면, 불소계 에칭 가스 및/또는 염소계 에칭 가스를 사용하여 등방성 에칭이 수행된다. 불소계 에칭 가스 및/또는 염소계 에칭 가스 외에, 에칭 가스는 NF3, H2, He, 아르곤, O2 및/또는 등등을 포함할 수도 있다. 에칭 공정은 승온 상태에서 플라즈마 턴온 없이 수행되는 열 에칭 공정일 수도 있다.
본 개시내용의 일부 실시형태에 따르면, 불소계 예칭 가스는 텅스텐 불화물(예컨대, WF6)과 같은 금속 불화물을 포함할 수 있다. 금속 불화물은 선행 공정에서 생성된 금속 산화물과 반응하며, 금속 산화물은 금속 게이트(55)의 에칭 중에 그리고 하드 마스크(58)의 산화 중에 첨가된 산소의 결과로 금속 게이트(52)의 산화된 부분을 포함한다. 예를 들어, 금속 게이트 잔류물(52')은 텅스텐 산화물 또는 코발트 산화물로서 산화될 수 있다. 금속 게이트 잔류물(52') 중의 티탄 잘화물도 티탄 산화물(또는 티탄 산질화물)로서 산화될 수 있다. 금속 게이트 잔류물(52')은 매우 얇기 때문에, 효과적으로 산화될 수 있는 반면, 금속 게이트(52)의 하위부는 산화되지 않는다.
일부 실시형태에 따르면, 등방성 에칭 공정에서, NF3은 0 sccm 내지 약 500 sccm의 범위의 유량을 가질 수 있고, H2는 0 sccm 내지 약 500 sccm의 범위의 유량을 가질 수 있으며, WF6은 100 sccm 내지 약 500 sccm의 범위의 유량을 가질 수 있고, 헬륨은 0 sccm 내지 약 1,000 sccm의 범위의 유량을 가질 수 있으며, 아르곤은 0 sccm 내지 약 1,000 sccm의 범위의 유량을 가질 수 있고, O2는 0 sccm 내지 약 200 sccm의 범위의 유량을 가질 수 있다. 에칭 시간은 약 10 초 내지 약 90 초의 범위일 수 있다. 등방성 에칭 중의 웨이퍼(10)의 온도는 승온되며, 약 400℃ 내지 약 550℃ 이상의 범위일 수 있다.
이하의 화학 반응식은 금속 게이트 잔류물(52')이 어떻게 제거되는지를 보여주는 예이며, 제거된 금속 게이트 잔류물(52')은 티탄을 포함하는데, 이것은 산화되어 티탄 산화물(TiO2)을 형성하는 것이다.
TiO2(s) + WF6(g) → WO3(s) + WF2O2(g) + TiF4(g) [식 1]
반응식에서, 문자 "s"와 "g"는 각각의 물질이 각각 고체 또는 기체인 것을 나타낸다. 등방성 에칭이 승온 상태, 예컨대 약 400℃ 내지 약 550℃ 이상의 범위의 온도에서 이루어지기 때문에, TiF4는 이 온도에서 기체로 승화될 수 있다. WF2O2도 이 온도에서 기체 형태일 수 있다. 이에 WF2O2 및 TiF4는 각각의 반응 챔버로부터 배기된다. 텅스텐 산화물(WO3)(금속 게이트 중의 충전용 금속이 산화될 때에 생성될 수도 있음)이 고체이고, 다시 WF6(g)와 반응하여 기체상 WF2O2을 생성할 수 있어 배기될 수 있다. 유사한 반응을 통해, 다른 종류의 금속이 금속 게이트 잔류물(52')에 함유된다면, 이 역시 제거된다.
등방성 에칭 공정에서, 금속 게이트 잔류물(52')과 동일한 높이의 하이-k 유전체층(50)(도 14d)의 상단부도 에칭된다. 하이-k 유전체층(50)의 선단부(잔류물)의 제거는 하이-k 유전체층(50)과 금속 게이트(52)의 혼합 재료가 제거되는 것을 보장한다. 이하의 식은 에칭 공정을 통한 하프늄 산화물의 제거를 보여준다.
HfO2(s) + WF6(g) → WO3(s) + WF2O2(g) + HfF4(g) [식 2]
마찬가지로, WF2O2 및 HfF4는 승온된 상태에서 기체이며, 각각의 반응 챔버로부터 배기된다. WO3은 고체이고, 다시 WF6(g)와 반응하여 기체상 WF2O2를 생성할 수 있어 배기된다. 따라서, 하이-k 유전체층(50)의 일부일 수 있는 HfO2는 제거된다.
등방성 에칭 공정은 붕소 불화물(예컨대, BCl3)과 같은 금속 불화물 에칭 가스를 포함할 수도 있고 포함하지 않을 수 있으며, 이 가스는 금속 불화물을 대체할 수도 있고 금속 불화물과 함께 에칭 가스에 첨가될 수도 있다. 금속 염화물의 경우에는 반응에 의해 생성된 생성물의 승화 온도가 금속 불화물을 사용하지 않는 경우(대신에 금속 염화물을 사용함)보다 낮아진다. 일부 실시형태에 따르면, 금속 불화물 에칭 가스를 사용함으로써, 생성된 반응 생성물은 약 200℃ 미만의 승화 온도를 가질 수 있고, 승화 온도는 약 100℃ 내지 약 200℃의 범위일 수 있다. 예를 들어, 반응식 3이 반응을 예시한다.
HfO2 + 2BCl3 → HfCl4(s) + 2BOCl(g) [식 3]
여기서, HfCl4의 승화 온도는 HfF4보다 낮다. BF3와 같은 기체가 HfCl4와 함께 생성될 수 있다. 이 경우에도, WF6가 HfO2와 반응할 때에 HfF4가 생성된다면(반응식 2), 다음의 반응이 일어난다.
HfF4 + BCl3 → HfCl4(s) + BF3(g) [식 4]
반응식 4는 HfF4가 BCl3와 반응하여 낮은 승화 온도를 가진 HfCl4를 생성하는 것을 보여준다. 마찬가지로, 티탄 산화물이 BCl3와 반응하여 티탄 염화물(TiClx)을 생성하는데. 이것 또한 티탄 불화물보다 더 낮은 온도에서 승화될 수 있다.
도 15a는 금속 게이트 잔류물(52')을 제거하기 위한 등방성 에칭 후의 구조를 도시하며, 금속 게이트 잔류물의 에칭된 부분의 전체 상부면이 유전체 더미 핀(25')의 상부면(25TS)보다 낮은 것을 보여준다. 도 15b는 금속 게이트 잔류물을 제거함으로써, 금속 게이트(52A 및 52B)가 전기적으로 단절되는 것을 보여주는 사시도이다. 금속 게이트(52) 및 하이-k 유전체(50)의 에칭 선택성이 등방성이기 때문에, 금속 게이트(52)의 상부면은 하이-k 유전체(50)의 상부면보다 약간 높을 수도, 약간 낮을 수도 또는 같은 높이일 수도 있다.
도 16a, 도 16b, 및 도 16c는 격리 영역(78)을 형성하기 위해 유전체 재료로 개구부(70)를 충전하는 것을 도시한다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(234)으로서 예시된다. 격리 영역(78)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등으로 형성되거나 이들을 포함할 수 있다. 도 16b에 도시하는 바와 같이, 격리 영역(78)은 금속 게이트(52A 및 52B)를 서로 전기적으로 절연시킨다. 일부 실시형태에 따르면, 유전체 더미 핀(25')의 좌측에 있는 소스/드레인 영역(42)(도 16c)과 금속 게이트(52A), 그리고 유전체 더미 핀(25')의 우측에 있는 소스/드레인 영역(42)(도 16c)과 금속 게이트(52B)가 FinFET(80B)의 부분을 형성한다. 후속 공정에서, 격리 영역(78)의 상부면을 제거하기 위해 CMP 공정 또는 기계식 연삭 공정 등의 평탄화 공정이 행해질 수 있다. 예를 들어, 평탄화 공정은 하드 마스크(56)의 상부면 상에서 정지될 수 있으며, 도 16a, 도 16b, 및 도 16c의 레벨(82)은 일부 실시형태에 따른 평탄화의 대응하는 정지 레벨을 나타낸다.
도 17a은 격리 영역(78)의 형성 이후의 도 16a, 도 16b, 및 도 16c에 도시한 구조의 평면도를 도시한다. 선행 금속-게이트-커팅 공정으로 격리 영역(78)은 FinFET(80B)의 게이트 전극을 도면부호 80A와 같은 이웃하는 FinFET의 금속 게이트와 격리시킨다. FinFET(80B)의 돌출형 핀(24')을 이웃하는 FinFET과 더욱 전기적으로 절연시키기 위해, 영역(86)에서 돌출형 핀(24')의 부분들을 커팅하도록 핀-커트(fin-cut) 공정이 행해진다. 각각의 공정은 에칭 마스크(도시 생략)의 형성 및 패터닝을 포함하며, 여기서 영역(86) 내의 피처를 드러내기 위해 에칭 마스크에 개구부가 형성된다. 그런 다음 영역(86) 내의 금속 게이트(52)의 부분이 에칭되어 하부의 돌출형 핀(24')을 드러낸다. 도 17b는 영역(86)이 도시되어 있고 영역(86) 내의 금속 게이트(52)의 부분이 제거되어 있는 단면도를 도시한다. 돌출형 핀(24')의 위치는 점선의 사각형을 사용하여 표시되어 있다. 그런 다음 돌출형 핀(24')이 에칭되고, 대응하는 리세스는 STI(22)의 바닥면(22B)보다 낮게 연장될 수 있다. 각각의 공정은 커트-핀 공정으로 칭해진다. 각각의 공정은 도 21에 도시한 공정 흐름(200) 중의 공정(236)으로서 예시된다. 다음으로, 리세스에 유전체 재료가 충전되어 격리 영역(88)을 형성한다. 격리 영역(88)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등으로 형성되거나 이들을 포함할 수 있다. 격리 영역(88)의 형성 후에, 평탄화 공정이 수행되고, 금속 게이트(52) 위의 격리 영역(88)의 부분은 제거된다. 도 17b는 도 17a의 기준 단면(17B-17B)을 도시한다. 도 17c는 또한 도 17a의 기준 단면(17C-17C)을 도시한다. 도 17c에 도시한 바와 같이, 격리 영역(88)은 상이한 FinFET의 소스/드레인 영역(42)과 돌출형 핀(24')을 서로 커팅한다.
도 18a와 도 18b는 리세스를 형성하기 위해 하드 마스크(58)(도 16b)를 에칭하여 형성되는 하드 마스크(90)의 형성과, 리세스에 하드 마스크(90)를 충전한 다음, 평탄화 공정에 의해, 하드 마스크(90)의 상부면이 격리 영역(78)의 상부면과 동일면에 있게 되는 것을 도시한다. 하드 마스크(90)는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등으로 형성되거나 이들을 포함할 수 있다. 그런 다음 에칭 정지층(92)과 ILD(94)이 퇴적되고, 이어서 게이트 컨택 플러그(96)가 금속 게이트(52)에 접촉하도록 형성된다. 도 18b는 소스/드레인 규화물 영역(98), 하부 소스/드레인 컨택 플러그(100), 및 상부 소스/드레인 컨택 플러그(102)의 형성을 도시한다. 일부 실시형태에 따르면, 규화물 영역(98) 및 하부 소스/드레인 컨택 플러그(100)는 컨택 개구부를 형성하기 위해 ILD(48 및 46)을 에칭하는 것과, 금속층(Ti 등)을 금속 개구부에 퇴적하는 것과, Ti층 위에 배리어층(TiN 등)을 형성하는 것과, 규화물 영역을 형성하기 위해 어닐링 공정을 수행하는 것과, 나머지 컨택을 텅스텐, 코발트 등의 금속성 재료로 퇴적하는 것을 포함한다.
금속 게이트 잔류물을 에칭하기 위한 본 개시내용의 실시형태는 평면형 트랜지스터와 GAA 트랜지스터 등의 다른 유형의 트랜지스터의 형성에도 사용될 수 있다. 예를 들어, 도 19는 반도체 나노구조(예컨대, 나노와이어, 나노시트 등)(104), IL(106), 하이-k 유전체(108), 및 금속층(예컨대, TiAlC로 형성된 일함수 금속층)(110)을 포함하는 GAA 트랜지스터의 채널 부분의 형성을 도시한다. 본 개시내용의 실시형태는 에칭을 통해 금속층(110)을 개별 부분으로 커팅하는데 적용될 수 있어, 각 부분은 GAA 트랜지스터를 형성하는데 사용될 수 있으며, 금속층(110)이 제거된 커팅된 부분은 도 20에 도시된다. 대응하는 구조의 상면도는 도 17a의 구조와 유사하지만, 도 17a에서는 돌출형 핀(24')이 반도체 나노구조로 대체되어 있다. 마찬가지로, 금속층(110) 및 가능하다면 하이-k 유전체(108)의 에칭과, 금속층(110)의 잔류물의 대응하는 제거는 전술한 바와 사실상 동일할 수 있으며 이에 여기에 반복 설명하지 않는다. 또한, 실시형태는 하이-k 유전체(108)의 커팅에도 적용될 수 있다. 실시형태에 따른 금속 에칭 방법이 등방성이기 때문에, 금속층(110)과 하이-k 유전체층(109)은 외부를 향하지 않더라도 커팅될 수 있다.
샘플 웨이퍼로부터 얻은 실험 결과는 금속 게이트 잔류물을 제거하기 위한 실시형태를 사용하여, 금속 게이트 잔류물이 금속 게이트의 개구부를 크게 확장시키지 않으면서 효과적으로 제거될 수 있음을 보여준다. 실험 결과는 또한 비정질 실리콘 하드 마스크(58)의 측벽 상에 보호층(74)을 형성하기 위해 산화 공정을 수행함으로써, 손상이 효과적으로 제어됨을 보여준다.
본 개시내용의 실시형태는 몇몇 효과적인 특징을 갖는다. 게이트 스페이서의 측벽 상에 금속 게이트 잔류물을 남기지 않으면서 금속 게이트를 커팅하기 위해 플라즈마 에칭을 사용하는 것은 어렵다. 금속 게이트 잔류물은 커팅 공정에 의해 분리되어야 하는 금속 게이트의 전기적 쇼팅을 일으킬 수 있다. 본 개시내용의 일부 실시형태에 따르면, 등방성 에칭 공정이 금속 게이트 잔류물을 제거하는데 사용된다. 더욱이, 에칭 생성물은 가스이며, 제거될 수 있다. 이에 에칭 공정에 의해 생성될 수 있는 금속 산화물을 효과적으로 제거한다. 금속 산화물이 트랜지스터의 임계 전압에 영향을 미치기 때문에, (가스를 통해) 금속 산화물을 제거함으로써, 최종 트랜지스터의 임계 전압에 미치는 금속 산화물의 부작용이 더 이상 없다.
본 개시내용의 일부 실시형태에 따르면, 방법은 게이트 유전체층을 형성하는 단계와, 상기 게이트 유전체층의 바닥부 위에 금속 게이트 스트립을 형성하는 단계와, 상기 금속 게이트 스트립의 일부를 제거하기 위해 상기 금속 게이트 스트립에 대해 제1 에칭 공정을 수행하는 단계로서, 상기 제1 에칭 공정은 이방성으로 수행되는, 상기 제1 에칭 공정 수행 단계와, 상기 제1 에칭 공정 이후에, 상기 금속 게이트 스트립의 잔류부를 제거하기 위해 상기 금속 게이트 스트립에 대해 제2 에칭 공정을 수행하는 단계로서, 상기 제2 에칭 공정은 등방성 에칭 공정을 포함하는, 상기 제2 에칭 공정 수행 단계와, 상기 금속 게이트 스트립의 에칭된 부분 및 에칭된 잔류부에 의해 남겨진 리세스에 유전체 재료를 충전하는 단계를 포함한다. 일 실시형태에서, 상기 제1 에칭 공정은 상기 금속 게이트 스트립 하부에 있는 유전체 더미 핀이 노출될 때까지 수행된다. 일 실시형태에서, 상기 제1 에칭 공정은 상기 금속 게이트 스트립의 에칭된 부분에 의해 생성되는 대응하는 리세스가 상기 유전체 더미 핀의 상부면보다 낮은 바닥면을 가질 때까지 수행되고, 상기 잔류부는 상기 상부면보다 낮은 하위부와 상기 상부면보다 높은 상위부를 포함한다. 일 실시형태에서, 상기 제2 에칭 공정은 텅스텐 불화물을 포함하는 에칭 가스를 사용하여 수행된다. 일 실시형태에서, 상기 에칭 가스는 텅스텐 염화물을 더 포함한다. 일 실시형태에서, 상기 제1 에칭 공정은 플라즈마로 수행되고, 상기 제2 에칭 공정은 플라즈마 없는 열 에칭 공정을 포함한다. 일 실시형태에 있어서, 상기 제2 에칭 공정에서, 상기 금속 게이트 스트립의 잔류부와 동일한 높이에 있는 상기 게이트 유전체층의 선단부가 추가 에칭된다. 일 실시형태에서, 상기 제1 에칭 공정과 상기 제2 에칭 공정은 동일한 에칭 마스크를 사용하여 수행된다. 일 실시형태에서, 상기 방법은 상기 금속 게이트 스트립 위에 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 패터닝하는 단계와, 상기 하드 마스크의 측벽 상에 보호층을 형성하기 위해 상기 하드 마스크를 산화시키는 단계를 더 포함하고, 상기 보호층은 상기 제2 에칭 공정에 노출된다.
본 개시내용의 일부 실시형태에 따르면, 방법은 유전체 더미 핀 위에 상기 유전체 더미 핀과 접촉하는 게이트 스택을 형성하는 단계로서, 상기 게이트 스택은, 상기 유전체 더미 핀의 제1 측 상의 제1 부분과, 상기 유전체 더미 핀의 제2 측 상의 제2 부분과, 상기 게이트 스택과 겹치는 제3 부분을 포함하고, 상기 제3 부분은 상기 제1 부분 및 상기 제2 부분을 상호 연결시키는 것인, 상기 게이트 스택 형성 단계와, 상기 유전체 더미 핀의 상부면과 측벽을 드러내기 위해 상기 제3 부분을 에칭하는 단계로서, 상기 에칭 후에, 상기 제3 부분의 잔류부가 남고, 상기 잔류부는 상기 제1 부분 및 상기 제2 부분을 상호 연결시키는 것인, 상기 제3 부분 에칭 단계와, 상기 잔류부를 에칭하는 단계를 포함한다. 일 실시형태에서, 상기 제1 부분과 상기 제2 부분은 제1 FinFET 및 제2 FinFET의 금속 게이트를 각각 형성한다. 일 실시형태에서, 상기 제3 부분 에칭 단계는 금속 불화물을 포함하는 에칭 가스를 사용하여 수행된다. 일 실시형태에서, 상기 금속 불화물은 텅스텐 불화물을 포함한다. 일 실시형태에서, 상기 에칭 가스는 금속 염화물을 더 포함한다. 일 실시형태에서, 상기 잔류부는 상기 게이트 스택의 게이트 유전체의 일부와, 상기 게이트 스택의 금속 게이트의 일부를 포함하고, 상기 잔류부의 에칭 시에, 상기 게이트 유전체의 일부와 상기 금속 게이트의 일부는 제거된다.
본 개시내용의 일부 실시형태에 따르면, 방법은 금속 게이트 스트립을 형성하는 단계와, 상기 금속 게이트 스트립 위에 비정질층을 형성하는 단계와, 상기 비정질층 위에 패터닝된 하드 마스크를 형성하는 단계와, 상기 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 상기 비정질층을 에칭하는 단계로서, 여기서 상기 금속 게이트 스트립이 드러나는, 상기 비정질층 에칭 단계와, 상기 금속 게이트 스트립에 리세스를 형성하기 위해 상기 금속 게이트 스트립을 에칭하는 단계로서, 상기 리세스는 하부의 유전체 더미 핀의 상부면보다 낮은 바닥면을 갖고, 상기 유전체 더미 핀의 양 측벽 및 상부면은 상기 리세스에 노출되는 것인, 상기 금속 게이트 스트립 에칭 단계와, 상기 금속 게이트 스트립의 잔류부를 제거하기 위해 열 에칭 공정을 수행하는 단계와, 상기 리세스에 유전체 재료를 충전하는 단계를 포함한다. 일 실시형태에서, 상기 금속 게이트 스트립 에칭 단계 이후에, 게이트 스페이서의 측벽이 상기 리세스에 노출되고, 상기 게이트 스페이서는 상기 리세스의 양측 상에 있으며, 상기 게이트 스페이서는 상기 금속 게이트 스트립의 에칭 시에 에칭되지 않는다. 일 실시형태에서, 상기 방법은 상기 비정질층 에칭 단계 이후에 그리고 상기 금속 게이트 스트립 에칭 단계 이전에, 상기 비정질층의 표면부를 산화시키는 단계를 더 포함한다. 일 실시형태에서, 상기 산화는 수증기와 암모니아를 공정 가스로서 사용하여 수행된다. 일 실시형태에서, 상기 금속 게이트 스트립 에칭 단계는 금속 불화물을 포함하는 공정 가스를 사용하여 수행된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 방법에 있어서,
게이트 유전체층을 형성하는 단계와,
상기 게이트 유전체층의 바닥부 위에 금속 게이트 스트립을 형성하는 단계와,
상기 금속 게이트 스트립의 일부를 제거하기 위해 상기 금속 게이트 스트립에 대해 제1 에칭 공정을 수행하는 단계로서, 상기 제1 에칭 공정은 이방성으로 수행되는, 상기 제1 에칭 공정 수행 단계와,
상기 제1 에칭 공정 이후에, 상기 금속 게이트 스트립의 잔류부를 제거하기 위해 상기 금속 게이트 스트립에 대해 제2 에칭 공정을 수행하는 단계로서, 상기 제2 에칭 공정은 등방성 에칭 공정을 포함하는, 상기 제2 에칭 공정 수행 단계와,
상기 금속 게이트 스트립의 에칭된 부분 및 에칭된 잔류부에 의해 남겨진 리세스에 유전체 재료를 충전하는 단계를 포함하는, 방법.
2. 제1항에 있어서, 상기 제1 에칭 공정은 상기 금속 게이트 스트립 하부에 있는 유전체 더미 핀이 노출될 때까지 수행되는, 방법
3. 제2항에 있어서, 상기 제1 에칭 공정은 상기 금속 게이트 스트립의 에칭된 부분에 의해 생성되는 대응하는 리세스가 상기 유전체 더미 핀의 상부면보다 낮은 바닥면을 가질 때까지 수행되고, 상기 잔류부는 상기 상부면보다 낮은 하위부와 상기 상부면보다 높은 상위부를 포함하는, 방법.
4. 제1항에 있어서, 상기 제2 에칭 공정은 텅스텐 불화물을 포함하는 에칭 가스를 사용하여 수행되는, 방법.
5. 제4항에 있어서, 상기 에칭 가스는 텅스텐 염화물을 더 포함하는, 방법.
6. 제1항에 있어서, 상기 제1 에칭 공정은 플라즈마로 수행되고, 상기 제2 에칭 공정은 플라즈마 없는 열 에칭 공정을 포함하는, 방법.
7. 제1항에 있어서, 상기 제2 에칭 공정에서, 상기 금속 게이트 스트립의 잔류부와 동일한 높이에 있는 상기 게이트 유전체층의 선단부가 추가 에칭되는, 방법.
8. 제1항에 있어서, 상기 제1 에칭 공정과 상기 제2 에칭 공정은 동일한 에칭 마스크를 사용하여 수행되는, 방법.
9. 제1항에 있어서,
상기 금속 게이트 스트립 위에 하드 마스크를 형성하는 단계와,
상기 하드 마스크를 패터닝하는 단계와,
상기 하드 마스크의 측벽 상에 보호층을 형성하기 위해 상기 하드 마스크를 산화시키는 단계를 더 포함하고,
상기 보호층은 상기 제2 에칭 공정에 노출되는, 방법.
10. 방법에 있어서,
유전체 더미 핀 위에 상기 유전체 더미 핀과 접촉하는 게이트 스택을 형성하는 단계로서, 상기 게이트 스택은,
상기 유전체 더미 핀의 제1 측 상의 제1 부분과,
상기 유전체 더미 핀의 제2 측 상의 제2 부분과,
상기 게이트 스택과 겹치는 제3 부분을 포함하고, 상기 제3 부분은 상기 제1 부분 및 상기 제2 부분을 상호 연결시키는 것인, 상기 게이트 스택 형성 단계와,
상기 유전체 더미 핀의 상부면과 측벽을 드러내기 위해 상기 제3 부분을 에칭하는 단계로서, 상기 에칭 후에, 상기 제3 부분의 잔류부가 남고, 상기 잔류부는 상기 제1 부분 및 상기 제2 부분을 상호 연결시키는 것인, 상기 제3 부분 에칭 단계와,
상기 잔류부를 에칭하는 단계를 포함하는, 방법.
11. 제10항에 있어서, 상기 제1 부분과 상기 제2 부분은 제1 핀 전계효과 트랜지스터(FinFET) 및 제2 FinFET의 금속 게이트를 각각 형성하는, 방법.
12. 제10항에 있어서, 상기 제3 부분 에칭 단계는 금속 불화물을 포함하는 에칭 가스를 사용하여 수행되는, 방법.
13. 제12항에 있어서, 상기 금속 불화물은 텅스텐 불화물을 포함하는, 방법.
14. 제12항에 있어서, 상기 에칭 가스는 금속 염화물을 더 포함하는, 방법.
15. 제10항에 있어서, 상기 잔류부는 상기 게이트 스택의 게이트 유전체의 일부와, 상기 게이트 스택의 금속 게이트의 일부를 포함하고, 상기 잔류부의 에칭 시에, 상기 게이트 유전체의 일부와 상기 금속 게이트의 일부는 제거되는, 방법.
16. 방법에 있어서,
금속 게이트 스트립을 형성하는 단계와,
상기 금속 게이트 스트립 위에 비정질층을 형성하는 단계와,
상기 비정질층 위에 패터닝된 하드 마스크를 형성하는 단계와,
상기 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 상기 비정질층을 에칭하는 단계로서, 여기서 상기 금속 게이트 스트립이 드러나는, 상기 비정질층 에칭 단계와,
상기 금속 게이트 스트립에 리세스를 형성하기 위해 상기 금속 게이트 스트립을 에칭하는 단계로서, 상기 리세스는 하부의 유전체 더미 핀의 상부면보다 낮은 바닥면을 갖고, 상기 하부의 유전체 더미 핀의 양 측벽 및 상부면은 상기 리세스에 노출되는 것인, 상기 금속 게이트 스트립 에칭 단계와,
상기 금속 게이트 스트립의 잔류부를 제거하기 위해 열 에칭 공정을 수행하는 단계와,
상기 리세스에 유전체 재료를 충전하는 단계를 포함하는, 방법.
17. 제16항에 있어서, 상기 금속 게이트 스트립 에칭 단계 이후에, 게이트 스페이서의 측벽이 상기 리세스에 노출되고, 상기 게이트 스페이서는 상기 리세스의 양측 상에 있으며, 상기 게이트 스페이서는 상기 금속 게이트 스트립의 에칭 시에 에칭되지 않는, 방법.
18. 제16항에 있어서, 상기 비정질층 에칭 단계 이후에 그리고 상기 금속 게이트 스트립 에칭 단계 이전에, 상기 비정질층의 표면부를 산화시키는 단계를 더 포함하는, 방법.
19. 제18항에 있어서, 상기 산화는 수증기와 암모니아를 공정 가스로서 사용하여 수행되는, 방법.
20. 제16항에 있어서, 상기 금속 게이트 스트립 에칭 단계는 금속 불화물을 포함하는 공정 가스를 사용하여 수행되는, 방법.

Claims (10)

  1. 방법에 있어서,
    게이트 유전체층을 형성하는 단계와,
    상기 게이트 유전체층의 바닥부 위에 금속 게이트 스트립을 형성하는 단계와,
    상기 금속 게이트 스트립의 일부를 제거하기 위해 상기 금속 게이트 스트립에 대해 제1 에칭 공정을 수행하는 단계로서, 상기 제1 에칭 공정은 이방성으로 수행되는, 상기 제1 에칭 공정 수행 단계와,
    상기 제1 에칭 공정 이후에, 상기 금속 게이트 스트립의 잔류부를 제거하기 위해 상기 금속 게이트 스트립에 대해 제2 에칭 공정을 수행하는 단계로서, 상기 제2 에칭 공정은 등방성 에칭 공정을 포함하는, 상기 제2 에칭 공정 수행 단계와,
    상기 금속 게이트 스트립의 에칭된 부분 및 에칭된 잔류부에 의해 남겨진 리세스에 유전체 재료를 충전하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제1 에칭 공정은 상기 금속 게이트 스트립 하부에 있는 유전체 더미 핀이 노출될 때까지 수행되는, 방법.
  3. 제2항에 있어서, 상기 제1 에칭 공정은 상기 금속 게이트 스트립의 에칭된 부분에 의해 생성되는 대응하는 리세스가 상기 유전체 더미 핀의 상부면보다 낮은 바닥면을 가질 때까지 수행되고, 상기 잔류부는 상기 상부면보다 낮은 하위부와 상기 상부면보다 높은 상위부를 포함하는, 방법.
  4. 제1항에 있어서, 상기 제2 에칭 공정은 텅스텐 불화물을 포함하는 에칭 가스를 사용하여 수행되는, 방법.
  5. 제1항에 있어서, 상기 제1 에칭 공정은 플라즈마로 수행되고, 상기 제2 에칭 공정은 플라즈마 없는 열 에칭 공정을 포함하는, 방법.
  6. 제1항에 있어서, 상기 제2 에칭 공정에서, 상기 금속 게이트 스트립의 잔류부와 동일한 높이에 있는 상기 게이트 유전체층의 선단부가 추가 에칭되는, 방법.
  7. 제1항에 있어서, 상기 제1 에칭 공정과 상기 제2 에칭 공정은 동일한 에칭 마스크를 사용하여 수행되는, 방법.
  8. 제1항에 있어서,
    상기 금속 게이트 스트립 위에 하드 마스크를 형성하는 단계와,
    상기 하드 마스크를 패터닝하는 단계와,
    상기 하드 마스크의 측벽 상에 보호층을 형성하기 위해 상기 하드 마스크를 산화시키는 단계를 더 포함하고,
    상기 보호층은 상기 제2 에칭 공정에 노출되는, 방법.
  9. 방법에 있어서,
    유전체 더미 핀 위에 상기 유전체 더미 핀과 접촉하는 게이트 스택을 형성하는 단계로서, 상기 게이트 스택은,
    상기 유전체 더미 핀의 제1 측 상의 제1 부분과,
    상기 유전체 더미 핀의 제2 측 상의 제2 부분과,
    상기 게이트 스택과 겹치는 제3 부분을 포함하고, 상기 제3 부분은 상기 제1 부분 및 상기 제2 부분을 상호 연결시키는 것인, 상기 게이트 스택 형성 단계와,
    상기 유전체 더미 핀의 상부면과 측벽을 드러내기 위해 상기 제3 부분을 에칭하는 단계로서, 상기 에칭 후에, 상기 제3 부분의 잔류부가 남고, 상기 잔류부는 상기 제1 부분 및 상기 제2 부분을 상호 연결시키는 것인, 상기 제3 부분 에칭 단계와,
    상기 잔류부를 에칭하는 단계
    를 포함하는, 방법.
  10. 방법에 있어서,
    금속 게이트 스트립을 형성하는 단계와,
    상기 금속 게이트 스트립 위에 비정질층을 형성하는 단계와,
    상기 비정질층 위에 패터닝된 하드 마스크를 형성하는 단계와,
    상기 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 상기 비정질층을 에칭하는 단계로서, 여기서 상기 금속 게이트 스트립이 드러나는, 상기 비정질층 에칭 단계와,
    상기 금속 게이트 스트립에 리세스를 형성하기 위해 상기 금속 게이트 스트립을 에칭하는 단계로서, 상기 리세스는 하부의 유전체 더미 핀의 상부면보다 낮은 바닥면을 갖고, 상기 하부의 유전체 더미 핀의 양 측벽 및 상부면은 상기 리세스에 노출되는 것인, 상기 금속 게이트 스트립 에칭 단계와,
    상기 금속 게이트 스트립의 잔류부를 제거하기 위해 열 에칭 공정을 수행하는 단계와,
    상기 리세스에 유전체 재료를 충전하는 단계
    를 포함하는, 방법.
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