DE102017117809B3 - Ausbilden eines transistors durch selektives aufwachsen eines gatespacers - Google Patents

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Chia-Ta Yu
Cheng-Yu Yang
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Chi On Chui
Sai-Hooi Yeong
Feng-Cheng Yang
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Abstract

Ein Verfahren umfasst ein Ausbilden einer Gatedielektrikumsschicht auf einer Halbleiterfinne und ein Ausbilden einer Gateelektrode über der Gatedielektrikumsschicht. Die Gateelektrode erstreckt sich auf den Seitenwänden und einer oberen Fläche der Halbleiterfinne. Ein Gatespacer wird selektiv auf einer Seitenwand der Gateelektrode abgeschieden. Ein freigelegter Abschnitt der Gatedielektrikumsschicht ist frei von einem gleichen Material zum Ausbilden des darauf abgeschiedenen Gatespacers. Das Verfahren umfasst ferner ein Ätzen der Gatedielektrikumsschicht unter Verwendung des Gatespacers als einer Ätzmaske, um einen Abschnitt der Halbleiterfinne freizulegen, und ein Ausbilden eines Epitaxiehalbleitergebiets auf der Grundlage der Halbleiterfinne.

Description

  • HINTERGRUND
  • Transistoren umfassen in der Regel Gatestapel, Gatespacer auf den Seitenwänden der Gatestapel und Source- und Draingebiete auf den entgegengesetzten Seiten der Gatestapel. Das Ausbilden der Gatespacer umfasst in der Regel ein Ausbilden einer flächendeckenden dielektrischen Schicht auf der oberen Fläche und den Seitenwänden der Gatestapel, und anschließendes Durchführen eines anisotropen Ätzens, um die horizontalen Abschnitte der flächendeckenden dielektrischen Schicht zu entfernen. Die verbleibenden vertikalen Abschnitte der flächendeckenden dielektrischen Schicht stellen Gatespacer dar.
  • Stand der Technik ist zum Beispiel beschrieben in der US 9 659 942 B1 , der US 2016/0 005 656 A1 und der US 2017/0 062 617 A1 .
  • Die Erfindung ist in den Ansprüchen umrissen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 bis 19A, 19B und 19C sind Querschnittsansichten und perspektivische Ansichten von Zwischenstufen im Herstellen von Fin-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen.
    • 20A, 20B und 20C sind Querschnittsansichten von FinFETs gemäß einigen Ausführungsformen.
    • 21 zeigt einen Prozessablauf zum Ausbilden von FinFETs gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „darunter liegend“, „unter“, „unterer“, „darüber liegend“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Transistoren und das Verfahren zu deren Ausbildung werden gemäß verschiedenen Ausführungsbeispielen bereitgestellt. Die Zwischenstufen des Ausbildens der Transistoren sind gemäß einigen Ausführungsformen dargestellt. Einige Abwandlungen einiger Ausführungsformen werden besprochen. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um auf gleiche Elemente zu verweisen. Obwohl das Ausbilden von Fin-Feldeffekttransistoren (FinFETs) als Ausführungsbeispiele verwendet wird, versteht es sich, dass das Konzept der vorliegenden Offenbarung leicht auf das Ausbilden von planaren Transistoren verwendet werden kann.
  • 1 bis 19A, 19B und 19C zeigen die Querschnittsansichten und perspektivische Ansichten von Zwischenstufen im Ausbilden von Transistoren gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in 1 bis 19A, 19B und 19C dargestellten Schritte sind schematisch auch in dem in 21 dargestellten Prozessablauf 300 wiedergegeben.
  • 1 zeigt eine perspektivische Ansicht einer Anfangsstruktur zum Ausbilden eines FinFET. Die Anfangsstruktur umfasst einen Wafer 10, der ferner ein Substrat 20 umfasst. Das Substrat 20 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Siliziumgermanium-Substrat oder ein aus anderen Halbleitermaterialien ausgebildetes Substrat sein kann. Das Substrat 20 kann mit einer p-Typ- oder einer n-Typ-Verunreinigung dotiert werden. Isolationsgebiete 22, wie z.B. STI-Gebiete (flache Grabenisolation) können derart ausgebildet werden, dass sie sich von einer oberen Fläche des Substrats 20 in das Substrat 20 erstrecken. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Gebieten 22 werden als Halbleiterstege 24 bezeichnet. Die oberen Flächen der Halbleiterstege 24 und die oberen Flächen der STI-Gebiete 22 können gemäß einigen Ausführungsbeispielen im Wesentlichen auf gleicher Höhe miteinander liegen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstege 24 Teile des Ursprungssubstrats 20, und daher ist das Material der Halbleiterstege 24 jenem des Substrats 20 gleich. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind Halbleiterstege 24 Ersatzstege, die durch Ätzen der Abschnitte des Substrats 20 zwischen den STI-Gebieten 22, um Aussparungen auszubilden, und Durchführen einer Epitaxie, um ein anderes Halbleitermaterial in den Aussparungen wiederaufzuwachsen, ausgebildet werden. Dementsprechend werden die Halbleiterstege 24 aus einem Halbleitermaterial ausgebildet, das von jenem des Substrats 20 verschieden ist. Gemäß einigen Ausführungsbeispielen werden die Halbleiterstege 24 aus Siliziumgermanium, Siliziumkohlenstoff, oder einem III-IV-Verbindungshalbleitermaterial ausgebildet.
  • Die STI-Gebiete 22 können ein Liner-Oxid (nicht dargestellt) umfassen, das ein thermisches Oxid sein kann, das durch eine thermische Oxidation einer Flächenschicht des Substrats 20 ausgebildet wird. Das Liner-Oxid kann auch eine abgeschiedene Siliziumoxid-Schicht sein, die zum Beispiel unter Verwendung einer Atomlagenabscheidung (ALD), einer chemischen Gasphasenabscheidung mit Einsatz von hochdichtem Plasma oder einer chemischen Gasphasenabscheidung (CVD) ausgebildet wird. Die STI-Gebiete 22 umfassen außerdem ein dielektrisches Material über dem Liner-Oxid, wobei das dielektrische Material unter Verwendung einer fließfähigen chemischen Gasphasenabscheidung (Flowable Chemical Vapor Deposition, FCVD), einer Rotationsbeschichtung oder dergleichen ausgebildet werden kann.
  • Unter Bezugnahme auf 2 werden die STI-Gebiete 22 ausgespart, so dass die oberen Abschnitte der Halbleiterstege 24 höher hervorstehen als die oberen Flächen der STI-Gebiete 22, um hervorstehende Finnen 24 auszubilden. Der entsprechende Schritt ist als Schritt 302 in dem in 21 dargestellten Prozessablauf gezeigt. Das Ätzen kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei HF3 und NH3 als die Ätzgase verwendet werden. Während des Ätzprozesses kann ein Plasma erzeugt werden. Argon kann aufgenommen werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das Aussparen der STI-Gebiete 22 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann zum Beispiel HF umfassen.
  • Unter Bezugnahme auf 3 werden dielektrische Schichten 32 auf den oberen Flächen und den Seitenwänden der hervorstehenden Finnen 24 ausgebildet. Die dielektrischen Schichten 32 können Oxidschichten sein, die zum Beispiel aus Siliziumoxid gefertigt werden. Der Ausbildungsprozess kann einen thermischen Oxidationsprozess umfassen, um die Flächenschichten der hervorstehenden Finnen 24 zu oxidieren. Gemäß alternativen Ausführungsformen werden die dielektrischen Schichten 32 mithilfe einer Abscheidung, zum Beispiel unter Verwendung einer Plasma-unterstützten chemischen Gasphasenabscheidung (PECVD), ausgebildet. Gateelektroden 34 werden auf den dielektrischen Schichten 32 ausgebildet. Gemäß einigen Ausführungsformen werden die Gateelektroden 34 aus Polysilizium ausgebildet. Die Gateelektroden 34 können die tatsächlichen Gateelektroden der endgültigen FinFETs sein, oder sie können Dummy-Gateelektroden sein, die durch Ersatzgateelektroden in anschließenden Schritten ersetzt werden. Jeder der Dummy-Gatestapel 30 kann außerdem Pad-Schichten 35 und Hartmaskenschichten 36 über den jeweiligen Gateelektroden 34 umfassen. Die Pad-Schicht 35 kann aus einem Oxidfreien dielektrischen Material, wie z.B. SiCN, ausgebildet werden. Die Hartmaskenschicht 36 kann aus einem Oxid, wie z.B. Siliziumoxid, ausgebildet werden. Jedes der Gateelektroden 34, der Pad-Schichten 35 und der Hartmaskenschichten 36 und der jeweiligen darunterliegenden Teile der dielektrischen Schichten 32 werden gemeinsam als Gatestapel 30 bezeichnet. Der entsprechende Ausbildungsschritt ist als Schritt 304 in dem in 21 dargestellten Prozessablauf gezeigt. Die Gatestapel 30 können eine einzelne oder mehrere hervorstehende Finnen 24' und/oder STI-Gebiete 22 überschneiden. Die Gatestapel 30 weisen außerdem Längsrichtungen auf, die senkrecht zu den Längsrichtungen der hervorstehenden Finnen 24' sind.
  • Die in 3 dargestellten Strukturen werden als Anfangsstrukturen verwendet, um das Ausbilden von FinFETs fortzusetzen, wie in 4A, 4B und 4C bis 19A, 19B und 19C dargestellt, die die Querschnittsansichten von Zwischenstufen im Ausbilden von FinFETs zeigen. Ein erster FinFET wird in einem Vorrichtungsgebiet 100 ausgebildet, und ein zweiter FinFET wird in einem Vorrichtungsgebiet 200 ausgebildet, wobei sowohl der erste FinFET als auch der zweite FinFET ausgebildet werden kann, indem mit der Struktur, die im Wesentlich der in 3 gezeigten Struktur gleicht, begonnen wird. Jedes der Vorrichtungsgebiete 100 und 200 wird von einem beliebigen von einem Kern-PMOS-Gebiet, einem Kern-NMOS-Gebiet, einem Eingabe-/Ausgabe-PMOS-Gebiet (IO-PMOS-Gebiet), einem IO-NMOS-Gebiet, einem Speicher-PMOS-Gebiet und einem Speicher-NMOS-Gebiet in einer beliebigen Kombination ausgewählt. Gemäß einigen Ausführungsbeispielen ist das Vorrichtungsgebiet 100 ein Kern-NMOS-Gebiet, während das Vorrichtungsgebiet 200 ein Kern-PMOS-Gebiet ist und umgekehrt. Gemäß alternativen Ausführungsbeispielen ist das Vorrichtungsgebiet 100 ein IO-NMOS-Gebiet, während das Vorrichtungsgebiet 200 ein IO-PMOS-Gebiet ist und umgekehrt.
  • Außerdem kann jede der Figurennummern in 4A, 4B und 4C bis 19A, 19B und 19C einen Buchstaben „A“, „B“ oder „C“ umfassen, wobei der Buchstabe „A“ anzeigt, dass die jeweilige Figur die Querschnittsansicht eines Gatestapels 30 im Vorrichtungsgebiet 100 und eines Gatestapels 30 im Vorrichtungsgebiet 200 zeigt. Die Querschnittsansichten der Gatestapel 30 werden auch von der Linie AA in 3, die die vertikale Ebene schneidet, erzielt.
  • Unter Bezugnahme auf 4A sind die Querschnittsansichten der Gatestapel 30 dargestellt. Um die Merkmale im Vorrichtungsgebiet 100 von den Merkmalen im Vorrichtungsgebiet 200 zu unterscheiden, kann auf die Merkmale im Vorrichtungsgebiet 100 verwiesen werden, indem die Zahl 100 zu den entsprechenden Bezugszeichen in 3 addiert wird, und auf die Merkmale in Vorrichtungsgebiet 200 kann verweisen werden, indem die Zahl 200 zu den entsprechenden Bezugszeichen in 3 addiert wird. Dementsprechend umfasst im Vorrichtungsgebiet 100 ein Gatestapel 130 eine dielektrische Schicht 132 auf den Seitenwänden und der oberen Fläche einer hervorstehenden Finne 124', eine Gateelektrode 134 über der dielektrischen Schicht 132, eine Pad-Schicht 135 und eine Hartmaske 136. Dementsprechend umfasst im Vorrichtungsgebiet 200 ein Gatestapel 230 eine dielektrische Schicht 232 auf den Seitenwänden und der oberen Fläche einer hervorstehenden Finne 224', eine Gateelektrode 234 über der dielektrischen Schicht 232, eine Pad-Schicht 235 und eine Hartmaske 236.
  • 4B zeigt, dass sich die hervorstehende Finne 124' über den STI-Gebieten 22 befindet, und 4C zeigt, dass sich die hervorstehende Finne 224' über den STI-Gebieten 22 befindet. Der Buchstabe „B“ in Figurennummer „4B“ zeigt, dass die entsprechende Figur vom Vorrichtungsgebiet 100 erzielt wurde, und von der Ebene, die der vertikalen Ebene, die die Linie B/C-BC in 4A enthält, erzielt wurde, und der Buchstabe „C“ in Figurennummer „4C“ zeigt, dass die entsprechende Figur vom Vorrichtungsgebiet 200 erzielt wurde und von der Ebene, die der vertikalen Ebene, die Linien B/C-B/C in 4A enthält, erzielt wurde. In den Zeichnungen der vorliegenden Offenbarung zeigt, wenn eine Figurennummer den Buchstaben „B“ umfasst, die Figur dementsprechend die Querschnittsansicht der hervorstehenden Finnen 124' im Vorrichtungsgebiet 100. Wenn eine Figurennummer den Buchstaben „C“ umfasst, zeigt die Figur die Querschnittsansicht der hervorstehenden Finnen 224' im Vorrichtungsgebiet 200. Außerdem können die Querschnittsansichten in Figuren, die den Buchstaben „B“ oder „C“ umfassen, von der ähnlichen vertikalen Ebene, die die Linie B/C-B/C in 3 umfasst, erzielt werden.
  • Unter Bezugnahme auf 5A, 5B und 5C werden Hartmaskenschichten 38 und 40 ausgebildet. Die Hartmaskenschichten 38 und 40 werden als konforme Schichten ausgebildet, und die Materialien der Hartmaskenschichten 38 und 40 sind voneinander verschieden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht 38 aus einem Nitrid, wie z.B. Siliziumnitrid, ausgebildet, und die Hartmaskenschicht 40 wird aus einem Oxid, wie z.B. Siliziumoxid ausgebildet. Das Ausbildungsverfahren kann ALD, CVD oder dergleichen umfassen. Unter weiterer Bezugnahme auf 5A und 5B wird ein Fotolack 42 ausgebildet und strukturiert, so dass das Vorrichtungsgebiet 100 mit dem Fotolack 42 bedeckt wird, und das Vorrichtungsgebiet 200 nicht bedeckt wird, wie in 5C dargestellt.
  • Der Abschnitt der Hartmaskenschicht 40 im Vorrichtungsgebiet 200 wird dann vom Vorrichtungsgebiet 200 entfernt, wodurch der Abschnitt der Hartmaske 38 im Vorrichtungsgebiet 200 freigelegt belassen wird. Die resultierende Struktur ist in 6B und 6C dargestellt. Der Fotolack 42 schützt den Abschnitt der Hartmaskenschicht 40 im Vorrichtungsgebiet 100, wie in 6A und 6B dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Entfernen der Hartmaskenschicht 40 vom Vorrichtungsgebiet 200 unter Verwendung eines Nass- oder Trockenätzens durchgeführt. Zum Beispiel kann eine Lösung von H3PO4 beim Nassätzen verwendet werden, und ein fluorhaltiges Gas, wie z.B. CF4/O2/N2, NF3/O2, SF6 oder SF6/O2, kann im Trockenätzen verwendet werden.
  • Nach dem Entfernen der Hartmaskenschicht 40 vom Vorrichtungsgebiet 200 wird der Fotolack 42 entfernt, und die resultierende Struktur ist in 7A, 7B und 7C dargestellt. Als Nächstes wird der freigelegte Abschnitt der Hartmaskenschicht 38 im Vorrichtungsgebiet 200 entfernt, und die verbleibende Hartmaskenschicht 40 im Vorrichtungsgebiet 100 schützt die darunterliegende Hartmaskenschicht 38 davor, geätzt zu werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht 38 unter Verwendung von H3PO4 oder eines Prozessgases, das Kohlenstoff und Fluor enthält, wie z.B. CF4, geätzt. 8A, 8B und 8C zeigen die resultierende Struktur, wobei der Gatestapel 230 wieder enthüllt ist, und die dielektrische Schicht 232 ebenfalls freigelegt ist. Andererseits bedeckt im Vorrichtungsgebiet 100 die Hartmaskenschicht 40 die darunterliegenden Strukturen.
  • 9A zeigt das Ausbilden von selbstjustierenden Gatespacern 244 gemäß einigen Ausführungsformen. Zuerst wird eine Vorbehandlung zum Beispiel unter Verwendung einer Säure durchgeführt, die eine verdünnte Flusssäure-Lösung (HF-Lösung) sein kann. Die Vorbehandlung kann auch unter Verwendung eines Mischgases aus NH3 (Ammoniak) und HF3 durchgeführt werden. Der entsprechende Schritt ist als Schritt 306 in dem in 21 dargestellten Prozessablauf gezeigt. Als Nächstes wird der Wafer 10 weiter in einem Behandlungsschritt behandelt, und die nicht gepaarten Bindungen, die (während der Vorbehandlung) auf der Fläche der dielektrischen Schicht 232 und der Hartmasken 40 und 236 erzeugt wurden, werden terminiert, um Inhibitorfilme 146 und 246 zu erzeugen. Der entsprechende Schritt ist als Schritt 308 in dem in 21 dargestellten Prozessablauf gezeigt. Zum Beispiel kann die Behandlung durchgeführt werden, um einige hydrophobe Bindungen mit den Sauerstoffatomen in der dielektrischen Schicht 232, der Hartmaske 236 und der Hartmaske 40 zu erzeugen. Die mit den Sauerstoffatomen gebundenen Bindungen können C-H-Bindungen umfassen, die CH3 -Funktionsgruppen umfassen können. Zum Beispiel können die gebundenen Bindungen/Material gemäß einigen Ausführungsformen Si(CH3)3 umfassen. Das Prozessgas kann zum Beispiel Bis(trimethylsilyl)amin, Hexamethyldisilazane (HMDS), tetramethyldisilazan (TMDS), Trimethylchlorosilan (TMCS), Dimethyldichlorosilan (DMDCS), Methyltrichlorosilan (MTCS), oder dergleichen umfassen. Der entsprechende Prozess zum Anfügen der Bindungen kann ein Silylierungsprozess umfassen. Der resultierende Inhibitorfilm 246 kann sehr dünn sein, und kann lediglich einige terminierte Bindungen umfassen, und ist daher als gestrichelt veranschaulicht. Da das Material der dielektrischen Schicht 232 von jenem der Gateelektrode 234 verschieden ist, befindet sich der Inhibitorfilm 246 nicht auf den freigelegten Flächen der Gateelektrode 234 und der Pad-Schicht 235. Dementsprechend wird die Eigenschaft der Fläche von 232 derart geändert, dass sie von jener der Gateelektrode 234, der Pad-Schicht 235 und der Maskenschicht 40 verschieden ist.
  • Als Nächstes werden selbstjustierende Gatespacer 244 auf den Seitenwänden der Gateelektrode 234 und der Pad-Schicht 235 selektiv abgeschieden. Der entsprechende Schritt ist als Schritt 310 in dem in 21 dargestellten Prozessablauf gezeigt. Die Gatespacer 244 können horizontal aufwachsen. Die Gatespacer 244 werden als selbstjustierende Gatespacer bezeichnet, da sie in Bezug auf die Positionen der Gateelektroden 234 selbstjustierend sind. Die Gatespacer 244 werden gemäß einigen Ausführungsformen aus einem dielektrischen Material, wie z.B. Siliziumnitrid, ausgebildet. Das Prozessgas kann eine siliziumhaltige Vorstufe, wie z.B. SiBr4, umfassen. Die Abscheidungstemperatur kann im Bereich zwischen ungefähr 450°C und ungefähr 700°C liegen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist eine Dicke T1 der Gatespacer 244 größer als ungefähr 5 nm und kann im Bereich zwischen ungefähr 5 nm und ungefähr 20 nm liegen.
  • Zu dem Zeitpunkt, zu dem die Gatespacer 244 selektiv auf den Seitenwänden der Gateelektrode 234 abgeschieden werden, wird kein Gatespacer 244 auf den hervorstehenden Finnen 124' und 224' abgeschieden, wie in 9B und 9C dargestellt, da die hervorstehenden Finnen 124' und 224' jeweils mit Schichten 40 und 232 bedeckt sind. Dies ist im Vergleich mit einem herkömmlichen Prozess zum Ausbilden von Gatespacern vorteilhaft. Im herkömmlichen Prozess zum Ausbilden eines Gatespacers wird eine flächendeckende dielektrische Schicht sowohl auf den Gatestapeln als auch den hervorstehenden Finnen abgeschieden, worauf ein Ätzschritt folgt, um die horizontalen Abschnitte der flächendeckenden dielektrischen Schicht zu entfernen. Die verbleibenden vertikalen Abschnitte der flächendeckenden dielektrischen Schicht stellen die Gatespacer und die Finnenspacer dar. Wenn sich die hervorstehenden Finnen nah einander befinden, ist es jedoch schwierig, die flächendeckende dielektrische Schicht von dem Raum zwischen den nah einander angeordneten hervorstehenden Finnen zu entfernen. Gemäß den Ausführungsformen der vorliegenden Offenbarung werden Gatespacer 244 selektiv auf den Seitenwänden der Gateelektrode 234, jedoch nicht zwischen den hervorstehenden Finnen 124' und 224' ausgebildet, wodurch die Schwierigkeit beim Entfernen der flächendeckenden dielektrischen Schicht aus dem Raum zwischen den benachbarten hervorstehenden Finnen eliminiert wird.
  • Nach dem Ausbilden der Gatespacer 244 wird eine Nachbehandlung durchgeführt, um die Qualität der Gatespacer 244 zu verbessern. Der entsprechende Schritt ist als Schritt 312 in dem in 21 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsbeispielen wird die Nachbehandlung mithilfe einer schnellen thermischen Ausheilung (Rapid Thermal Anneal, RTA) bei einer Temperatur zwischen ungefähr 8oo°C und ungefähr 1.200°C durchgeführt, Gemäß alternativen Ausführungsformen wird die Nachbehandlung mithilfe einer Plasma-Behandlung durchgeführt, wobei das Prozessgas zum Beispiel N2, H2, Ar, He, oder dergleichen umfasst. Die Nachbehandlung entfernt die freien Bindungen der Gatespacer 244 und gestaltet die Gatespacer 244 weniger porös und beständiger gegenüber anschließenden Reinigungsprozessen.
  • Die Nachbehandlung kann dazu führen, dass die Inhibitorfilme 146 und 246 entfernt werden. Wenn der Inhibitorfilm 246 nicht als Folge der Nachbehandlung entfernt wird, wird nach dem Ausbilden der Gatespacer 244 und vor oder nach der Nachbehandlung ein zusätzlicher Prozess durchgeführt, um die Inhibitorfilme 146 und 246 zu entfernen. Der entsprechende Schritt ist als Schritt 312 ebenfalls in dem in 21 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen werden die Inhibitorfilme 146 und 246 je nach dem Typ des Inhibitorfilms in einem Ätzgas oder einer Ätzlösung (wie z.B. HF) entfernt. Gemäß alternativen Ausführungsformen wird der Inhibitorfilm 246 unter Verwendung von Plasma, das eine leichte Beschusswirkung aufweisen kann, entfernt.
  • 10A, 10B, und 10C zeigen das Dünnen der Gatespacer 244 gemäß einigen Ausführungsformen. Der entsprechende Schritt ist als Schritt 314 in dem in 21 dargestellten Prozessablauf gezeigt. Gemäß alternativen Ausführungsformen werden die Gatespacer 244 nicht gedünnt. In der gesamten Beschreibung sind einige der Schritte im Prozessablauf 300 (21) als gestrichelt dargestellt, um anzuzeigen, dass die jeweiligen Schritte durchgeführt werden können oder übersprungen werden können. Das Dünnen kann zum Beispiel mithilfe eines Trockenätzens durchgeführt werden. Nach dem Dünnen ist die Dicke der Gatespacer 244 auf T2 reduziert, die kleiner sein kann als ungefähr 80 Prozent de dicke T1 vor dem Dünnen.
  • Als Nächstes werden die Hartmaskenschicht 40 und die freigelegten Abschnitte der dielektrischen Schicht 232 entfernt, und die resultierende Struktur ist in 11A, ,11B und 11C dargestellt. Gemäß einigen Ausführungsformen werden die Hartmaskenschicht 40 und die dielektrische Schicht 232 aus einem selben oder ähnlichen Material ausgebildet, und werden daher in einem selben Ätzprozess entfernt. Gemäß alternativen Ausführungsformen werden die Hartmaskenschicht 40 und die dielektrische Schicht 232 aus verschiedenen Materialien ausgebildet, und werden in verschiedenen Ätzprozessen entfernt. Die hervorstehenden Finnen 224' werden daher freigelegt, wie in 11A und 11C dargestellt.
  • 12A und 12C veranschaulichen das Ausbilden von Epitaxiehalbleitergebieten 250 gemäß einigen Ausführungsformen. Der entsprechende Schritt ist als Schritt 316 in dem in 21 dargestellten Prozessablauf gezeigt. Epitaxiegebiete 250 und die hervorstehenden Finnen 242' bilden in Kombination Source-/Draingebiete 252. Gemäß einigen Ausführungsbeispielen umfassen die Epitaxiegebiete 250 Siliziumgermanium oder Silizium. Je nachdem, ob der resultierende FinFET ein p-Kanal-FinFET oder ein n-Kanal-FinFET ist, kann eine p-Typ- oder eine n-Typ-Verunreinigung mit Fortschreiten der Epitaxie in-situ dotiert werden. Wenn zum Beispiel der resultierende FinFET ein p-Kanal-FinFET ist, kann Siliziumgermanium-Bor (SiGeB) aufgewachsen werden. Wenn, umgekehrt, der resultierende FinFET ein n-Kanal-FinFET ist, kann Silizium-Phosphor (SiP) oder Silizium-Kohlenstoff-Phosphor (SiCP) aufgewachsen werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden Epitaxiegebiete 250 aus einem III-V-Verbindungshalbleiter, wie z.B. GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon, ausgebildet. Nachdem die Epitaxiegebiete 250 aufgewachsen wurden, kann ein Implantationsschritt durchgeführt werden, um die Dotierungskonzentration in den Source-/Draingebieten 252 zu erhöhen. Wie in 12B dargestellt, werden während der Epitaxie keine Epitaxiegebiete im Vorrichtungsgebiet 100 ausgebildet.
  • Gemäß alternativen Ausführungsformen werden anstelle des epitaktischen Aufwachens von Halbleitergebieten auf den hervorstehenden Finnen 224' die Prozessschritte, die jenen ähnlich sind, die in 15A/15B und 16A/16B veranschaulicht sind, durchgeführt, um die Source- und Draingebiete 252 auszubilden.
  • Gemäß einigen Ausführungsformen werden die Gatespacer 244 entfernt und durch neue Gatespacer ersetzt. Der entsprechende Schritt ist als Schritt 318 in dem in 21 dargestellten Prozessablauf gezeigt. Gemäß alternativen Ausführungsformen verbleiben die Gatespacer 244 im Endprodukt. Wenn die Gatespacer 244 entfernt werden sollen, wird ein Ätzprozess durchgeführt, um die Spacer 244 zu ätzen, und das darunterliegende Gatedielektrikum 232 wird freigelegt. Die resultierende Struktur ist in 13A, 13B und 13C dargestellt.
  • Als Nächstes wird eine Hartmaske 54 als eine flächendeckende Schicht ausgebildet, die beide Vorrichtungsgebiete 100 und 200 bedeckt. Gemäß einigen Ausführungsformen wird die Hartmaske 54 aus Siliziumnitrid ausgebildet. Der Fotolack 56 wird dann aufgebracht und strukturiert, so dass das Vorrichtungsgebiet 200 bedeckt wird (14A und 14C), und das Vorrichtungsgebiet 100 nicht mit dem Fotolack 56 bedeckt wird. Als Nächstes wird ein anisotropes Ätzen an der Hartmaske 54 durchgeführt, um Gatespacer 156 an den Seitenwänden des Gatestapels 130 auszubilden, wie ebenfalls in 14A dargestellt. Die verbleibende Hartmaske 54 bildet ebenfalls Finnenspacer 155 auf den Seitenwänden der hervorstehenden Finnen 124', wie in 14B dargestellt. Da die Finnen 124' nah aneinander angeordnet sind, versteht es sich, dass es schwierig ist, den Raum zwischen benachbarten Finnen 124' zu entfernen, und einige horizontale Abschnitte der Hartmaske 54 verbleiben können, wie in 14B dargestellt.
  • Die hervorstehenden Finnen 124' werden dann unter Verwendung der Gatespacer 156 und der Finnenspacer 155 als einer Ätzmaske geätzt, um Aussparungen 157 auszubilden, die in 15A und 15B dargestellt sind. Der Abschnitt der Hartmaske 54 im Vorrichtungsgebiet 200 ist mit dem Fotolack 56 bedeckt, wie in 15C gezeigt. Der Fotolack 56 wird dann entfernt. In einem anschließenden Schritt wird eine Epitaxie durchgeführt, um Epitaxiegebiete 152 aufzuwachsen, die auch die Source-/Draingebiete des FinFET im Vorrichtungsgebiet 100 darstellen. Die resultierende Struktur ist in 16A, 16B und 16C dargestellt. Das Material der Epitaxiegebiete 152 steht in Beziehung damit, ob der jeweilige FinFET ein p-Kanal-FinFET oder ein n-Kanal-FinFET ist, und kann SiGeB, SiP, SiCP oder dergleichen umfassen.
  • Als Nächstes werden die Hartmaske 54, die Gatespacer 156 und die Finnenspacer 155 zum Beispiel in isotropen Ätzprozessen entfernt, was zu der in 17A, 17B und 17C dargestellten Struktur führt, wobei die Epitaxiegebiete 152 und 250 freigelegt werden. Unter Bezugnahme auf 18A, 18B und 18C werden Gatespacer 158 und 258 jeweils auf den Seitenwänden der Gateelektroden 134 und 234 ausgebildet. Der entsprechende Schritt ist als Schritt 320 in dem in 21 dargestellten Prozessablauf gezeigt. Die Gatespacer 158 und 258 können aus einem dielektrischen Material ausgebildet werden, das aus derselben Gruppe von in Frage kommenden Materialien zum Ausbilden der Gatespacer 244 ausgewählt wird, und können zum Beispiel aus Siliziumnitrid ausgebildet werden. Die Gatespacer 158 und 258 können eine Dicke aufweisen, die größer ist als die Dicke T2 der Gatespacer 244 (10A), (oder nicht). Dementsprechend können die Gatespacer 258 die Randabschnitte der Epitaxiegebiete 250 überlappen. Zum gleichen Zeitpunkt, zu dem die Gatespacer 158 und 258 ausgebildet werden, können auch Finnenspacer 160 und 260 mithilfe desselben Abscheidungs- und Ätzprozesses ausgebildet werden.
  • Kontakt-Ätzstoppschichten (CESL) 162 und 262 werden dann abgeschieden, um jeweils die Source-/Draingebiete 152 und 252 zu bedecken. Der entsprechende Schritt ist als Schritt 322 in dem in 21 dargestellten Prozessablauf gezeigt. Die CESL 162 und 262 können aus Siliziumoxid, Siliziumnitrid oder dergleichen ausgebildet werden. Als Nächstes wird eine dielektrische Zwischenschicht (ILD) 64 ausgebildet, um den Wafer 10 zu bedecken, worauf eine Planarisierung, wie z.B. CMP oder mechanisches Schleifen, folgt. Der entsprechende Schritt ist als Schritt 322 ebenfalls in dem in 21 dargestellten Prozessablauf gezeigt. Die Hartmasken 136 und 236 können als eine CMP-Stoppschicht bei der Planarisierung verwendet werden.
  • Unter Bezugnahme auf 19A, 19B und 19C können die anschließenden Prozessschritte zum Beispiel ein Entfernen einiger Abschnitte der Hartmaske 136 und 236 und der Pad-Schichten 135 und 235 umfassen, um Aussparungen auszubilden, so dass die Gateelektroden 134 und 234 durch die Aussparungen freigelegt werden. Ein metallisches Material wird dann in die resultierenden Aussparungen eingefüllt, um Gate-Kontaktstecker 166 und 266 auszubilden.
  • Außerdem werden die ILD 64 und CESLs 162 und 262 geätzt, um Source-/Drainkontaktöffnungen auszubilden, und Silizidgebiete 168 und 268 werden jeweils auf den freigelegten Source-/Draingebieten 152 und 252 ausgebildet. Die Source-/Drainkontaktstecker 170 und 270 werden dann ausgebildet, um jeweils mit den Source-/Drainsilizidgebieten 168 und 268 elektrisch verbunden zu werden. Der entsprechende Schritt ist als Schritt 324 in dem in 21 dargestellten Prozessablauf gezeigt. FinFETs 172 und 272 (gekennzeichnet in 19A) werden daher ausgebildet. Es versteht sich, dass die Gateelektroden 134 und 234 als die Gateelektroden der endgültigen FinFETs verwendet werden können, oder sie können durch Metallgateelektroden ersetzt werden. Gemäß einigen Ausführungsformen, in denen die Gateelektroden 134 und 234 ersetzt werden sollen, werden nach dem Ausbilden der CESLs 162 und 262 und der ILD 64 die Gatestapel, die die Schichten 136/236, 135/235, 134/234 umfassen, und einige Abschnitte 132/232 geätzt, um Aussparungen in der ILD 64 auszubilden, wobei sich die Aussparungen zwischen den Gatespacern 158 und 258 befinden. Die Aussparungen werden dann mit Ersatzgatestapeln gefüllt.
  • 20A, 20B und 20C veranschaulichen FinFETs 172 und 272 gemäß alternativen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen in 1 bis 19A/19B/19C ähnlich, mit der Ausnahme, dass nach dem Ausbilden des Epitaxiegebiets 250, wie in 12A und 12C dargestellt, die Gatespacer 244 nicht entfernt werden. Dementsprechend umfassen die Prozessschritte gemäß diesen Ausführungsformen die in 1 bis 12A/12B/12C dargestellten Schritte und die in 13A/13B/13C bis 19A/19B/19C dargestellten Schritte, wobei die Gatespacer 258, wie in 19A dargestellt, nicht ausgebildet werden, während die Gatespacer 244 beibehalten werden.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch selektives Abscheiden von Gatespacern auf den Seitenwänden von Gateelektroden, besteht keine Notwendigkeit, eine konforme dielektrische Schicht auszubilden und die konforme dielektrische Schicht anisotrop zu ätzen, um Gatespacer auszubilden. Dementsprechend werden zu dem Zeitpunkt, zu dem die Gatespacer ausgebildet werden, keine Finnenspacer ausgebildet. Die Schwierigkeit, Finnenspacer in einem herkömmlichen Prozess zu reduzieren oder zu entfernen, wird daher vermieden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren ein Ausbilden einer Gatedielektrikumsschicht auf einer Halbleiterfinne und ein Ausbilden einer Gateelektrode über der Gatedielektrikumsschicht. Die Gateelektrode erstreckt sich auf Seitenwänden und einer oberen Fläche der Halbleiterfinne. Ein Gatespacer wird selektiv auf einer Seitenwand der Gateelektrode abgeschieden. Ein freigelegter Abschnitt der Gatedielektrikumsschicht ist frei von einem gleichen Material zum Ausbilden des darauf abgeschiedenen Gatespacers. Das Verfahren umfasst ferner ein Ätzen der Gatedielektrikumsschicht unter Verwendung des Gatespacers als einer Ätzmaske, um einen Abschnitt der Halbleiterfinne freizulegen, und ein Ausbilden eines Epitaxiehalbleitergebiets auf der Grundlage der Halbleiterfinne.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren ein Ausbilden einer Gatedielektrikumsschicht auf einer Halbleiterfinne, Ausbilden einer Gateelektrode über der Gatedielektrikumsschicht, Durchführen einer Vorbehandlung an einer freigelegten Fläche der Gatedielektrikumsschicht unter Verwendung einer Säure, Durchführen eines Silylierungsprozesses an der freigelegten Fläche der Gatedielektrikumsschicht, Abschieden eines Gatespacers, der eine Seitenwand der Gateelektrode kontaktiert, Ätzen der Gatedielektrikumsschicht unter Verwendung des Gatespacers als einer Ätzmaske, um einen Abschnitt der Halbleiterfinne freizulegen, und Ausbilden eines Epitaxiehalbleitergebiets auf der Grundlage der Halbleiterfinne.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren ein Ausbilden eines Gatestapels über einer Oxidschicht. Der Gatestapel umfasst eine Gateelektrode, eine Pad-Schicht über der Gateelektrode und eine Oxid-Hartmaske über der Pad-Schicht. Der Gatestapel bedeckt einen ersten Abschnitt der Oxidschicht, und ein zweiter Abschnitt der Oxidschicht ist freigelegt. Ein Gatespacer wird selektiv auf freigelegten Seitenwänden der Gateelektrode und der Pad-Schicht aufgewachsen. Nachdem der Gatespacer aufgewachsen wurde, verbleibt der zweite Abschnitt der Oxidschicht freigelegt. Ein Source/Draingebiet wird benachbart zu dem Gatespacer ausgebildet.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Ausbilden einer Gatedielektrikumsschicht auf einer Halbleiterfinne, Ausbilden einer Gateelektrode über der Gatedielektrikumsschicht, wobei sich die Gateelektrode auf Seitenwänden und einer oberen Fläche der Halbleiterfinne erstreckt, selektives Abscheiden eines Gatespacers auf einer Seitenwand der Gateelektrode, wobei ein freigelegter Abschnitt der Gatedielektrikumsschicht frei von dem Material zum Ausbilden des Gatespacers ist, Ätzen der Gatedielektrikumsschicht unter Verwendung des Gatespacers als einer Ätzmaske, um einen Abschnitt der Halbleiterfinne freizulegen, und Ausbilden eines Epitaxiehalbleitergebiets auf der Grundlage der Halbleiterfinne.
  2. Verfahren nach Anspruch 1, das ferner, bevor der Gatespacer selektiv abgeschieden wird, ein Ausbilden eines Inhibitorfilms auf der Gatedielektrikumsschicht umfasst, wobei der Inhibitorfilm hydrophob ist.
  3. Verfahren nach Anspruch 2, das ferner, nachdem der Gatespacer abgeschieden wurde, ein Entfernen des Inhibitorfilms umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: bevor der Gatespacer selektiv abgeschieden wird, Vorbehandeln der Gatedielektrikumsschicht unter Verwendung einer Säure, und Durchführen eines Silylierungsprozesses, um Bindungen an die Gatedielektrikumsschicht anzufügen.
  5. Verfahren nach Anspruch 4, wobei die angefügten Bindungen CH3-Funktionsgruppen umfassen.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: nachdem das Epitaxiehalbleitergebiet ausgebildet wurde, Entfernen des Gatespacers.
  7. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden einer dielektrischen Zwischenschicht, um den Gatespacer und das erste Epitaxiehalbleitergebiet zu bedecken.
  8. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden einer zweiten Gatedielektrikumsschicht auf einer zweiten Halbleiterfinne, Ausbilden einer zweiten Gateelektrode über der zweiten Gatedielektrikumsschicht, wobei sich die zweite Gateelektrode auf Seitenwänden und einer oberen Fläche der zweiten Halbleiterfinne erstreckt; Abscheiden einer flächendeckenden Maskenschicht auf der zweiten Gateelektrode, anisotropes Ätzen der flächendeckenden Maskenschicht, um einen zweiten Gatespacer auszubilden, Ätzen der zweiten Gatedielektrikumsschicht und der zweiten Halbleiterfinne unter Verwendung des zweiten Gatespacers als einer Ätzmaske, um eine Aussparung auszubilden, und Ausbilden eines zweiten Epitaxiehalbleitergebiets in der Aussparung.
  9. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Ausbilden einer Hartmaskenschicht über der Gateelektrode umfasst, wobei, wenn der Gatespacer selektiv abgeschieden wird, kein Gatespacer von der Hartmaskenschicht aufgewachsen wird.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Ausbilden einer Pad-Oxidschicht über der Gateelektrode umfasst, wobei, wenn der Gatespacer abgeschieden wird, der Gatespacer weiter von der Pad-Oxidschicht aufgewachsen wird.
  11. Verfahren nach Anspruch 1, ferner umfassend: Durchführen einer Vorbehandlung an einer freigelegten Fläche der Gatedielektrikumsschicht unter Verwendung einer Säure, und Durchführen eines Silylierungsprozesses an der freigelegten Fläche der Gatedielektrikumsschicht.
  12. Verfahren nach Anspruch 11, wobei, wenn der Gatespacer abgeschieden wird, kein Gatespacer auf der freigelegten Fläche der Gatedielektrikumsschicht abgeschieden wird.
  13. Verfahren nach Anspruch 11 oder 12, wobei, wenn die Vorbehandlung durchgeführt wird, Abschnitte der Halbleiterfinne, die nicht von der Gateelektrode überlappt werden, mit der Gatedielektrikumsschicht bedeckt werden.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei das Ausbilden der Gatedielektrikumsschicht ein Ausbilden einer Oxidschicht umfasst.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei das Abscheiden des Gatespacers ein selektives Aufwachsen einer Siliziumnitrid-Schicht umfasst.
  16. Verfahren nach Anspruch 1, ferner umfassend: Ausbilden eines Gatestapels über der Gatedielektrikumsschicht, wobei der Gatestapel umfasst: die Gateelektrode, eine Pad-Schicht über der Gateelektrode, und eine Oxid-Hartmaske über der Pad-Schicht, wobei der Gatestapel einen ersten Abschnitt der Gatedielektrikumsschicht bedeckt, und wobei ein zweiter Abschnitt der Gatedielektrikumsschicht freigelegt ist, wobei der Gatespacer auf freigelegten Seitenwänden der Gateelektrode und der Pad-Schicht selektiv aufgewachsen wird, wobei der zweite Abschnitt der Gatedielektrikumsschicht freigelegt bleibt, nachdem der Gatespacer aufgewachsen wurde, und Ausbilden eines Source-/Draingebiets, das zu dem Gatespacer benachbart ist.
  17. Verfahren nach Anspruch 16, wobei die Gatedielektrikumsschicht ein Oxid aufweist und die Pad-Schicht frei von Oxid ist.
  18. Verfahren nach Anspruch 16 oder 17, wobei, wenn der Gatespacer aufgewachsen wird, freigelegte Seitenwände der Oxid-Hartmaske freigelegt bleiben.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei der Gatespacer Siliziumnitrid umfasst.
  20. Verfahren nach einem der Ansprüche 16 bis 19, das ferner, bevor das Source-/ Draingebiet ausgebildet wird, Entfernen des zweiten Abschnitts der Gatedielektrikumsschicht umfasst.
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