KR101985594B1 - 게이트 스페이서를 선택적으로 성장시킴으로써 트랜지스터를 형성하는 방법 - Google Patents

게이트 스페이서를 선택적으로 성장시킴으로써 트랜지스터를 형성하는 방법 Download PDF

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KR101985594B1
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치아-타 우
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보-우 라이
보-치우안 루
치-온 추이
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옌-밍 첸
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Abstract

방법은 반도체 핀 상에 게이트 유전체층을 형성하는 단계와, 게이트 유전체층 위에 게이트 전극을 형성하는 단계를 포함한다. 게이트 전극은 반도체 핀의 측벽 및 상면 상에서 연장된다. 게이트 스페이서가 게이트 전극의 측벽 상에 선택적으로 퇴적된다. 게이트 유전체층의 노출된 부분에는 게이트 스페이서를 형성하기 위한 동일한 재료가 퇴적되지 않는다. 상기 방법은 게이트 스페이서를 에칭 마스크로서 이용해 게이트 유전체층을 에칭하여 반도체 핀의 일부를 노출시키는 단계와, 반도체 핀에 기초하여 에피택시 반도체 영역을 형성하는 단계를 더 포함한다.

Description

게이트 스페이서를 선택적으로 성장시킴으로써 트랜지스터를 형성하는 방법{FORMING TRANSISTOR BY SELECTIVELY GROWING GATE SPACER}
트랜지스터는 통상, 게이트 스택과, 게이트 스택의 측벽 상의 게이트 스페이서와, 게이트 스택의 대향하는 측면 상의 소스와 드레인을 포함한다. 게이트 스페이서의 형성은 통상 게이트 스택의 상면과 측벽 상에 블랭킷 유전체층을 형성하는 단계와, 그 다음에 이방성 에칭을 수행하여 블랭킷 유전체층의 수평 부분을 제거하는 단계를 포함한다. 블랭킷 유전체층의 잔여 수직 부분은 게이트 스페이서이다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처가 실측으로 도시되지 않음을 알아야 한다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 19a, 도 19b, 및 도 19c는 일부 예시적인 실시형태에 따른 FinFET(Fin Field-Effect Transistor)의 형성에 있어서 중간 스테이지의 단면도 및 투시도이다.
도 20a, 도 20b 및 도 20c는 일부 실시형태에 따른 FinFET의 단면도이다.
도 21은 일부 실시형태에 따른 FinFET을 형성하는 공정 흐름도를 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래에 있는(underlying)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
트랜지스터 및 트랜지스터 형성 방법을 다양한 예시적인 실시형태들에 따라 제공한다. 트랜지스터를 형성하는 중간 스페이지들이 일부 실시형태에 따라 예시된다. 일부 실시형태의 일부 변형예에 대해 설명한다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 요소를 지정하는데 이용된다. FinFET(Fin Field-Effect Transistor)의 형성을 예시적인 실시형태로서 사용하지만, 본 개시내용의 개념은 평면형 트랜지스터의 형성에도 용이하게 이용될 수 있음을 알 것이다.
도 1 내지 도 19a, 도 19b, 및 도 19c는 본 개시내용의 일부 실시형태에 따른 트랜지스터의 형성에 있어서 중간 스테이지의 단면도 및 투시도를 나타낸다. 도 1 내지 도 19a, 도 19b, 및 도 19c에 나타내는 단계들은 도 21에 도시하는 공정 흐름(300)으로도 도식적으로 반영된다.
도 1은 FinFET을 형성하기 위한 초기 구조의 투시도를 나타낸다. 초기 구조는 웨이퍼(10)을 포함하고, 웨이퍼는 또한 기판(20)을 포함한다. 기판(20)은 반도체 기판일 수 있으며, 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료로 형성된 기판일 수도 있다. 기판(20)은 p타입 또는 n타입 불순물로 도핑될 수 있다. STI(Shallow Trench Isolation) 영역 등의 절연 영역(22)이 기판(20)의 상면으로부터 기판(20) 내로 연장되도록 형성될 수 있다. 인접해 있는 STI 영역들(22) 사이의 기판(20)의 부분을 반도체 스트립(24)이라고 한다. 일부 예시적인 실시형태에 따라 반도체 스트립(24)의 상면과 STI 영역(22)의 상면은 실질적으로 서로 같은 높이일 수 있다. 본 개시내용의 일부 실시형태에 따르면, 반도체 스트립(24)은 오리지널 기판(20)의 부분이며, 따라서 반도체 스트립(24)의 재료는 기판(20)의 재료와 동일하다. 본 개시내용의 다른 실시형태에 따르면, 반도체 스트림(24)은, STI 영역들(22) 사이의 기판(20)의 부분을 에칭하여 오목부를 형성하고 그 오목부에서 다른 반도체 재료를 재성장시키는 에피택시를 수행함으로써 형성된 대체 스트립(replacement strip)이다. 따라서, 반도체 스트립(24)은 기판(20)의 재료와는 상이한 반도체 재료로 형성된다. 일부 예시적인 실시형태에 따르면, 반도체 스트립(24)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V 화합물 반도체 재료로 형성된다.
STI 영역(22)은 기판(20)의 표면층의 열산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(도시 생략)을 포함할 수 있다. 라이너 산화물은 예컨대, 원자층 퇴적(ALD), 고밀도 플라즈마 화학적 기상 증착(HDPCVD), 또는 화학적 기상 증착(CVD)을 이용하여 형성된 퇴적형 실리콘 산화물층일 수도 있다. 또한, STI 영역(22)은 라이너 산화물 위에 유전체 재료를 포함하는데, 이 유전체 재료는 FCVD(Flowable Chemical Vapor Deposition), 스핀온 코팅 등을 이용하여 형성될 수 있다.
도 2를 참조하면, STI 영역(22)이 리세싱되어, 반도체 스트립(24)의 정상부가 STI 영역(22)의 정상부보다 높게 돌출하여 돌출형 핀(24')을 형성한다. 각각의 단계는 도 21에 도시한 공정 흐름의 단계 302로서 예시된다. 건식 에칭 공정을 이용하여 에칭이 행해질 수 있으며, 에칭 가스로서는 HF3 및 NH3가 이용된다. 에칭 공정시에, 플라즈마가 생성될 수도 있다. 아르곤도 포함될 수 있다. 본 개시내용의 다른 실시형태에 따르면, STI 영역(22)의 리세싱이 습식 에칭 공정을 이용해서 행해진다. 에칭제(etching chemical)는 예컨대 HF를 포함할 수 있다.
도 3을 참조하면, 돌출형 핀(24')의 상면과 측벽 상에 유전체층(32)이 형성된다. 유전체층(32)은 예컨대 실리콘 산화물로 형성된 산화물층일 수 있다. 형성 공정은 돌출형 핀(24')의 표면층을 산화시키는 열산화 공정을 포함할 수 있다. 다른 실시형태에 따르면, 퇴적을 통해, 예컨대 플라즈마 강화 화학적 기상 증착(PECVD)을 통해 유전체층(32)이 형성된다. 게이트 전극(34)이 게이트 유전체층(32)의 정상부 상에 형성된다. 일부 실시형태에 따르면, 게이트 전극(34)은 폴리실리콘으로 형성된다. 게이트 전극(34)은 최종 FinFET의 실제 게이트 전극일 수도 또는 후속 단계에서 대체 게이트 전극으로 대체되는 더미 게이트 전극일 수도 있다. 또한 더미 게이트 스택(30)의 각각은 각각의 게이트 전극(34) 위에 패드층(34)과 하드 마스크층(36)을 포함할 수 있다. 패드층(35)은 SiCN 등의, 산화물 없는 유전체 재료로 형성될 수 있다. 하드 마스크층(36)은 실리콘 산화물 등의 산화물로 형성될 수 있다. 게이트 전극(34), 패드층(35), 하드 마스크층(36), 및 유전체층(32)의 각각의 하측 부분을 총칭하여 게이트 스택(30)이라고 한다. 각각의 단계는 도 21에 도시한 공정 흐름의 단계 304로서 예시된다. 게이트 스택(30)은 단일의 것 또는 복수의 돌출형 핀(24') 및/또는 STI 영역(22)에 걸쳐 있을 수 있다. 게이트 스택(30)은 돌출형 핀(24')의 길이 방향에 수직인 길이 방향도 갖는다.
도 3에 도시한 구조는, FinFET의 형성에 있어서 중간 스테이지의 단면도를 나타내는 도 4a, 도 4b, 및 도 4c 내지 도 19a, 도 19b, 및 도 19c에 도시하는 바와 같이, FinFET의 형성을 계속하기 위한 초기 구조로서 사용된다. 제1 FinFET이 디바이스 영역(100)에 형성되고, 제2 FinFET이 디바이스 영역(200)에 형성되는데, 제1 FinFET 및 제2 FinFET 둘 다는 도 3에 도시한 구조와 본질적으로 동일한 구조에서 시작하여 형성될 수 있다. 디바이스 영역(100 및 200) 각각은 임의의 조합으로 코어 PMOS 영역, 코어 NMOS 영역, 입출력(IO) PMOS 영역, IO NMOS 영역, 메모리 PMOS 영역 및 메모리 NMOS 영역 중 어느 것으로부터 선택된다. 일부 예시적인 실시형태에 따르면, 디바이스 영역(100)은 코어 NMOS 영역인 한편, 디바이스 영역(200)은 코어 PMOS 영역이고, 그 반대도 가능하다. 다른 실시형태에 따르면, 디바이스 영역(100)은 IO NMOS 영역인 한편, 디바이스 영역(200)은 IO PMOS 영역이고, 그 반대도 가능하다.
또한, 도 4a, 도 4b, 및 도 4c 내지 도 19a, 도 19b, 및 도 19c에서의 도면 번호 각각은 문자 "a", "b", 또는 "c"를 포함하는데, 문자 "a"는 디바이스 영역(100) 내의 게이트 스택(30)과 디바이스 영역(200) 내의 게이트 스택(30)의 단면도를 각각 나타낸다. 게이트 스택(30)의 단면도는 또한 도 3에서 선 A-A을 포함하는 수직면으로부터 얻어진다.
도 4a를 참조하면, 게이트 스택(30)의 단면도가 도시된다. 디바이스 영역(100) 내의 피처를 디바이스 영역(200) 내의 피처와 구별하기 위해, 디바이스 영역(100) 내의 피처는 도 3의 각각의 도면 부호에 숫자 100을 더해서 언급될 수 있고, 디바이스 영역(200) 내의 피처는 도 3의 각각의 도면 부호에 숫자 200을 더해서 언급될 수 있다. 따라서, 디바이스 영역(100)에서, 게이트 스택(130)은 돌출형 핀(124')의 측벽 및 상면 상의 유전체층(132)과, 유전체층(132) 위의 게이트 전극(134)과, 패드층(135)과, 하드 마스크(136)를 포함한다. 디바이스 영역(200)에서, 게이트 스택(230)은 돌출형 핀(224')의 측벽 및 상면 상의 유전체층(232)과, 유전체층(232) 위의 게이트 전극(234)과, 패드층(235)과, 하드 마스크(236)를 포함한다.
도 4b는 돌출형 핀(124')이 STI 영역(22) 위에 있는 것을 도시하고, 도 4c는 돌출형 핀(224')이 STI 영역(22) 위에 있는 것을 도시하고 있다. 도면 번호 "4b"에서의 문자 "b"는, 그 각각의 도면이 디바이스 영역(100)으로부터 얻어지고, 도 4a에서의 선 B/C-BC를 포함하는 수직면과 동일한 평면에서 얻어지는 것을 나타내고, 도면 번호 "4c"에서의 문자 "c"는, 그 각각의 도면이 디바이스 영역(100)으로부터 얻어지고, 도 4a에서의 선 B/C-B/C를 포함하는 수직면과 동일한 평면에서 얻어지는 것을 나타낸다. 따라서, 본 개시내용의 도면 전체에 걸쳐서, 도면 번호가 문자 "b"를 포함할 때에, 그 도면은 디바이스 영역(100) 내의 돌출형 핀(124')의 단면도를 나타낸다. 도면 번호가 문자 "c"를 포함할 때에, 그 도면은 디바이스 영역(200) 내의 돌출형 핀(224')의 단면도를 나타낸다. 또한, 문자 "b" 또는 "c"를 포함하는 도면의 단면도는 도 3에서의 선 B/C-B/C를 포함하는 유사한 수직면으로부터 얻어질 수도 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 하드 마스크층(38 및 40)이 형성된다. 하드 마스크층(38 및 40)은 등각 층으로서 형성되며, 하드 마스크층(38 및 40)의 재료는 서로 상이하다. 본 개시내용의 일부 실시형태에 따르면, 하드 마스크층(38)은 실리콘 질화물 등의 질화물로 형성되고, 하드 마스크층(40)은 실리콘 산화물 등의 산화물로 형성된다. 형성 방법은 ALD, CVD 등을 포함할 수 있다. 또 도 5a와 도 5b를 참조하면, 도 5c에 도시하는 바와 같이, 포토 레지스트(42)에 의해 디바이스 영역(100)은 덮이고 디바이스층(200)은 덮이지 않도록, 포토 레지스트(42)가 형성되어 패터닝된다.
그런 다음, 디바이스 영역(200) 내의 하드 마스크층(40)의 부분은 디바이스 영역(200)에서 제거되며, 디바이스 영역(200) 내의 하드 마스크(38)의 부분은 노출되게 된다. 그렇게 형성된 구조가 도 6b와 도 6c에 도시된다. 포토 레지스트(42)는 도 6a와 도 6b에 도시하는 바와 같이, 디바이스 영역(400)에서 하드 마스크층(40)의 부분을 보호한다. 본 개시내용의 일부 실시형태에 따르면, 디바이스 영역(200)에서의 하드 마스크층(40)의 제거는 습식 에칭 또는 건식 에칭을 이용하여 행해진다. 예를 들어, 습식 에칭에는 H3PO4 용액이 사용될 수 있고, 건식 에칭에는 CF4/O2/N2, NF3/O2, SF6 또는 SF6/O2 등의 불소 함유 가스가 사용될 수 있다.
디바이스 영역(200)에서 하드 마스크층(40)을 제거한 후에, 포토 레지스트(42)가 제거되고, 그렇게 형성된 구조가 도 7a, 도 7b, 및 도 7c에 도시된다. 다음으로, 디바이스 영역(200) 내의 하드 마스크층(40)의 노출 부분은 제거되고, 디바이스 영역(100) 내의 잔여 하드 마스크층(40)은 하부 하드 마스크층(38)이 에칭되는 것을 막는다. 본 개시내용의 일부 실시형태에 따르면, 하드 마스크층(38)은 H3PO4를 이용하여 또는 CF4 등의 탄소와 불소를 포함하는 공정 가스를 이용하여 에칭된다. 도 8a, 도 8b, 및 도 8c는 그렇게 형성된 구조를 도시하는데, 게이트 스택(230)이 다시 드러나고, 유전체층(232)도 노출된다. 한편, 디바이스 영역(100)에서는, 하드 마스크층(40)이 하부 구조를 덮는다.
도 9a는 일부 실시형태에 따른 셀프얼라인형 게이트 스페이서(244)의 형성을 도시하고 있다. 먼저, 예컨대 묽은 불화 수소(HF) 용액일 수 있는 산(acid)을 이용하여 전처리(pre-treatment)가 행해진다. 전처리는 NH3(암모니아)와 HF3의 혼합 가스를 이용하여 행해질 수도 있다. 각각의 단계는 도 21에 도시한 공정 흐름의 단계 306으로서 예시된다. 다음으로, 웨이퍼(10)가 처리 단계에서 추가 처리됨으로써, 유전체층(232)과 하드 마스크(40 및 236)의 표면 상에 (전처리시에) 형성된 댕글링 결합(dangling bond)이 종결되어 저해막(inhibitor film)(146 및 246)을 생성한다. 각각의 단계는 도 21에 도시한 공정 흐름의 단계 308로서 예시된다. 예를 들어, 유전체층(232), 하드 마스크(236) 및 하드 마스크(40) 내의 산소 원자와의 소수성 결합을 생성하는 처리가 수행될 수 있다. 산소 원자에 부착된 결합은 CH3 작용기를 포함할 수 있는 C-H 결합을 포함할 수 있다. 예를 들어, 부착된 결합/재료는 일부 실시형태에 따라 Si(CH3)3을 포함할 수 있다. 공정 가스는 예컨대 Bis(트리메틸실릴)아민, 헥사메틸디실라잔(HMDS), 테트라메틸디실라잔(TMDS), 트리메틸클로로실란(TMCS), 디메틸디클로로실란(DMDCS), 메틸트리클로로실란(MTCS) 등을 포함할 수 있다. 결합을 부착시키는 각각의 공정은 실릴화 공정을 포함할 수 있다. 생성된 저해막(246)은 매우 얇을 수 있고, 일부 종결 결합만을 포함할 수 있으며, 따라서 점선으로 도시된다. 유전체층(232)의 재료가 게이트 전극(234)의 재료와 상이하기 때문제, 저해막(246)은 게이트 전극(234) 및 패드층(235)의 노출 표면 상에는 없다. 따라서, 유전체층(232)의 표면 특성은 게이트 전극(234), 패드층(235), 및 마스크층(40)의 표면 특성과는 상이하게 변한다.
다음으로, 셀프얼라인형 게이트 스페이서(244)가 게이트 전극(234) 및 패드층(235)의 측벽 상에 선택적으로 퇴적된다. 각각의 단계는 도 21에 도시한 공정 흐름의 단계 310으로서 예시된다. 게이트 스페이서(244)는 수평으로 성장할 수 있다. 게이트 스페이서(244)는 게이트 전극(234)의 위치에 셀프얼라인되기 때문에 셀프얼라인형 게이트 스페이서라고 칭해진다. 게이트 스페이서(244)는 일부 실시형태에 따라 실리콘 질화물 등의 유전체 재료로 형성된다. 공정 가스는 SiBr4 등의 실리콘 함유 전구체를 포함할 수 있다. 퇴적 온도는 약 450℃와 약 700℃ 사이의 범위 내에 있을 수 있다. 본 개시내용의 일부 실시형태에 따르면, 게이트 스페이서(244)의 두께(T1)는 약 5 nm보다 크고, 약 5 nm와 약 20 nm 사이의 범위 내에 있을 수 있다.
게이트 스페이서(244)가 게이트 전극(234)의 측벽 상에 선택적으로 퇴적될 때에, 돌출형 핀(124' 및 224')이 각각 층(40 및 232)으로 덮이기 때문에, 도 9b와 도 9c에 도시하는 바와 같이, 돌출형 핀(124' 및 224') 상에는 게이트 스페이서(244)가 퇴적되지 않는다. 이것이 종래의 게이트 스페이서 형성 공정과 비교해서 유리하다. 종래의 게이트 스페이서 형성 공정에서는, 블랭킷 유전체층이 게이트 스택 및 돌출형 핀 둘 다에 퇴적된 다음, 블랭킷 유전체층의 수평 부분을 제거하기 위한 에칭 단계가 행해진다. 블랭킷 유전체층의 잔여 수직 부분이 게이트 스페이서 및 핀 스페이서이다. 그러나, 돌출형 핀이 서로 근접해 있는 경우에는, 이들 근접해 위치한 돌출형 핀들 사이의 공간에서 블랭킷 유전체층을 제거하는 것이 곤란하다. 본 개시내용의 실시형태에 따르면, 게이트 스페이서(244)가 게이트 전극(234)의 측벽 상에만 선택적으로 형성되고, 돌출형 핀(124' 및 224') 사이에는 없기 때문에, 인접해 있는 돌출형 핀들 사이의 공간에서 블랭킷 유전체층을 제거하는데 따른 어려움이 없어진다.
게이트 스페이서(244)의 형성 후에, 게이트 스페이서(244)의 품질을 향상시키기 위한 후처리(post-treatment)가 행해진다. 각각의 단계는 도 21에 도시한 공정 흐름의 단계 312로서 예시된다. 일부 예시적인 실시형태에 따르면, 후처리는 약 800℃와 약 1,200℃ 사이의 온도에서 급속 열 어닐링(Rapid Thermal Anneal, RTA)을 통해 행해진다. 다른 실시형태에 따르면, 예컨대 N2, H2, Ar, He 및/또는 동류를 포함하는 공정 가스를 이용한 플라즈마 처리를 통해 후처리가 행해진다. 후처리는 게이트 스페이서(244)의 댕글링 결합을 제거하고, 게이트 스페이서(244)를, 덜 다공성으로 후속 세정 공정에 대해 더 내성을 갖게 만들다.
후처리로 저해막(146 및 246)이 제거될 수 있다. 저해막(246)이 후처리의 결과로서 제거되지 않는다면, 게이트 스페이서(244)의 제거 후에 그리고 후처리 이전 또는 이후에, 저해막(146 및 246)을 제거하기 위한 추가 공정이 행해진다. 각각의 단계는 도 21에 도시한 공정 흐름의 단계 312로서도 예시된다. 일부 실시형태에 따르면, 저해막(146 및 246)은 억제막의 유형에 따라, 에칭 가스 또는 에칭액(HF 등)으로 제거된다. 다른 실시형태에 따르면, 저해막(246)은 약간의 충격 효과를 가질 수 있는 플라즈마를 이용하여 제거된다.
도 10a, 도 10b 및 도 10c는 일부 실시형태에 따른 게이트 스페이서(244)의 박막화를 도시하고 있다. 각각의 단계는 도 21에 도시한 공정 흐름의 단계 314로서 예시된다. 다른 실시형태에 따르면, 게이트 스페이서(244)는 박막화되지 않는다. 전반적인 설명에 있어서, 공정 흐름(300)(도 21)에서의 단계의 일부는 그 각각의 단계가 수행될 수도 또는 생략될 수도 있음을 나타내기 위해 점선으로 표시된다. 박막화는 예컨대 건식 에칭을 통해 행해질 수 있다. 박막화된 후에, 게이트 스페이서(244)의 두께는 T2로 감소하는데, 이것은 박막화 이전의 두께 T1보다 약 80 퍼센트 감소된 것일 수 있다.
다음으로, 하드 마스크층(40)과, 유전체층(232)의 노출 부분이 제거되며, 그렇게 형성된 구조가 도 11a, 도 11b, 및 도 11c에 도시된다. 일부 실시형태에 따르면, 하드 마스크층(40)과 유전체층(232)은 동일하거나 유사한 재료로 형성되기 때문에, 동일한 에칭 공정에서 제거된다. 다른 실시형태에 따르면, 하드 마스크층(40)과 유전체층(232)은 상이한 재료로 형성되며, 상이한 에칭 공정에서 제거된다. 이에, 도 11a와 도 11c에 도시하는 바와 같이, 돌출형 핀(224')이 노출된다.
도 12a와 도 12c는 일부 실시형태에 따른 에피택시 반도체 영역(250)의 형성을 도시하고 있다. 각각의 단계는 도 21에 도시한 공정 흐름의 단계 316으로서 예시된다. 에피택시 영역(250)과 돌출 핀(242')이 함께 소스/드레인 영역(252)을 형성한다. 일부 예시적인 실시형태에 따르면, 에피택시 영역(250)은 실리콘 게르마늄 또는 실리콘을 포함한다. 결과적인 FinFET가 p타입 FinFET인지 n타입 FinFET인지의 여부에 따라, p타입 또는 n타입 불순물이, 에피택시의 진행과 함께 인시츄 도핑될 수 있다. 예를 들어, 결과적인 FinFET이 p타입 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB)가 성장할 수 있다. 반대로, 결과적인 FinFET이 n타입 FinFET인 경우, 실리콘 인(SiP)이 성장할 수 있다. 본 개시내용의 다른 실시형태에 따르면, 에피택시 영역(250)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층 등의 III-V 화합물 반도체로 형성된다. 에피택시 영역(250)이 성장한 후에, 소스/드레인 영역(252)의 도핑 농도를 상승시키기 위한 주입 단계가 행해질 수 있다. 도 12b에 도시하는 바와 같이, 에피택시 동안에, 디바이스 영역(100)에는 에피택시 영역이 형성되지 않는다.
다른 실시형태에 따르면, 돌출형 핀(224') 상에 에피택셜 성장하는 반도체 영역 대신에, 도 15a/도 15b 및 도 16a/도 16b에 도시하는 것과 유사한 공정 단계가 행해져 소스/드레인 영역(252)을 형성한다.
일부 실시형태에 따르면, 게이트 스페이서(244)가 제거되고 새로운 게이트 스페이서로 대체된다. 각각의 단계는 도 21에 도시한 공정 흐름의 단계 318로서 예시된다. 다른 실시형태에 따르면, 게이트 스페이서(244)는 최종 제품에 남아 있다. 게이트 스페이서(244)가 제거될 경우, 에칭 공정이 수행되어 스페이서(244)를 에칭하고, 하부 게이트 유전체(232)는 노출된다. 그렇게 형성된 구조가 도 13a, 도 13b, 및 도 13c에 도시된다.
다음으로, 하드 마스크(54)가 양 디바이스 영역(100 및 200)을 덮는 블랭킷층으로서 형성된다. 일부 실시형태에 따르면, 하드 마스크(54)는 실리콘 질화물로 형성된다. 그런 다음, 포토 레지스트(56)가 디바이스 영역(200)은 덮고(도 14a와 도 14c), 디바이스 영역(100)은 덮지 않도록 포토 레지스트(56)가 도포되어 패터닝된다. 다음으로, 도 14a에도 도시하는 바와 같이 게이트 스택(130)의 측벽 상에 게이트 스페이서(156)를 형성하도록 하드 마스크(54)에 이방성 에칭이 행해진다. 잔여 하드 마스크(54)는 도 14b에 도시하는 바와 같이, 또한 돌출형 핀(124')의 측벽 상에 핀 스페이서(155)를 형성한다. 핀(124')이 서로 근접하게 위치하기 때문에, 인접해 있는 핀(124') 사이의 공간을 제거하기 곤란하여, 도 14b에 도시하는 바와 같이, 하드 마스크(54)의 일부 수평 부분이 남아 있을 수 있는 것이 이해될 것이다.
그런 다음, 돌출형 핀(124')은 에칭 마스크로서 핀 스페이서(155)와 게이트 스페이서(156)를 이용해 에칭되어 도 15a와 도 15b에 도시하는 바와 같이 오목부(157)를 형성한다. 디바이스 영역(200) 내의 하드 마스크(54)의 부분은 도 15c에 도시하는 바와 같이 포토 레지스트(56)로 덮인다. 그런 다음 포토레지스트(56)는 제거된다. 후속 공정에서는, 디바이스 영역(100)에서 FinFET의 소스/드레인 영역이기도 한 에피택시 영역(152)을 성장시키는 에피택시가 행해진다. 그렇게 형성된 구조가 도 16a, 도 16b, 및 도 16c에 도시된다. 에피택시 영역(152)의 재료는 각각의 FinFET이 p타입 FinFET인지 n타입 FinFET인지에 관련되며, SiGeB, SiP, SiCP 등을 포함할 수 있다.
다음으로, 하드 마스크(54), 게이트 스페이서(156), 및 핀 스페이서(155)가 예컨대 등방성 에칭 공정에서 제거되어, 도 17a, 도 17b, 및 도 17c에 도시하는 구조가 되는데, 에피택시 영역(152, 250)이 노출되어 있다. 도 18a, 도 18b, 및 도 18c를 참조하면, 게이트 전극(134 및 234)의 측벽 상에 게이트 스페이서(158 및 258)가 각각 형성된다. 각각의 단계는 도 21에 도시한 공정 흐름의 단계 320으로서 예시된다. 게이트 스페이서(158 및 258)는 게이트 스페이서(244)를 형성하기 위한 후보 재료의 동일한 그룹에서 선택된 유전체 재료로 형성될 수 있으며, 예컨대 실리콘 질화물로 형성될 수 있다. 게이트 스페이서(158 및 258)는 게이트 스페이서(244)(도 10a)의 두께 T2보다 큰 두께를 가질 수도 있다(또는 갖지 않을 수도 있다). 따라서, 게이트 스페이서(258)는 에피택시 영역(250)의 가장자리 부분과 겹칠 수 있다. 게이트 스페이서(158 및 258)가 형성되는 동시에, 핀 스페이서(160 및 260)도 동일한 퇴적 및 에칭 공정에 의해 형성될 수 있다.
그런 다음 소스/드레인 영역(152 및 252)을 각각 덮기 위해 컨택 에칭 정지층(CESL, Contact Etch Stop Layer)(162 및 262)이 퇴적된다. 각각의 단계는 도 21에 도시한 공정 흐름의 단계 322로서 예시된다. CESL(162 및 262)은 실리콘 산화물, 실리콘 질화물 등으로 형성될 수 있다. 다음으로, 웨이퍼(10)를 덮는 층간 유전체(ILD, Inter-Layer Dielectric)(64)가 형성된 다음, CMP 또는 기계 연마 등의 평탄화가 이어진다. 각각의 단계는 도 21에 도시한 공정 흐름의 단계 322로서도 예시된다. 평탄화에서는 하드 마스크(136 및 236)가 CMP 정지층으로서 이용될 수 있다.
도 19a, 도 19b, 및 도 19c를 참조하면, 후속 공정 단계들은 예컨대, 하드 마스크(136 및 236)와 패드층(135 및 235)의 일부를 제거하여 오목부를 형성해서 게이트 전극(134 및 234)이 오목부를 통해 노출되게 하는 단계를 포함할 수 있다. 그런 다음 그렇게 형성된 오목부에 금속 재료가 충전되어 게이트 컨택 플러그(166 및 266)를 형성한다.
또한, ILD(64)와 CESL(162 및 262)이 에칭되어 소스/드레인 컨택 개구부를 형성하고, 실리사이드 영역(168 및 169)이 노출된 소스/드레인 영역(152 및 252) 상에 각각 형성된다. 그런 다음 소스/드레인 컨택 플러그(170 및 270)가 형성되어 소스/드레인 실리사이드 영역(168 및 268)에 각각 전기적으로 접속된다. 각각의 단계는 도 21에 도시한 공정 흐름의 단계 324로서 예시된다. 이렇게 FinFET(172 및 272)(도 19a에 표시)이 형성된다. 또한, 게이트 전극(134 및 234)이 최종 FinFET의 게이트 전극으로서 사용될 수도 있고 또는 금속 게이트 전극으로 대체될 수도 있는 것을 알 것이다. 게이트 전극(134 및 234)이 대체되는 일부 실시형태에 따르면, CESL(162 및 262)과 ILD(64)의 형성 후에, 층(136/236, 135/235, 134/234, 및 132/232의 일부 부분)을 포함하는 게이트 스택이 에칭되어 ILD(64)에 오목부를 형성하는데, 오목부는 게이트 스페이서(158 및 258) 사이에 있다. 그런 다음 오목부는 대체 게이트 스택으로 충전된다.
도 20a, 도 20b 및 도 20c는 다른 실시형태에 따른 FinFET(172 및 272)를 도시한다. 이들 실시형태는, 도 12a와 도 12c에 도시하는 바와 같이 에피택시 영역(250)의 형성 후에, 게이트 스페이서(244)가 제거되지 않는 점을 제외하면, 도 1 내지 도 19a/도 19b/도 19c의 실시형태와 유사하다. 따라서, 이들 실시형태에 따른 공정 단계들은 도 1 내지 도 12a/도 12b/도 12c에 나타낸 단계들과 도 13a/도 13b/도 13c 내지 도 19a/도 19b/도 19c에 나타낸 단계들을 포함하는데, 도 19a에 도시하는 바와 같이 게이트 스페이서(258)는 형성되지 않을 것이며, 게이트 스페이서(244)는 유지될 것이다.
본 개시내용의 실시형태는 몇몇 유리한 특징을 갖는다. 게이트 전극의 측벽 상에 게이트 스페이서를 선택적으로 퇴적함으로써, 게이트 스페이서를 형성하기 위해 등각의 유전체층을 형성하고 그 등각의 유전체층을 비등방성 에칭할 필요가 없다. 따라서, 게이트 스페이서가 형성될 때에, 핀 스페이서가 형성되지 않는다. 따라서, 종래의 공정에서 핀 스페이서를 축소하거나 제거함에 따른 어려움을 피할 수 있다.
본 개시내용의 일부 실시형태에 따르면, 방법은 반도체 핀(fin) 상에 게이트 유전체층을 형성하는 단계와, 게이트 유전체층 위에 게이트 전극을 형성하는 단계를 포함한다. 게이트 전극은 반도체 핀의 측벽 및 상면 상에서 연장된다. 게이트 스페이서가 게이트 전극의 측벽 상에 선택적으로 퇴적된다. 게이트 유전체층의 노출된 부분에는 게이트 스페이서를 형성하기 위한 동일한 재료가 퇴적되지 않는다. 상기 방법은 게이트 스페이서를 에칭 마스크로서 이용해 게이트 유전체층을 에칭하여 반도체 핀의 일부를 노출시키는 단계와, 반도체 핀에 기초하여 에피택시 반도체 영역을 형성하는 단계를 더 포함한다.
본 개시내용의 일부 실시형태에 따르면, 방법은 반도체 핀 상에 게이트 유전체층을 형성하는 단계와, 게이트 유전체층 위에 게이트 전극을 형성하는 단계와, 산(acid)을 이용하여 게이트 유전체층의 노출 표면에 전처리를 수행하는 단계와, 게이트 유전체층의 노출 표면에 실릴화 공정을 수행하는 단계와, 상기 게이트 전극의 측벽과 접촉하도록 게이트 스페이서를 퇴적하는 단계와, 게이트 스페이서를 에칭 마스크로서 이용해 게이트 유전체층을 에칭하여 반도체 핀의 일부를 노출시키는 단계와, 반도체 핀에 기초하여 에피택시 반도체 영역을 형성하는 단계를 포함한다.
본 개시내용의 일부 실시형태에 따르면, 방법은 산화물층 위에 게이트 스택을 형성하는 단계를 포함한다. 게이트 스택은 게이트 전극과, 게이트 전극 위의 패드층과, 상기 패드층 위의 산화물 하드 마스크를 포함한다. 게이트 스택은 산화물층의 제1 부분을 덮고, 산화물층의 제2 부분은 노출된다. 게이트 스페이서가 게이트 전극과 패드층의 노출된 측벽 상에 선택적으로 성장한다. 산화물층의 제2 부분은 게이트 스페이서가 성장한 후에 노출된 상태로 남아 있는다. 소스/드레인 영역이 게이트 스페이서에 인접하여 형성된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 방법에 있어서,
제1 반도체 핀(fin) 상에 제1 게이트 유전체층을 형성하는 단계와,
상기 제1 게이트 유전체층 위에 제1 게이트 전극을 형성하는 단계로서, 상기 제1 게이트 전극은 상기 제1 반도체 핀의 측벽 및 상면 상에서 연장되는 것인, 상기 제1 게이트 전극을 형성하는 단계와,
상기 제1 게이트 전극의 측벽 상에 제1 게이트 스페이서를 선택적으로 퇴적하는 단계로서, 상기 제1 게이트 유전체층의 노출 부분에는 상기 제1 게이트 스페이서를 형성하기 위한 동일한 재료가 퇴적되지 않는 것인, 상기 제1 게이트 스페이서를 선택적으로 퇴적하는 단계와,
상기 제1 게이트 스페이서를 에칭 마스크로서 이용해 상기 제1 게이트 유전체층을 에칭하여 상기 제1 반도체 핀의 일부를 노출시키는 단계와,
상기 제1 반도체 핀에 기초하여 제1 에피택시 반도체 영역을 형성하는 단계를 포함하는 방법.
2. 제1항에 있어서, 상기 제1 게이트 스페이서가 선택적으로 퇴적되기 전에, 상기 제1 게이트 유전체층 상에 저해막(inhibitor film)을 형성하는 단계를 더 포함하고, 상기 저해막은 소수성인 것인 방법.
3. 제2항에 있어서, 상기 제1 게이트 스페이서가 퇴적된 후에, 상기 저해막을 제거하는 단계를 더 포함하는 방법.
4. 제1항에 있어서,
상기 제1 게이트 스페이서가 선택적으로 퇴적되기 전에, 산(acid)을 이용하여 상기 제1 게이트 유전체층을 전처리하는 단계와,
상기 제1 게이트 유전체층에 결합(bond)을 부착시키는 실릴화 공정(silylation process)을 수행하는 단계를 더 포함하는 방법.
5. 제4항에 있어서, 상기 부착된 결합은 CH3 작용기를 포함하는 것인 방법.
6. 제1항에 있어서,
상기 제1 에피택시 반도체 영역이 형성된 후에, 상기 제1 게이트 스페이서를 제거하는 단계를 더 포함하는 방법.
7. 제1항에 있어서,
상기 제1 게이트 스페이서와 상기 제1 에피택시 반도체 영역을 덮도록 층간 유전체를 형성하는 단계를 더 포함하는 방법.
8. 제1항에 있어서,
제2 반도체 핀 상에 제2 게이트 유전체층을 형성하는 단계와,
상기 제2 게이트 유전체층 위에 제2 게이트 전극을 형성하는 단계로서, 상기 제2 게이트 전극은 상기 제2 반도체 핀의 측벽 및 상면 상에서 연장되는 것인, 상기 제2 게이트 전극을 형성하는 단계와,
상기 제2 게이트 전극 상에 블랭킷 마스크층을 퇴적하는 단계와,
상기 블랭킷 마스크층을 비등방성 에칭하여 제2 게이트 스페이서를 형성하는 단계와,
상기 제2 게이트 스페이서를 에칭 마스크로서 이용해 상기 제2 게이트 유전체층과 상기 제2 반도체 핀을 에칭하여 오목부를 형성하는 단계와,
상기 오목부에 제2 에피택시 반도체 영역을 형성하는 단계를 더 포함하는 방법.
9. 제1항에 있어서, 상기 제1 게이트 전극 위에 하드 마스크층을 형성하는 단계를 더 포함하고, 상기 제1 게이트 스페이서가 선택적으로 퇴적될 때에, 상기 하드 마스크층으로부터는 게이트 스페이서가 성장하지 않는 것인 방법.
10. 제1항에 있어서, 상기 제1 게이트 전극 위에 패드 산화물층을 형성하는 단계를 더 포함하고, 상기 제1 게이트 스페이서가 퇴적될 때에, 상기 제1 게이트 스페이서는 상기 패드 산화물로부터 더 성장하는 것인 방법.
11. 방법에 있어서,
반도체 핀 상에 게이트 유전체층을 형성하는 단계와,
상기 게이트 유전체층 위에 게이트 전극을 형성하는 단계와,
산을 이용하여 상기 게이트 유전체층의 노출 표면에 전처리(pre-treatment)를 수행하는 단계와,
상기 게이트 유전체층의 노출 표면에 실릴화 공정을 수행하는 단계와,
상기 게이트 전극의 측벽과 접촉하도록 게이트 스페이서를 퇴적하는 단계와,
상기 게이트 스페이서를 에칭 마스크로서 이용해 상기 게이트 유전체층을 에칭하여 상기 반도체 핀의 일부를 노출시키는 단계와,
상기 반도체 핀에 기초하여 에피택시 반도체 영역을 형성하는 단계를 포함하는 방법.
12. 제11항에 있어서, 상기 게이트 스페이서가 퇴적될 때에, 상기 게이트 유전체층의 노출 표면 상에는 게이트 스페이서가 퇴적되지 않는 것인 방법.
13. 제11항에 있어서, 상기 전처리가 수행될 때에, 상기 게이트 전극과 겹치지 않는 상기 반도체 핀의 부분은 상기 게이트 유전체층으로 덮이는 것인 방법.
14. 제11항에 있어서, 상기 게이트 유전체층을 형성하는 단계는 산화물층을 형성하는 단계를 포함하는 것인 방법.
15. 제11항에 있어서, 상기 게이트 스페이서를 퇴적하는 단계는 실리콘 질화물을 선택적으로 성장시키는 단계를 포함하는 것인 방법.
16. 방법에 있어서,
산화물층 위에 게이트 스택을 형성하는 단계로서, 상기 게이트 스택은,
게이트 전극과,
상기 게이트 전극 위의 패드층과,
상기 패드층 위의 산화물 하드 마스크를 포함하며, 상기 게이트 스택은 상기 산화물층의 제1 부분을 덮고, 상기 산화물층의 제2 부분은 노출되는 것인, 상기 게이트 스택을 형성하는 단계와,
상기 게이트 전극과 상기 패드층의 노출 측벽 상에 게이트 스페이서를 선택적으로 성장시키는 단계로서, 상기 산화물층의 제2 부분은 상기 게이트 스페이서가 성장한 후에 노출된 상태로 남아 있는 것인, 상기 게이트 스페이서를 선택적으로 성장시키는 단계와,
상기 게이트 스페이서와 인접한 소스/드레인 영역을 형성하는 단계를 포함하는 방법.
17. 제16항에 있어서, 상기 패드층에는 산화물이 없는 것인 방법.
18. 제16항에 있어서, 상기 게이트 스페이서가 성장할 때에, 상기 산화물 하드 마스크의 노출 측벽은 노출되는 것인 방법.
19. 제16항에 있어서, 상기 게이트 스페이서는 실리콘 질화물을 포함하는 것인 방법.
20. 제16항에 있어서, 상기 소스/드레인 영역이 형성되기 전에, 상기 산화물층의 상기 제2 부분을 제거하는 단계를 더 포함하는 방법.

Claims (10)

  1. 반도체 소자의 제조 방법에 있어서,
    제1 반도체 핀(fin) 상에 제1 게이트 유전체층을 형성하는 단계와,
    상기 제1 게이트 유전체층의 일부 위에 제1 게이트 전극을 형성하는 단계로서, 상기 제1 게이트 전극은 상기 제1 반도체 핀의 측벽 및 상면 상에서 연장되는 것인, 상기 제1 게이트 전극을 형성하는 단계와,
    상기 제1 게이트 유전체층의 노출 부분 상에 저해막(inhibitor film)을 형성하는 단계와,
    상기 제1 게이트 전극의 측벽 상에 제1 게이트 스페이서를 선택적으로 퇴적하는 단계로서, 상기 제1 게이트 유전체층의 노출 부분에는, 상기 제1 게이트 유전체층의 노출 부분 상에 있는 저해막으로 인해, 상기 제1 게이트 스페이서를 형성하기 위한 재료가 퇴적되지 않는 것인, 상기 제1 게이트 스페이서를 선택적으로 퇴적하는 단계와,
    상기 제1 게이트 스페이서를 에칭 마스크로서 이용해 상기 제1 게이트 유전체층을 에칭하여 상기 제1 반도체 핀의 일부를 노출시키는 단계와,
    상기 제1 반도체 핀 상에 제1 에피택시 반도체 영역을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 저해막은 소수성인 것인 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 저해막을 형성하는 단계는,
    상기 제1 게이트 스페이서가 선택적으로 퇴적되기 전에, 산(acid)을 이용하여 상기 제1 게이트 유전체층을 전처리하는 단계와,
    상기 제1 게이트 유전체층에 결합(bond)을 부착시키는 실릴화 공정(silylation process)을 수행하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 에피택시 반도체 영역이 형성된 후에, 상기 제1 게이트 스페이서를 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 게이트 스페이서와 상기 제1 에피택시 반도체 영역을 덮도록 층간 유전체를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    제2 반도체 핀 상에 제2 게이트 유전체층을 형성하는 단계와,
    상기 제2 게이트 유전체층 위에 제2 게이트 전극을 형성하는 단계로서, 상기 제2 게이트 전극은 상기 제2 반도체 핀의 측벽 및 상면 상에서 연장되는 것인, 상기 제2 게이트 전극을 형성하는 단계와,
    상기 제2 게이트 전극 상에 블랭킷 마스크층을 퇴적하는 단계와,
    상기 블랭킷 마스크층을 비등방성 에칭하여 제2 게이트 스페이서를 형성하는 단계와,
    상기 제2 게이트 스페이서를 에칭 마스크로서 이용해 상기 제2 게이트 유전체층과 상기 제2 반도체 핀을 에칭하여 오목부를 형성하는 단계와,
    상기 오목부에 제2 에피택시 반도체 영역을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 제1 게이트 전극 위에 하드 마스크층을 형성하는 단계를 더 포함하고, 상기 제1 게이트 스페이서가 선택적으로 퇴적될 때에, 상기 하드 마스크층으로부터는 게이트 스페이서가 성장하지 않는 것인 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 제1 게이트 전극 위에 패드 산화물층을 형성하는 단계를 더 포함하고, 상기 제1 게이트 스페이서가 퇴적될 때에, 상기 제1 게이트 스페이서는 상기 패드 산화물로부터 더 성장하는 것인 반도체 소자의 제조 방법.
  9. 반도체 소자의 제조 방법에 있어서,
    반도체 핀 상에 게이트 유전체층을 형성하는 단계와,
    상기 게이트 유전체층의 일부 위에 게이트 전극을 형성하는 단계와,
    산을 이용하여 상기 게이트 유전체층의 노출 표면에 전처리(pre-treatment)를 수행하는 단계와,
    상기 게이트 유전체층의 노출 표면 상에 저해막이 형성되도록, 상기 게이트 유전체층의 노출 표면에 실릴화 공정을 수행하는 단계와,
    상기 게이트 전극의 측벽과 접촉하도록 게이트 스페이서를 퇴적하는 단계와,
    상기 게이트 스페이서를 에칭 마스크로서 이용해 상기 게이트 유전체층을 에칭하여 상기 반도체 핀의 일부를 노출시키는 단계와,
    상기 반도체 핀 상에 에피택시 반도체 영역을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  10. 반도체 소자의 제조 방법에 있어서,
    산화물층 위에 게이트 스택을 형성하는 단계로서, 상기 게이트 스택은,
    게이트 전극과,
    상기 게이트 전극 위의 패드층과,
    상기 패드층 위의 산화물 하드 마스크
    를 포함하며, 상기 게이트 스택은 상기 산화물층의 제1 부분을 덮고, 상기 산화물층의 제2 부분은 노출되는 것인, 상기 게이트 스택을 형성하는 단계와,
    상기 산화물층의 제2 부분 상에 저해막을 형성하는 단계와,
    상기 게이트 전극과 상기 패드층의 노출 측벽 상에 게이트 스페이서를 선택적으로 성장시키는 단계로서, 상기 산화물층의 제2 부분은 상기 게이트 스페이서가 성장한 후에, 상기 산화물층의 제2 부분 상에 있는 상기 저해막으로 인해, 상기 게이트 스페이서로부터 노출된 상태로 남아 있는 것인, 상기 게이트 스페이서를 선택적으로 성장시키는 단계와,
    상기 게이트 스페이서와 인접한 소스/드레인 영역을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
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