JP2019192913A - 高アスペクト比構造におけるｉｉｉ−ｖ族材料の除去方法 - Google Patents

高アスペクト比構造におけるｉｉｉ−ｖ族材料の除去方法 Download PDF

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Abstract

【課題】ＦｉｎＦＥＴ等の半導体デバイスを形成する方法において、高アスペクト比構造においてトレンチの底部（＜３０ｎｍ）に達することの困難性、サーマルバジェットの制限、基板処理チャンバに対するヒ素汚染及び除害の問題がある。【解決手段】基板上に形成された誘電体材料構造に隣接する複数のフィンのうちの第１のフィンの一部を除去し、第１のフィンの残りの部分の表面を露出させる工程と、基板処理環境においてＩＩＩ−Ｖ族半導体材料を堆積させることにより、堆積オペレーションを実行し、第１のフィンの残りの部分の表面上にフィーチャを形成する工程と、エッチングガスでフィーチャをエッチングするエッチングオペレーションを実行し、隣接する誘電体材料構造間に複数の開口部を形成する工程であって、エッチングオペレーションは堆積オペレーションと同じチャンバ内で実行される工程を含む。【選択図】図４Ａ

Description

背景
（分野）
本発明の実施形態は、一般に、半導体デバイスを形成するための方法に係り、より詳細には、フィン電界効果トランジスタ（ＦｉｎＦｅｔ）を形成するための方法に関する。
（関連技術の説明）
ＦｉｎＦＥＴデバイスは、通常、トランジスタ用のチャネルとソース／ドレイン領域がその上に形成された高アスペクト比の半導体フィンを含む。次に、チャネル領域及びソース／ドレイン領域の表面積が増大するという利点を利用して、フィンデバイスの一部の上にそれに沿ってゲート電極を形成して、より速く、より信頼性が高く、より良く制御される半導体トランジスタデバイスを製造する。ＦｉｎＦＥＴの更なる利点は、短チャネル効果を低減し、より高い電流を提供することを含む。
ＦｉｎＦＥＴを製造するための従来の技術は、パターン化されたウェハ上のＩＩＩ−Ｖ族材料（例えば、ＧａＡｓ、ＩｎＧａＡｓ、及びＩｎＰ等）の除去又はトリミング中に課題を抱えている。そのような課題は、Ｓｉ、ＳｉＯｘ、及びＳｉＮｘに対するＩＩＩ−Ｖ族半導体材料の選択的にエッチング、高アスペクト比構造においてトレンチの底部（＜３０ｎｍ）に達することの困難性、サーマルバジェットの制限、基板処理チャンバに対するヒ素汚染及び除害の制約を含む。
従って、フィン構造製造のための改良された方法が必要とされている。
概要
ＦｉｎＦＥＴ等の半導体デバイスを形成する方法が提供される。一実施形態では、フィン構造処理方法は、基板上に形成された複数のフィンのうちの第１のフィンの一部を除去し、第１のフィンの残りの部分の表面を露出させる工程であって、フィンは基板上に形成された誘電体材料構造に隣接する工程と、基板処理環境においてＩＩＩ−Ｖ族半導体材料を堆積させることにより、堆積オペレーションを実行し、第１のフィンの残りの部分の表面上にフィーチャを形成する工程と、エッチングガスでフィーチャをエッチングするエッチングオペレーションを実行し、隣接する誘電体材料構造間に複数の開口部を形成する工程であって、エッチングオペレーションは堆積オペレーションと同じチャンバ内で実行される工程を含む。
他の実施形態では、フィン構造の処理方法は、基板上に形成された複数のフィンのうちの第１のフィンの一部を除去し、第１のフィンの残りの部分の表面を露出させる工程であって、フィンは基板上に形成された誘電体材料構造に隣接する工程と、基板処理環境においてＩＩＩ−Ｖ族半導体材料を堆積させることにより、堆積オペレーションを実行し、第１のフィンの残りの部分の表面上にフィーチャを形成する工程と、化学機械研磨プロセスによりＩＩＩ−Ｖ族半導体材料を平坦化する工程と、エッチングガスでフィーチャをエッチングするエッチングオペレーションを実行し、隣接する誘電体材料構造間に複数の開口部を形成する工程であって、エッチングオペレーションは堆積オペレーションと同じチャンバ内で実行される工程と、第１のフィンの残りの部分の表面上に充填材料を形成する工程であって、充填材料は複数の開口部のうちの対応する開口部内に形成される工程を含む。
他の実施形態では、フィン構造の処理方法は、基板上に形成された複数のフィンのうちの第１のフィンの一部を除去し、第１のフィンの残りの部分の表面を露出させる工程であって、フィンは基板上に形成された誘電体材料構造に隣接する工程と、基板処理環境においてＩＩＩ−Ｖ族半導体材料を堆積させることにより、堆積オペレーションを実行し、第１のフィンの残りの部分の表面上にフィーチャを形成する工程と、化学機械研磨プロセスによりＩＩＩ−Ｖ族半導体材料を平坦化する工程と、エッチングガスでフィーチャをエッチングするエッチングオペレーションを実行し、隣接する誘電体材料構造間に複数の開口部を形成する工程であって、エッチングオペレーションは堆積オペレーションと同じチャンバ内で実行され、エッチングガスはＨＣｌである工程と、基板処理環境に水素含有ガス、キャリアガス又はこれらの混合部を供給する工程と、第１のフィンの残りの部分の表面上に充填材料を形成する工程であって、充填材料は複数の開口部のうちの対応する開口部内に形成される工程を含む。
本開示の上記した構成を詳細に理解することができるように、上記で簡単に要約された本開示のより詳細な説明は、実施形態を参照することにより得ることができ、その幾つかは添付図面に記載されている。しかしながら、添付図面は例示的な実施形態のみを例示するに過ぎず、従ってその範囲を限定すると解釈されるべきではなく、他の同等に有効な実施形態を含み得ることに留意すべきである。
本明細書に記載の一実施形態による半導体構造の斜視図である。 〜 本明細書に記載の一実施形態による半導体デバイスを形成するためのプロセスを示す。 〜 本明細書に記載の他の実施形態による半導体デバイスを形成するためのプロセスを示す。 幾つかの実施形態によるフィン構造処理方法のオペレーションを示す。 幾つかの実施形態によるフィン構造処理方法のオペレーションを示す。 幾つかの実施形態によるフィン構造処理方法のオペレーションを示す。
理解を容易にするために、可能な場合には、図面に共通の同一要素を示すために同一参照番号が用いられる。一実施形態の要素及び構成は、更に詳述することなく、他の実施形態に有益に組み込まれてもよいと考えられる。
詳細な説明
図１は、本明細書に記載の一実施形態による半導体構造１００の斜視図である。半導体構造１００は、基板１０１と、複数のフィン１０２（２個のみが示されているが、構造は２個より多くのフィンを有することができる）と、基板１０１上で隣接するフィン１０２間に配置された誘電体材料１０４と、誘電体材料１０４上で各々のフィン１０２の一部の上方に配置されたゲート電極１１０を含むことができる。基板１０１は、バルクシリコン基板であってもよく、ｐ型又はｎ型不純物でドープされていてもよい。代替的に、基板１０１は、ゲルマニウム、シリコン−ゲルマニウム、及び他の同様の材料を含む他の基板材料から製造されてもよい。複数のフィン１０２は、基板１０１と同じ材料から製造されることができる。誘電体材料１０４は、シャロートレンチアイソレーション（ＳＴＩ）領域等の分離領域を形成することができ、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭窒化ケイ素、又は任意の他の適切な誘電体材料等から製造されることができる。図１に示されるように、複数のフィン１０２の各々は、誘電体材料１０４の上面の上方に一定の距離で延在する。ゲート誘電体１０８は、ゲート電極１１０と複数のフィン１０２の間に形成される。ゲート誘電体１０８は、ゲート電極１１０と複数のフィン１０２の間の電気的な分離を可能にする。ゲート誘電体１０８は、窒化シリコン、酸化シリコン、酸化ハフニウム、酸窒化ハフニウムケイ素、ケイ酸ハフニウム、酸化ハフニウムケイ素、又は他の任意の適切なゲート誘電体材料から製造されることができる。ゲート電極１１０は、ポリシリコン、アモルファスシリコン、ゲルマニウム、シリコンゲルマニウム、金属、又は金属合金から製造されることができる。
図２Ａ〜図２Ｈは、本明細書に記載の一実施形態による半導体デバイスを形成するためのプロセスを示す。図２Ａは、半導体構造１００の側面図である。半導体構造１００は、誘電体材料１０４の上面２０１及びゲート電極１１０の上方で延在する複数のフィン１０２（３個が示されている）を含む。明確にするために、ゲート電極１０８と基板１０１は省略されている。次に、図２Ｂに示されるように、各々のフィン１０２の一部が除去され、フィン１０２の残りの部分２０４の表面２０２が露出される。各々のフィン１０２の一部の除去は、以下で説明されるように、選択的エッチングプロセスによってもよい。従って、ゲート電極１１０と誘電体材料１０４は、フィン１０２の一部の除去により大きな影響を受けない。即ち、フィン１０２とゲート電極１１０と誘電体材料１０４は異なる材料で形成されているので、エッチングケミストリは、フィン１０２のエッチング速度がゲート電極１１０及び誘電体材料１０４のエッチング速度よりかなり速くなるように選択される。各々のフィン１０２の残りの部分２０４の表面２０２は、誘電体材料の上面２０１から窪んでいる。
図２Ｃに示されるように、フィーチャ２０６（例えば、ピラー又はリッジ等）が各々のフィン１０２の残りの部分２０４の表面２０２上に形成される。図２Ｃを見ると、フィーチャ２０６は前景に見え、一方、ゲート電極１１０は背景に見える。フィーチャ２０６を形成する前に、表面２０１及び２０２上に形成された任意の自然酸化物は前クリーンプロセスにより除去されることができる。フィーチャ２０６は、ＩＩＩ−Ｖ族成長チャンバ等のエピタキシャル堆積チャンバ内で形成されることができる。エピタキシャル堆積を実行するための１つの適切な装置は、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能なＣＥＮＴＵＲＡ（商標名）ＲＰ ＥＰｉプラットフォームである。一実施形態では、各々のフィーチャ２０６は、各々のフィン１０２の残りの部分２０４の表面２０２上に核形成層を最初に形成することにより形成される。基板１０１（図１）は、約３００℃〜約４００℃の温度に保持される。核形成層の形成中、エピタキシャル堆積チャンバは、約１００Ｔｏｒｒ未満の圧力を有することができる。核形成層は、約５０オングストローム〜約１００オングストロームの厚さを有することができる。核形成層を形成した後、基板１０１（図１）は約５００℃〜約６００℃の温度に加熱され、エピタキシャル堆積チャンバの圧力は約１０Ｔｏｒｒ〜約４０Ｔｏｒｒに低下され、フィーチャ２０６が形成される。核形成層及びフィーチャ２０６を形成するために用いられる材料は、ＩＩＩ−Ｖ族半導体材料（例えば、特に、アンチモン化アルミニウム、ヒ化アルミニウム、ヒ化アルミニウムガリウム、リン化アルミニウムガリウムインジウム、窒化アルミニウムガリウム、リン化アルミニウムガリウム、ヒ化アルミニウムヒインジウム、窒化アルミニウム、リン化アルミニウム、ヒ化ホウ素、窒化ホウ素、リン化ホウ素、アンチモン化ガリウム、ヒ化ガリウム、ヒ化リン化ガリウム、リン化ガリウム、ヒ化アンチモン化ガリウム、アンチモン化インジウム、ヒ化インジウム、ヒ化アンチモン化インジウム、ヒ化インジウムガリウム、窒化インジウムガリウム、リン化インジウムガリウム、窒化インジウム、リン化インジウム、及びこれらの組み合わせ）である。従って、フィーチャ及び核形成層は、ＩＩＩ−Ｖ族半導体材料をエピタキシャル堆積させることにより形成されることができる。
異なる表面上での成長速度が異なるためにダイヤモンド形状を形成するシリコン又はゲルマニウム系のストレッサ材料とは異なり、フィーチャ２０６を形成するために用いられる材料はダイヤモンド形状を形成しない。フィーチャ２０６の高さ、幅及びファセットは、温度、圧力及び／又は前駆体のフローにより制御されることができる。図２Ｃに示されるように、各々のフィーチャ２０６は、矩形断面と、各々のフィン１０２の残りの部分２０４の表面２０１に亘って実質的に一定の幅Ｗ１とを有することができる。幅Ｗ１は、フィン１０２の残りの部分２０４の幅Ｗ２より大きくすることができる。一実施形態では、幅Ｗ１は幅Ｗ２よりも約１ｎｍ〜約１０ｎｍ広い。
次に、図２Ｄに示されるように、誘電体材料２０８が隣接するフィーチャ２０６間に形成される。一実施形態では、誘電体材料２０８とフィーチャ２０６は、誘電体材料２０８の堆積プロセスの終わりに同一平面上にある。また、他の実施形態では、誘電体材料２０８はフィーチャ２０６及びゲート電極１１０上に形成される。誘電体材料２０８は、誘電体材料１０４と同じ材料とすることができる。一実施形態では、誘電体材料２０８は酸化シリコンであり、流動化学気相成長（ＦＣＶＤ）プロセスにより堆積される。次に、図２Ｅに示されるように、化学機械平坦化（ＣＭＰ）プロセスが誘電体材料２０８上で実行され、フィーチャ２０６が露出される。各々のフィーチャ２０６の表面２１０は露出され、表面２１０は誘電体材料２０８の表面２１２と同一平面上にある。
次に、図２Ｆに示されるように、フィーチャ２０６が除去され、残りの部分２０４の表面２０２が露出される。ゲート誘電体１０８及びゲート電極１１０は背景に現れるはずであるが、明確にするために省略される。フィーチャ２０６は、誘電体材料２０８が実質的に影響を受けないように、選択的エッチングプロセスにより除去されることができる。即ち、フィーチャ２０６と誘電体材料２０８は異なる材料で形成されているので、フィーチャ２０６のエッチング速度は誘電体材料２０８のエッチング速度よりはるかに速い。エッチング処理が以下に説明される。除去プロセスの結果として、複数の開口部２１４（例えば、トレンチ又はビア等）が誘電体材料２０８に形成される。各々の開口部２１４は、フィーチャ２０６と同じ形状を有する。次に、図２Ｇに示されるように、ストレッサ材料等の充填材料２１６が、各々のフィン１０２の残りの部分２０４の表面２０２上の各々の開口部２１４に堆積される。また、充填材料２１６は誘電体材料２０８の表面２１２上にも堆積させることができ、エッチバックプロセスを実行して誘電体材料２０８の表面２１２上に堆積された充填材料２１６を除去することができる。充填材料２１６はＦｉｎＦＥＴデバイスのソース又はドレインとなることができ、シリコン及び／又はゲルマニウム系の材料であってもよい。一実施形態では、充填材料２１６は導電性材料である。充填材料２１６は、アプライドマテリアルズ社から入手可能なエピタキシャル堆積チャンバ内でエピタキシャル堆積プロセスにより形成されることができる。エピタキシャル堆積プロセスは、一般に、エピタキシャル堆積チャンバ内にエピタキシ前駆体（例えば、シラン、ゲルマン、ホスフィン、及びアルシン等）を流し、基板を例えば３００℃〜６００℃の温度に加熱することにより実行され、これにより、基板上にエピタキシャル堆積が生じる。ＩＩＩ−Ｖ族半導体材料の場合、ＩＩＩ族元素の前駆体は、アルシン、ホスフィン、及びスチルベン等の材料と反応することができるハロゲン化物を含む。一実施形態では、充填材料２１６はリンがドープされたシリコンであり、ＦｉｎＦＥＴデバイスはｎ型ＦＥＴである。他の実施形態では、充填材料２１６はホウ素又はガリウムでドープされたシリコンゲルマニウムであり、ＦｉｎＦＥＴデバイスはｐ型ＦＥＴである。充填材料２１６の形状は、充填材料２１６が内部に形成される開口部２１４により制約される。従って、ダイヤモンド形状を有する代わりに、充填材料２１６は矩形断面を有し、隣接する充填材料２１６間の距離は増大する。各々の充填材料２１６は、誘電体材料２０８の表面２１２から窪んでいる表面２１３を有する。
複数の開口部２１４を形成することの他の利点は、開口部２１４内の充填材料２１６の表面２１３上に堆積されたいかなる材料も自己整合的であることである。一実施形態では、図２Ｈに示されるように、金属コンタクト２２２が開口部２１４内の充填材料２１６上に堆積される。金属コンタクト２２２と充填材料２１６の両方が開口部２１４内に形成されるので、金属コンタクト２２２は充填材料２１６、即ちソース又はドレインに対して自己整合する。金属コンタクト２２２は、金属（例えば、コバルト又はタングステン等）から製造される。金属コンタクト２２２の堆積前に、追加材料を充填材料２１６上に形成することができる。例えば、シリサイド化プロセスにより、充填材料２１６上にシリサイド又はゲルマニド層２１８が形成されることができる。ライナ２２０が、原子層堆積（ＡＬＤ）プロセスにより開口部２１４内にコンフォーマルに形成されることができる。次いで、金属コンタクト２２２がライナ２２０上に堆積される。ＣＭＰプロセスが実行され、表面が平坦化される。
幾つかの実施形態では、エッチングプロセスを実行するための１つの適切な装置は、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能なＣＥＮＴＵＲＡ（商標名）ＲＰ Ｅｐプラットフォームである。本明細書に記載の実施形態により、他の製造業者からの他の適切に構成された装置も利用することができると考えられる。前述のように、選択的エッチングがＩＩＩ−Ｖ族構造を除去するために用いられる。例えば、ＩＩＩ−Ｖ族材料に対して選択的なエッチングケミストリを用いて、酸化物及び／又は窒化物含有ギャップ充填材料に対して優先的にフィーチャ２０６を除去する。エッチングオペレーションは、堆積オペレーションと同じチャンバ内で行われることができる。
幾つかの実施形態では、ＨＣｌ等の塩素含有ガスがエッチング剤として用いられる。塩素含有ガスは、任意選択で、Ｈ２等の水素含有ガスと共に基板処理環境に供給される。幾つかの実施形態では、塩素含有ガスは、追加的に、Ｎ２又はＡｒ等の比較的非反応性のキャリアガスとともに基板処理環境に送られる。一例では、ＨＣｌは、３００ｍｍウェハに対して、約１ｓｃｃｍ〜約５００ｓｃｃｍのフローレートで基板処理環境に供給される。非反応性キャリアガスが、約１ｓｌｍ〜約２０ｓｍｌのフローレートで基板処理環境に供給される。ウェハの温度は約３００℃〜約８００℃に維持され、基板処理環境の圧力は約０Ｔｏｒｒ〜約１００Ｔｏｒｒに維持される。
Ｈ２Ｏはシリコン表面を酸化するので、ＨＣｌとＨ２Ｏの混合物ではなく、ＨＣｌが用いられる。１〜５００ｓｃｃｍのマスフローで、低温（約８００℃未満）でＨＣｌエッチングガスを用いることにより、Ｓｉ、ＳｉＯｘ、ＳｉＮｘの損傷が低減される。更に、低圧エッチングプロセス（１００Ｔｏｒｒ未満）を用いることにより、ガスが高アスペクト比のフィーチャの深いトレンチの底に到達することが可能になる。
図３Ａ〜図３Ｃは、本明細書に記載の他の実施形態による半導体デバイスを形成するためのプロセスを示す。図３Ａは半導体構造３００の側面図である。半導体構造３００は、半導体表面３０５を有する基板３０２を含む。半導体表面３０５は、複数の被覆部分３０６により分離された複数の露出部分３０４を含む。一実施形態では、基板３０２はシリコン基板であり、半導体表面３０５はシリコン表面である。第１の誘電体材料３０８は、半導体表面３０５の被覆部分３０６上に配置される。第１の誘電体材料３０８は、酸化シリコン、窒化シリコン、酸窒化シリコン、炭窒化シリコン、又は任意の他の適切な誘電体材料であってもよい。次に、図３Ｂに示されるように、フィーチャ３１０が半導体表面３０５の各々の露出部分３０４上に形成される。フィーチャ３１０はフィーチャ２０６と同じであってもよい。フィーチャ３１０を形成する前に、半導体表面３０５上に形成された自然酸化物が、前クリーンプロセスにより除去されてもよい。フィーチャ３１０は、エピタキシャル堆積チャンバ内で形成されることができる。一実施形態では、各々のフィーチャ３１０は、最初に半導体表面３０５の対応する露出部分３０４上に核形成層を形成することにより形成される。核形成層及びフィーチャ３１０は、核形成層及びフィーチャ２０６と同じプロセス条件下で形成されることができる。異なる表面上での成長速度が異なるためにダイヤモンド形状を形成するシリコン又はゲルマニウム系の材料とは異なり、フィーチャ３１０を形成するために用いられる材料はダイヤモンド形状を形成しない。フィーチャ３１０の高さ、幅及びファセットは、温度、圧力及び／又は前駆体のフローにより制御されることができる。
次に、図３Ｃに示されるように、第２の誘電体材料３１２が隣接フィーチャ３１０間に形成される。一実施形態では、第２の誘電体材料３１２及びフィーチャ３１０は、第２の誘電体材料の堆積プロセスの終わりに同一平面上にある。また、他の実施形態では、第２の誘電体材料３１２がフィーチャ３１０上に形成され、第２の誘電体材料３１２上でＣＭＰプロセスが実行され、フィーチャ３１０が露出される。第２の誘電体材料３１２は誘電体材料２０８と同じ材料であってもよい。
次に、図２Ｆ、図２Ｇ、及び図２Ｈに示されるプロセスオペレーションが半導体構造３００上で実行され、第２の誘電体材料３１２に複数の開口部を形成し、複数の開口部に充填材料を堆積し、複数の開口部に金属を堆積する。充填材料は充填材料２１６と同じであってもよく、金属は金属コンタクト２２２と同じでもよい。充填材料と金属は同じ開口部内に形成されるので、両方の材料は自己整合的である。
フィン構造処理方法は、本明細書に記載されており、上記に記載されている。図４Ａは、幾つかの実施形態によるフィン構造処理のための方法４００のオペレーションを示す。方法４００は、半導体基板上に形成された複数のフィンのうちの第１のフィンの一部を除去し、第１のフィンの残りの部分の表面を露出させることを含み、フィンはオペレーション４０２で半導体基板上に形成された誘電体材料構造に隣接している。更に、方法４００は、オペレーショ４０４で、基板処理環境で、ＩＩＩ−Ｖ族半導体材料を堆積させることにより、第１のフィンの残りの部分の表面上にフィーチャを形成することを含む。更に、方法４００は、オペレーション４０８で、エッチングガスでフィーチャをエッチングし、隣接する誘電体材料構造間に複数の開口部を形成することを含む。幾つかの実施形態では、エッチングガスは塩素含有ガスである。幾つかの実施形態では、エッチングガスは、上述されたように、水素含有ガス、及び／又はキャリアガスと共に基板処理環境に供給される。
フィン構造処理方法は、本明細書に記載されており、上記に記載されている。図４Ｂは、幾つかの実施形態によるフィン構造処理のための方法４２０のオペレーションを示す。方法４２０は、半導体基板上に形成された複数のフィンのうちの第１のフィンの一部を除去し、第１のフィンの残りの部分の表面を露出させることを含み、フィンはオペレーション４２０で半導体基板上に形成された誘電体材料構造に隣接している。更に、方法４２０は、オペレーショ４０４で、基板処理環境で、ＩＩＩ−Ｖ族半導体材料を堆積させることにより、第１のフィンの残りの部分の表面上にフィーチャを形成することを含む。更に、方法４２０は、オペレーション４０６で、化学機械研磨処理（ＣＭＰ）によりＩＩＩ−Ｖ族半導体材料を平坦化することを含む。更に、方法４２０は、工程４０８で、エッチングガスでフィーチャをエッチングし、隣接する誘電体材料構造間に複数の開口部を形成することを含む。幾つかの実施形態では、エッチングガスは塩素含有ガスである。幾つかの実施形態で、エッチングガスは、水素含有ガス、及び／又はキャリアガスと共に基板処理環境に供給される。更に、方法４２０は、第１のフィンの残りの部分の表面上に充填材料を形成することを含み、充填材料は、工程４１２において、複数の開口部の対応する開口部内に形成される。
フィン構造処理方法は、本明細書に記載されており、上記に記載されている。図４Ｃは、幾つかの実施形態によるフィン構造処理のための方法４３０のオペレーションを示す。方法４３０は、半導体基板上に形成された複数のフィンのうちの第１のフィンの一部を除去し、第１のフィンの残りの部分の表面を露出させることを含み、フィンはオペレーション４２０で半導体基板上に形成された誘電体材料構造に隣接している。更に、方法４３０は、オペレーショ４０４で基板処理環境においてＩＩＩ−Ｖ族半導体材料を堆積させることにより、第１のフィンの残りの部分の表面上にフィーチャを形成することを含む。更に、方法４３０は、オペレーション４０６で化学機械研磨処理によりＩＩＩ−Ｖ族半導体材料を平坦化することを含む。更に、方法４３０は、工程４０８で、エッチングガスでフィーチャをエッチングし、隣接する誘電体材料構造間に複数の開口部を形成することを含む。幾つかの実施形態では、エッチングガスは塩素含有ガスである。更に、方法４３０は、工程４１０において、水素含有ガス、キャリアガス、又はこれらの組み合わせを基板処理環境に供給することを含む。更に、方法４３０は、第１のフィンの残りの部分の表面上に充填材料を形成することを含み、充填材料は、工程４１２において、複数の開口部の対応する開口部内に形成される。
幾つかの実施形態では、ＩＩＩ−Ｖ族成長チャンバはチャンバ徐害装置に接続される。チャンバ徐害装置は、ヒ素含有材料等の種を削減するために用いることができる吸収装置を含む。チャンバ徐害装置は、例えば基板処理チャンバから流れる流出物流からヒ素を除去することを可能にする。従来のエッチングツールは専用の除害装置を有していない。従って、従来のエッチングツールとは異なり、ＩＩＩ−Ｖ族成長チャンバは基板処理チャンバから流れる流出物に接続されたチャンバ徐害装置を備えているので、ＩＩＩ−Ｖ族成長チャンバをエッチングに用いることで汚染及び徐害の問題が回避される。
従って、幾つかの実施形態では、方法４００は、工程４１４でチャンバ徐害装置により基板処理チャンバから流れる流出物流から種（例えば、ヒ素含有材料等）を除去することを含む。幾つかの実施形態では、チャンバ徐害装置は吸収装置含む。
前述の内容は本開示の実施形態を対象としているが、その基本的範囲から逸脱することなく他の及び更なる実施形態を創作することができ、その範囲は特許請求の範囲に基づいて定められる。

Claims (15)

  1. フィン構造の処理方法であって、
    基板上に形成された複数のフィンのうちの第１のフィンの一部を除去し、第１のフィンの残りの部分の表面を露出させる工程であって、フィンは基板上に形成された誘電体材料構造に隣接する工程と、
    基板処理環境においてＩＩＩ−Ｖ族半導体材料を堆積させることにより、堆積オペレーションを実行し、第１のフィンの残りの部分の表面上にフィーチャを形成する工程と、
    エッチングガスでフィーチャをエッチングするエッチングオペレーションを実行し、隣接する誘電体材料構造間に複数の開口部を形成する工程であって、エッチングオペレーションは堆積オペレーションと同じチャンバ内で実行される工程を含む方法。
  2. 化学機械研磨プロセスによりＩＩＩ−Ｖ族半導体材料を平坦化する工程を含む請求項１記載の方法。
  3. 基板処理環境はエピタキシャル堆積チャンバである請求項１記載の方法。
  4. エッチングガスは塩素含有ガスである請求項３記載の方法。
  5. 塩素含有ガスはＨＣｌである請求項４記載の方法。
  6. 第１のフィンの残りの部分の表面上に充填材料を形成する工程を含み、充填材料は複数の開口部のうちの対応する開口部内に形成される請求項１記載の方法。
  7. 基板の温度は約３００℃〜約８００℃であり、基板処理環境の圧力は、エッチングオペレーションの少なくとも一部の間、約１Ｔｏｒｒ〜約１００Ｔｏｒｒである、請求項１記載の方法。
  8. ３００ｍｍウェハに対して、エッチングガスは、約１ｓｃｃｍ〜約５００ｓｃｃｍのフローレートで基板処理環境に供給される請求項１記載の方法。
  9. エッチングガスは、水素含有ガス、キャリアガス、又はこれらの組み合わせと共に基板処理環境に供給される請求項１記載の方法。
  10. キャリアガスは、Ｎ２又はＡｒである請求項９記載の方法。
  11. キャリアガスは、約１ｓｌｍ〜約２０ｓｌｍのフローレートで基板処理環境に供給される請求項１０記載の方法。
  12. チャンバ除害装置により、基板処理環境から流れる流出物流から種を除去する工程を含む請求項１記載の方法。
  13. フィン構造の処理方法であって、
    基板上に形成された複数のフィンのうちの第１のフィンの一部を除去し、第１のフィンの残りの部分の表面を露出させる工程であって、フィンは基板上に形成された誘電体材料構造に隣接する工程と、
    基板処理環境においてＩＩＩ−Ｖ族半導体材料を堆積させることにより、堆積オペレーションを実行し、第１のフィンの残りの部分の表面上にフィーチャを形成する工程と、
    化学機械研磨プロセスによりＩＩＩ−Ｖ族半導体材料を平坦化する工程と、
    エッチングガスでフィーチャをエッチングするエッチングオペレーションを実行し、隣接する誘電体材料構造間に複数の開口部を形成する工程であって、エッチングオペレーションは堆積オペレーションと同じチャンバ内で実行される工程と、
    第１のフィンの残りの部分の表面上に充填材料を形成する工程であって、充填材料は複数の開口部のうちの対応する開口部内に形成される工程を含む方法。
  14. フィーチャはエピタキシャル堆積チャンバ内で形成される請求項１３記載の方法。
  15. フィン構造の処理方法であって、
    基板上に形成された複数のフィンのうちの第１のフィンの一部を除去し、第１のフィンの残りの部分の表面を露出させる工程であって、フィンは基板上に形成された誘電体材料構造に隣接する工程と、
    基板処理環境においてＩＩＩ−Ｖ族半導体材料を堆積させることにより、堆積オペレーションを実行し、第１のフィンの残りの部分の表面上にフィーチャを形成する工程と、
    化学機械研磨プロセスによりＩＩＩ−Ｖ族半導体材料を平坦化する工程と、
    エッチングガスでフィーチャをエッチングするエッチングオペレーションを実行し、隣接する誘電体材料構造間に複数の開口部を形成する工程であって、エッチングオペレーションは堆積オペレーションと同じチャンバ内で実行され、エッチングガスはＨＣｌである工程と、
    基板処理環境に水素含有ガス、キャリアガス、又はこれらの混合物を供給する工程と、
    第１のフィンの残りの部分の表面上に充填材料を形成する工程であって、充填材料は複数の開口部のうちの対応する開口部内に形成される工程を含む方法。
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