TWI745045B - 半導體元件及其製造方法 - Google Patents

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TWI745045B
TWI745045B TW109128836A TW109128836A TWI745045B TW I745045 B TWI745045 B TW I745045B TW 109128836 A TW109128836 A TW 109128836A TW 109128836 A TW109128836 A TW 109128836A TW I745045 B TWI745045 B TW I745045B
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馬丁克里斯多福 霍蘭德
布萊戴恩 杜瑞茲
馬庫斯瓊斯亨利庫斯 范達爾
奧野泰利
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台灣積體電路製造股份有限公司
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Abstract

在一個實施例中，一種器件包括：具有通道區的半導體基板；通道區上方的閘堆疊；以及與閘堆疊相鄰的磊晶源極/汲極區，該磊晶源極/汲極區包括：半導體基板中的主要部分，主要部分包括摻有鎵的半導體材料，主要部分中的鎵的第一濃度小於半導體材料中鎵的固體溶解度；在主體部分上的終端部分，終端部分摻有鎵，終端部分中鎵的第二濃度大於半導體材料中鎵的固體溶解度。

Description

半導體元件及其製造方法
本揭露是關於一種半導體元件及其製造方法。
半導體元件應用於各式電子產品之中，例如個人電腦、行動電話、數位相機及其他各式的電子產品。製造半導體元件的方法通常先依序在半導體基板上沉積絕緣層或介電層、導電層以及半導體層的材料，接著使用微影技術在各材料層上構圖以在材料層上形成電子元件及電路。
半導體產業持續透過減小最小特徵尺寸以提高各種電子元件(例如：電晶體、二極體、電阻、電容等)的集成密度，使更多的元件集成於指定範圍內。然而，隨著特徵尺寸的減小，電子元件的效能的突破也是備受關注的課題。
據本揭露一實施方式，一種半導體元件包括半導體基板、閘堆疊及磊晶源極/汲極區。半導體基板具有通道區；閘堆疊位於通道區之上；及磊晶源極/汲極區相鄰閘堆疊， 磊晶源極/汲極區包括：主部分，位於半導體基板中，主部分包括摻雜有鎵的半導體材料，主部分中鎵的第一濃度小於半導體材料中鎵的固體溶解度；及終端部分，位於主部分上方，終端部分摻雜有鎵，終端部分中鎵的第二濃度大於半導體材料中鎵的固體溶解度。
根據本揭露一實施方式，一種半導體元件的製造方法，包括：形成閘堆疊位於鰭片上；蝕刻鰭片以在鰭片中形成與閘堆疊相鄰的凹陷；在第一成長階段持續提供磊晶前驅物以在凹陷中形成磊晶源極/汲極區的第一部份，磊晶前驅物包括半導體材料前驅物和鎵前驅物，在第一成長階段以第一流量持續提供鎵前驅物；以及在第二成長階段持續提供磊晶前驅物以在磊晶源極/汲極區的第一部份上方形成第二部分，在第二成長階段以第二流量持續提供鎵前驅物，第二流量大於第一流量。
根據本揭露一實施方式，一種半導體元件的製造方法，包括：在鰭片上生成閘堆疊；蝕刻鰭片以生成凹陷在相鄰於閘堆疊的鰭片中；提供複數半導體材料前驅物以生成在凹陷中的第一磊晶層；在提供完半導體材料前驅物後，提供摻雜物前驅物以生成雜質層於第一磊晶層上方；在提供完摻雜物前驅物後，重新提供半導體材料前驅物以生成在雜質層上的第二磊晶層；以及進行退火以將雜質層的至少一部分擴散到第一磊晶層和第二磊晶層中。
5:區域
50:基板
50N、50P:區域
52:鰭片
52R:凹陷
56:淺溝分離區
58:通道區
60:偽閘極介電質
62:偽閘極
64:光罩
66:閘極分隔物
68:輕摻雜的源極/汲極(LDD)區域
70:源極/汲極區
72:主層
74:終端層
76:層
78M:主層
78F:終端層
80:雜質層
82:終端層
84、84A、84B:超晶格結構，超晶格層
86、86A、86B:終端層
100:接觸蝕刻停止層(CESL)
102:層間介電層、第一層間介電(ILD)層
110:金屬閘極
112:閘極介電質
114:閘極
120:接觸開口
122:矽化物
124:下部源極/汲極觸點
130:第二層間介電(ILD)層
132:閘極光罩
134:閘極觸點
136:上部源極/汲極觸點
A-A:截面
B/C-B/C:截面
當結合隨附諸圖閱讀時，得自以下詳細描述最佳地理解本揭露之一實施例。應強調，根據工業上之標準實務，各種特徵並未按比例繪製且僅用於說明目的。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1圖繪示一些實施例的鰭式場效電晶體(Fin field-effect transistor；FinFET)的立體圖。
第2圖及第3圖繪示一些實施例在製造FinFET在中間階段的立體圖。
第4A圖至第4C圖繪示根據一些實施例在製造FinFET中更進一步在中間階段的剖面圖。
第5A圖至第5F圖繪示根據多種實施例的源極/汲極區的剖面圖。
第6A圖至第12B圖繪示根據一些實施例在製造FinFET中更進一步在中間階段的剖面圖。
以下揭示之實施例內容提供了用於實施所提供的標的之不同特徵的許多不同實施例，或實例。下文描述了元件和佈置之特定實例以簡化本案。當然，該等實例僅為實例且並不意欲作為限制。例如，在以下描述中之第一特徵在第二特徵之上或上方之形式可包括其中第一特徵與第二特徵直接接觸形成之實施例，且亦可包括其中可於第一特徵與第二特徵之間形成額外特徵，以使得第一特徵與第 二特徵可不直接接觸之實施例。此外，本案可在各個實例中重複元件符號及/或字母。此重複係用於簡便和清晰的目的，且其本身不指定所論述的各個實施例及/或配置之間的關係。
此外，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向(旋轉90度或以其他定向)並且本文所使用的空間相對描述詞可同樣相應地解釋。
在本揭露之一些實施例中，磊晶源極/汲極區中摻雜有鎵雜質。應注意，在本揭露之一實施例中，可互換地使用源極及汲極且其結構大體上相同。源極/汲極區在主要部有終端部。終端部有較主要部摻雜更高濃度的鎵，並且避免在源極/汲極區的表面產生鎵分離。在源極/汲極區的終端部摻雜鎵能降低對源極/汲極區的阻抗。避免鎵在源極/汲極區表面的分離能助於避免後續蝕刻製程中鎵的去除。此外，在源極/汲極區的終端部摻雜鎵能增加源極/汲極區的空穴的量，對於特定類型的源極/汲極區特別有利，例如P型的源極/汲極區。源極/汲極區的效能可因此獲得改善。
第1圖根據本揭露之實施例繪示了一個簡化的鰭片場效應電晶體(FinFET)的示意圖。為了使圖示清楚省 略了FinFET的一些其他特徵(討論如下)。所繪示的FinFET可以某種方式電性連接或耦合以進行操作，例如單電晶體或多電晶體(例如兩個電晶體)。
鰭片場效應電晶體包括從延伸自基板50的鰭片52。淺溝分離區56設置於基板50上，鰭片52從相鄰的淺溝分離區56之上或之間突出。雖然淺溝分離區56被敘述/示為分離自基板50，但如本文所使用的「基板」可用於僅指半導體基板或指包括分離區的半導體基板。此外，儘管鰭片52被示為是基板50的單一連續材料，但是鰭片52和/或基板50可包括單一材料或多種材料。在本文中，鰭片52指的是在相鄰的淺溝分隔區56之間延伸的部分。
閘極介電質112沿著側壁且在鰭片52的上表面上方，以及閘極114在閘極介電質112之上。源極/汲極區70設置於相對於閘極114及閘極介電質112在鰭片52的相對側。閘極分隔物66自閘極介電質112和閘極114將源極/汲極區70分隔開。一層間介電層102設置於源極/汲極區70及淺溝分隔區56之上。在多電晶體形成的實施例中，源極/汲極區70可以在各電晶體之間共享。在其中一個電晶體由多個鰭片52形成的實施例中，相鄰的源極/汲極區70可以互相電性連接，例如藉由磊晶生長將源極/汲極區70結合，或者透過接觸將源極/汲極區70與相同的源極/汲極耦合。
第1圖進一步繪示幾個參考截面。截面A-A沿著鰭片52的縱軸方向例如FinFET在源極/汲極區70之間 的電流流動方向。截面B/C-B/C垂直於截面A-A，並延伸穿過FinFET的源極/汲極區70。為求清楚說明，後續附圖皆參考這些參考截面。
本文討論的一些實施例是在使用後閘極製程下形成的FinFET。在其他實施例中，也可以使用先閘極製程。而且，一些實施例考慮了平面元件中使用的情況，例如平面式場校電晶體(Planar FET)。
第2圖至第12B圖是根據本揭露一些實施例在製造FinFET的中間階段的各種視圖。第2圖和第3圖是示意圖。第4A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖和第12A圖是沿著第1圖中的參考截面A-A繪示的剖面圖，除了多個鰭片/FinFET。第4B圖、第4C圖、第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖和第12B圖是沿著第1圖中的參考截面B/C-B/C繪示的剖面圖，除了多個鰭片/FinFET之外。
第2圖中繪示了基板50。基板50可為半導體基板像是體半導體(bulk semiconductor)、絕緣體上半導體(Semiconductor-on-insulator,SOI)基板或其他，其可以含摻雜(含P型或N型摻雜物)或無摻雜的。基板50可以是晶圓，例如矽晶圓。通常，SOI基板是在絕緣層上形成的半導體材料層。絕緣層可以是埋入式氧化物(BOX)層、氧化矽層及類似物。絕緣層通常設置在矽或玻璃的基板上。也會使用其他類型基板像是多層式基板或坡度基板。 在一些實施例中，基板50的半導體材料可以包括矽、鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。舉例來說，當P型元件形成後，基板50可以是一個應變材料像是矽鍺合金(SixGe1-x，其中x為0至1之範圍中的值)，其含有範圍介於約0%至約40%的鍺濃度，以形成含有P型全應變通道(p-type fully strained channel,PFSC)的FinFET。
基板50含有區域50N及區域50P，區域50N可以用來形成N型元件，像NMOS電晶體。區域50P可以用於形成P型器件，例如PMOS晶體管，例如P型FinFET。區域50N可以與區域50P物理上分開，並且可以在區域50N和區域50P之間設置任何數量的器件特徵(例如，其他有源器件、摻雜區域、分隔結構等)。
鰭片52從基板50延伸形成。鰭片52是半導體帶。在一些實施例中，可以通過在基板50中蝕刻溝槽以在基板50中形成鰭片52。蝕刻可以是任何合適的蝕刻製程，例如反應離子蝕刻(reactive ion etch,RIE)，中性束蝕刻(neutral beam etch,NBE)及類似物或其組合。蝕刻可以是異向性的。在形成之後，鰭片52具有寬度W1，並且在相同區域50N/50P中的鰭片52以間距P1間隔開。寬度W1可以在約3nm至約30nm的範圍內。間距P1可以在約20nm至約100nm的範圍內。
鰭片可以透過任何適合的方式形成，例如，可使用一道或多道光刻製程，包括雙圖型製程或多圖型製程。通常，雙圖型製程或多圖型製程結合光刻及自校準更能製成圖型，例如間距小於使用單個直接光刻製程所獲得的間距。例如，在一個實施例中，在基板上方形成犧牲層並使用光刻製程將其圖案化。使用自校準製程在圖案化的犧牲層旁邊形成分隔物。接著將犧牲層去除，剩餘分隔物可被用來圖案化鰭片。
淺溝分離區56形成於基板50上方且在相鄰的鰭片52之間。一絕緣材料形成在中間結構上方作為淺溝分離區56的示例。絕緣材料可為氧化物，例如氧化矽、氮化物及類似物或其組合，並且可以通過高密度等離子體化學氣相沉積(high density plasma chemical vapor deposition,HDP-CVD)及可流動化學氣相沉積(flowable chemical vapor deposition,FCVD)形成。(例如，在遠程等離子體系統中進行基於化學氣相沉積(chemical vapor deposition,CVD)的材料沉積，並進行後固化以使其轉變為另一種材料，例如氧化物)及類似物或其組合。可以使用通過任何合適的方法產生的其他絕緣材料。在所示的實施例中，絕緣材料是通過FCVD製程形成的氧化矽。一旦形成絕緣材料即可執行退火製程。在一個實施例中，絕緣材料，使得多餘的絕緣材料覆蓋鰭片52。一些實施例可以利用多層。例如，在一些實施例中，可以先沿著基板50和鰭片52的表面形成襯墊(未示出)。 接著，在襯墊上形成如上述的填充材料。對絕緣材料進行除去製程以除去鰭片52上方的多餘絕緣材料。在一些實施例中，可以利用諸如化學機械拋光(CMP)的平坦化製程、回蝕製程及類似物及其組合等。平坦化製程曝露鰭片52使鰭片52和絕緣材料的上表面在平坦化製程完成之後是水平的。然後使絕緣材料凹陷，絕緣材料的其餘部分形成淺溝分離區56。絕緣材料凹陷使區域50N和區域50P中的鰭片52的上部從相鄰的STI區域56之間突出。在凹陷之後，鰭片52的暴露部分在STI區域56的上表面上方延伸高度H1。高度H1大於約40nm，例如在約50nm至約80nm的範圍內。鰭片52的暴露部分包括將成為所得FinFET的通道區的部分。
此外，STI區域56的上表面可以具有如圖所示的平坦表面、凸表面、凹表面(例如凹陷)或其組合。STI區域56的上表面可以通過適當的蝕刻形成平坦的、凸的和/或凹的。STI區域56可以使用可接受的蝕刻製程製成凹陷，例如對絕緣材料的材料具有選擇性的蝕刻製程(例如，以比鰭片52的材料更快的速率蝕刻絕緣材料的材料)。例如，可以使用如稀氫氟酸(dHF)的酸類通過適當的蝕刻製程去除化學氧化物。
上述過程僅是如何形成鰭片52的一個例子。在一些實施例中，鰭片可以通過磊晶生長製程生成。舉例來說，一個介電層可以生成在基板50的上表面之上，以及溝槽可以蝕刻穿過介電質層以暴露出下面的基板50。同質磊晶結 構可以磊晶生長於溝槽中，及可使介電層凹陷使同質磊晶結構從介電層突出以生成鰭片。此外，在一些實施例中，異質磊晶結構可被用於鰭片52。舉例來說，在利用鰭片52將STI區域56的絕緣材料平坦化之後，可以使鰭片52凹陷，並且可以在凹陷的鰭片52上磊晶生長與鰭片52不同的材料。在這些實施例中，鰭片52包括凹陷的材料以及佈置在凹陷的材料上方的磊晶生長的材料。在另一個實施例中，可以在基板50的上表面之上形成介電層，並且溝槽可以蝕刻穿過該介電層。接著可以使用與基板50不同的材料在溝槽中磊晶生長異質磊晶結構，並可以使介電層凹陷，使得異質磊晶結構從介電層突出以形成鰭片52。在同質磊晶或異質磊晶結構磊晶生長的一些實施例中，儘管原位和植入摻雜可以一起使用，磊晶生長的材料在生長期間可被原位摻雜，此可消除先前和後續的植入。
更進一步，在區域50N(例如，NMOS區域)中磊晶生長與區域50P(例如，PMOS區域)中的材料不同的材料可能是有利的。在各種實施例中，鰭片52的上部分可以從矽鍺中生成(SixGe1-x，其中x可為0到1的範圍)、碳化矽、純質或大致純質鍺、III-V化合物半導體、II-VI化合物半導體或類似物。舉例來說，生成III-V化合物半導體的可用材料包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP及類似物。
此外，可以在鰭片52和/或基板50中形成適當的 井(未示出)。在一些實施例中，可以在區域50N中形成P井，並且可以在區域50P中形成N井。在一些實施例中，在區域50N和區域50P兩者中形成P井或N井。
在具有不同井類型的實施例中，可以使用光抗蝕劑或其他光罩(未示出)來實現區域50N和區域50P的不同植入步驟。例如，可以在區域50N中的鰭片52和STI區域56上方形成光抗蝕劑。圖案化光抗蝕劑以暴露基板50的區域50P，例如PMOS區域。可以通過使用旋轉塗布技術(spin-on technique)來形成光抗蝕劑，並且可以使用可接受的光刻技術來對光抗蝕劑進行構圖。一旦圖案化光抗蝕劑，就在區域50P中執行n型雜質植入，並且光抗蝕劑可以用作掩模以大致上防止n型雜質被植入到諸如NMOS區域的區域50N中。n型雜質可以是植入到該區域中的磷、砷、銻及類似物等，其濃度等於或小於1018cm-3，例如在大約1017cm-3和大約1018cm-3之間。在植入之後，移除光抗蝕劑例如通過合適的灰化製程。
在植入區域50P之後，在區域50P中的鰭片52和STI區域56上方形成光抗蝕劑。圖案化光抗蝕劑以暴露基板50的區域50N，例如NMOS區域。光抗蝕可以旋轉塗布技術生成以及可以適合的光刻技術圖案化。一旦圖案化光抗蝕劑，就可以在區域50N中執行p型雜質植入，並且光抗蝕劑可以當作光罩以基本上防止p型雜質被植入到諸如PMOS區域之類的區域50P中。p型雜質可以是植入到該區域中的硼、BF2、銦或類似物等，其濃度等於或 小於1018cm-3，例如在大約1017cm-3和大約1018cm-3之間。植入之後，可以通過如合適的灰化製程以去除光抗蝕劑。
在區域50N和區域50P的植入之後，可以執行退火以活化植入的P型和/或N型雜質。在一些實施例中，磊晶鰭片的生長材料可以在生長期間被原位摻雜，這可以消除植入，即使原位和植入摻雜可以一起使用。
在第3圖中，偽閘極介電質60形成在鰭片52上方，偽閘極62形成在偽閘極介電質60上方。偽閘極介電質60和偽閘極62可被統稱為「偽閘堆疊」，每一個都被稱為「偽閘堆疊」，每一個偽閘堆疊包括偽閘極介電質60和偽閘極62。偽閘堆疊沿著鰭片52的側壁延伸。儘管僅示出了一個偽閘堆疊，但是應當理解，同時形成了多個偽閘堆疊，並且每個鰭片52可具有形成在其上的多個偽閘堆疊。
作為形成偽閘極介電質60和偽閘極62的示例，在鰭片52上形成偽介電層。偽介電層可以是如氧化矽、氮化矽及其組合或類似物等，並且可以根據合適的技術以沉積或熱生長。在偽介電層上方形成偽閘極層，並且在偽閘極層上方形成光罩層。偽閘極層可以沉積在偽介電層的上方然後平坦化，例如透過化學機械拋光(chemical mechanical polish,CMP)。光罩層可以沉積在偽閘極層的上方。偽閘極層可為導體材料或非導體材料以及可從包括非晶矽、多晶矽(polysilicon)、多晶矽鍺 (poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬之中選擇。可以通過物理氣相沉積(physical vapor deposition,PVD)、CVD、濺射沉積或本領域已知及用於沉積導電材料的其他技術以沉積偽閘極層。偽閘極層可以由對隔離區域的蝕刻具有高蝕刻選擇性的其他材料製成。光罩層可以包括例如氮化矽、氮氧化矽或類似物等。在此示例中，在區域50N和區域50P上形成單個偽閘極層和單個光罩層。應當注意，示出的偽介電層僅覆蓋鰭片52，僅出於說明目的。在一些實施例中，可以沉積偽介電層，使得偽介電層覆蓋STI區域56，該STI區域56在偽閘極層和STI區域56之間延伸。然後使用適合的光刻和蝕刻技術對光罩層進行構圖，以形成光罩64。接著通過適合的蝕刻技術將光罩64的圖案轉移到偽閘極層以形成偽閘極62。光罩64的圖案被進一步轉移到偽介電層以形成偽閘極介電質60。偽閘極62覆蓋鰭片52的各個通道區58。光罩64的圖案可以用於將每個偽閘極62與相鄰的偽閘極實體地分開。偽閘極62還可具有長度方向大致上垂直於各個鰭片52的長度方向。
在第4A圖和第4B圖中，閘極分隔物66形成在偽閘極62、光罩64和/或鰭片52的暴露表面上。可以藉由共形地沉積絕緣材料並隨後蝕刻絕緣材料來形成閘極分隔物66。閘極分隔物66的絕緣材料可以是氮化矽、氧化矽、碳氮化矽、氧碳氮化矽及其組合等。在一些實施例中(未示出)，閘極分隔物66由多層絕緣材料形成，並且包 括多層。例如，閘極分隔物66可以包括設置在兩層氮化矽之間的氧化矽層，或者可以包括多層碳氮氧化矽。在蝕刻之後，閘極分隔物66可以具有彎曲的側壁(如第4A圖所示)或可以具有直的側壁(未示出)。
在形成閘極隔離物66之前或之間，可以執行用於輕摻雜的源極/汲極(LDD)區域68的植入。在具有不同元件類型的實施例中，類似於所討論的植入，可以在區域50N上方形成光罩，例如光抗蝕劑，同時暴露區域50P，並且可以植入適當類型(例如，p型)雜質。進入區域50P中的暴露鰭片52。隨後光罩可以被移除。接著，可以在區域50P上方形成光罩，例如光抗蝕劑，同時暴露區域50N，並且可以將適當類型的雜質(例如，n型)植入到區域50N中的暴露的鰭片52中。隨後光罩可以被移除。所述n型雜質可以是先前討論的任何n型雜質，且所述p型雜質可以是先前討論的任何p型雜質。LDD區域68可具有約1015cm-3至約1016cm-3的雜質濃度。可以使用退火來活化植入的雜質。LDD區域68相鄰通道區58。
然後，在鰭片52中形成磊晶源極/汲極區70，以在通道區58中施加應力，從而提高性能。在一些實施例中，磊晶源極/汲極區70可以延伸到LDD區68和/或鰭片52中並且也可以穿透LDD區68和/或鰭片52。在一些實施例中，閘極分隔物66用於將磊晶源極/汲極區70與偽閘極62分開適當的橫向距離，使得磊晶源極/汲極區70不會使隨後形成的FinFET的閘極短路。
區域50N(如NMOS區)中的磊晶源極/汲極區70，可由遮蓋區域50P(如PMOS區)生成，以及在區域50N中蝕刻鰭片52的源極/汲極區以在鰭片52中形成凹陷52R。然後，在凹陷52R中磊晶生長區域50N中的磊晶源極/汲極區70。磊晶源極/汲極區70可以包括任何適合的材料，例如適於n型FinFET。例如，如果鰭片52是矽，則區域50N中的磊晶源極/汲極區70可以包括在通道區58中施加拉伸應變的材料，諸如矽、碳化矽、磷摻雜的碳化矽、磷化矽或矽及類似物等。區域50N中的磊晶源極/汲極區70可以具有從鰭片52的相應表面突起的表面並且可以具有刻面。
區域50N(例如PMOS區域)中的磊晶源極/汲極區70，可由遮蓋區域50P(如PMOS區)生成，以及在區域50N中蝕刻鰭片52的源極/汲極區以在鰭片52中形成凹陷52R。然後，在凹陷52R中磊晶生長區域50N中的磊晶源極/汲極區70。磊晶源極/汲極區70可以包括任何適合的材料，例如適於p型FinFET。例如，如果鰭片52是矽，則區域50P中的磊晶源極/汲極區70可以包括在通道區58中施加壓縮應變的材料，諸如矽鍺、鍺、鍺錫及類似物。區域50P中的磊晶源極/汲極區70可以具有從鰭片52的相應表面突起的表面並且可以具有刻面。
磊晶源極/汲極區70和/或鰭片52可以摻雜有雜質以形成源極/汲極區，類似於先前討論的用於形成輕摻雜源極/汲極區的製程。源極/汲極區的雜質濃度可以在大約 1019cm-3與大約1021cm-3中。用於源極/汲極區的n型和/或p型雜質可以是先前討論的任何雜質。在生長期間，磊晶源極/汲極區70被原位摻雜。在生長期間進行摻雜而非通過植入進行摻雜可以避免摻雜物植入期間在通道區58中發生應力鬆弛。由此可以改善所得的FinFET的性能。
在一些實施例中，磊晶源極/汲極區70被摻雜有雜質，這將助於減小與磊晶源極/汲極區70的接觸電阻。在一些實施例中，雜質是鎵。在一些示例中，鎵可具有利的方面。例如，鎵在鍺中的固體溶解度高於硼等其他雜質。因此，當在磊晶源極/汲極區70中的鍺含量高時，例如形成p型磊晶源極/汲極區70時，鎵可具有更高的摻雜物活化，因此，與其他摻雜物相比，鎵貢獻更多的空穴。這使當鎵集中在磊晶源極/汲極區70的接觸區附近時，有助於降低接觸電阻。
鎵與鍺間的鍵能低，因此，鎵易於偏析到包含鍺的磊晶源極/汲極區70的表面。根據一些實施例，磊晶源極/汲極區70以減少鎵偏析的量和/或減輕鎵偏析的效果的方式生長。在形成之後，磊晶源極/汲極區70在磊晶源極/汲極區70的表面附近具有大的摻雜物濃度，但是摻雜物沒有完全隔離到磊晶源極/汲極區70的表面。如下面進一步討論的，可以在磊晶源極/汲極區70的上表面下方延伸大約2nm至大約12nm的區域高度摻雜鎵。此外，如下文進一步所討論，磊晶源極/汲極區70可以共摻雜有多種雜質， 例如鎵和硼。
作為用於在區域50N和區域50P中形成磊晶源極/汲極區70的磊晶製程的結果，磊晶源極/汲極區70的上表面具有刻面，該刻面橫向向外擴展超過鰭片52的側壁。在一些實施例中，這些刻面導致相同FinFET的相鄰磊晶源極/汲極區域70合併，如第4B圖所示。在其他實施例中，如第4C圖所示，在磊晶製程完成之後，相鄰的磊晶源極/汲極區70保持分離。摻雜物的分離可以取決於磊晶源極/汲極區70的磊晶生長方向。摻雜物偏析可以沿不同的結晶方向以不同的速率發生，取決於摻雜物和基底半導體材料。例如，當生長摻雜鎵的矽鍺時，與沿著<100>方向相比，沿著<111>方向的鎵具有更大的偏析驅動力和更大的活化能。如第4B圖和第4C圖所示，如此一來，形成具有刻面表面的磊晶源極/汲極區70可以幫助減少在磊晶源極/汲極區70的表面處的鎵偏析。在磊晶成長期間，可以選擇生長條件以有利於沿著<111>方向的生長並促進具有多面刻面的磊晶源極/汲極區70的形成。舉例來說，可以通過在諸如至少約550℃的溫度的高溫下生長並且通過在低壓下生長來促進沿<111>方向的生長，像是範圍在約10Torr至約300Torr的低壓。
在第4B圖和第4C圖所示的實施例中，形成閘極分隔物66，其覆蓋鰭片52的側壁的一部分，該側壁在STI區域56上方延伸，從而阻止了磊晶生長。在一些其他實施例中，可以調整用於形成閘極分隔物66的分隔物蝕刻以去 除分隔物材料，以允許磊晶生長的區域延伸到STI區域56的表面。
第5A圖至第5F圖示出了根據各種實施例的磊晶源極/汲極區70。具體地，更詳細地示出了來自第4A圖的區域5。第5A圖至第5F圖中的每一個繪示根據一個實施例的磊晶源極/汲極區70，然而，應當理解，FinFET可以形成為具有來自所示出的實施例中的一些、全部或沒有的特徵。所示的磊晶源極/汲極區70由適於如上所述的p型FinFET的材料形成，並且可以形成在區域50P中。所示的每個磊晶源極/汲極區70具有主要部分和在主要部分之上的終端部分，終端部分是高摻雜的。
第5A圖示出了包括主層72和終端層74的磊晶源極/汲極區70。主層72位於鰭片52中，與LDD區域68相鄰，並且終端層74位於主層72上。主層72和終端層74由相同的基底半導體材料形成，例如矽鍺、鍺、鍺錫等。然而，主層72和終端層74被摻雜到不同的雜質濃度。具體而言，終端層74的摻雜物濃度大於主層72的摻雜物濃度。例如，當磊晶源極/汲極區70是鎵摻雜的矽鍺時，終端層74可以摻雜比主層72更多的鎵。
從主層72的上表面到主層72的下表面，主層72具有恆定的摻雜物濃度。主層72中的摻雜物濃度低。具體而言，主層72中的摻雜物濃度小於磊晶源極/汲極區70的基礎半導體材料中的摻雜物的固體溶解度。鎵在矽鍺中的固體溶解度取決於溫度和矽與鍺的確切比例，但通常在 約3×1020cm-3至約5×1020cm-3的範圍內，因此當磊晶源極/汲極區70是鎵摻雜的矽鍺，主層72中的鎵濃度可以在大約2×1020cm-3到大約3×1020cm-3的範圍內。例如，當鎵在磊晶源極/汲極區70的基底半導體材料中的固體溶解度為大約3×1020cm-3時，主層72中的鎵濃度可以為大約2×1020cm-3。主層72可以具有較大的厚度，例如在大約14nm至大約16nm的範圍內的厚度。以小於摻雜物的固體溶解度的摻雜物濃度形成主層72有助於減少摻雜物向磊晶源極/汲極區70的表面的偏析，特別是當主層72具有較大的厚度時。
終端層74從終端層74的上表面到終端層74的下表面具有恆定的摻雜物濃度。終端層74中的摻雜物濃度是大的。具體而言，終端層74中的摻雜物濃度大於在磊晶源極/汲極區70的基底半導體材料中摻雜物的固體溶解度。當磊晶源極/汲極區70是摻雜鎵的矽鍺時，摻雜區中的鎵濃度為終端層74可在約5×1020cm-3至約6×1020cm-3的範圍內。例如，當鎵在磊晶源極/汲極區70的基礎半導體材料中的固體溶解度為大約3×1020cm-3並且主層72中的鎵濃度為大約2×1020cm-3時，鎵在終端層74中的濃度可以約為6×1020cm-3。終端層74可以具有小的厚度，例如在約2nm至約12nm範圍內的厚度。具體而言，終端層74的厚度小於主層72的厚度。以較小的厚度形成終端層74有助於減少摻雜物向磊晶源極/汲極區70的表面的偏析，特別是當終端層74具有高摻雜物濃度時。以較 小的厚度形成終端層74也可幫助減少摻雜物偏析的效果。例如，當終端層74很薄時，離析的摻雜物仍可以與終端層74的主體夠接近，以致它們有助於終端層74的摻雜。
通過以主層72和終端層74形成磊晶源極/汲極區70，所得到的磊晶源極/汲極區70在磊晶源極/汲極區70的表面附近具有大的摻雜物濃度，但摻雜物不是隔離到磊晶源極/汲極區70的表面。如此一來，即使在對磊晶源極/汲極區70進行諸如接觸開口蝕刻製程(進一步討論如下)的蝕刻製程之後，磊晶源極/汲極區70在磊晶源極/汲極區70的表面附近也可以具有大的摻雜物濃度。
作為形成主層72和終端層74的示例，可以執行磊晶生長製程，其中將中間結構暴露於幾種前驅物。前驅物包括多種半導體材料的前驅物以及一種或多種摻雜物前驅物。半導體材料前驅物是用於沉積基底半導體材料的前驅物，例如矽鍺、鍺、鍺錫及類似物等。例如，在基底半導體材料是矽鍺的實施例中，半導體材料前驅物可以包括矽前驅物(例如矽烷(SiH4)、三矽烷(Si3H8)等)和鍺前驅物(例如鍺(GeH4)等)。摻雜物前驅物是期望的摻雜物的任何前驅物，例如鎵、硼或其組合。在磊晶源極/汲極區70摻雜有鎵的實施例中，摻雜物前驅物可以包括三甲基鎵(Ga(CH3)3)、三乙基鎵(Ga(C2H5)3)、氯化鎵(例如GaCl、GaCl3等)或類似物。鎵的前驅物可以包括碳或不含碳。在磊晶源極/汲極區70也摻雜有硼的實施例中，摻雜物前驅物可以進一步包括乙硼烷(B2H6)或 類似物。在磊晶生長過程中，中間結構同時暴露於半導體材料前驅物和摻雜物前驅物。在生長主層72和終端層74時，可以調整前驅物的流量比。具體而言，當生長主層72時，摻雜物前驅物可以低流量流動，而當生長終端層74時，可以高流量流動。例如，當生長主層72時，矽前驅物可以範圍約20sccm至約100sccm的流量流動，鍺前驅物可以範圍約50sccm至約500sccm的流量流動，以及鎵前驅物可以範圍約20sccm至約100sccm的流量流動。同樣地，當生長終端層74時，矽前體可以範圍約20sccm至約100sccm的流量流動，鍺前體可以範圍約50sccm至約500sccm的流量流動，並且鎵前體可以範圍約20sccm至約100sccm的流量流動。主層72和終端層74可以例如在不破壞真空的情況下原位生成於同一處理室中，並且可以在生長期間調節各種前驅物的流量以生成期望的區域。
第5B圖繪示包括單一層76的磊晶源極/汲極區70。層76由基底半導體材料如矽鍺、鍺、鍺錫等形成。層76還具有分級的雜質濃度。具體而言，層76的摻雜物濃度沿著方向D1連續增加，例如，在從層76的下表面延伸到層76的上表面的方向上。在層76的下表面處，摻雜物濃度小於在基底半導體材料中摻雜物的固體溶解度(如上所述)。在層76的上表面處，摻雜物濃度大於摻雜物在基底半導體材料中的固體溶解度。繼續以磊晶源極/汲極區70是鎵摻雜的矽鍺的示例時，在層76的下表面處的摻雜 物濃度可以在約3×1020cm-3至約5×1020cm-3的範圍內，並且在層76的上表面處的摻雜物濃度可以在約5×1020cm-3至約6×1020cm-3的範圍內。
作為生成層76的示例，可以執行磊晶生長製程，其中將中間結構暴露於幾種前驅物。前驅物包括多種半導體材料前驅物和一種或多種摻雜物前驅物。半導體材料前驅物是用於沉積基底半導體材料的前驅物，例如矽鍺、鍺、鍺錫或類似物等，並且可以是類似於上述的半導體材料前驅物。摻雜物前驅物是所需摻雜物的任何前驅物，並且可以是類似於以上討論的摻雜物前驅物。在磊晶生長過程中，中間結構同時暴露於半導體材料前驅物和摻雜物前驅物。當生長層76時，可以調節前驅物的流量比。具體而言，當形成層76的下部時，摻雜物前驅物可以低流量流動，而當形成層76的上部時，可以高流量流動。例如，鎵前體可以在生長開始時以約20sccm至約100sccm範圍內的速率流動，並且可以連續地增加以在約20sccm至約100sccm範圍內的較高速率流動，生長結束時為100sccm。可以在生長期間連續地調節各種前驅物的流速以形成期望的摻雜濃度的層76。
第5C圖繪示出磊晶源極/汲極區70，其包括主層78M、終端層78F和雜質層80。主層78M和終端層78F均由如矽鍺、鍺、鍺錫等的基底半導體材料形成，並被摻雜至相同的雜質濃度。雜質層80可以是大致純的雜質層，主層78M和終端層78F均摻雜有雜質。接續上述示例， 主層78M和終端層78F可以各自為摻雜鎵的矽鍺，並且雜質層80可以是大致純的鎵層。
主層78M和終端層78F形成為相同的低摻雜物濃度。具體而言，主層78M和終端層78F中的摻雜物濃度小於在磊晶源極/汲極區70的基底半導體材料中摻雜物的固體溶解度(如上所述)。例如，當磊晶源極/汲極區70是摻雜鎵的矽鍺時，主層78M和終端層78F中的鎵濃度可以在大約2×1020cm-3至大約3×1020cm-3的範圍內。主層78M可以具有較大的厚度，例如在大約14nm至大約16nm的範圍內的厚度。終端層78F可以具有小的厚度，例如在大約1nm至大約2nm範圍內的厚度。
雜質層80是摻雜物大致純的層，例如鎵。磊晶源極/汲極區70包括雜質層80和終端層78F的交替層。例如，磊晶源極/汲極區70可以包括三個終端層78F和三個雜質層80。雜質層80可以非常薄。在一些實施例中，雜質層80為一個單層厚。
作為形成各層的示例，可以執行多個磊晶生長製程以形成主層78M和終端層78F，其中中間結構暴露於幾種前驅物。在每個磊晶生長製程之間，執行沉積製程以形成雜質層80。主層78M和終端層78F可以使用與上文關於第5A圖所討論的類似的前驅物通過磊晶生長製程形成。每個雜質層80可以通過Delta型雜質摻雜製程形成在相應的下層(例如，主層78M或終端層78F)的暴露表面上。可以藉由例如在停止半導體材料前驅物的流動之後使摻雜 物前驅物流動而不使半導體材料前驅物流動來實現Delta型雜質摻雜。在一些實施例中，摻雜物前驅物為例如氯化鎵(GaCl3)。氯化鎵可以在相應的下層的暴露表面上形成自限鎵單層。鎵單層以氯收尾。可以將Delta型雜質摻雜執行到期望的表面濃度。在一些實施例中，對約1013cm-2量級的表面濃度執行Delta型雜質摻雜。接著可以使諸如矽烷(SiH4)或鍺烷(GeH4)之類的還原劑流動以去除氯，然後執行與上述相似的磊晶生長製程以形成下一終端層78F。在一些實施例中，還原步驟和接續在後的磊晶生長可以結合，例如還原劑可作為用於形成下一終端層78F的磊晶生長製程的一部分流動。
在形成以上討論的各種層之後，可以選擇性地執行退火。所得的退火後結構如第5D圖所示。退火將一些部份或全部雜質層80擴散到周圍的終端層78F和主層78M的頂部中，從而形成摻雜的終端層82。每個摻雜終端層82可以具有相同的摻雜物濃度，該濃度可以大於摻雜物在磊晶源極/汲極區70的基底半導體材料中的固體溶解度。這樣，磊晶源極/汲極區70的上部在磊晶源極/汲極區70的表面附近具有大的摻雜物濃度，而沒有將摻雜物隔離到磊晶源極/汲極區70的表面。退火之後，每個摻雜的終端層82可具有相同的結晶結構。
第5E圖繪示出與第5A圖的實施例相似的磊晶源極/汲極區70，除了用等效的超晶格結構84代替了終端層74外。超晶格結構84在電功能方面可以與終端層74相 似，具有與終端層74相同的能帶結構。然而，代替單個連續層，超晶格結構84由多個交替的超晶格層84A和84B形成。主層72和超晶格層84A和84B通過磊晶生長製程使用與上文關於第5A圖討論的相似的前驅物形成，但是主層72和超晶格層84A和84B可以由摻雜有相同雜質的不同基底半導體材料形成。主層72和超晶格層84A和84B被摻雜至不同的雜質濃度。具體來說，每個超晶格層84A和84B的摻雜物濃度大於主層72的摻雜物濃度。
超晶格層84A和84B包括具有不同帶隙的半導體材料。繼續以磊晶源極/汲極區70為摻雜鎵的矽鍺的示例時，超晶格層84A可以是摻雜鎵的矽，並且超晶格層84B可以是摻雜鎵的鍺。超晶格層84A和84B中的每一個中的摻雜物濃度是大的。具體來說，每個超晶格層84A和84B中的摻雜物濃度大於在主層72的基底半導體材料中的摻雜物的固體溶解度(如上所述)。如此一來，當磊晶源極/汲極區70是摻雜鎵的矽鍺時，超晶格層84A和84B中的鎵濃度可以在約5×1020cm-3至約6×1020cm-3的範圍內。超晶格層84A和84B可以具有小的厚度，例如在大約1nm到大約2nm範圍內的厚度。
由交替的基底半導體材料形成超晶格層84A和84B可以幫助減少摻雜物向磊晶源極/汲極區70的表面的偏析。在一些實施例中，超晶格層84A由對摻雜物具有高鍵合能的半導體材料形成，並且超晶格層84B由對摻雜物具有低鍵合能的半導體材料形成。例如，鎵與矽的結合能 (約4.56eV)大於鎵與鍺的結合能(約2.56eV)。當超晶格層84A是摻雜鎵的矽並且超晶格層84B是摻雜鎵的鍺時，超晶格層84A用作隔離停止層，從而阻止了試圖偏析到磊晶源極/汲極區70的表面的鎵。因此，可以將超晶格層84A摻雜到比超晶格層84B更高的濃度，並且可以避免鎵從超晶格層84A偏析。
第5F圖示出了與第5A圖的實施例相似的磊晶源極/汲極區70，除了終端層74被多個交替的終端層84A和84B所代替。主層72和終端層86A和86B由相同的基礎半導體材料形成，例如矽鍺、鍺、鍺錫等。然而，主層72以及終端層86A和86B被摻雜到不同的雜質濃度。具體而言，終端層86A和86B的摻雜物濃度大於主層72的摻雜物濃度。
終端層86A和86B包括相同的半導體材料並且被摻雜到相同的雜質濃度。繼續以磊晶源極/汲極區70是摻雜鎵的矽鍺時為示例，終端層86A和86B可以各自是摻雜鎵的矽鍺。終端層86A和86B中的每一個的摻雜物濃度是大的。具體而言，在每個終端層86A和86B中的摻雜物濃度大於在磊晶源極/汲極區70的基底半導體材料中的摻雜物的固體溶解度(如上所述)。如此一來，當磊晶源極/汲極區70是摻雜鎵的矽鍺時，終端層86A和86B中的鎵濃度可以在約5×1020cm-3至約6×1020cm-3的範圍內。終端層86A和86B可以有小的厚度，例如在大約1nm至大約2nm範圍中的厚度。
可以使用與上述關於第5A圖所討論的那些類似的前驅物通過磊晶生長製程來形成主層72以及終端層86A和86B。然而，對於終端層86A和86B，磊晶生長速率可以不同。終端層86A和86B的磊晶生長速率影響生長期間摻雜物偏析的量，並且還影響磊晶生長的質量。以高的磊晶生長速率生長終端層86A有助於減少摻雜物向磊晶源極/汲極區70的表面的偏析。如此一來，終端層86B可以具有比終端層86A更少的晶體缺陷，並且終端層86A和86B可以具有不同的結晶結構。
可以通過控制磊晶生長製程中的環境條件來控制終端層86A和86B的磊晶生長速率。具體而言，磊晶生長過程中的溫度會影響磊晶生長速率，較低的溫度會產生較高的生長速率。如此一來，在一些實施例中，終端層86A在低溫下生長，並且終端層86B在高溫下生長。例如，終端層86A可以在約300℃至約420℃的溫度範圍內生長，終端層86B可以在約500℃至約800℃的溫度範圍內生長。在比終端層86B更低的溫度下生長終端層86A導致終端層86A具有比終端層86B高的活化能，這產生了高的勢壘，因此減少了終端層86A中的摻雜物偏析。當終端層86A具有高的活化能時，精加工層86A用作離析停止層，從而阻止了試圖向磊晶源極/汲極區70的表面偏析的鎵。
關於第5A圖至第5F圖描述的磊晶源極/汲極區70被描述為具有鎵雜質。在一些實施例中，磊晶源極/汲極區70共摻雜有多種雜質。具體而言，除了鎵之外，磊晶 源極/汲極區域70可以進一步摻雜有硼。例如，主層72和終端層74(參見第5A圖)、層76(參見第5B圖)、主層78M和終端層78F(參見第5C圖)、主層72以及超晶格層84A和84B(參見第5E圖)，和/或主層72和終端層86A和86B(參見第5F圖)可以進一步摻雜硼。所述層可以被硼摻雜至約2×1020cm-3至約1×1021cm-3的濃度。共摻雜磊晶源極/汲極區70可以幫助確保在整個磊晶源極/汲極區70中進行足夠的摻雜，即使發生一些鎵偏析。在一些實施例中，鎵的濃度小於主層72(參見第5A圖、第5E圖、第5F圖)和/或主層78M(參見第5C圖和第5D圖)中的硼濃度，並且鎵的濃度大於在終端層74(參見第5A圖)、終端層82(參見第5D圖)、超晶格層84A和84B(參見第5E圖)以及終端層86A和86B(參見第5F圖)的硼濃度。
在第6A圖和第6B圖中，在中間結構上方沉積第一ILD(Inter-layer dielectric)層102。第一ILD層102可以由介電材料形成，並且可以通過諸如CVD，等離子體增強CVD(PECVD)或FCVD的任何合適的方法來沉積。介電材料可以包括磷矽玻璃(PSG)、硼矽玻璃(BSG)、摻硼磷矽玻璃(BPSG)、未摻雜矽玻璃(USG)或類似物。其他絕緣材料可以使用通過任何合適的製程形成。在一些實施例中，接觸蝕刻停止層(CESL)100設置在第一ILD層102與磊晶源極/汲極區70、光罩64和閘極分隔物66之間。CESL 100可以包括具有與第一ILD 層102的材料不同的蝕刻速率的介電質材料，例如氮化矽、氧化矽、氮氧化矽或類似物。
在第7A圖和第7B圖中，可以執行如CMP的平坦化製程以平坦化第一ILD層102的上表面與偽閘極62或光罩64的上表面。平坦化製程還可以去除偽閘極62上的光罩64，以及沿著光罩64的側壁的閘極分隔物66的一部分。在平坦化製程之後，偽閘極62、閘極分隔物66和第一ILD層102的上表面是水平的。因此，偽閘極62的上表面通過第一ILD層102暴露。在一些實施例中，可以保留光罩64，在這種情況下，平坦化製程使第一ILD層102的上表面與光罩64的上表面齊平。
在第8A圖和第8B圖中，偽閘極62被去除並且被金屬閘極110代替。金屬閘極110包括閘極介電質112和閘極114。作為形成金屬閘極110的示例，在一個或多個蝕刻步驟中去除偽閘極62和光罩64(如果存在的話)，進而形成凹陷。偽閘極介電質60在凹陷中的部分也可以被去除。在一些實施例中，僅偽閘極62被去除並且偽閘極介電質60保留並且被凹陷暴露。在一些實施例中，偽閘極介電質60從管芯的第一區域(例如，核心邏輯區域)中的凹陷中去除，並且保留在管芯的第二區域(例如，輸入/輸出區域)中的凹槽中。在一些實施例中，通過各向異性乾蝕刻製程去除偽閘極62。例如，蝕刻製程可以包括使用反應氣體的乾蝕刻製程，該反應氣體選擇性地蝕刻偽閘極62而不蝕刻第一ILD層102或閘極分隔物66。凹陷暴露出鰭 片52。具體地，通道區58被凹陷暴露出。每個通道區58設置在磊晶源極/汲極區70的相鄰對之間。在去除期間，當蝕刻偽閘極62時，偽閘極介電質60可以用作蝕刻停止層。接著可以在去除偽閘極62之後可選擇性地去除偽閘極介電質60。去除之後，閘極介電質112保形地沉積在凹陷中，例如在鰭片52的頂表面和側壁上以及在閘極分隔物66的側壁上。閘極介電質112也可以形成在第一ILD層102的上表面之上。根據一些實施例，閘極介電質112包括氧化矽、氮化矽或其多層。在一些實施例中，閘極介電質112包括高k介電材料，並且在這些實施例中，閘極介電質112可以具有大於約7.0的k值，並且可以包括金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的矽酸鹽及其組合。閘極介電質112的形成方法可以包括分子束沉積(MBD)、原子層沉積(ALD)、PECVD及類似物。在偽閘極介電質60的一部分保留在凹陷中的實施例中，閘極介電質112包括偽閘極介電質60的材料(例如，SiO2)。閘極114分別沉積在閘極介電質112上，並填充凹陷的其餘部分。閘極114可包括諸如TiN、TiO、TaN、TaC、Co、Ru、Al、W及其組合或其多層的含金屬的材料。例如，儘管示出了單層閘極114，但是每個閘極114可以包括任意數量的襯裡層、任意數量的功函數調整層和填充材料。在填充閘極114之後，可以執行諸如CMP的平坦化製程以去除閘極介電質112的多餘部分和閘極114的材料，多餘部分在第一ILD層102的上表面的上方。閘極114 和閘極介電質112的材料的多餘部分因此形成所得FinFET的替換閘極。金屬閘極110也可以被稱為「閘堆疊」或「替換閘堆疊」。金屬閘極110可以沿著鰭片52的通道區58的側壁延伸。
在區域50N和區域50P中的閘介電質112的形成可以同時發生，使得每個區域中的閘介電質112由相同的材料形成，並且可以同時發生閘極114的形成，使得每個區域中的閘極114由相同的材料形成。在一些實施例中，每個區域中的閘極介電質112可以通過不同的製程形成，使得閘極介電質112可以是不同的材料，和/或每個區域中的閘極114可以通過不同的製程形成，使閘極114可以是不同的材料。當使用不同的製程時，可以使用各種遮蓋步驟來遮蓋和暴露適當的區域。
在第9A圖和第9B圖中，形成穿過第一ILD層102和CESL 100的接觸開口120，從而暴露磊晶源極/汲極區70。可以使用適合的光刻和蝕刻技術來形成接觸開口120。在一些實施例中，磊晶源極/汲極區70的一些損失可因例如過度蝕刻來蝕刻接觸開口120而實現。然而，儘管根據各種實施例的磊晶源極/汲極區70在磊晶源極/汲極區70的表面附近具有大的摻雜物濃度，但是摻雜物不會偏析到磊晶源極/汲極區70的表面。因此，即使磊晶源極/汲極區70損失了一些，仍可以實現高摻雜濃度，這可以減小與磊晶源極/汲極區70的接觸電阻。
然後，在磊晶源極/汲極區70由接觸開口120暴 露的部分上及接觸開口120中形成矽化物122。可以通過在接觸開口120中沉積金屬並進行退火來形成矽化物122。該金屬可以是例如鈦或鈷，它們分別可以形成TiSi2或CoSi2的矽化物122。由於磊晶源極/汲極區70在它們各自的表面附近具有大的摻雜物濃度，因此矽化物122包括磊晶源極/汲極區70的一種或多種摻雜物(例如，鎵以及當存在時的硼)。矽化物122實體地和電性地耦合到磊晶源極/汲極區70。
在一些實施例中，可以在形成矽化物122之前執行磊晶源極/汲極區70的矽化物預清潔。例如，當蝕刻接觸開口120時，自然氧化物可以形成在磊晶源極/汲極區70的表面上。矽化物前清潔可以是例如從磊晶源極/汲極區70的表面去除氟化物和自然氧化物的濕清潔。富含鎵的原生氧化物(例如，Ga2O3)和氟化物(例如，GaF3)不是揮發性的，並且難以去除。藉由避免摻雜物偏析到磊晶源極/汲極區70的表面上，可以避免在磊晶源極/汲極區70的表面上形成富含鎵的原生氧化物，並且可以避免在磊晶源極/汲極區70上的原生氧化物及磊晶源極/汲極區70上的原生氧化物可以更容易地去除。
在第10A圖和第10B圖中，下部源極/汲極觸點124形成在接觸開口120中。襯裡層(例如擴散阻擋層、粘附層等)和導電材料形成在接觸開口120中、在矽化物122上。襯裡可包括鈦、氮化鈦、鉭、氮化鉭或類似物。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或 類似物。可以執行如CMP的平坦化製程以從第一ILD層102的表面去除多餘的材料。剩餘的襯裡和導電材料在接觸開口120中形成下部源極/汲極觸點124。下部源極/汲極觸點124實體和電性耦合到磊晶源極/汲極區70。
在第11A圖和第11B圖中，第二ILD層130沉積在第一ILD層102和下部源極/汲極觸點124上方。在一些實施例中，第二ILD層130是通過可流動CVD方法形成的可流動膜。在一些實施例中，第二ILD層130由諸如PSG、BSG、BPSG、USG或類似物的介電材料形成，並且可以通過諸如CVD和PECVD的任何合適的方法來沉積。根據一些實施例，在形成第二ILD層130之前，可以使金屬閘極110凹陷，使得在金屬閘極110的正上方和閘極分隔物66的相對部分之間形成凹陷。在凹陷中填充包括一層或多層介電材料(例如氮化矽、氮氧化矽或類似物)的閘極光罩132，然後進行平坦化製程以去除在第一ILD層102上延伸的介電材料的多餘部分。
在第12A圖和第12B圖中，通過第二ILD層130形成閘極觸點134和上部源極/汲極觸點136。穿過第二ILD層130形成用於閘極觸點134和上部源極/汲極觸點136的開口。可以使用適合的光刻和蝕刻技術來形成開口。在開口中形成諸如擴散阻擋層、粘著層或類似物的襯墊以及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭或類似物等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似物。可以執行諸如CMP的平坦化製程以從第二 ILD層130的表面去除多餘的材料。其餘的襯墊和導電材料在開口中形成閘極觸點134和上部源極/汲極觸點136。上部源極/汲極觸點136實體地和電性地耦合到下部源極/汲極觸點124，並且閘極觸點134實體地和電性地耦合到金屬閘極110。閘極觸點134可以穿透閘極光罩132(如果存在)。閘極觸點134和上部源極/汲極觸點136可以以不同的製程形成，或者可以相同的製程形成。閘極觸點134和上部源極/汲極觸點136中的每一個可以形成為不同的橫截面，這可以避免觸點的短路。
實施例可以實現優點。用諸如鎵的雜質摻雜磊晶源極/汲極區70可以增加源極/汲極區中的空穴數量，這對於諸如p型源極/汲極區的某些類型的源極/汲極區可能是特別有利的。使用本文所述的磊晶生長製程形成磊晶源極/汲極區70可以幫助磊晶源極/汲極區70在磊晶源極/汲極區70的表面附近具有大的摻雜物濃度，而不會將摻雜物完全偏析到磊晶源極/汲極區70的表面上。因此可以避免在用於形成接觸開口120的蝕刻過程中去除鎵，並且可以通過在富含鎵的區域中形成矽化物122來降低與磊晶源極/汲極區域70的接觸電阻。此外，在生長期間而不是通過植入來摻雜磊晶源極/汲極區70可以避免在摻雜物植入期間在通道區58中發生應力鬆弛。由此可以改善所得的FinFET的性能。
在一個實施例中，一種結構包括：具有溝道區的半導體基板；以及具有通道區的半導體基板。通道區上方的 閘堆疊；以及與閘堆疊相鄰的磊晶源極/汲極區，該磊晶源極/汲極區包括：半導體基板中的主要部分，主要部分包括摻雜有鎵的半導體材料，主要部分中的鎵的第一濃度較小於鎵在半導體材料中的固體溶解度；在主部分上的終端部分，該終端部分摻有鎵，終端部分中鎵的第二濃度大於半導體材料中鎵的固體溶解度。
在該結構的一些實施例中，主部分具有第一厚度，終端部分具有第二厚度，且第二厚度小於第一厚度。在該結構的一些實施例中，主部分包括摻雜有鎵到第一濃度的矽鍺的第一層，並且終端部分包括摻雜有第二濃度的鎵的矽鍺的第二層。在該結構的一些實施例中，主要部分包括摻雜鎵至第一濃度的矽鍺的第一層，並且終端部分包括摻雜鎵至第二濃度的矽鍺的多個第二層。在該結構的一些實施例中，多個第二層中的每一個具有相同的結晶結構。在該結構的一些實施例中，多個第二層中的各個第二層在具有第一結晶結構或第二結晶結構之間交替，第一結晶結構與第二結晶結構不同。在該結構的一些實施例中，主要部分包括摻雜鎵的矽鍺的層，並且終端部分包括交替的摻雜鎵的矽層和摻雜有鎵的鍺的層，矽層摻雜的鎵比鍺層多。在該結構的一些實施例中，磊晶源極/汲極區具有刻面，該刻面側向延伸超過半導體基底的側壁。在一些實施例中，該結構還包括：在磊晶源極/汲極區上方的層間介電質(ILD)層；以及源極/汲極觸點延伸通過ILD層；設置在源極/汲極觸點和終端部分之間的矽化物，該矽化物包括 鎵。
在一個實施例中，一種方法包括：在鰭片上形成閘堆疊；蝕刻鰭片以在與該閘堆疊相鄰的鰭片中形成凹陷；在第一成長階段期間分配磊晶前驅物以在凹陷中形成磊晶源極/汲極區的第一部分，磊晶前驅物包括半導體材料前驅物和鎵前驅物，在第一成長階段中以第一流量提供鎵前驅物；在第二成長階段中提供磊晶前驅物以在磊晶源極/汲極區的第一部分上方形成磊晶源極/汲極區的第二部分，在第二成長階段中以第二流量提供鎵前驅物，第二流量大於第一流量。
在該方法的一些實施例中，第一部分包括摻雜鎵至第一濃度的半導體材料的第一層，並且第二部分包括摻雜有鎵至第二濃度的半導體材料的第二層，第一濃度小於鎵在半導體材料中的固體溶解度，第二濃度大於鎵在半導體材料中的固體溶解度。在該方法的一些實施例中，第一部分包括摻雜鎵至第一濃度的半導體材料的第一層，並且在第二成長階段期間提供磊晶前驅物包括：在第二成長階段期間提供磊晶前驅物以形成第一層上的多個第二層。在一些實施例中，該方法還包括：在第二成長階段期間，在第一溫度下生長多個第二層的第一子集；在第二成長階段中，在第二溫度下生長多個第二層的第二子集，第二溫度大於第一溫度。在該方法的一些實施例中，第一層包括摻雜有鎵至第一濃度的矽鍺，其中多個第二層的第一子集包括摻雜有鎵至第二濃度的鍺，並且其中多個第二層包括摻雜有 鎵至第三濃度的矽，第三濃度大於第二濃度，第二濃度大於第一濃度。在該方法的一些實施方案中，磊晶前驅物還包括硼前驅物。在一些實施例中，該方法還包括：在磊晶源極/汲極區上方沉積層間介電質(ILD)層；蝕刻ILD層中的開口，該開口暴露出磊晶源極/汲極區的第二部分；在磊晶源極/汲極區的開口和第二部分中形成矽化物，該矽化物包括鎵；並在開口和矽化物上形成源極/汲極觸點。
在一個實施例中，一種方法包括：在鰭片上形成閘堆疊；蝕刻鰭片以在相鄰閘堆疊的鰭片中形成凹陷；提供半導體材料前驅物以在凹陷中形成第一磊晶層；在提供半導體材料前驅物之後，提供摻雜物前驅物以在第一磊晶層上形成雜質層；在分配摻雜物前驅物之後，重新提供半導體材料前驅物以在雜質層上形成第二磊晶層；進行退火以將雜質層的至少一部分擴散到第一磊晶層和第二磊晶層中。
在該方法的一些實施例中，半導體材料前體包括鍺烷，摻雜物前驅物是氯化鎵，並且在提供摻雜物前驅物之後，雜質層包括以氯終止的鎵單層。在一些實施例中，該方法還包括：在提供摻雜物前驅物之後並且在恢復半導體材料前驅物的提供之前，在雜質層上提供還原劑，該還原劑從鎵單層去除氯。在該方法的一些實施例中，重新開始半導體材料前驅物的提供包括同時提供還原劑和半導體材料前驅物，該還原劑從鎵單層去除氯。
前述概述了幾個實施例的特徵，使得本領域技術人 員可以更好地理解本揭露的樣態。本領域技術人員應當理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變，替換和變更。
66:閘極分隔物
68:輕摻雜的源極/汲極(LDD)區域
72:源極/汲極區
74:終端層

Claims (10)

  1. 一種半導體元件，包括：一半導體基板，具有一通道區；一閘堆疊，位於該通道區之上；及一磊晶源極/汲極區，與該閘堆疊相鄰，該磊晶源極/汲極區包括：一主部分，位於該半導體基板中，該主部分包括摻雜有鎵的一半導體材料，該主部分中鎵的一第一濃度小於該半導體材料中鎵的固體溶解度；及一終端部分，位於該主部分上方，該終端部分摻雜有鎵，該終端部分中鎵的一第二濃度大於該半導體材料中鎵的固體溶解度，其中該主部分包含一第一矽鍺層，該第一矽鍺層摻雜有達該第一濃度的鎵，及其中該終端部分包含一第二矽鍺層，該第二矽鍺層摻雜有達該第二濃度的鎵。
  2. 如請求項1所述之半導體元件，其中該第二矽鍺層為複數個。
  3. 如請求項2所述之半導體元件，其中每一該些第二矽鍺層具有相同的結晶結構。
  4. 如請求項2所述之半導體元件，其中該些第二矽鍺層分別在具有一第一結晶結構或一第二結晶結構之 間交替，該第一結晶結構不同於該第二結晶結構。
  5. 一半導體元件的製造方法，包括：形成一閘堆疊於一鰭片上；蝕刻該鰭片以在與該閘堆疊相鄰的該鰭片中形成一凹陷；在一第一成長階段期間提供複數磊晶前驅物以在該凹陷中形成一磊晶源極/汲極區的一第一部分，該磊晶前驅物包括半導體材料前驅物和一鎵前驅物，在該第一成長階段期間以一第一流量提供該鎵前驅物；以及在一第二成長階段期間提供該些磊晶前驅物以在該磊晶源極/汲極區的該第一部分上方形成該磊晶源極/汲極區的一第二部分，在該第二成長階段期間以一第二流量提供該鎵前驅物，該第二流量大於該第一流量。
  6. 如請求項5所述之半導體元件的製造方法，其中該第一部分包含一半導體材料摻雜鎵至一第一濃度的一第一層，及其中該第二部分包含該半導體材料摻雜鎵至一第二濃度的一第二層，該第一濃度小於該半導體材料中的鎵的固體溶解度，該第二濃度大於該半導體材料中的鎵的固體溶解度。
  7. 如請求項5所述之半導體元件的製造方法，其中該第一部分包括一半導體材料摻雜鎵至一第一濃度的 一第一層，及其中該在第二成長階段期間提供該些磊晶前驅物包括：在第二成長階段期間提供該些磊晶前驅物以形成複數第二層於該第一層之上。
  8. 如請求項5所述之半導體元件的製造方法，進一步包括：沉積一層間介電層於該磊晶源極/汲極區上；蝕刻一開口於該層間介電層中，該開口露出該磊晶源極/汲極區的該第二部分；形成一矽化物在該開口中及該磊晶源極/汲極區的該第二部分上，該矽化物包括鎵；以及形成一源極/汲極觸點於該開口中及該矽化物上。
  9. 一半導體元件的製造方法，包括：在一鰭片上形成一閘堆疊；蝕刻該鰭片以形成一凹陷在與該閘堆疊相鄰的該鰭片中；提供複數半導體材料前驅物以形成在該凹陷中的一第一磊晶層；在提供完該些半導體材料前驅物後，提供一摻雜物前驅物以形成一雜質層於該第一磊晶層上；在提供完該摻雜物前驅物後，重新提供該些半導體材料前驅物以形成在該雜質層上的一第二磊晶層；以及 進行退火以將該雜質層的至少一部分擴散到該第一磊晶層和該第二磊晶層中。
  10. 如請求項9所述之半導體元件的製造方法，其中該些半導體材料前驅物包括鍺烷，其中該摻雜物前驅物是氯化鎵，及其中在提供該摻雜物前驅物後，該雜質層包括以氯終止的一鎵單層。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264470B2 (en) * 2020-02-27 2022-03-01 Globalfoundries U.S. Inc. Lateral bipolar junction transistor device and method of making such a device
US11908944B2 (en) * 2021-09-16 2024-02-20 International Business Machines Corporation Contact formation for vertical field effect transistors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015053805A1 (en) * 2013-10-07 2015-04-16 Purdue Research Foundation Mos-based power semiconductor device having increased current carrying area and method of fabricating same
TWI512993B (zh) * 2012-11-09 2015-12-11 Taiwan Semiconductor Mfg Co Ltd 電晶體與其形成方法與半導體元件
TW201740440A (zh) * 2016-02-09 2017-11-16 格羅方德半導體公司 在源極/汲極區中具有擴散阻擋層的裝置
WO2019123303A1 (en) * 2017-12-21 2019-06-27 International Business Machines Corporation Field effect transistor with controllable resistance

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8629426B2 (en) * 2010-12-03 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stressor having enhanced carrier mobility manufacturing same
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US9059096B2 (en) * 2012-01-23 2015-06-16 International Business Machines Corporation Method to form silicide contact in trenches
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9214555B2 (en) * 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
KR102216511B1 (ko) 2014-07-22 2021-02-18 삼성전자주식회사 반도체 소자
US9269777B2 (en) * 2014-07-23 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structures and methods of forming same
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9666581B2 (en) * 2015-08-21 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure and method of fabrication thereof
US10049942B2 (en) * 2015-09-14 2018-08-14 Globalfoundries Inc. Asymmetric semiconductor device and method of forming same
US9853101B2 (en) 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9911849B2 (en) * 2015-12-03 2018-03-06 International Business Machines Corporation Transistor and method of forming same
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
FR3063835B1 (fr) * 2017-03-13 2019-04-26 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a regions source et drain structurees et son procede d'elaboration
KR102276650B1 (ko) 2017-04-03 2021-07-15 삼성전자주식회사 반도체 소자의 제조 방법
US10804270B2 (en) * 2017-10-18 2020-10-13 International Business Machines Corporation Contact formation through low-tempearature epitaxial deposition in semiconductor devices
US10164048B1 (en) * 2017-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming source/drain contacts
US10204781B1 (en) * 2018-02-14 2019-02-12 Applied Materials, Inc. Methods for bottom up fin structure formation
KR102543178B1 (ko) * 2018-03-23 2023-06-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI512993B (zh) * 2012-11-09 2015-12-11 Taiwan Semiconductor Mfg Co Ltd 電晶體與其形成方法與半導體元件
WO2015053805A1 (en) * 2013-10-07 2015-04-16 Purdue Research Foundation Mos-based power semiconductor device having increased current carrying area and method of fabricating same
TW201740440A (zh) * 2016-02-09 2017-11-16 格羅方德半導體公司 在源極/汲極區中具有擴散阻擋層的裝置
TWI639184B (zh) * 2016-02-09 2018-10-21 格羅方德半導體公司 在源極／汲極區中具有擴散阻擋層的設備
WO2019123303A1 (en) * 2017-12-21 2019-06-27 International Business Machines Corporation Field effect transistor with controllable resistance

Also Published As

Publication number Publication date
US11949013B2 (en) 2024-04-02
TW202123463A (zh) 2021-06-16
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