KR20230004386A - 반도체 디바이스 및 방법 - Google Patents

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KR20230004386A
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doped
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KR1020220177379A
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마틴 크리스토퍼 홀란드
블란딘 듀리에즈
달 마커스 요하네스 헨리커스 반
야스토시 오쿠노
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

실시예에서, 디바이스는, 채널 영역을 갖는 반도체 기판; 채널 영역 위의 게이트 스택; 및 게이트 스택에 인접한 에피택셜 소스/드레인 영역을 포함하고, 에피택셜 소스/드레인 영역은, 반도체 기판 내의 메인부(main portion)―메인부는 갈륨으로 도핑된 반도체 물질을 포함하고, 메인부에서의 갈륨의 제1 농도는 반도체 물질에서의 갈륨의 고체 용해도보다 작음―; 및 메인부 위의 마감부(finishing portion)―마감부는 갈륨으로 도핑되고, 마감부에서의 갈륨의 제2 농도는 반도체 물질에서의 갈륨의 고체 용해도보다 큼―를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
우선권 주장 및 교차 참조
본 출원은 발명의 명칭이 "반도체 디바이스 및 방법(Semiconductor Device and Method)"이고 2019년 8월 30일에 출원된 미국 가출원 제62/893,947호의 우선권 및 이익을 주장하며, 이 출원은 그 전문이 본원에 참조로 포함된다.
반도체 디바이스는 예를 들면, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용들에서 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 물질의 절연 또는 유전체층, 전도성층, 및 반도체층을 순차적으로 퇴적(deposit)시키고, 이것들 상에 회로 컴포넌트와 요소를 형성하도록 리소그래피를 사용해서 다양한 물질층들을 패너닝함으로써 제조된다.
반도체 산업은 최소 피처 크기(minimum feature size)를 지속적으로 줄임으로써 다양한 전자 컴포넌트 (예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 더 많은 컴포넌트가 주어진 영역에 집적될 수 있게 한다. 하지만, 최소 피처 크기가 줄어듦에 따라, 해결되어야 할 추가적인 문제가 발생한다.
본 개시 내용의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수(dimension)는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 FinFET의 예를 3차원도(three-dimensional view)로 도시한다.
도 2 및 3은 일부 실시예에 따른 FinFET의 제조에서 중간 단계의 3차원도이다.
도 4a 내지 4c는 일부 실시예에 따른 FinFET의 제조에서 추가의 중간 단계의 단면도이다.
도 5a 내지 5f는 다양한 실시예에 따른 소스/드레인 영역의 단면도이다.
도 6a 내지 12b는 일부 실시예에 따른 FinFET의 제조에서 추가의 중간 단계의 단면도이다.
하기의 개시 내용은 본 발명의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시 내용을 단순화하기 위해 컴포넌트들 및 및 배열들의 특정 예가 아래에 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시 내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자(descriptor)는 이에 따라 마찬가지로 해석될 수 있다.
일부 실시예에 따르면, 에피택셜 소스/드레인 영역은 갈륨 불순물이 도핑된 상태로 성장된다. 소스/드레인 영역은 메인부(main portion) 상에 마감부(finishing portion)를 갖는다. 마감부는 메인부보다 높은 갈륨 농도로 도핑되고, 소스/드레인 영역의 표면에서의 갈륨 분리(gallium segregation)가 회피되도록 형성된다. 소스/드레인 영역의 마감부를 갈륨으로 도핑하면 소스/드레인 영역에 대한 접촉 저항(contact resistance)을 감소시킬 수 있다. 소스/드레인 영역의 표면에서 갈륨 분리를 회피하는 것은 후속 에칭 공정 동안 갈륨의 제거를 회피하는데 도움이 될 수 있다. 또한, 소스/드레인 영역의 마감부를 갈륨으로 도핑하는 것은 소스/드레인 영역의 정공(hole)의 양을 증가시킬 수 있으며, 이는 예를 들면 p형 소스/드레인 영역과 같은, 일부 유형의 소스/드레인 영역에 특히 유리할 수 있다. 따라서, 소스/드레인 영역의 성능이 향상될 수 있다.
도 1은 일부 실시예에 따른 단순화된 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 3차원도의 예를 도시한다. FinFET의 일부 다른 피처들(아래에서 논의됨)은 설명의 명확성을 위해 생략되었다. 도시된 FinFET은 예를 들어 하나의 트랜지스터, 또는 예를 들면, 두 개의 트랜지스터들과 같은, 복수의 트랜지스터들로서 동작하는 방식으로 전기적으로 접속되거나 결합될 수 있다.
FinFET은 기판(50)으로부터 연장되는 핀(52)을 포함한다. 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역(56)은 기판(50) 위에 배치되고, 핀(52)은 이웃하는 STI 영역들(56) 위로 그리고 그 사이에서 돌출된다. STI 영역(56)이 기판(50)으로부터 분리된 것으로 기술/도시되어 있지만, 본 명세서에서 사용되는 용어 "기판"은 단지 반도체 기판만을 또는 격리 영역을 포함하는 반도체 기판을 지칭하기 위해 사용될 수 있다. 또한, 핀(52)은 기판(50)의 단일 연속 물질(material)인 것으로 도시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 물질 또는 복수의 물질들을 포함할 수 있다. 이와 관련하여, 핀(52)은 이웃하는 STI 영역들(56) 사이에서 연장되는 부분들을 지칭한다.
게이트 유전체(112)는 핀(52)의 측벽을 따라 그리고 그 상부 표면 위에 있으며, 게이트 전극(114)은 게이트 유전체(112) 위에 있다. 소스/드레인 영역(70)은 게이트 유전체(112) 및 게이트 전극(114)에 대해 핀(52)의 양 측부에 배치된다. 게이트 스페이서(66)는 소스/드레인 영역(70)을 게이트 유전체(112) 및 게이트 전극(114)으로부터 분리한다. 소스/드레인 영역(70) 및 STI 영역(56) 위에 층간 유전체(inter-layer dielectric; ILD) 층(102)이 배치된다. 복수의 트랜지스터들이 형성되는 실시예에서, 소스/드레인 영역(70)은 다양한 트랜지스터들 사이에서 공유될 수 있다. 하나의 트랜지스터가 복수의 핀들(52)로부터 형성되는 실시예에서, 이웃 소스/드레인 영역들(70)은 예를 들면, 에피택셜 성장에 의해 소스/드레인 영역들(70)을 합체시키거나(coalesce), 또는 소스/드레인 영역들(70)을 동일한 소스/드레인 콘택(contact)과 결합함으로써 전기적으로 접속될 수 있다.
도 1은 여러 참조 단면들을 추가로 도시한다. 단면 A-A는 핀(52)의 종축을 따라 그리고 예를 들어, FinFET의 소스/드레인 영역들(70) 사이의 전류 흐름의 방향을 따른다. 단면 B/C-B/C는 단면 A-A에 수직이며 FinFET의 소스/드레인 영역(70)을 관통해 연장된다. 후속 도면은 명확성을 위해 이들 참조 단면들을 참조한다.
본 명세서에서 논의된 일부 실시예는 게이트-라스트 공정(gate-last process)을 사용하여 형성된 FinFET의 맥락에서 논의된다. 다른 실시예들에서, 게이트 퍼스트 공정(gate-first process)이 사용될 수 있다. 또한, 일부 실시예는 예를 들면, 평면형 FET와 같은, 평면형 장치에 사용되는 양상을 고려한다.
도 2 내지 12b는 일부 실시예에 따른 FinFET의 제조에서 중간 단계의 다양한 도면이다. 도 2 및 3은 3차원도이다. 도 4a, 6a, 7a, 8a, 9a, 10a, 11a, 및 12a는 복수의 핀들/FinFET들을 제외하고는, 도 1의 참조 단면 A-A를 따라 도시된 단면도이다. 도 4b, 4c, 6b, 7b, 8b, 9b, 10b, 11b, 및 12b는 복수의 핀들/FinFET들을 제외하고는, 도 1의 참조 단면 B/C-B/C를 따라 도시된 단면도이다.
도 2에서, 기판(50)이 제공된다. 기판은, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 예컨대, 벌크 반도체, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 예를 들면, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층이다. 절연체층은 예를 들면, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층이 기판, 즉, 일반적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 예를 들면, 다층 또는 그래디언트(gradient) 기판과 같은, 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 예를 들어, p형 디바이스가 형성될 때, 기판(50)은 예를 들면, 약 0% 내지 약 40% 범위의 게르마늄 농도를 갖는 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위일 수 있음)과 같은, 변형 물질(strained material)일 수 있어서, p형 완전 변형 채널(p-type fully strained channel; PFSC) 영역을 갖는 FinFET이 형성된다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은 예를 들면, NMOS 트랜지스터(예를 들면, n형 FinFET)와 같은, n형 디바이스를 형성하기 위한 것일 수 있다. 영역(50P)은 예를 들면, PMOS 트랜지스터(예를 들면, p형 FinFET)와 같은 p형 디바이스를 형성하기 위한 것일 수 있다. 영역(50N)은 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 장치, 도핑 영역, 격리 구조물 등)이 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
핀(52)은 기판(50)으로부터 연장되어 형성된다. 핀(52)은 반도체 스트립이다. 일부 실시예에서, 핀(52)은 기판(50) 내의 트렌치를 에칭함으로써 기판(50) 내에 형성될 수 있다. 에칭은 예를 들면, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 형성 후, 핀(52)은 폭(W1)을 가지며, 동일한 영역(50N/50P)의 핀(52)은 피치(P1)만큼 이격된다. 폭(W1)은 약 3 nm 내지 약 30 nm 범위일 수 있다. 피치(P1)는 약 20 nm 내지 약 100 nm 범위일 수 있다.
핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 공정 또는 다중 패터닝 공정을 포함하는, 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 공정 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬(self-aligned) 공정을 결합하여, 예를 들면, 단일 직접 포토리소그래피 공정을 사용하여 달리 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여 패터닝된 희생층과 나란히 형성된다. 그런 다음, 희생층이 제거되고, 그런 다음, 핀을 패터닝하기 위해 잔여 스페이서가 사용될 수 있다.
STI 영역(56)은 기판(50) 위에 그리고 이웃 핀들(52) 사이에 형성된다. STI 영역(56)을 형성하기 위한 예로서, 절연 물질이 중간 구조물 위에 형성된다. 절연 물질은 예를 들면, 실리콘 산화물과 같은 산화물, 질화물 등 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 화학 증기 퇴적(high density plasma chemical vapor deposition; HDP-CVD), 유동성 화학 증기 퇴적(flowable chemical vapor deposition; FCVD)(예를 들면, 원격 플라즈마 시스템에서의 화학 증기 퇴적(chemical vapor deposition; CVD) 기반 물질 퇴적과, 이 물질이 예를 들면, 산화물과 같은, 또 다른 물질로 변환되도록 하기 위해 사후 경화하는 것(post curing) 등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다. 도시된 실시예에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 물질이 일단 형성되면 어닐링 공정이 수행될 수 있다. 실시예에서, 절연 물질은 과잉 절연 물질이 핀(52)을 덮도록 형성된다. 일부 실시예는 복수의 층들을 활용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(도시되지 않음)가 먼저 기판(50)의 표면 및 핀(52)을 따라 형성될 수 있다. 그 후에, 예를 들면, 위에서 논의된 것과 같은, 충전 물질이 라이너 위에 형성될 수 있다. 핀(52) 위의 과잉 절연 물질을 제거하기 위해 절연 물질에 제거 공정이 적용된다. 일부 실시예에서, 예를 들면, 화학적 기계적 연마(chemical mechanical polish; CMP), 에칭백 공정, 이들의 조합 등과 같은, 평탄화 공정이 활용될 수 있다. 평탄화 공정은, 평탄화 공정이 완료된 후 핀(52) 및 절연 물질의 상부 표면이 수평이 되도록 핀(52)을 노출시킨다. 그 후, 절연 물질이 리세싱되며 절연 물질의 잔여 부분이 STI 영역(56)을 형성한다. 영역(50N)에서 그리고 영역(50P)에서 핀(52)의 상부가 이웃하는 STI 영역들(56) 사이에서 돌출되도록 절연 물질이 리세싱된다. 리세싱 후, 핀(52)의 노출된 부분은 STI 영역(56)의 상부 표면 위로 높이(H1)만큼 연장된다. 높이(H1)는 약 40 nm보다 클 수 있으며, 예를 들어 약 50 nm 내지 약 80 nm 범위일 수 있다. 핀(52)의 노출된 부분은 생성된 FinFET의 채널 영역이 될 부분을 포함한다.
또한, STI 영역(56)의 상부 표면은, 도시된 바와 같이 평평한 표면, 볼록 표면, 오목 표면(예를 들면, 디싱(dishing)) 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상부 표면은 적절한 에칭에 의해 평탄하고, 볼록하고, 그리고/또는 오목하게 형성될 수 있다. STI 영역(56)은, 예를 들어, 절연 물질의 물질에 대해 선택적인(예를 들어, 핀(52)의 물질보다 빠른 속도로 절연 물질의 물질을 에칭하는) 에칭 공정과 같은, 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, dHF(dilute hydrofluoric) 산을 사용하는 적합한 에칭 공정에 의한 화학 산화물 제거가 사용될 수 있다.
전술한 공정은 핀(52)이 어떻게 형성될 수 있는지의 일례일 뿐이다. 일부 실시예에서, 핀은 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들어, 유전체층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체층을 관통해 에칭되어 하부 기판(50)을 노출시킬 수 있다. 호모에피택셜(homoepitaxial) 구조물은 트렌치에서 에피택셜하게 성장될 수 있고, 호모에피택셜 구조물이 유전체층으로부터 돌출되어 핀을 형성하도록 유전체층이 리세싱될 수 있다. 또한, 일부 실시예에서, 헤테로에피택셜(heteroepitaxial) 구조물이 핀(52)에 대해 사용될 수 있다. 예를 들어, STI 영역(56)의 절연 물질이 핀(52)과 함께 평탄화된 후에, 핀(52)이 리세싱될 수 있고, 핀(52)과는 다른 물질이 리세싱된 핀(52) 위에 에피택셜하게 성장될 수 있다. 이러한 실시예에서, 핀(52)은 리세싱된 물질뿐만 아니라 리세싱된 물질 위에 배치된 에피택셜하게 성장된 물질을 포함한다. 또 다른 실시예에서, 유전체층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체층을 관통해 에칭될 수 있다. 그런 다음, 헤테로에피택셜 구조물은 기판(50)과는 다른 물질을 사용하여 트렌치 내에서 에피택셜하게 성장될 수 있고, 헤테로에피택셜 구조물이 유전체층으로부터 돌출되어 핀(52)을 형성하도록 유전체층이 리세싱될 수 있다. 호모에피택셜 구조물 또는 헤테로에피택셜 구조물이 에피택셜하게 성장되는 일부 실시예에서, 에피택셜하게 성장되는 물질이 성장 동안에 인시츄 도핑될 수 있는데, 이는 인시츄 및 주입 도핑이 함께 사용될 수 있지만 사전 및 후속 주입을 배제할 수 있다.
또한, 영역(50N)(예를 들면, NMOS 영역) 내에 영역(50P)(예를 들면, PMOS 영역) 내의 물질과는 상이한 물질을 에피택셜하게 성장시키는 것은 이로울 수 있다. 다양한 실시예에서, 핀(52)의 상부는 실리콘 게르마늄((SixGe1-x, 여기서 x는 0 내지 1 범위일 수 있음), 실리콘 탄화물, 순수 또는 실질적으로 순수 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로 형성될 수 있다. 예를 들면, III-V족 화합물 반도체를 형성하기 위해 이용 가능한 물질은, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이것들에만 제한되지는 않는다.
또한, 핀(52) 및/또는 기판(50) 내에 적절한 웰(도시되지 않음)이 형성될 수 있다. 일부 실시예에서, 영역(50N)에 P웰이 형성될 수 있고, 영역(50P)에 N웰이 형성될 수 있다. 일부 실시예에서, P웰 또는 N웰은 영역(50N) 및 영역(50P) 모두에 형성된다.
상이한 웰 유형들을 갖는 실시예에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 또는 다른 마스크(도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 영역(50N) 내의 핀(52) 및 STI 영역(56) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 예를 들면, PMOS 영역과 같은, 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온(spin-on) 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n형 불순물 주입이 영역(50P)에서 수행되고, 포토레지스트는 n형 불순물이 예를 들면, NMOS 영역과 같은, 영역(50N) 내로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n형 불순물은, 예컨대, 약 1017 cm-3와 약 1018 cm-3 사이와 같이, 1018 cm-3 이하의 농도로 영역 내에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 후에, 포토레지스트는 예컨대, 허용 가능한 애싱(ashing) 공정에 의해 제거된다.
영역(50P)의 이온 주입 후, 영역(50P) 내의 핀(52) 및 STI 영역(56) 위에 포토레지스트가 형성된다. 포토레지스트는 예를 들어, NMOS 영역과 같은, 기판(50)의 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p형 불순물 주입이 영역(50N)에서 수행될 수 있고, 포토레지스트는 p형 불순물이 예를 들면, PMOS 영역과 같은, 영역(50P) 내로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p형 불순물은, 예컨대, 약 1017 cm-3와 약 1018 cm-3 사이와 같이, 1018 cm-3 이하의 농도로 영역 내에 주입되는 붕소, BF2, 인듐 등일 수 있다. 주입 후에, 포토레지스트는 예컨대, 허용 가능한 애싱 공정에 의해 제거된다.
영역(50N)과 영역(50P)의 이온 주입 후에, 주입된 p형 불순물 및/또는 n형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예에서, 인시츄 및 주입 도핑이 함께 사용될 수 있지만, 에피택셜 핀의 성장된 물질은 성장 동안에 인시츄 도핑될 수 있는데, 이는 주입을 배제시킬(obviate) 수 있다.
도 3에서, 더미 게이트 유전체(60)는 핀(52) 위에 형성되고 더미 게이트(62)는 더미 게이트 유전체(60) 위에 형성된다. 더미 게이트 유전체(60) 및 더미 게이트(62)는 집합적으로 "더미 게이트 스택"으로 지칭될 수 있으며, 각각의 더미 게이트 스택은 더미 게이트 유전체(60) 및 더미 게이트(62)를 포함한다. 더미 게이트 스택은 핀(52)의 측벽을 따라 연장된다. 단지 하나의 더미 게이트 스택이 도시되어 있지만, 복수의 더미 게이트 스택들이 동시에 형성되고, 각각의 핀(52)은 그 위에 형성된 복수의 더미 게이트 스택들을 가질 수 있음을 이해해야 한다.
더미 게이트 유전체(60) 및 더미 게이트(62)를 형성하는 예로서, 더미 유전체층이 핀(52) 상에 형성된다. 더미 유전체층은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 퇴적되거나 열적으로(thermally) 성장될 수 있다. 더미 유전체층 위에 더미 게이트층이 형성되고, 더미 게이트층 위에 마스크층이 형성된다. 더미 게이트층은 더미 유전체층 위에 퇴적된 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 마스크층은 더미 게이트층 위에 퇴적될 수 있다. 더미 게이트층은 전도성 또는 비전도성 물질일 수 있고 비정질 실리콘, 다결정 실리콘(polysilicon), 다결정 실리콘 게르마늄(poly-SiGe), 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트층은, 물리적 증기 퇴적(physical vapor deposition; PVD), CVD, 스퍼터 퇴적, 또는 전도성 물질을 퇴적시키기 위해 당업계에서 공지되고 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트층은 격리 영역의 에칭으로부터 높은 에칭 선택도를 갖는 다른 물질로 만들어질 수 있다. 마스크층은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트층 및 단일 마스크층이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 더미 유전체층은 단지 예시의 목적으로 핀(52)만을 덮는 것으로 도시되어 있다. 일부 실시예에서, 더미 유전체층은, 더미 유전체층이 STI 영역(56)을 덮도록 더미 게이트층과 STI 영역(56) 사이에서 연장되도록 퇴적될 수 있다. 그런 다음, 마스크층은 마스크(64)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 그런 다음, 마스크(64)의 패턴은 더미 게이트(62)를 형성하기 위해 허용 가능한 에칭 기술에 의해 더미 게이트층으로 전사된다. 마스크(64)의 패턴은 더미 게이트 유전체(60)를 형성하기 위해 더미 유전체층으로도 전사된다. 더미 게이트(62)는 핀(52)의 각각의 채널 영역(58)을 덮는다. 마스크(64)의 패턴은 더미 게이트(62) 각각을 인접한 더미 게이트로부터 물리적으로 분리하는데 사용될 수 있다. 더미 게이트(62)는 또한 각각의 핀(52)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 4a 및 4b에서, 게이트 스페이서(66)는 더미 게이트(62), 마스크(64), 및/또는 핀(52)의 노출된 표면 상에 형성된다. 게이트 스페이서(66)는 절연 물질을 컨포멀하게(conformally) 퇴적하고 이어서 절연 물질을 에칭함으로써 형성될 수 있다. 게이트 스페이서(66)의 절연 물질은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산탄질화물, 또는 이들의 조합 등일 수 있다. 일부 실시예(미도시)에서, 게이트 스페이서(66)는 다층 절연 물질로 형성되고, 복수의 층들을 포함한다. 예를 들어, 게이트 스페이서(66)는 실리콘 질화물의 두 층들 사이에 배치된 실리콘 산화물층을 포함할 수 있거나, 또는 실리콘 산탄질화물의 복수의 층들을 포함할 수 있다. 에칭 후, 게이트 스페이서(66)는 곡선 측벽(도 4a에 도시됨)을 가질 수 있거나 직선 측벽(도시되지 않음)을 가질 수 있다.
게이트 스페이서(66)의 형성 이전 또는 도중에, 경도핑되는 소스/드레인(lightly doped source/drain; LDD) 영역(68)을 위한 주입이 수행될 수 있다. 상이한 디바이스 유형들을 갖는 실시예에서, 논의된 주입과 유사하게, 영역(50P)을 노출시키면서 예를 들면, 포토레지스트와 같은 마스크가 영역(50N) 위에 형성될 수 있고, 적절한 유형(예를 들어, p형) 불순물이 영역(50P) 내에서 노출된 핀(52) 내로 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. 이어서, 영역(50N)을 노출시키면서 영역(50P) 위에 예를 들면, 포토레지스트와 같은, 마스크가 형성될 수 있고, 영역(50N) 내의 노출된 핀(52) 내로 적절한 유형의 불순물(예를 들어, n형)이 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. n형 불순물은 전술한 n형 불순물 중 어느 하나일 수 있고, p형 불순물은 전술한 p형 불순물 중 어느 하나일 수 있다. LDD 영역(68)은 약 1015 cm-3 내지 약 1016 cm-3의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키기 위해 어닐링이 사용될 수 있다. LDD 영역(68)은 채널 영역(58)에 인접한다.
이어서, 에피택셜 소스/드레인 영역(70)이 핀(52) 내에 형성되어 채널 영역(58)에 응력을 가함으로써 성능을 향상시킨다. 에피택셜 소스/드레인 영역(70)은, 각각의 더미 게이트(62)가 에피택셜 소스/드레인 영역(70)의 각각의 이웃하는 쌍들 사이에 배치되도록 핀(52) 내에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(70)은 LDD 영역(68) 및/또는 핀(52) 내로 연장될 수 있고 또한 LDD 영역(68) 및/또는 핀(52)을 관통할 수 있다. 일부 실시예에서, 게이트 스페이서(66)는 에피택셜 소스/드레인 영역(70)이 생성되는 FinFET의 후속적으로 형성된 게이트를 단락시키지 않도록, 적절한 측방향 거리만큼 더미 게이트(62)로부터 에피택셜 소스/드레인 영역(70)을 분리하는데 사용된다.
영역(50N), 예를 들어, NMOS 영역에서의 에피택셜 소스/드레인 영역(70)은 영역(50P), 예를 들어, PMOS 영역을 마스킹하고, 영역(50N)에서 핀(52)의 소스/드레인 영역을 에칭하여 핀(52)에서 리세스(52R)를 형성함으로써 형성될 수 있다. 그 후, 영역(50N) 내의 에피택셜 소스/드레인 영역(70)은 리세스(52R)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(70)은 예를 들면, n형 FinFET에 적합한 것과 같은, 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50N) 내의 에피택셜 소스/드레인 영역(70)은 예를 들면, 실리콘, 실리콘 탄화물, 인으로 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 채널 영역(58)에 인장 변형을 가하는 물질을 포함할 수 있다. 영역(50N) 내의 에피택셜 소스/드레인 영역(70)은 핀(52)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
영역(50P), 예를 들어, PMOS 영역에서의 에피택셜 소스/드레인 영역(70)은 영역(50N), 예를 들어, NMOS 영역을 마스킹하고, 영역(50P)에서 핀(52)의 소스/드레인 영역을 에칭하여 핀(52)에서 리세스(52R)를 형성함으로써 형성될 수 있다. 그 후, 영역(50P)의 에피택셜 소스/드레인 영역(70)은 리세스(52R)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(70)은 예를 들면, p형 FinFET에 적합한 것과 같은, 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50P) 내의 에피택셜 소스/드레인 영역(70)은 예를 들어, 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 채널 영역(58)에 압축 변형을 가하는 물질을 포함할 수 있다. 영역(50P) 내의 에피택셜 소스/드레인 영역(70)은 핀(52)의 각각의 표면으로부터 상승된 표면을 또한 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(70) 및/또는 핀(52)은 경도핑된 소스/드레인 영역을 형성하기 위해 앞서 논의된 공정과 유사하게 소스/드레인 영역을 형성하기 위해 불순물로 도핑될 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n형 및/또는 p형 불순물은 전술한 불순물 중 임의의 불순물일 수 있다. 에피택셜 소스/드레인 영역(70)은 성장 동안 인시츄 도핑된다. 주입 대신에 성장 동안의 도핑은 도펀트 주입 동안 발생하는, 채널 영역(58)에서의 응력 완화를 피할 수 있다. 따라서, 생성되는 FinFET의 성능이 향상될 수 있다.
일부 실시예에서, 에피택셜 소스/드레인 영역(70)에는 에피택셜 소스/드레인 영역(70)에 대한 접촉 저항을 감소시키는 데 도움이 되는 불순물이 도핑된다. 일부 실시예에서, 불순물은 갈륨이다. 일부 예에서, 갈륨은 유리한 양상을 가질 수 있다. 예를 들어, 갈륨은 예를 들면, 붕소와 같은, 다른 불순물보다 게르마늄에서 더 높은 고체 용해도를 가진다. 따라서, 예를 들면, p형 에피택셜 소스/드레인 영역(70)이 형성될 때와 같이, 에피택셜 소스/드레인 영역(70) 내의 게르마늄 함량이 높을 때, 갈륨은 더 높은 도펀트 활성화를 가질 수 있고, 따라서 다른 도펀트에 비해 더 많은 정공을 기여하는데, 이는 에피택셜 소스/드레인 영역(70)의 접촉 영역 근처에 갈륨이 집중될 때 접촉 저항을 감소시키는 것을 도울 수 있다.
갈륨은 게르마늄과의 결합 에너지가 낮기 때문에, 갈륨은 게르마늄을 포함하는 에피택셜 소스/드레인 영역(70)의 표면으로 분리되기 쉽다. 일부 실시예에 따르면, 에피택셜 소스/드레인 영역(70)은 갈륨 분리의 양을 감소시키고 그리고/또는 갈륨 분리의 효과를 완화시키는 방식으로 성장된다. 형성 후, 에피택셜 소스/드레인 영역(70)은 에피택셜 소스/드레인 영역(70)의 표면 근처에서 큰 도펀트 농도를 갖지만, 도펀트는 에피택셜 소스/드레인 영역(70)의 표면으로 완전히 분리되지는 않는다. 아래에서 더 논의되는 바와 같이, 에피택셜 소스/드레인 영역(70)의 상부 표면 아래에서 약 2 nm 내지 약 12 nm로 연장되는 영역은 갈륨으로 고도로(highly) 도핑될 수 있다. 또한, 아래에서 더 논의되는 바와 같이, 에피택셜 소스/드레인 영역(70)은 예를 들면, 갈륨 및 붕소 모두와 같은, 다수의 불순물들로 공동 도핑될 수 있다.
영역(50N) 및 영역(50P)에서 에피택셜 소스/드레인 영역(70)을 형성하는데 사용된 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역(70)의 상부 표면은 핀(52)의 측벽을 넘어 측방향으로 외측으로 확장되는 패싯을 갖다. 일부 실시예에서, 이들 패싯은 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역(70)이 도 4b에 의해 도시된 바와 같이 병합되게 한다. 다른 실시예에서, 인접한 에피택셜 소스/드레인 영역(70)은 도 4c에 도시된 바와 같이 에피택시 공정이 완료된 후에 분리된 상태를 유지한다. 도펀트 분리는 에피택셜 소스/드레인 영역(70)의 에피택시 성장 방향에 의존할 수 있다. 도펀트 분리는 도펀트 및 베이스 반도체 물질에 따라, 상이한 결정 방향을 따라 상이한 속도로 발생할 수 있다. 예를 들어, 갈륨 도핑된 실리콘 게르마늄을 성장시킬 때, 갈륨은 <100> 방향을 따르는 것보다 <111> 방향을 따라 더 큰 분리 구동력(driving force of segregation) 및 더 큰 활성화 에너지를 갖는다. 이와 같이, 도 4b 및 도 4c에 도시된 바와 같이 패싯면(faceted surface)을 갖는 에피택셜 소스/드레인 영역(70)을 형성하는 것은, 에피택셜 소스/드레인 영역(70)의 표면에서 갈륨 분리를 감소시키는 것을 도울 수 있다. 에피택시 동안, 성장 조건은 <111> 방향을 따르는 성장을 선호하고 패싯된 상부 표면을 갖는 에피택셜 소스/드레인 영역(70)의 형성을 촉진하도록 선택될 수 있다. 예를 들어, 적어도 약 550 ℃ 이상의 온도와 같은 고온에서 성장하고 예를 들면, 약 10 토르 내지 약 300 토르 범위의 압력과 같은, 저압에서 성장함으로써 <111> 방향을 따른 성장이 촉진될 수 있다.
도 4b 및 도 4c에 도시된 실시예에서, 게이트 스페이서(66)는 STI 영역(56) 위로 연장되는 핀(52)의 측벽의 일부를 덮도록 형성되어 에피택셜 성장을 차단한다. 일부 다른 실시예에서, 게이트 스페이서(66)를 형성하는데 사용된 스페이서 에칭은 에피택셜하게 성장된 영역이 STI 영역(56)의 표면으로 연장될 수 있도록 스페이서 물질을 제거하도록 조정될 수 있다.
도 5a 내지 5f는 다양한 실시예에 따른 에피택셜 소스/드레인 영역(70)을 도시한다. 구체적으로, 도 4a로부터의 영역(5)이 보다 상세하게 도시되어 있다. 도 5a 내지 5f 각각은 실시예에 따른 에피택셜 소스/드레인 영역(70)을 도시하지만, FinFET은 도시된 실시예 중 일부, 전부, 또는 이 실시예에 포함되지 않는 피처로 형성될 수 있음을 이해해야 한다. 도시된 에피택셜 소스/드레인 영역(70)은 위에서 논의된 p형 FinFET에 적합한 물질로 형성되고, 영역(50P)에 형성될 수 있다. 도시된 각각의 에피택셜 소스/드레인 영역(70)은 메인부와 메인부 위의 마감부를 가지며, 마감부는 고도로 도핑된다.
도 5a는 메인층(72) 및 마감층(74)을 포함하는 에피택셜 소스/드레인 영역(70)을 도시한다. 메인층(72)은 LDD 영역(68)에 인접하는 핀(52) 내에 있고, 마감층(74)은 메인층(72) 상에 있다. 메인층(72)과 마감층(74)은 예를 들면, 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 동일한 베이스 반도체 물질로 형성된다. 그러나, 메인층(72)과 마감층(74)은 상이한 불순물 농도로 도핑된다. 구체적으로, 마감층(74)의 도펀트 농도는 메인층(72)의 도펀트 농도보다 크다. 예를 들어, 에피택셜 소스/드레인 영역(70)이 갈륨 도핑된 실리콘 게르마늄인 경우, 마감층(74)은 메인층(72)보다 더 많은 갈륨으로 도핑될 수 있다.
메인층(72)은 메인층(72)의 상부 표면으로부터 메인층(72)의 하부 표면까지 일정한 도펀트 농도를 갖는다. 메인층(72)의 도펀트 농도는 낮다. 구체적으로, 메인층(72)에서의 도펀트 농도는 에피택셜 소스/드레인 영역(70)의 베이스 반도체 물질에서 도펀트의 고체 용해도보다 작다. 실리콘 게르마늄에서의 갈륨의 고체 용해도는 온도와 실리콘 대 게르마늄의 정확한 비율에 의존하지만, 일반적으로 약 3x1020 cm-3 내지 약 5x1020 cm-3 범위에 있고, 따라서 에피택셜 소스/드레인 영역(70)은 갈륨으로 도핑된 실리콘 게르마늄일 때, 메인층(72)의 갈륨 농도는 약 2x1020 cm-3 내지 약 3x1020 cm-3 범위일 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(70)의 베이스 반도체 물질에서 갈륨의 고체 용해도가 약 3x1010 cm-3 일 때, 메인층(72)의 갈륨 농도는 약 2x1020 cm-3일 수 있다. 메인층(72)은 예를 들면, 약 14 nm 내지 약 16 nm 범위의 두께와 같은, 큰 두께를 가질 수 있다. 도펀트의 고체 용해도보다 낮은 도펀트 농도로 메인층(72)을 형성하는 것은, 특히 메인층(72)이 큰 두께를 가질 때 에피택셜 소스/드레인 영역(70)의 표면으로의 도펀트의 분리를 감소시키는 것을 돕는다.
마감층(74)은 마감층(74)의 상부 표면으로부터 마감층(74)의 하부 표면까지 일정한 도펀트 농도를 갖는다. 마감층(74)에서의 도펀트 농도는 크다. 구체적으로, 마감층(74)에서의 도펀트 농도는 에피택셜 소스/드레인 영역(70)의 베이스 반도체 물질에서의 도펀트의 고체 용해도보다 크다. 에피택셜 소스/드레인 영역(70)이 갈륨으로 도핑된 실리콘 게르마늄인 경우, 마감층(74)의 갈륨 농도는 약 5x1020 cm-3 내지 약 6x1020 cm-3 범위일 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(70)의 베이스 반도체 물질에서 갈륨의 고체 용해도가 약 3x1020 cm-3이고, 메인층(72)의 갈륨 농도가 약 2x1020 cm-3일 때, 마감층(74)에서 갈륨의 농도는 약 6x1020 cm-3일 수 있다. 마감층(74)은 예를 들면, 약 2 nm 내지 약 12 nm 범위의 두께와 같은, 작은 두께를 가질 수 있다. 구체적으로, 마감층(74)의 두께는 메인층(72)의 두께보다 작다. 작은 두께로 마감층(74)을 형성하는 것은, 특히 마감층(74)이 큰 도펀트 농도를 가질 때 에피택셜 소스/드레인 영역(70)의 표면으로의 도펀트의 분리를 감소시키는 것을 돕는다. 작은 두께로 마감층(74)을 형성하는 것은 또한 도펀트 분리의 영향을 감소시키는 것을 도울 수 있다. 예를 들어, 마감층(74)이 얇을 때, 분리된 도펀트는 마감층(74)의 도핑에 기여하도록 마감층(74)의 본체(body)에 여전히 충분히 근접할 수 있다.
메인층(72) 및 마감층(74)으로 에피택셜 소스/드레인 영역(70)을 형성함으로써, 생성되는 에피택셜 소스/드레인 영역(70)은 에피택셜 소스/드레인 영역(70)의 표면 근처에서 큰 도펀트 농도를 갖지만, 도펀트는 에피택셜 소스/드레인 영역(70)의 표면으로 분리되지 않는다. 이와 같이, 에피택셜 소스/드레인 영역(70)은, 에피택셜 소스/드레인 영역(70)이 예를 들면, 콘택 개방 에칭 공정(이하에서 더 논의됨)과 같은, 에칭 공정을 거친 후에도, 에피택셜 소스/드레인 영역(70)의 표면 근처에서 큰 도펀트 농도를 가질 수 있다.
메인층(72) 및 마감층(74)을 형성하기 위한 예로서, 에피택셜 성장 공정이 수행될 수 있으며, 여기서 중간 구조물은 여러 전구체에 노출된다. 전구체는 복수의 반도체 물질 전구체들 및 하나 이상의 도펀트 전구체(들)를 포함한다. 반도체 물질 전구체는 베이스 반도체 물질, 예를 들어, 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등을 퇴적하기 위한 전구체이다. 예를 들어, 베이스 반도체 물질이 실리콘 게르마늄인 실시예에서, 반도체 물질 전구체는 실리콘 전구체(예를 들어, 실란(SiH4), 트리실란(Si3H8) 등), 및 게르마늄 전구체(예를 들어, 저메인(GeH4) 등)를 포함할 수 있다. 도펀트 전구체(들)는 예를 들면, 갈륨, 붕소, 또는 이들의 조합과 같은 원하는 도펀트(들)에 대한 임의의 전구체이다. 에피택셜 소스/드레인 영역(70)이 갈륨으로 도핑된 실시예에서, 도펀트 전구체(들)는 트리메틸갈륨(Ga(CH3)3), 트리에틸갈륨(Ga(C2H5)3), 갈륨 염화물(예를 들어, GaCl, GaCl3 등) 등을 포함할 수 있다. 갈륨 전구체는 탄소를 포함하거나 탄소를 포함하지 않을 수 있다. 에피택셜 소스/드레인 영역(70)이 또한 붕소로 도핑된 실시예에서, 도펀트 전구체(들)는 디보란(B2H6) 등을 더 포함할 수 있다. 에피택셜 성장 공정 동안, 중간 구조물은 반도체 물질 전구체 및 도펀트 전구체(들)에 동시에 노출된다. 전구체 유량비(flow-rate ratio)는 메인층(72)과 마감층(74)을 성장시킬 때 조정될 수 있다. 구체적으로, 도펀트 전구체(들)는 메인층(72)을 성장시킬 때 저 유량으로 흐를 수 있고, 마감층(74)을 성장시킬 때 고 유량으로 흐를 수 있다. 예를 들어, 메인층(72)을 성장시킬 때, 실리콘 전구체는 약 20 sccm 내지 약 100 sccm 범위의 유량으로 흐를 수 있고, 게르마늄 전구체는 약 50 sccm 내지 약 500 sccm 범위의 유량으로 흐를 수 있으며, 갈륨 전구체는 약 20 sccm 내지 약 100 sccm 범위의 유량으로 흐를 수 있다. 마찬가지로, 마감층(74)을 성장시킬 때, 실리콘 전구체는 약 20 sccm 내지 약 100 sccm 범위의 유량으로 흐를 수 있고, 게르마늄 전구체는 약 50 sccm 내지 약 500 sccm 범위의 유량으로 흐를 수 있으며, 갈륨 전구체는 약 20 sccm 내지 약 100 sccm 범위의 유량으로 흐를 수 있다. 메인층(72) 및 마감층(74)은 동일한 처리 챔버에서, 예를 들어, 진공을 파괴하지 않고 인시츄로 형성될 수 있으며, 다양한 전구체의 유량은 원하는 영역을 형성하도록 성장 동안 조정될 수 있다.
도 5b는 단일층(76)을 포함하는 에피택셜 소스/드레인 영역(70)을 도시한다. 층(76)은 예를 들면, 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은 베이스 반도체 물질로 형성된다. 층(76)은 또한 등급화된(graded) 불순물 농도를 갖는다. 구체적으로, 층(76)의 도펀트 농도는 방향(D1)을 따라, 예를 들어, 층(76)의 하부 표면으로부터 층(76)의 상부 표면으로 연장되는 방향으로 연속적으로 증가한다. 층(76)의 하부 표면에서, 도펀트 농도는 베이스 반도체 물질에서 도펀트의 고체 용해도(위에서 논의됨)보다 작다. 층(76)의 상부 표면에서, 도펀트 농도는 베이스 반도체 물질에서 도펀트의 고체 용해도보다 크다. 에피택셜 소스/드레인 영역(70)이 갈륨으로 도핑된 실리콘 게르마늄인 경우의 예를 계속하면, 층(76)의 하부 표면에서의 도펀트 농도는 약 3x1020 cm-3 내지 약 5x1020 cm-3 범위일 수 있고, 층(76)의 상부 표면에서의 도펀트 농도는 약 5x1020 cm-3 내지 약 6x1020 cm-3 범위일 수 있다.
층(76)을 형성하기 위한 예로서, 에피택셜 성장 공정이 수행될 수 있으며, 여기서 중간 구조물은 여러 전구체에 노출된다. 전구체는 복수의 반도체 물질 전구체들 및 하나 이상의 도펀트 전구체(들)를 포함한다. 반도체 물질 전구체는 베이스 반도체 물질, 예를 들어 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등을 퇴적하기 위한 전구체이며, 전술한 반도체 물질 전구체와 유사할 수 있다. 도펀트 전구체(들)는 원하는 도펀트(들)에 대한 임의의 전구체이고, 위에서 논의된 도펀트 전구체(들)와 유사할 수 있다. 에피택셜 성장 공정 동안, 중간 구조물은 반도체 물질 전구체 및 도펀트 전구체(들)에 동시에 노출된다. 전구체 유량비는 층(76)을 성장시킬 때 조정될 수 있다. 구체적으로, 도펀트 전구체(들)는 층(76)의 하부를 형성할 때 저 유량으로 흐를 수 있고, 층(76)의 상부를 형성할 때 고 유량으로 흐를 수 있다. 예를 들어, 갈륨 전구체는 성장 초기에 약 20 sccm 내지 약 100 sccm 범위의 유량으로 흐를 수 있고, 성장이 끝날 때 약 20 sccm 내지 약 100 sccm 범위의 더 큰 유량으로 흐르도록 지속적으로 증가될 수 있다. 다양한 전구체의 유량은 성장 동안 연속적으로 조정되어 원하는 도핑 농도에서 층(76)을 형성할 수 있다.
도 5c는 메인층(78M), 마감층(78F), 및 불순물층(80)을 포함하는 에피택셜 소스/드레인 영역(70)을 도시한다. 메인층(78M) 및 마감층(78F)은 각각 예를 들면, 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등의 베이스 반도체 물질로 형성되며, 동일한 불순물 농도로 도핑된다. 불순물층(80)은 실질적으로 순수한 불순물층일 수 있으며, 메인층(78M) 및 마감층(78F)은 각각 이 불순물층으로 도핑된다. 예를 계속하여, 메인층(78M) 및 마감층(78F)은 각각 갈륨 도핑된 실리콘 게르마늄일 수 있고, 불순물층(80)은 실질적으로 순수한 갈륨층일 수 있다.
메인층(78M) 및 마감층(78F)은 동일한 낮은 도펀트 농도로 형성된다. 구체적으로, 메인층(78M) 및 마감층(78F)에서의 도펀트 농도는 에피택셜 소스/드레인 영역(70)의 베이스 반도체 물질에서의 도펀트의 고체 용해도(위에서 논의됨)보다 작다. 예를 들면, 에피택셜 소스/드레인 영역(70)이 갈륨으로 도핑된 실리콘 게르마늄인 경우, 메인층(78M) 및 마감층(78F)에서의 갈륨 농도는 약 2x1020 cm-3 내지 약 3x1020 cm-3 범위일 수 있다. 메인층(78M)은 예를 들면, 약 14 nm 내지 약 16 nm 범위의 두께와 같은, 큰 두께를 가질 수 있다. 마감층(78F)은 예를 들면, 약 1 nm 내지 약 2 nm 범위의 두께와 같은, 작은 두께를 가질 수 있다.
불순물층(80)은 실질적으로 순수한 도펀트층, 예를 들어, 갈륨이다. 에피택셜 소스/드레인 영역(70)은 불순물층(80) 및 마감층(78F)의 교번층을 포함한다. 예를 들어, 에피택셜 소스/드레인 영역(70)은 3개의 마감층(78F) 및 3개의 불순물층(80)을 포함할 수 있다. 불순물층(80)은 매우 얇을 수 있다. 일부 실시예에서, 불순물층(80)은 하나의 단층 두께이다.
다양한 층을 형성하기 위한 예로서, 복수의 에피택셜 성장 공정이 메인층(78M) 및 마감층(78F)을 형성하기 위해 수행될 수 있으며, 여기서 중간 구조물은 여러 전구체에 노출된다. 각각의 에피택셜 성장 공정 사이에서, 불순물층(80)을 형성하기 위해 퇴적 공정이 수행된다. 메인층(78M) 및 마감층(78F)이 도 5a와 관련하여 위에서 논의된 것과 유사한 전구체를 사용하여 에피택셜 성장 공정에 의해 형성될 수 있다. 불순물층들(80) 각각은 각각의 하부층(예를 들어, 메인층(78M) 또는 마감층(78F))의 노출된 표면 상에서의 델타 도핑 공정에 의해 형성될 수 있다. 델타 도핑은 예를 들어, 반도체 물질 전구체의 흐름을 정지시킨 후 반도체 물질 전구체를 유동시키지 않고 도펀트 전구체를 유동시킴으로써 달성될 수 있다. 일부 실시예에서, 도펀트 전구체는 예를 들어, 갈륨 염화물(GaCl3)이다. 갈륨 염화물은 각각의 하부층의 노출된 표면 상에 자기-제한된(self-limited) 갈륨 단일층을 형성할 수 있다. 갈륨 단일층은 염소로 종결된다(terminated). 델타 도핑은 원하는 표면 농도로 수행될 수 있다. 일부 실시예에서, 델타 도핑은 약 1013 cm-2 정도의(the order of) 표면 농도로 수행된다. 이어서 예를 들면, 실란(SiH4) 또는 저메인(GeH4)과 같은, 환원제를 흐르게 하여 염소를 제거할 수 있고, 이어서 상기 논의된 것과 유사한 에피택셜 성장 공정을 수행하여 다음 마감층(78F)을 형성한다. 일부 실시형태에서, 환원 단계 및 후속 에피택셜 성장이 조합될 수 있으며, 예를 들어, 환원제는 다음 마감층(78F)을 형성하기 위한 에피택셜 성장 공정의 일부로서 흐를 수 있다.
상기 논의된 다양한 층이 형성된 후에, 어닐링이 선택적으로 수행될 수 있다. 생성되는 어닐링 후(post-anneal) 구조물은 도 5d에 도시되어 있다. 어닐링은 불순물층(80)의 일부 또는 전부를 주변 마감층(78F) 및 메인층(78M)의 상부로 확산시켜, 도핑된 마감층(82)을 형성한다. 도핑된 마감층들(82) 각각은 동일한 도펀트 농도를 가질 수 있으며, 이는 에피택셜 소스/드레인 영역(70)의 베이스 반도체 물질에서 도펀트의 고체 용해도보다 클 수 있다. 이와 같이, 에피택셜 소스/드레인 영역(70)의 상부는, 에피택셜 소스/드레인 영역(70)의 표면으로 도펀트가 분리되지 않고, 에피택셜 소스/드레인 영역(70)의 표면 근처에서 큰 도펀트 농도를 갖는다. 어닐링 후에, 도핑된 마감층(82) 각각은 동일한 결정 구조를 가질 수 있다.
도 5e는, 마감층(74)이 동등한 초격자(superlattice) 구조물(84)로 대체되는 것을 제외하고는, 도 5a의 실시예와 유사한 에피택셜 소스/드레인 영역(70)을 도시한다. 초격자 구조물(84)은, 마감층(74)과 동등한 띠 구조(band structure)를 가지므로, 마감층(74)과 전기적 기능이 유사할 수 있다. 그러나, 초격자 구조물(84)은, 단일 연속층이 아니고, 복수의 교번 격자층들(84A 및 84B)로 형성된다. 메인층(72) 및 초격자층(84A 및 84B)은 도 5a와 관련하여 위에서 논의된 것과 유사한 전구체를 사용하여 에피택셜 성장 공정에 의해 형성되지만, 메인층(72) 및 초격자층(84A 및 84B)은 동일한 불순물로 도핑되는 상이한 베이스 반도체 물질로 형성될 수 있다. 메인층(72) 및 초격자층(84A 및 84B)은 상이한 불순물 농도로 도핑된다. 구체적으로, 초격자층들(84A 및 84B) 각각의 도펀트 농도는 메인층(72)의 도펀트 농도보다 크다.
초격자층들(84A 및 84B)은 상이한 띠 간격들을 갖는 반도체 물질들을 포함한다. 에피택셜 소스/드레인 영역(70)이 갈륨으로 도핑된 실리콘 게르마늄인 경우의 예를 계속하면, 초격자층(84A)은 갈륨으로 도핑된 실리콘일 수 있고, 초격자층(84B)은 갈륨으로 도핑된 게르마늄일 수 있다. 초격자층들(84A, 84B) 각각의 도펀트 농도는 크다. 구체적으로, 초격자층들(84A 및 84B)에서의 도펀트 농도는, 메인층(72)의 베이스 반도체 물질에서의 도펀트의 고체 용해도(위에서 논의됨)보다 크다. 이와 같이, 에피택셜 소스/드레인 영역(70)이 갈륨으로 도핑된 실리콘 게르마늄인 경우, 초격자층들(84A 및 84B)의 갈륨 농도는 약 5x1020 cm-3 내지 약 6x1020 cm-3 범위일 수 있다. 초격자층들(84A 및 84B)은 예를 들면, 약 1 nm 내지 약 2 nm 범위의 두께와 같은, 작은 두께를 가질 수 있다.
교번하는 베이스 반도체 물질들의 초격자층(84A 및 84B)을 형성하는 것은, 에피택셜 소스/드레인 영역(70)의 표면으로의 도펀트의 분리를 감소시키는 것을 도울 수 있다. 일부 실시예에서, 초격자층(84A)은 도펀트에 대해 높은 결합 에너지를 갖는 반도체 물질로 형성되고, 초격자층(84B)은 도펀트에 대해 낮은 결합 에너지를 갖는 반도체 물질로 형성된다. 예를 들어, 갈륨 대 실리콘의 결합 에너지(약 4.56 eV)는 갈륨 대 게르마늄의 결합 에너지(약 2.56 eV)보다 크다. 초격자층(84A)이 갈륨으로 도핑된 실리콘이고 초격자층(84AB)이 갈륨으로 도핑된 게르마늄인 경우, 초격자층(84A)은 분리 정지층으로서 작용하여, 에피택셜 소스/드레인 영역(70)의 표면으로 분리하려고 시도하는 갈륨이 저지된다. 그 결과, 초격자층(84A)이, 초격자층(84B)보다 높은 농도로 도핑될 수 있고, 초격자층(84A)으로부터의 갈륨 분리가 회피될 수 있다.
도 5f는, 마감층(74)이 복수의 교번하는 마감층들(86A 및 86B)로 대체되는 것을 제외하고는, 도 5a의 실시예와 유사한 에피택셜 소스/드레인 영역(70)을 도시한다. 메인층(72)과 마감층(86A, 86B)은 예를 들면, 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등의 동일한 베이스 반도체 물질로 형성된다. 하지만, 메인층(72) 및 마감층들(86A 및 86B)은 상이한 불순물 농도로 도핑된다. 구체적으로, 마감층들(86A 및 86B)의 도펀트 농도는 메인층(72)의 도펀트 농도보다 크다.
마감층들(86A 및 86B)은 동일한 반도체 물질을 포함하고 동일한 불순물 농도로 도핑된다. 에피택셜 소스/드레인 영역(70)이 갈륨으로 도핑된 실리콘 게르마늄인 경우의 예를 계속하여, 마감층들(86A 및 86B)은 각각 갈륨으로 도핑된 실리콘 게르마늄일 수 있다. 마감층들(86A, 86B) 각각의 도펀트 농도는 크다. 구체적으로, 마감층들(86A 및 86B) 각각에서의 도펀트 농도는, 에피택셜 소스/드레인 영역(70)의 베이스 반도체 물질에서의 도펀트의 고체 용해도(위에서 논의됨)보다 크다. 이와 같이, 에피택셜 소스/드레인 영역(70)이 갈륨으로 도핑된 실리콘 게르마늄인 경우, 마감층들(86A 및 86B)에서의 갈륨 농도는 약 5x1020 cm-3 내지 약 6x1020 cm-3 범위일 수 있다. 마감층들(86A 및 86B)은 예를 들면, 약 1 nm 내지 약 2 nm 범위의 두께와 같은, 작은 두께를 가질 수 있다.
메인층(72) 및 마감층들(86A 및 86B)이 도 5a와 관련하여 위에서 논의된 것과 유사한 전구체를 사용하여 에피택셜 성장 공정에 의해 형성될 수 있다. 그러나, 에피택셜 성장 속도는 마감층들(86A 및 86B)에 대해 상이할 수 있다. 마감층들(86A 및 86B)의 에피택셜 성장 속도는 성장 동안 도펀트 분리량에 영향을 미치며 또한 성장된 에피택시의 품질에 영향을 미친다. 일부 실시예에서, 마감층(86A)은 높은 에피택셜 성장 속도로 성장되고, 마감층(86B)은 낮은 에피택셜 성장 속도로 성장된다. 높은 에피택셜 성장 속도로 마감층(86A)을 성장시키는 것은 에피택셜 소스/드레인 영역(70)의 표면으로의 도펀트의 분리를 감소시키는 것을 돕는다. 낮은 에피택셜 성장 속도로 마감층(86B)을 성장시키는 것은 에피택셜 소스/드레인 영역(70)에서 결정 결함의 양을 감소시키는 것을 돕는다. 이와 같이, 마감층(86B)은 마감층(86A)보다 결정 결함이 적을 수 있고, 마감층들(86A 및 86B)은 상이한 결정 구조물을 가질 수 있다.
마감층(86A 및 86B)의 에피택셜 성장 속도는 에피택셜 성장 공정 동안 환경 조건을 제어함으로써 제어될 수 있다. 구체적으로, 에피택셜 성장 공정 동안 온도는 에피택셜 성장 속도에 영향을 미치며, 더 낮은 온도는 더 높은 성장 속도를 생성한다. 이와 같이, 일부 실시예에서, 마감층(86A)은 저온에서 성장되고, 마감층(86B)은 고온에서 성장된다. 예를 들어, 마감층(86A)은 약 300 ℃ 내지 약 420 ℃ 범위의 온도에서 성장될 수 있고, 마감층(86B)은 약 500 ℃ 내지 약 800 ℃ 범위의 온도에서 성장될 수 있다. 마감층(86A)을 마감층(86B)보다 낮은 온도에서 성장시키면, 마감층(86A)이 마감층(86B)보다 높은 활성화 에너지를 가지게 되어, 높은 전위 장벽을 형성하여 마감층(86A)에서의 도펀트 분리를 감소시킨다. 마감층(86A)이 높은 활성화 에너지를 가질 때, 마감층(86A)은 분리 정지층으로서 작용하여, 갈륨이 에피택셜 소스/드레인 영역(70)의 표면으로 분리하려고 시도하는 것이 방해된다.
도 5a 내지 5f와 관련하여 설명된 에피택셜 소스/드레인 영역(70)은 갈륨 불순물을 갖는 것으로 기술되어 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(70)은 다수의 불순물로 공동 도핑된다. 구체적으로, 에피택셜 소스/드레인 영역(70)은 갈륨 외에 붕소로 도핑될 수 있다. 예를 들어, 메인층(72) 및 마감층(74)(도 5a 참조), 층(76)(도 5b 참조), 메인층(78M) 및 마감층(78F)(도 5c 참조), 메인층(72) 및 초격자층(84A 및 84B)(도 5e 참조), 및/또는 메인층(72) 및 마감층(86A 및 86B)(도 5f 참조)에는 붕소가 추가로 도핑될 수 있다. 층은 약 2x1020 cm-3 내지 약 1x1021 cm-3 범위의 농도로 붕소로 도핑될 수 있다. 에피택셜 소스/드레인 영역(70)을 공동 도핑하면, 일부 갈륨 분리가 발생하더라도 에피택셜 소스/드레인 영역(70) 전체에 충분한 도핑을 보장하는 것을 도울 수 있다. 일부 실시예에서, 갈륨의 농도는 메인층(72)(도 5a, 5e, 5f 참조) 및/또는 메인층(78M)(도 5c 및 5d 참조)에서 붕소의 농도보다 낮고, 갈륨의 농도는 마감층(74)(도 5a 참조), 마감층(82)(도 5d 참조), 초격자층(84A 및 84B)(도 5e 참조), 및 마감층(86A 및 86B)(도 5f 참조)에서의 붕소의 농도보다 크다.
도 6a 및 6b에서, 제1 ILD 층(102)이 중간 구조물 위에 퇴적된다. 제1 ILD 층(102)은 유전체 물질로 형성될 수 있고, 예를 들면, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 또는 FCVD와 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 물질은 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다. 일부 실시예에서, 콘택 에칭 정지층(contact etch stop layer; CESL)(100)은 제1 ILD 층(102)과 에피택셜 소스/드레인 영역(70), 마스크(64), 및 게이트 스페이서(66) 사이에 배치된다. CESL(100)은 제1 ILD 층(102)의 물질과 상이한 에칭 속도를 갖는 예를 들면, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 물질을 포함할 수 있다.
도 7a 및 7b에서, 더미 게이트(62) 또는 마스크(64)의 상부 표면과 제1 ILD 층(102)의 상부 표면을 평탄화하기 위해 예를 들면, CMP와 같은, 평탄화 공정이 수행될 수 있다. 평탄화 공정은 또한 더미 게이트(62) 상의 마스크(64)와, 마스크(64)의 측벽을 따라 게이트 스페이서(66)의 일부를 제거할 수 있다. 평탄화 공정 후, 더미 게이트(62), 게이트 스페이서(66), 및 제1 ILD 층(102)의 상부 표면들이 평평하다. 따라서, 더미 게이트(62)의 상부 표면은 제1 ILD 층(102)을 통해 노출된다. 일부 실시예에서, 마스크(64)는 유지될 수 있으며, 이 경우 평탄화 공정은 제1 ILD 층(102)의 상부 표면을 마스크(64)의 상부 표면과 같은 높이로 한다.
도 8a 및 8b에서, 더미 게이트(62)는 제거되고 금속 게이트(110)로 대체된다. 금속 게이트(110)는 게이트 유전체(112) 및 게이트 전극(114)을 포함한다. 금속 게이트(110)를 형성하기 위한 예로서, 더미 게이트(62) 및, 만약 존재한다면, 마스크(64)는 하나 이상의 에칭 단계(들)에서 제거되어 리세스가 형성된다. 리세스 내의 더미 게이트 유전체(60)의 부분이 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트(62)만이 제거되고 더미 게이트 유전체(60)는 남아 있고 리세스에 의해 노출된다. 일부 실시예에서, 더미 게이트 유전체(60)는 다이의 제1 영역(예를 들어, 코어 로직 영역) 내의 리세스로부터 제거되고 다이의 제2 영역(예를 들어, 입력/출력 영역)의 리세스에 남아 있다. 일부 실시예에서, 더미 게이트(62)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은, 제1 ILD 층(102) 또는 게이트 스페이서(66)를 에칭하지 않고 더미 게이트(62)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 리세스는 핀(52)을 노출시킨다. 구체적으로, 채널 영역(58)은 리세스에 의해 노출된다. 각 채널 영역(58)은 에피택셜 소스/드레인 영역(70)의 이웃 쌍들 사이에 배치된다. 제거 동안, 더미 게이트 유전체(60)는, 더미 게이트(62)가 에칭될 때 에칭 정지층으로서 사용될 수 있다. 더미 게이트 유전체(60)는 더미 게이트(62)의 제거 후에 선택적으로 제거될 수 있다. 제거 후, 게이트 유전체(112)는 예를 들면, 핀(52)의 상부 표면 및 측벽 상에 그리고 게이트 스페이서(66)의 측벽 상에서와 같이, 리세스 내에 컨포멀하게 퇴적된다. 게이트 유전체(112)는 또한 제1 ILD 층(102)의 상부 표면 상에 형성될 수 있다. 일부 실시예에 따르면, 게이트 유전체(112)는 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 일부 실시예에서, 게이트 유전체(112)는 하이-k 유전체 물질을 포함하고, 이들 실시예에서, 게이트 유전체(112)는 약 7.0보다 큰 k 값을 가질 수 있으며, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합의 규산염을 포함할 수 있다. 게이트 유전체(112)의 형성 방법은 MBD(Molecular-Beam Deposition), ALD(Atomic Layer Deposition), PECVD 등을 포함할 수 있다. 더미 게이트 유전체(60)의 일부가 리세스 내에 남아 있는 실시예에서, 게이트 유전체(112)는 더미 게이트 유전체(60)의 물질(예를 들어, SiO2)을 포함한다. 게이트 전극(114)은 각각 게이트 유전체(112) 위에 퇴적되고, 리세스의 잔여 부분을 채운다. 게이트 전극(114)은 예를 들면, TiN, TiO, TaN, TaC, Co, Ru, Al, W와 같은 금속 함유 물질, 또는 이들의 조합, 또는 이들의 다층을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(114)이 도시되어 있지만, 각각의 게이트 전극(114)은 임의의 수의 라이너 층, 임의의 수의 일 함수 조정층 및 충전 물질을 포함할 수 있다. 게이트 전극(114)의 충전 후에, 게이트 유전체(112)의 과잉 부분 및 게이트 전극(114)의 물질을 제거하기 위해 예를 들면, CMP와 같은, 평탄화 공정이 수행될 수 있으며, 이 과잉 부분은 제1 ILD 층(102)의 상부 표면 위에 있다. 따라서, 게이트 전극(114) 및 게이트 유전체(112)의 물질의 잔여 부분은 생성되는 FinFET의 대체 게이트를 형성한다. 금속 게이트(110)는 또한 "게이트 스택" 또는 "대체 게이트 스택"으로 지칭될 수 있다. 금속 게이트(110)는 핀(52)의 채널 영역(58)의 측벽을 따라 연장될 수 있다.
영역(50N) 및 영역(50P)에서 게이트 유전체(112)의 형성은, 각각의 영역에서 게이트 유전체(112)가 동일한 물질로부터 형성되도록 동시에 발생할 수 있고, 게이트 전극(114)의 형성은, 각 영역 내의 게이트 전극(114)이 동일한 물질로부터 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체(112)는 별개의 공정들에 의해 형성될 수 있어서 게이트 유전체(112)가 상이한 물질들일 수 있고, 그리고/또는 각 영역 내의 게이트 전극(114)은 별개의 공정들에 의해 형성될 수 있어서 게이트 전극(114)이 상이한 물질들일 수 있다. 별개의 공정들을 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다.
도 9a 및 9b에서, 콘택 개구(120)는 제1 ILD 층(102) 및 CESL(100)을 관통해 형성되어, 에피택셜 소스/드레인 영역(70)을 노출시킨다. 콘택 개구(120)는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(70)의 일부 손실은 예를 들어, 오버 에칭(over-etching)에 의해 콘택 개구(120)를 에칭한 결과로서 실현될 수 있다. 그러나, 다양한 실시예들에 따른 에피택셜 소스/드레인 영역(70)이 에피택셜 소스/드레인 영역(70)의 표면 근처에서 큰 도펀트 농도를 갖지만, 도펀트는 에피택셜 소스/드레인 영역(70)의 표면으로 분리되지 않는다. 따라서, 에피택셜 소스/드레인 영역(70)의 일부 손실이 있더라도, 에피택셜 소스/ 드레인 영역(70)에 대한 접촉 저항을 감소시킬 수 있는 높은 도펀트 농도가 여전히 달성될 수 있다.
그 후, 콘택 개구(120)에 의해 노출된 에피택셜 소스/드레인 영역(70)의 부분 상의 콘택 개구(120)에 실리사이드(122)가 형성된다. 실리사이드(122)는 콘택 개구(120)에 금속을 퇴적하고 어닐링을 수행함으로써 형성될 수 있다. 금속은 예를 들어, 티타늄 또는 코발트일 수 있으며, 이들은 각각 TiSi2 또는 CoSi2의 실리사이드(122)를 형성할 수 있다. 에피택셜 소스/드레인 영역(70)은 자신의 각각의 표면 근처에서 큰 도펀트 농도를 갖기 때문에, 따라서 실리사이드(122)는 에피택셜 소스/드레인 영역(70)의 도펀트(들)(예를 들어, 갈륨 및, 존재하는 경우, 붕소)를 포함한다. 실리사이드(122)는 에피택셜 소스/드레인 영역(70)에 물리적 그리고 전기적으로 결합된다.
일부 실시예에서, 에피택셜 소스/드레인 영역(70)의 프리-실리사이드 세정(pre-silicide clean)은 실리사이드(122)를 형성하기 전에 수행될 수 있다. 예를 들어, 콘택 개구(120)를 에칭할 때, 자연 산화물(native oxide)이 에피택셜 소스/드레인 영역(70)의 표면 상에 형성될 수 있다. 프리-실리사이드 세정은 예를 들어, 에피택셜 소스/드레인 영역(70)의 표면으로부터 불화물 및 자연 산화물을 제거하는 습식 세정일 수 있다. 갈륨-풍부(Gallium-rich) 자연 산화물(예를 들어, Ga2O3) 및 불화물(예를 들어, GaF3)은 휘발성이 아니며 제거하기 어렵다. 에피택셜 소스/드레인 영역(70)의 표면으로의 도펀트의 분리를 피함으로써, 에피택셜 소스/드레인 영역(70)의 표면 상에 갈륨-풍부 자연 산화물의 형성을 피할 수 있고, 에피택셜 소스/드레인 영역(70) 상의 자연 산화물이 보다 쉽게 제거될 수 있다.
도 10a 및 10b에서, 하부 소스/드레인 콘택(124)은 콘택 개구(120)에 형성된다. 실리사이드(122) 상의 콘택 개구(120)에는 예를 들면, 확산 장벽층, 접착층 등의 라이너, 및 전도성 물질이 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제1 ILD 층(102)의 표면으로부터 과잉 물질을 제거하기 위해 예를 들면, CMP와 같은, 평탄화 공정이 수행될 수 있다. 잔여 라이너 및 전도성 물질은 콘택 개구(120)에서 하부 소스/드레인 콘택(124)을 형성한다. 하부 소스/드레인 콘택(124)은 에피택셜 소스/드레인 영역(70)에 물리적으로 그리고 전기적으로 결합된다.
도 11a 및 11b에서, 제2 ILD 층(130)은 제1 ILD 층(102) 및 하부 소스/드레인 콘택(124) 위에 퇴적된다. 일부 실시예에서, 제2 ILD 층(130)은 유동성(flowable) CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 제2 ILD 층(130)은 예를 들면, PSG, BSG, BPSG, USG 등과 같은, 유전체 물질로 형성되고, 예를 들면, CVD 및 PECVD와 같은, 임의의 적절한 방법에 의해 퇴적될 수 있다. 일부 실시예에 따르면, 제2 ILD 층(130)의 형성 전에, 금속 게이트(110)가 리세싱될 수 있어서, 리세스는 금속 게이트(110) 바로 위에 그리고 게이트 스페이서(66)의 양쪽 부분들 사이에 형성된다. 예를 들면, 실리콘 질화물, 실리콘 산질화물 등과 같은, 하나 이상의 유전체 물질층을 포함하는 게이트 마스크(132)가 리세스 내에 채워지고, 제1 ILD 층(102) 위로 연장되는 유전체 물질의 과잉 부분을 제거하기 위한 평탄화 공정이 이어진다.
도 12a 및 12b에서, 게이트 콘택(134) 및 상부 소스/드레인 콘택(136)은 제2 ILD 층(130)을 관통해 형성된다. 게이트 콘택(134) 및 상부 소스/드레인 콘택(136)을 위한 개구가 제2 ILD 층(130)을 관통해 형성된다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 개구에는 예를 들면, 확산 장벽층, 접착층 등의 라이너, 및 전도성 물질이 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD 층(130)의 표면으로부터 과잉 물질을 제거하기 위해 예를 들면, CMP와 같은, 평탄화 공정이 수행될 수 있다. 잔여 라이너 및 전도성 물질은 개구에서 게이트 콘택(134) 및 상부 소스/드레인 콘택(136)을 형성한다. 상부 소스/드레인 콘택(136)은 하부 소스/드레인 콘택(124)에 물리적으로 그리고 전기적으로 결합되고, 게이트 콘택(134)은 금속 게이트(110)에 물리적으로 그리고 전기적으로 결합된다. 게이트 콘택(134)은, 존재하는 경우, 게이트 마스크(132)를 관통할 수 있다. 게이트 콘택(134) 및 상부 소스/드레인 콘택(136)은 상이한 공정들에서 형성될 수 있거나, 동일한 공정에서 형성될 수 있다. 게이트 콘택(134) 및 상부 소스/드레인 콘택(136) 각각은 상이한 단면들로 형성될 수 있으며, 이는 콘택의 단락을 피할 수 있다.
실시예는 장점을 달성할 수 있다. 예를 들면, 갈륨과 같은, 불순물로 에피택스 소스/드레인 영역을 도핑하는 것은, 소스/드레인 영역 내의 정공의 양을 증가시킬 수 있으며, 이는 예를 들면, p형 소스/드레인 영역과 같은, 일부 유형의 소스/드레인 영역에 특히 유리할 수 있다. 본 명세서에 설명된 에피택셜 성장 공정을 사용하여 에피택셜 소스/드레인 영역(70)을 형성하는 것은, 도펀트가 에피택셜 소스/드레인 영역(70)의 표면으로 완전히 분리되지 않으면서, 에피택셜 소스/드레인 영역(70)이 에피택셜 소스/드레인 영역(70)의 표면 근처에 큰 도펀트 농도를 갖는 것을 도울 수 있다. 따라서, 콘택 개구(120)를 형성하기 위한 에칭 공정 동안 갈륨의 제거를 피할 수 있고, 갈륨-풍부 영역에서 실리사이드(122)를 형성함으로써 에피택셜 소스/드레인 영역(70)에 대한 접촉 저항을 감소시킬 수 있다. 또한, 주입 대신에 성장 동안 에피택셜 소스/드레인 영역(70)을 도핑하는 것은 도펀트 주입 동안 발생하는 채널 영역(58)에서의 응력 완화를 피할 수 있다. 따라서, 생성되는 FinFET의 성능이 향상될 수 있다.
실시예에서, 구조물은, 채널 영역을 갖는 반도체 기판; 채널 영역 위의 게이트 스택; 및 게이트 스택에 인접한 에피택셜 소스/드레인 영역을 포함하고, 에피택셜 소스/드레인 영역은, 반도체 기판 내의 메인부―메인부는 갈륨으로 도핑된 반도체 물질을 포함하고, 메인부에서의 갈륨의 제1 농도는 반도체 물질에서의 갈륨의 고체 용해도보다 작음―; 및 메인부 위의 마감부―마감부는 갈륨으로 도핑되고, 마감부에서의 갈륨의 제2 농도는 반도체 물질에서의 갈륨의 고체 용해도보다 큼―를 포함한다.
구조물의 일부 실시예에서, 메인부는 제1 두께를 갖고, 마감부는 제2 두께를 가지며, 제2 두께는 제1 두께보다 작다. 구조물의 일부 실시예에서, 메인부는 제1 농도로 갈륨으로 도핑된 실리콘 게르마늄의 제1 층을 포함하고, 마감부는 제2 농도로 갈륨으로 도핑된 실리콘 게르마늄의 제2 층을 포함한다. 구조물의 일부 실시예에서, 메인부는 제1 농도로 갈륨으로 도핑된 실리콘 게르마늄의 제1 층을 포함하고, 마감부는 제2 농도로 갈륨으로 도핑된 실리콘 게르마늄의 복수의 제2층들을 포함한다. 구조물의 일부 실시예에서, 복수의 제2 층들 각각은 동일한 결정질 구조물을 갖는다. 구조물의 일부 실시예에서, 복수의 제2 층들 중 각각의 층은 제1 결정질 구조물 또는 제2 결정질 구조물을 갖는 것 사이에서 교번하며, 제1 결정질 구조물은 제2 결정질 구조물과는 상이하다. 구조물의 일부 실시예에서, 메인부는 갈륨으로 도핑된 실리콘 게르마늄층을 포함하고, 마감층은 갈륨으로 도핑된 실리콘층 및 갈륨으로 도핑된 게르마늄층의 교번 층들을 포함하며, 실리콘층은 게르마늄층보다 더 많은 갈륨으로 도핑된다. 구조물의 일부 실시예에서, 에피택셜 소스/드레인 영역은 반도체 기판의 측벽 너머로 측방향으로 연장되는 패싯면을 갖는다. 일부 실시예에서, 구조물은, 에피택셜 소스/드레인 영역 위의 층간 유전체(inter-layer dielectric; ILD) 층; ILD 층을 관통해 연장되는 소스/드레인 콘택; 및 소스/드레인 콘택과 마감부 사이에 배치되고 갈륨을 포함하는 실리사이드를 더 포함한다.
실시예에서, 방법은, 핀 상에 게이트 스택을 형성하는 단계; 게이트 스택에 인접한 핀 내에 리세스를 형성하기 위해 핀을 에칭하는 단계; 제1 성장 단계 동안 에피택시 전구체를 분배하여(dispense), 리세스 내에 에피택셜 소스/드레인 영역의 제1 부분을 형성하는 단계―에피택시 전구체는 반도체 물질 전구체 및 갈륨 전구체를 포함하고, 갈륨 전구체는 제1 유량(flow rate)으로 제1 성장 단계 동안 분배됨―; 및 제2 성장 단계 동안 에피택시 전구체를 분배하여, 에피택셜 소스/드레인 영역의 제1 부분 위에 에피택셜 소스/드레인 영역의 제2 부분을 형성하는 단계―갈륨 전구체는 제2 성장 단계 동안 제2 유량으로 분배되며, 제2 유량은 제1 유량보다 큼―를 포함한다.
방법의 일부 실시예에서, 제1 부분은 제1 농도로 갈륨으로 도핑된 반도체 물질의 제1 층을 포함하고, 제2 부분은 제2 농도로 갈륨으로 도핑된 반도체 물질의 제2 층을 포함하고, 제1 농도는 반도체 물질에서의 갈륨의 고체 용해도보다 작으며, 제 2 농도는 반도체 물질에서의 갈륨의 고체 용해도보다 크다. 방법의 일부 실시예에서, 제1 부분은 제1 농도로 갈륨으로 도핑된 제1 반도체 물질의 제1 층을 포함하고, 제 2 성장 단계 동안 에피택시 전구체를 분배하는 단계는, 제2 성장 단계 동안 에피택시 전구체를 분배하여 제1 층 위에 복수의 제2 층들을 형성하는 단계를 포함한다. 일부 실시예에서, 방법은, 제2 성장 단계 동안 제1 온도에서 복수의 제2 층의 제1 서브세트를 성장시키는 단계; 및 제2 성장 단계 동안 제2 온도에서 복수의 제2 층들의 제2 서브세트를 성장시키는 단계―제2 온도는 제1 온도보다 높음―를 포함한다. 방법의 일부 실시예에서, 제1 층은 제1 농도로 갈륨으로 도핑된 실리콘 게르마늄을 포함하고, 복수의 제2 층들의 제1 서브세트는 제2 농도로 갈륨으로 도핑된 게르마늄을 포함하고, 복수의 제2 층의 제2 서브세트는 제3 농도로 갈륨으로 도핑된 실리콘을 포함하고, 제3 농도는 제2 농도보다 크며, 제2 농도는 제1 농도보다 크다. 방법의 일부 실시예에서, 에피택시 전구체는 붕소 전구체를 더 포함한다. 일부 실시예에서, 방법은, 에피택셜 소스/드레인 영역 위에 층간 유전체(ILD) 층을 퇴적하는 단계; ILD 층 내의 개구를 에칭하는 단계―개구는 에피택셜 소스/드레인 영역의 제2 부분을 노출시킴―; 개구 내에 그리고 에피택셜 소스/드레인 영역의 제2 부분 상에 실리사이드를 형성하는 단계―실리사이드는 갈륨을 포함함-; 및 개구 내에 그리고 실리사이드 상에 소스/드레인 콘택을 형성하는 단계를 더 포함한다.
실시예에서, 방법은, 핀 상에 게이트 스택을 형성하는 단계; 게이트 스택에 인접한 핀 내에 리세스를 형성하기 위해 핀을 에칭하는 단계; 반도체 물질 전구체를 분배하여 리세스 내에 제1 에피택셜층을 형성하는 단계; 반도체 물질 전구체를 분배한 후에, 도펀트 전구체를 분배하여 제1 에피택셜층 상에 불순물층을 형성하는 단계; 도펀트 전구체를 분배한 후, 반도체 물질 전구체의 분배를 재개하여 불순물층 상에 제2 에피택셜층을 형성하는 단계; 및 불순물층의 적어도 일부를 제1 에피택셜층 및 제2 에피택셜층 내로 확산시키기 위해 어닐링을 수행하는 단계를 포함한다.
방법의 일부 실시예에서, 반도체 물질 전구체는 저메인을 포함하고, 도펀트 전구체는 갈륨 염화물이고, 도펀트 전구체를 분배한 후, 불순물층은 염소로 종결된 갈륨 단일층을 포함한다. 일부 실시예에서, 방법은, 도펀트 전구체를 분배한 후에 그리고 반도체 물질 전구체의 분배를 재개하기 전에, 불순물층 상에 환원제를 분배하는 단계를 더 포함하고, 환원제는 갈륨 단일층으로부터 염소를 제거한다. 방법의 일부 실시예에서, 반도체 물질 전구체의 분배를 재개하는 것은 환원제 및 반도체 물질 전구체를 동시에 분배하는 것을 포함하고, 환원제는 갈륨 단일층으로부터 염소를 제거한다.
전술된 설명은, 당업자가 본 개시 내용의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 피처를 서술한다. 당업자는, 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 공정과 구조물을 설계 및 수정하기 위한 기초로서 본 발명 개시 내용을 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체, 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 구조물에 있어서,
채널 영역을 갖는 반도체 기판;
상기 채널 영역 위의 게이트 스택; 및
상기 게이트 스택에 인접한 에피택셜 소스/드레인 영역
을 포함하고, 상기 에피택셜 소스/드레인 영역은,
상기 반도체 기판 내의 메인부(main portion)―상기 메인부는 갈륨으로 도핑된 반도체 물질을 포함하고, 상기 메인부에서의 갈륨의 제1 농도는 상기 반도체 물질에서의 갈륨의 고체 용해도보다 작음―; 및
상기 메인부 위의 마감부(finishing portion)
를 포함하고, 상기 마감부는 갈륨으로 도핑되고, 상기 마감부에서의 갈륨의 제2 농도는 상기 반도체 물질에서의 갈륨의 고체 용해도보다 큰 것인, 구조물.
2. 제1항에 있어서,
상기 메인부는 제1 두께를 갖고, 상기 마감부는 제2 두께를 가지며, 상기 제2 두께는 상기 제1 두께보다 작은 것인, 구조물.
3. 제1항에 있어서,
상기 메인부는 상기 제1 농도로 갈륨으로 도핑된 제1 실리콘 게르마늄층을 포함하고, 상기 마감부는 상기 제2 농도로 갈륨으로 도핑된 제2 실리콘 게르마늄층을 포함하는 것인, 구조물.
4. 제1항에 있어서,
상기 메인부는 상기 제1 농도로 갈륨으로 도핑된 제1 실리콘 게르마늄층을 포함하고, 상기 마감부는 상기 제2 농도로 갈륨으로 도핑된 복수의 제2 실리콘 게르마늄층들을 포함하는 것인, 구조물.
5. 제4항에 있어서, 상기 복수의 제2 실리콘 게르마늄층들 각각은 동일한 결정질 구조물을 갖는 것인, 구조물.
6. 제4항에 있어서,
상기 복수의 제2 실리콘 게르마늄층들 중 각각의 층은 제1 결정질 구조물 또는 제2 결정질 구조물을 갖는 것 사이에서 교번하며, 상기 제1 결정질 구조물은 상기 제2 결정질 구조물과는 상이한 것인, 구조물.
7. 제1항에 있어서,
상기 메인부는 갈륨으로 도핑된 실리콘 게르마늄층을 포함하고, 상기 마감부는 갈륨으로 도핑된 실리콘층 및 갈륨으로 도핑된 게르마늄층의 교번 층들을 포함하며, 상기 실리콘층은 상기 게르마늄층보다 더 많은 갈륨으로 도핑되는 것인, 구조물.
8. 제1항에 있어서,
상기 에피택셜 소스/드레인 영역은 상기 반도체 기판의 측벽 너머로 측방향으로 연장되는 패싯면(faceted surface)을 갖는 것인, 구조물.
9. 제1항에 있어서,
상기 에피택셜 소스/드레인 영역 위의 층간 유전체(inter-layer dielectric; ILD) 층;
상기 ILD 층을 관통해 연장되는 소스/드레인 콘택(contact); 및
상기 소스/드레인 콘택과 상기 마감부 사이에 배치되고 갈륨을 포함하는 실리사이드
를 더 포함하는, 구조물.
10. 방법에 있어서,
핀(fin) 상에 게이트 스택을 형성하는 단계;
상기 게이트 스택에 인접한 상기 핀 내에 리세스를 형성하기 위해 상기 핀을 에칭하는 단계;
제1 성장 단계 동안 에피택시 전구체를 분배하여(dispense), 상기 리세스 내에 에피택셜 소스/드레인 영역의 제1 부분을 형성하는 단계―상기 에피택시 전구체는 반도체 물질 전구체 및 갈륨 전구체를 포함하고, 상기 갈륨 전구체는 제1 유량(flow rate)으로 상기 제1 성장 단계 동안 분배됨―; 및
제2 성장 단계 동안 상기 에피택시 전구체를 분배하여, 상기 에피택셜 소스/드레인 영역의 상기 제1 부분 위에 상기 에피택셜 소스/드레인 영역의 제2 부분을 형성하는 단계
를 포함하고, 상기 갈륨 전구체는 상기 제2 성장 단계 동안 제2 유량으로 분배되며, 상기 제2 유량은 상기 제1 유량보다 큰 것인, 방법.
11. 제10항에 있어서,
상기 제1 부분은 제1 농도로 갈륨으로 도핑된 반도체 물질의 제1 층을 포함하고, 상기 제2 부분은 제2 농도로 갈륨으로 도핑된 반도체 물질의 제2 층을 포함하고, 상기 제1 농도는 상기 반도체 물질에서의 갈륨의 고체 용해도보다 작으며, 상기 제 2 농도는 상기 반도체 물질에서의 갈륨의 고체 용해도보다 큰 것인, 방법.
12. 제10항에 있어서,
상기 제1 부분은 제1 농도로 갈륨으로 도핑된 반도체 물질의 제1 층을 포함하고, 상기 제 2 성장 단계 동안 상기 에피택시 전구체를 분배하는 것은,
상기 제2 성장 단계 동안 상기 에피택시 전구체를 분배하여 상기 제1 층 위에 복수의 제2 층들을 형성하는 것을 포함하는 것인, 방법.
13. 제12항에 있어서,
상기 제2 성장 단계 동안 제1 온도에서 상기 복수의 제2 층들의 제1 서브세트(subset)를 성장시키는 단계; 및
상기 제2 성장 단계 동안 제2 온도에서 상기 복수의 제2 층들의 제2 서브세트를 성장시키는 단계
를 포함하고, 상기 제2 온도는 상기 제1 온도보다 높은 것인, 방법.
14. 제12항에 있어서,
상기 제1 층은 제1 농도로 갈륨으로 도핑된 실리콘 게르마늄을 포함하고, 상기 복수의 제2 층들의 제1 서브세트는 제2 농도로 갈륨으로 도핑된 게르마늄을 포함하고, 상기 복수의 제2 층들의 제2 서브세트는 제3 농도로 갈륨으로 도핑된 실리콘을 포함하고, 상기 제3 농도는 상기 제2 농도보다 크며, 상기 제2 농도는 상기 제1 농도보다 큰 것인, 방법.
15. 제10항에 있어서,
상기 에피택시 전구체는 붕소 전구체를 더 포함하는 것인, 방법.
16. 제10항에 있어서,
상기 에피택셜 소스/드레인 영역 위에 층간 유전체(inter-layer dielectric; ILD) 층을 퇴적하는 단계;
상기 ILD 층 내에 개구를 에칭하는 단계―상기 개구는 상기 에피택셜 소스/드레인 영역의 상기 제2 부분을 노출시킴―;
상기 개구 내에 그리고 상기 에피택셜 소스/드레인 영역의 상기 제2 부분 상에 실리사이드를 형성하는 단계―상기 실리사이드는 갈륨을 포함함―; 및
상기 개구 내에 그리고 상기 실리사이드 상에 소스/드레인 콘택을 형성하는 단계
를 더 포함하는, 방법.
17. 방법에 있어서,
핀 상에 게이트 스택을 형성하는 단계;
상기 게이트 스택에 인접한 상기 핀 내에 리세스를 형성하기 위해 상기 핀을 에칭하는 단계;
반도체 물질 전구체를 분배하여 상기 리세스 내에 제1 에피택셜층을 형성하는 단계;
상기 반도체 물질 전구체를 분배한 후에, 도펀트 전구체를 분배하여 상기 제1 에피택셜층 상에 불순물층을 형성하는 단계;
상기 도펀트 전구체를 분배한 후, 상기 반도체 물질 전구체의 분배를 재개하여 상기 불순물층 상에 제2 에피택셜층을 형성하는 단계; 및
상기 불순물층의 적어도 일부를 상기 제1 에피택셜층 및 상기 제2 에피택셜층 내로 확산시키기 위해 어닐링을 수행하는 단계
를 포함하는, 방법.
18. 제17항에 있어서,
상기 반도체 물질 전구체는 저메인(germane)을 포함하고, 상기 도펀트 전구체는 갈륨 염화물이고, 상기 도펀트 전구체를 분배한 후, 상기 불순물층은 염소로 종결된(terminated) 갈륨 단일층을 포함하는 것인, 방법.
19. 제18항에 있어서,
상기 도펀트 전구체를 분배한 후에 그리고 상기 반도체 물질 전구체의 분배를 재개하기 전에, 상기 불순물층 상에 환원제를 분배하며, 상기 환원제는 상기 갈륨 단일층으로부터 상기 염소를 제거하는 것인, 방법.
20. 제18항에 있어서,
상기 반도체 물질 전구체의 분배를 재개하는 것은 환원제 및 상기 반도체 물질 전구체를 동시에 분배하는 것을 포함하고, 상기 환원제는 상기 갈륨 단일층으로부터 상기 염소를 제거하는 것인, 방법.

Claims (10)

  1. 구조물에 있어서,
    채널 영역을 갖는 반도체 기판;
    상기 채널 영역 위의 게이트 스택; 및
    상기 게이트 스택에 인접한 에피택셜 소스/드레인 영역
    을 포함하고, 상기 에피택셜 소스/드레인 영역은,
    상기 반도체 기판 내의 메인부(main portion)―상기 메인부는 갈륨 및 붕소로 도핑된 반도체 물질을 포함하고, 상기 메인부에서의 갈륨의 제1 농도는 상기 반도체 물질에서의 갈륨의 고체 용해도보다 작음―; 및
    상기 메인부 위에 그리고 상기 에피택셜 소스/드레인 영역의 최상단에 있는 마감부(finishing portion)
    를 포함하고, 상기 마감부는 갈륨 및 붕소로 도핑되고, 상기 마감부에서의 갈륨의 제2 농도는 상기 반도체 물질에서의 갈륨의 고체 용해도보다 큰 것인, 구조물.
  2. 제1항에 있어서,
    상기 메인부는 제1 두께를 갖고, 상기 마감부는 제2 두께를 가지며, 상기 제2 두께는 상기 제1 두께보다 작은 것인, 구조물.
  3. 제1항에 있어서,
    상기 메인부는 상기 제1 농도로 갈륨으로 도핑된 제1 실리콘 게르마늄층을 포함하고, 상기 마감부는 상기 제2 농도로 갈륨으로 도핑된 제2 실리콘 게르마늄층을 포함하는 것인, 구조물.
  4. 제1항에 있어서,
    상기 메인부는 상기 제1 농도로 갈륨으로 도핑된 제1 실리콘 게르마늄층을 포함하고, 상기 마감부는 상기 제2 농도로 갈륨으로 도핑된 복수의 제2 실리콘 게르마늄층들을 포함하는 것인, 구조물.
  5. 제1항에 있어서,
    상기 메인부는 갈륨으로 도핑된 실리콘 게르마늄층을 포함하고, 상기 마감부는 갈륨으로 도핑된 실리콘층 및 갈륨으로 도핑된 게르마늄층의 교번 층들을 포함하며, 상기 실리콘층은 상기 게르마늄층보다 더 많은 갈륨으로 도핑되는 것인, 구조물.
  6. 제1항에 있어서,
    상기 에피택셜 소스/드레인 영역은 상기 반도체 기판의 측벽 너머로 측방향으로 연장되는 패싯면(faceted surface)을 갖는 것인, 구조물.
  7. 제1항에 있어서,
    상기 에피택셜 소스/드레인 영역 위의 층간 유전체(inter-layer dielectric; ILD) 층;
    상기 ILD 층을 관통해 연장되는 소스/드레인 콘택(contact); 및
    상기 소스/드레인 콘택과 상기 마감부 사이에 배치되고 갈륨을 포함하는 실리사이드
    를 더 포함하는, 구조물.
  8. 방법에 있어서,
    핀(fin) 상에 게이트 스택을 형성하는 단계;
    상기 게이트 스택에 인접한 상기 핀 내에 리세스를 형성하기 위해 상기 핀을 에칭하는 단계;
    제1 성장 단계 동안 에피택시 전구체를 분배하여(dispense), 상기 리세스 내에 에피택셜 소스/드레인 영역의 제1 부분을 형성하는 단계―상기 에피택시 전구체는 반도체 물질 전구체, 갈륨 전구체 및 붕소 전구체를 포함하고, 상기 갈륨 전구체는 제1 유량(flow rate)으로 상기 제1 성장 단계 동안 분배됨―; 및
    제2 성장 단계 동안 상기 에피택시 전구체를 분배하여, 상기 에피택셜 소스/드레인 영역의 상기 제1 부분 위에 그리고 상기 에피택셜 소스/드레인 영역의 최상단에 상기 에피택셜 소스/드레인 영역의 제2 부분을 형성하는 단계
    를 포함하고,
    상기 갈륨 전구체는 상기 제2 성장 단계 동안 제2 유량으로 분배되고, 상기 제2 유량은 상기 제1 유량보다 크며,
    상기 제1 부분은 제1 농도로 갈륨으로 도핑된 반도체 물질의 제1 층을 포함하고, 상기 제2 부분은 제2 농도로 갈륨으로 도핑된 반도체 물질의 제2 층을 포함하고, 상기 제1 농도는 상기 반도체 물질에서의 갈륨의 고체 용해도보다 작으며, 상기 제2 농도는 상기 반도체 물질에서의 갈륨의 고체 용해도보다 큰 것인, 방법.
  9. 제8항에 있어서,
    상기 에피택셜 소스/드레인 영역 위에 층간 유전체(inter-layer dielectric; ILD) 층을 퇴적하는 단계;
    상기 ILD 층 내에 개구를 에칭하는 단계―상기 개구는 상기 에피택셜 소스/드레인 영역의 상기 제2 부분을 노출시킴―;
    상기 개구 내에 그리고 상기 에피택셜 소스/드레인 영역의 상기 제2 부분 상에 실리사이드를 형성하는 단계―상기 실리사이드는 갈륨을 포함함―; 및
    상기 개구 내에 그리고 상기 실리사이드 상에 소스/드레인 콘택을 형성하는 단계
    를 더 포함하는, 방법.
  10. 방법에 있어서,
    핀 상에 게이트 스택을 형성하는 단계;
    상기 게이트 스택에 인접한 상기 핀 내에 리세스를 형성하기 위해 상기 핀을 에칭하는 단계;
    반도체 물질 전구체를 분배하여 상기 리세스 내에 제1 에피택셜층을 형성하는 단계;
    상기 반도체 물질 전구체를 분배한 후에, 도펀트 전구체를 분배하여 상기 제1 에피택셜층 상에 불순물층을 형성하는 단계;
    상기 도펀트 전구체를 분배한 후, 상기 반도체 물질 전구체의 분배를 재개하여 상기 불순물층 상에 제2 에피택셜층을 형성하는 단계; 및
    상기 불순물층의 적어도 일부를 상기 제1 에피택셜층 및 상기 제2 에피택셜층 내로 확산시키기 위해 어닐링을 수행하는 단계
    를 포함하고,
    상기 반도체 물질 전구체는 저메인(germane)을 포함하고, 상기 도펀트 전구체는 갈륨 염화물 및 붕소 전구체를 포함하고, 상기 도펀트 전구체를 분배한 후, 상기 불순물층은 염소로 종결된(terminated) 갈륨 단일층을 포함하는 것인, 방법.
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