TW201946112A - 移除高深寬比結構中的ⅲ-v材料的方法 - Google Patents

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Abstract

提供了用於形成半導體元件（諸如FinFET）的方法。在一個實施例中，一種鰭片結構處理方法包括：移除形成在基板上的複數個鰭片中的第一鰭片的一部分以暴露所述第一鰭片的剩餘部分的表面，其中所述鰭片與形成在所述基板上的介電材料結構相鄰；執行沉積操作以藉由在基板處理環境中沉積第Ⅲ-V族半導體材料來在第一鰭片的剩餘部分的表面上形成特徵；以及執行蝕刻操作以用蝕刻氣體來蝕刻特徵，以在相鄰的介電材料結構之間形成複數個開口，其中所述蝕刻操作在與沉積操作相同的腔室中執行。

Description

移除高深寬比結構中的Ⅲ-V材料的方法
本發明的實施例一般而言涉及用於形成半導體元件的方法，並且更具體而言，涉及用於形成鰭式場效電晶體（FinFet）的方法。
FinFET元件通常包括具有高深寬比的半導體鰭片，其中用於電晶體的溝道和源極/汲極區域在所述半導體鰭片之上形成。利用溝道和源極/汲極區域的增加的表面積的優點，柵極電極隨後在鰭片元件的一部分之上和旁邊形成，以生產更快、更可靠且更好控制的半導體電晶體元件。FinFET的進一步優點包括減少短溝道效應並且提供較高電流。
在移除或修整圖案化的晶圓上的Ⅲ-V材料（諸如GaAs、InGaAs和InP）期間，用於製造FinFET的習用技術經受挑戰。此種挑戰包括：相對於Si、SiOx 和SiNx 選擇性地蝕刻Ⅲ-V半導體材料；難以到達高深寬比結構中的溝槽的底部（＜30 nm）；熱預算極限；以及針對基板處理腔室的砷污染和減弱限制。
因此，存在對用於鰭片結構製造的改進的方法的需要。
提供了用於形成半導體元件（諸如FinFET）的方法。在一個實施例中，一鰭片結構處理方法包括：移除形成在基板上的複數個鰭片中的第一鰭片的一部分以暴露所述第一鰭片的剩餘部分的表面，其中所述鰭片與形成在所述基板上的介電材料結構相鄰；執行沉積操作以藉由在基板處理環境中沉積第Ⅲ-V族半導體材料來在第一鰭片的剩餘部分的表面上形成特徵；以及執行蝕刻操作以用蝕刻氣體來蝕刻特徵，以在相鄰的介電材料結構之間形成複數個開口，其中所述蝕刻操作在與沉積操作相同的腔室中執行。
在另一個實施例中，一鰭片結構處理方法包括：移除形成在基板上的複數個鰭片中的第一鰭片的一部分以暴露所述第一鰭片的剩餘部分的表面，其中所述鰭片與形成在所述基板上的介電材料結構相鄰；執行沉積操作以藉由在基板處理環境中沉積第Ⅲ-V族半導體材料來在第一鰭片的剩餘部分的表面上形成特徵；藉由化學機械拋光製程來平坦化第Ⅲ-V族半導體材料；執行蝕刻操作以用蝕刻氣體來蝕刻特徵，以在相鄰的介電材料結構之間形成複數個開口，其中所述蝕刻操作在與沉積操作相同的腔室中執行；以及在第一鰭片的剩餘部分的表面上形成填充材料，其中所述填充材料形成在複數個開口中的對應的開口內。
在另一個實施例中，一種鰭片結構處理方法包括：移除形成在基板上的複數個鰭片中的第一鰭片的一部分以暴露所述第一鰭片的剩餘部分的表面，其中所述鰭片與形成在所述基板上的介電材料結構相鄰；執行沉積操作以藉由在基板處理環境中沉積第Ⅲ-V族半導體材料來在第一鰭片的剩餘部分的表面上形成特徵；藉由化學機械拋光製程來平坦化第Ⅲ-V族半導體材料；執行蝕刻操作以用蝕刻氣體來蝕刻特徵，以在相鄰的介電材料結構之間形成複數個開口，其中所述蝕刻操作在與沉積操作相同的腔室中執行，並且其中所述蝕刻氣體是HCl；將含氫氣體、載氣或其組合輸送到基板處理環境；以及在第一鰭片的剩餘部分的表面上形成填充材料，其中所述填充材料形成在複數個開口中的對應的開口內。
圖1是根據本文所述的一個實施例的半導體結構100的透視圖。半導體結構100可包括基板101、複數個鰭片102（僅示出兩個，但所述結構可具有兩個以上的鰭片）、設置在基板101上的相鄰鰭片102之間的介電材料104、以及設置在介電材料104上且在每個鰭片102的一部分之上的柵極電極110。基板101可以是塊狀矽基板，並且可以摻雜有p型或n型雜質。替代性地，基板101可由其他基板材料製造，所述其他材料包括鍺、矽鍺和其他類似材料。複數個鰭片102可由與基板101相同的材料製造。介電材料104可形成隔離區域，諸如淺溝槽隔離（STI）區域，並且可由氧化矽、氮化矽、氮氧化矽、氮碳化矽或任何其他合適的介電材料製造。如圖1所示，複數個鰭片102中的每個鰭片在介電材料104的上表面上方延伸一距離。柵極電介質108形成在柵極電極110與複數個鰭片102之間。柵極電介質108促進柵極電極110與複數個鰭片102之間的電隔離。柵極電介質108可由氮化矽、氧化矽、氧化鉿、氮氧化矽鉿、矽酸鉿、氧化矽鉿或任何其他合適的柵極電介質材料製造。柵極電極110可由多晶矽、非晶矽、鍺、矽鍺、金屬或金屬合金製造。
圖2A至圖2H示出根據本文所述的一個實施例的用於形成半導體元件的製程。圖2A是半導體結構100的側視圖。半導體結構100包括在介電材料104的上表面201之上延伸的複數個鰭片102（圖示三個）以及柵極電極110。為了清楚起見，省略柵極電介質108和基板101。接下來，如圖2B所示，移除每個鰭片102的一部分以暴露鰭片102的剩餘部分204的表面202。如下文論述，移除每個鰭片102的一部分可藉由選擇性蝕刻製程，因此柵極電極110和介電材料104沒有顯著受到移除鰭片102的一部分影響。換言之，由於鰭片102、柵極電極110和介電材料104由不同材料製成，選擇蝕刻化學物質，使得鰭片102的蝕刻速率遠快於柵極電極110和介電材料104的蝕刻速率。每個鰭片102的剩餘部分204的表面202從介電材料的上表面201凹陷。
如圖2C所示，特徵206（諸如柱或脊）形成在每個鰭片102的剩餘部分204的表面202上。在圖2C的視圖中，特徵206出現在前景中，而柵極電極110出現在背景中。在形成特徵206之前，在表面201和202上形成的任何天然氧化物可藉由預清潔製程來移除。特徵206可形成在磊晶沉積腔室（諸如Ⅲ-V生長腔室）中。一種用於執行磊晶沉積的合適的裝置是可從加利福利亞州聖克拉拉市的應用材料公司（Applied Materials，Inc.，Santa Clara，CA）獲得的CENTURA™ RP Epi平臺。在一個實施例中，每個特徵206是藉由在每個鰭片102的剩餘部分204的表面202上首先形成成核層來形成的。在形成成核層期間，基板101（圖1）被保持在範圍為從約攝氏300度至約攝氏400度的溫度下，並且磊晶沉積腔室可具有小於約100托（Torr）的壓力。成核層可具有範圍為從約50埃至約100埃的厚度。在形成成核層之後，將基板101（圖1）加熱到範圍為從約攝氏500度至約攝氏600度的溫度，磊晶沉積腔室的壓力從約100托減小到約40托，並形成特徵206。用於形成成核層和特徵206的材料包括第Ⅲ-V族半導體材料，諸如銻化鋁、砷化鋁、砷化鋁鎵、磷化鋁鎵銦、氮化鋁鎵、磷化鋁鎵、砷化鋁銦、氮化鋁、磷化鋁、砷化硼、氮化硼、磷化硼、銻化鎵、砷化鎵、磷砷化鎵、磷化鎵、銻砷化鎵、銻化銦、砷化銦、銻砷化銦、砷化銦鎵、氮化銦鎵、磷化銦鎵、氮化銦和磷化銦等以及其組合。因此，可藉由磊晶沉積Ⅲ-V半導體材料來形成特徵層和成核層。
與基於矽或鍺的應力源材料（所述應力源材料由於在不同的表面平面上的不同生長速率而形成菱形形狀）不同，用於形成特徵206的材料不形成菱形形狀。特徵206的高度、寬度和小面可以由溫度、壓力和/或前驅物流量來控制。如圖2C所示，每個特徵206可在每個鰭片102的剩餘部分204的表面201之上具有矩形截面以及基本上恆定的寬度W1 。寬度W1 可大於鰭片102的剩餘部分204的寬度W2 。在一個實施例中，寬度W1 相比寬度W2 要寬約1 nm至約10 nm。
接下來，如圖2D所示，介電材料208形成在相鄰特徵206之間。在一個實施例中，在介電材料208的沉積製程結束時，介電材料208和特徵206是共面。在另一個實施例中，介電材料208也形成在特徵206和柵極電極110上。介電材料208可以是與介電材料104相同的材料。在一個實施例中，介電材料208是氧化矽，並且藉由可流動化學氣相沉積（FCVD）製程來沉積介電材料208。如圖2E所示，隨後在介電材料208上執行化學機械平坦化（CMP）製程以暴露特徵206。每個特徵206的表面210被暴露，並且表面210與介電材料208的表面212共面。
接下來，如圖2F所示，移除特徵206以暴露剩餘部分204的表面202。柵極電介質108和柵極電極110應當在背景中出現，但為了清楚起見而被省略。特徵206可藉由選擇性蝕刻製程來移除，因此介電材料208基本上沒有受到影響。換言之，由於特徵206和介電材料208由不同材料製成，所以特徵206的蝕刻速率遠快於介電材料208的蝕刻速率。下文描述了用於蝕刻的製程。由於移除製程，在介電材料208中形成複數個開口214，諸如溝槽或過孔。每個開口214具有與特徵206相同的形狀。如圖2G所示，隨後在每個鰭片102的剩餘部分204的表面202上的每個開口214中沉積填充材料216（諸如應力源材料）。也可在介電材料208的表面212上沉積填充材料216，並且可執行回蝕製程來移除沉積在介電材料208的表面212上的填充材料216。填充材料216可以是FinFET元件的源極或汲極，並且可以是基於矽和/或鍺的材料。在一個實施例中，填充材料216是導電材料。填充材料216可以在可從應用材料公司（Applied Materials，Inc）獲得的磊晶沉積腔室中藉由磊晶沉積製程來形成。磊晶沉積製程一般藉由使磊晶前驅物（諸如矽烷、鍺烷、膦和胂）流到磊晶沉積腔室中並將基板加熱到一溫度（例如，300攝氏度至600攝氏度）來執行，此舉導致基板上的磊晶沉積。對於第Ⅲ-V族半導體材料而言，用於第Ⅲ族元素的前驅物包括鹵化物，所述鹵化物可以與諸如胂、膦和二苯乙烯的材料反應。在一個實施例中，填充材料216是摻雜有磷的矽，並且FinFET元件是n型FET。在另一個實施例中，填充材料216是摻雜有硼或鎵的矽鍺，並且FinFET元件是p型FET。填充材料216的形狀由開口214限制，填充材料216在所述開口中形成。因此，填充材料216具有矩形截面而非具有菱形形狀，並且增加相鄰填充材料216之間的距離。每個填充材料216具有表面213，所述表面213從介電材料208的表面212凹陷。
形成複數個開口214的另一個益處是在開口214內的填充材料216的表面213上沉積的任何材料是自對準的。在一個實施例中，如圖2H所示，金屬觸點222沉積在開口214內的填充材料216之上。由於金屬觸點222和填充材料216均形成在開口214內，金屬觸點222與填充材料（即，源極或汲極）自對準。金屬觸點222可由金屬（諸如鈷或鎢）製造。在沉積金屬觸點222之前，可在填充材料216上形成附加材料。例如，可藉由矽化製程來在填充材料216上形成矽化物或鍺化物層218。可藉由原子層沉積（ALD）製程在開口214中保形地形成襯墊220。隨後在襯墊220上沉積金屬觸點222。可執行CMP製程來平坦化表面。
在一些實施例中，一種用於執行蝕刻製程的合適裝置是可從加利福利亞州聖克拉拉市的應用材料公司（Applied Materials，Inc，Santa Clara，CA）獲得的CENTURA™ RP Epi平臺。可以預期到，也可根據本文所述的實施例來利用來自其他製造商的其他合適地構造的裝置。如先前提及，利用選擇性蝕刻來移除Ⅲ-V結構。例如，利用對Ⅲ-V材料具有選擇性的蝕刻化學物質來相對於含有氧化物和/或氮化物的間隙填充材料優選地移除特徵206。蝕刻操作可在與沉積操作相同的腔室中執行。
在一些實施例中，含氯氣體（諸如HCl）用作蝕刻劑。任選地，將含氯氣體輸送到具有含氫氣體（諸如H2 ）的基板處理環境。在一些實施例中，任選地將含氯氣體輸送到具有相對非反應性的載氣（諸如N2 或Ar）的基板處理環境。在一個實例中，對於300 mm晶圓而言，以在約1 sccm與約500 sccm之間的流率將HCl輸送到基板處理環境。以在約1 slm與約20 slm之間的流率將非反應性載氣輸送到基板處理環境。將晶圓的溫度維持在約300℃與約800℃之間，並且將基板處理環境的壓力維持在約0 托與約100 托之間。
因為H2 O氧化矽表面的表面，所以使用HCl而非HCl和H2 O的混合物。在低溫（小於約800℃）下使用具有1-500 sccm的品質流量的HCl蝕刻氣體來減少對Si、SiOx 和SiNx 材料的損傷。此外，使用低壓蝕刻製程（小於約100托）允許氣體到達高深寬比特徵的深溝槽的底部。
圖3A至圖3C示出根據本文所述的另一個實施例的用於形成半導體元件的製程。圖3A是半導體結構300的側視圖。半導體結構300包括基板302，所述基板302具有半導體表面305。半導體表面305包括由複數個被覆蓋的部分306分開的複數個被暴露的部分304。在一個實施例中，基板302是矽基板，並且半導體表面305是矽表面。第一介電材料308設置在半導體表面305的被覆蓋的部分306上。第一介電材料308可以是氧化矽、氮化矽、氮氧化矽、氮碳化矽或任何其他合適的介電材料。接下來，如圖3B所示，在半導體表面305的每個被暴露的部分304上形成特徵310。特徵310可與特徵206相同。在形成特徵310之前，在半導體表面305上形成的任何天然氧化物可藉由預清潔製程來移除。可在磊晶沉積腔室中形成特徵310。在一個實施例中，藉由在半導體表面305的對應的被暴露的部分304上首先形成成核層來形成每個特徵310。成核層和特徵310可在與成核層和特徵206相同的製程條件下形成。與基於矽或鍺的材料（所述材料歸因於在不同的表面平面上的不同生長速率而形成菱形形狀）不同，用於形成特徵310的材料不形成菱形形狀。特徵310的高度、寬度和小面可以由溫度、壓力和/或前驅物流量來控制。
接下來，如圖3C所示，第二介電材料312形成在相鄰特徵310之間。在一個實施例中，在第二介電材料312的沉積製程結束時，第二介電材料312和特徵310是共面。在另一個實施例中，第二介電材料312也形成在特徵310上，並且在第二介電材料312上執行CMP製程以暴露特徵310。第二介電材料312可以是與介電材料208相同的材料。
隨後對半導體結構300執行圖2F、圖2G和圖2H所示的製程操作以在第二介電材料312中形成複數個開口，在複數個開口中沉積填充材料，並且在複數個開口中沉積金屬。填充材料可與填充材料216相同，且金屬可與金屬觸點222相同。由於兩種材料形成在相同開口內，填充材料和金屬是自對準的。
在本文中描述且在上文描述鰭片結構處理方法。圖4A示出根據一些實施例的用於鰭片結構處理的方法400的操作。在操作402處，方法400包括移除形成在半導體基板上的複數個鰭片中的第一鰭片的一部分以暴露第一鰭片的剩餘部分的表面，其中鰭片與形成在半導體基板上的介電材料結構相鄰。在操作404處，方法400進一步包括藉由在基板處理環境中沉積第Ⅲ-V族半導體材料來在第一鰭片的剩餘部分的表面上形成特徵。在操作408處，方法400進一步包括利用蝕刻氣體來蝕刻特徵以在相鄰的介電材料結構之間形成複數個開口。在一些實施例中，蝕刻氣體是含氯氣體。在一些實施例中，如上文所述，將蝕刻氣體輸送到具有含氫氣體和/或載氣的基板處理環境。
在本文中描述且在上文描述鰭片結構處理方法。圖4B示出根據一些實施例的用於鰭片結構處理的方法420的操作。在操作402處，方法420包括移除形成在半導體基板上的複數個鰭片中的第一鰭片的一部分以暴露第一鰭片的剩餘部分的表面，其中鰭片與形成在半導體基板上的介電材料結構相鄰。在操作404處，方法420進一步包括藉由在基板處理環境中沉積第Ⅲ-V族半導體材料來在第一鰭片的剩餘部分的表面上形成特徵。在操作406處，方法420進一步包括藉由化學機械拋光製程（CMP）來平坦化第Ⅲ-V族半導體材料。在操作408處，方法420進一步包括利用蝕刻氣體來蝕刻特徵以在相鄰的介電材料結構之間形成複數個開口。在一些實施例中，蝕刻氣體是含氯氣體。在一些實施例中，將蝕刻氣體輸送到具有含氫氣體和/或載氣的基板處理環境。在操作412處，方法420進一步包括在第一鰭片的剩餘部分的表面上形成填充材料，其中填充材料形成在複數個開口中的對應的開口內。
在本文中描述且在上文描述鰭片結構處理方法。圖4C示出根據一些實施例的用於鰭片結構處理的方法430的操作。在操作402處，方法430包括移除形成在半導體基板上的複數個鰭片中的第一鰭片的一部分以暴露第一鰭片的剩餘部分的表面，其中鰭片與形成在半導體基板上的介電材料結構相鄰。在操作404處，方法430進一步包括藉由在基板處理環境中沉積第Ⅲ-V族半導體材料來在第一鰭片的剩餘部分的表面上形成特徵。在操作406處，方法430進一步包括藉由化學機械拋光製程來平坦化第Ⅲ-V族半導體材料。在操作408處，方法430進一步包括利用蝕刻氣體來蝕刻特徵以在相鄰的介電材料結構之間形成複數個開口。在一些實施例中，蝕刻氣體是含氯氣體。在操作410處，方法430將含氫氣體、載氣或其組合輸送到基板處理環境。在操作412處，方法430進一步包括在第一鰭片的剩餘部分的表面上形成填充材料，其中填充材料形成在複數個開口中的對應的開口內。
在一些實施例中，Ⅲ-V生長腔室連接到腔室減弱裝置。腔室減弱裝置包括吸收劑，所述吸收劑可用於減弱物質，諸如含砷材料。腔室減弱裝置允許例如從流出物流移除砷，所述流出物流從基板處理腔室流出。習用蝕刻工具不具有專用的減弱裝置。由此，與習用蝕刻工具不同，因為Ⅲ-V生長腔室配備有腔室減弱裝置（所述腔室減弱裝置連接到從基板處理腔室流出的流出物），所以將Ⅲ-V生長腔室用於蝕刻避免了污染和減弱問題。
由此，並且在一些實施例中，在操作414處，方法400包括藉由腔室減弱裝置從流出物流移除物質（諸如含砷材料），所述流出物流從基板處理腔室流出。在一些實施例中，腔室減弱裝置包括吸收劑。
儘管上述內容針對的是本公開內容的實施例，但是在不脫離本公開內容的基本範圍的情況下，可設計出其他和進一步的實施例，並且本公開內容的範圍由以下專利申請範圍來確定。
100‧‧‧半導體結構
101‧‧‧基板
102‧‧‧鰭片
104‧‧‧介電材料
108‧‧‧柵極電介質
110‧‧‧柵極電極
201‧‧‧上表面
202‧‧‧表面
204‧‧‧剩餘部分
206‧‧‧特徵
208‧‧‧介電材料
210‧‧‧表面
212‧‧‧表面
213‧‧‧表面
214‧‧‧開口
216‧‧‧填充材料
218‧‧‧矽化物或鍺化物層
220‧‧‧襯墊
222‧‧‧金屬觸點
300‧‧‧半導體結構
302‧‧‧基板
304‧‧‧部分
305‧‧‧半導體表面
306‧‧‧部分
308‧‧‧第一介電材料
310‧‧‧特徵
312‧‧‧第二介電材料
400‧‧‧方法
402‧‧‧操作
404‧‧‧操作
406‧‧‧操作
408‧‧‧操作
410‧‧‧操作
412‧‧‧操作
414‧‧‧操作
420‧‧‧方法
430‧‧‧方法
為了以能夠詳細地理解本公開內容的上述特徵，可以參考各個實施例進行對上文簡要地概述的本公開內容的更具體描述，所述各個實施例中的一些實施例在附圖中示出。然而，應注意，附圖僅示出示例性實施例並由此不被認為限制其範圍，並且可以允許其他等效實施例。
圖1是根據本文所述的一個實施例的半導體結構的透視圖。
圖2A至圖2H示出根據本文所述的一個實施例的用於形成半導體元件的製程。
圖3A至圖3C示出根據本文所述的另一個實施例的用於形成半導體元件的製程。
圖4A示出根據一些實施例的用於鰭片結構處理的方法的操作。
圖4B示出根據一些實施例的用於鰭片結構處理的方法的操作。
圖4C示出根據一些實施例的用於鰭片結構處理的方法的操作。
為了便於理解，在可能情況下，已經使用相同的元件符號來表示圖中共用的相同元件。可以預期到，可以將一個實施例的元件和特徵有利地結合在其他實施例中而不另外詳述。
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無
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無

Claims (20)

  1. 一種鰭片結構處理方法，包括： 移除形成在一基板上的複數個鰭片中的一第一鰭片的一部分以暴露該第一鰭片的一剩餘部分的一表面，其中該鰭片與形成在該基板上的介電材料結構相鄰； 執行一沉積操作以藉由在一基板處理環境中沉積一第Ⅲ-V族半導體材料來在該第一鰭片的該剩餘部分的該表面上形成特徵；以及 執行一蝕刻操作以用一蝕刻氣體來蝕刻該特徵，以在相鄰的介電材料結構之間形成複數個開口，其中該蝕刻操作在與該沉積操作相同的腔室中執行。
  2. 如請求項1所述的方法，進一步包括藉由一化學機械拋光製程來平坦化該第Ⅲ-V族半導體材料。
  3. 如請求項1所述的方法，其中該基板處理環境是一磊晶沉積腔室。
  4. 如請求項3所述的方法，其中該蝕刻氣體是一含氯氣體。
  5. 如請求項4所述的方法，其中該含氯氣體是HCl。
  6. 如請求項1所述的方法，進一步包括在該第一鰭片的該剩餘部分的該表面上形成一填充材料，其中該填充材料形成在該複數個開口中的一對應的開口內。
  7. 如請求項1所述的方法，其中在該蝕刻操作的至少一部分期間，該基板的一溫度在約300℃與約800℃之間，並且該基板處理環境的一壓力在約1托與約100托之間。
  8. 如請求項1所述的方法，其中對於一300 mm晶圓而言，以在約1 sccm與約500 sccm之間的一流率將該蝕刻氣體輸送到該基板處理環境。
  9. 如請求項1所述的方法，其中將該蝕刻氣體輸送到具有一含氫氣體、一載氣或其組合的該基板處理環境。
  10. 如請求項9所述的方法，其中該載氣是N2 或Ar。
  11. 如請求項10所述的方法，其中以在約1 slm與約20 slm之間的一流率將該載氣輸送到該基板處理環境。
  12. 如請求項1所述的方法，進一步包括藉由一腔室減弱裝置從一流出物流移除一物質，該流出物流從該基板處理環境流出。
  13. 一種鰭片結構處理方法，包括： 移除形成在一基板上的複數個鰭片中的一第一鰭片的一部分以暴露該第一鰭片的一剩餘部分的一表面，其中該鰭片與形成在該基板上的介電材料結構相鄰； 執行一沉積操作以藉由在一基板處理環境中沉積一第Ⅲ-V族半導體材料來在該第一鰭片的該剩餘部分的該表面上形成特徵； 藉由一化學機械拋光製程來平坦化該第Ⅲ-V族半導體材料； 執行一蝕刻操作以用一蝕刻氣體來蝕刻該特徵，以在相鄰的介電材料結構之間形成複數個開口，其中該蝕刻操作在與該沉積操作相同的腔室中執行；以及 在該第一鰭片的該剩餘部分的該表面上形成一填充材料，其中該填充材料形成在該複數個開口中的一對應的開口內。
  14. 如請求項13所述的方法，其中該蝕刻氣體是一含氯氣體。
  15. 如請求項13所述的方法，其中該特徵形成在一磊晶沉積腔室中。
  16. 如請求項14所述的方法，其中該含氯氣體是HCl。
  17. 如請求項13所述的方法，其中將該蝕刻氣體輸送到具有一含氫氣體、一載氣或其組合的該基板處理環境。
  18. 如請求項17所述的方法，其中該載氣是N2 或Ar。
  19. 一種鰭片結構處理方法，包括： 移除形成在一基板上的複數個鰭片中的一第一鰭片的一部分以暴露該第一鰭片的一剩餘部分的一表面，其中該鰭片與形成在該基板上的介電材料結構相鄰； 執行一沉積操作以藉由在一基板處理環境中沉積一第Ⅲ-V族半導體材料來在該第一鰭片的該剩餘部分的該表面上形成特徵； 藉由一化學機械拋光製程來平坦化該第Ⅲ-V族半導體材料； 執行一蝕刻操作以用一蝕刻氣體來蝕刻該特徵，以在相鄰的介電材料結構之間形成複數個開口，其中該蝕刻操作在與該沉積操作相同的腔室中執行，並且其中該蝕刻氣體是HCl； 將一含氫氣體、一載氣或其組合輸送到該基板處理環境；以及 在該第一鰭片的該剩餘部分的該表面上形成一填充材料，其中該填充材料形成在該複數個開口中的一對應的開口內。
  20. 如請求項19所述的方法，其中該載氣是N2或Ar。
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