DE102019121302A1 - Siliziumoxidschicht für eine oxidationsbeständigkeit und ihre herstellungsverfahren - Google Patents

Siliziumoxidschicht für eine oxidationsbeständigkeit und ihre herstellungsverfahren Download PDF

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Abstract

Eine integrierte Schaltung-Struktur weist ein Bulk-Halbleitergebiet, einen ersten Halbleitersteg über dem Bulk-Halbleitergebiet und mit diesem verbunden, und eine dielektrische Schicht, die Siliziumoxid darin aufweist, auf. Das Siliziumoxid ist mit Kohlenstoffatomen dotiert. Die dielektrische Schicht weist einen horizontalen Abschnitt über einer oberen Fläche des Bulk-Halbleitergebiets und diese kontaktierend, und einen vertikalen Abschnitt, der mit einem Ende des horizontalen Abschnitts verbunden ist, auf. Der vertikale Abschnitt kontaktiert eine Seitenwand eines unteren Abschnitts des ersten Halbleiterstegs. Ein oberer Abschnitt des ersten Halbleiterstegs ragt höher heraus als eine obere Fläche des vertikalen Abschnitts, um eine Halbleiterfinne auszubilden. Der horizontale Abschnitt und der vertikale Abschnitt weisen eine gleiche Dicke auf. Ein Gatestapel erstreckt sich auf einer Seitenwand und einer oberen Fläche der Halbleiterfinne.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung mit der Anmeldenummer 62/770,429, eingereicht am 21. November 2018 mit dem Titel „Silicon Oxide Film with Good Oxidation Resistance and Method Forming Same“, die durch Bezugnahme hierin aufgenommen ist.
  • TECHNISCHER HINTERGRUND
  • Mit der fortschreitenden Miniaturisierung von integrierten Schaltungen und den immer anspruchsvolleren Anforderungen hinsichtlich der Geschwindigkeit von integrierten Schaltungen müssen Transistoren höhere Ansteuerströme bei zunehmend kleineren Abmessungen aufweisen. In diesem Zuge wurden Finnen-Feldeffekttransistoren (FinFET) entwickelt. Die FinFETs weisen vertikale Halbleiterfinnen über einem Substrat auf. Die Halbleiterfinnen werden verwendet, um Source- und Draingebiete auszubilden und um Kanalgebiete zwischen den Source- und Draingebieten auszubilden. STI-Gebiete (flache Grabenisolation) werden ausgebildet, um die Halbleiterfinnen zu definieren. Die FinFETs weisen außerdem Gatestapel auf, die an den Seitenwänden und den oberen Flächen der Halbleiterfinnen ausgebildet werden.
  • Beim Ausbilden der STI-Gebiete und der jeweiligen FinFETs werden zuerst STI-Gebiete ausgebildet, und dann ausgespart, um Halbleiterfinnen auszubilden, auf deren Grundlage die FinFETs ausgebildet werden. Das Ausbilden von STI-Gebieten kann ein Ausbilden eines Isolationsliners und anschließendes Ausbilden eines Oxidgebiets über dem Isolationsliner unter Verwendung einer fließfähigen chemischen Gasphasenabscheidung aufweisen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der nachstehenden ausführlichen Beschreibung verstehen, wenn sie zusammen mit den zugehörigen Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1,2, 3A, 3B, 4, 5A, 5B, 6A, 6B, 6C, 7 bis 12, 13A, 13B und 13C sind perspektivische Ansichten und Querschnittsansichten von Zwischenstufen beim Ausbilden von STI-Gebieten (flache Grabenisolation) und Finnen-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen.
    • 14 zeigt einen Atomlagenabscheidungszyklus (ALD-Zyklus) in der Ausbildung eines SiNOC-Films gemäß einigen Ausführungsformen.
    • 15 zeigt eine Zwischenstruktur, die durch mehrere ALD-Zyklen gemäß einigen Ausführungsformen ausgebildet wurde.
    • 16 zeigt eine schematische Struktur, nachdem ein Nassausheilungsprozess bei niedriger Temperatur und ein Nassausheilungsprozess bei hoher Temperatur durchgeführt wurden, gemäß einigen Ausführungsformen.
    • 17 zeigt eine schematische chemische Struktur von Siliziumoxid nach einem Trockenausheilungsprozess gemäß einigen Ausführungsformen.
    • 18 und 19 zeigen jeweils eine chemische Struktur von Hexachlordisilan (HCD) bzw. ein Symbol von Triethylamin gemäß einigen Ausführungsformen.
    • 20 bis 22 sind perspektivische Ansichten von Zwischenstufen im Ausbilden von STI-Gebieten und FinFETs gemäß einigen Ausführungsformen.
    • 23 bis 26 sind perspektivische Ansichten von Zwischenstufen im Ausbilden von STI-Gebieten und FinFETs gemäß einigen Ausführungsformen.
    • 27 bis 29 zeigen einige experimentelle Ergebnisse gemäß einigen Ausführungsformen.
    • 30 zeigt einen Prozessablauf zum Ausbilden von STI-Gebieten und einem FinFET gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „darunter liegend“, „unter“, „unterer“, „darüber liegend“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Es werden STI-Gebiete (flache Grabenisolation), Finnen-Feldeffekttransistoren (FinFETs) und Verfahren zu ihrer Herstellung bereitgestellt. Die Zwischenstufen im Ausbilden der STI-Gebiete und der FinFETs sind gemäß einigen Ausführungsformen dargestellt. Einige Abwandlungen einiger Ausführungsformen werden besprochen. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um auf gleiche Elemente zu verweisen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der STI-Gebiete Ausbilden von SiOCN-Filmen (die SiOCNH-Filme sein können), und anschließendes Durchführen von Ausheilungsprozessen, um die SiOCN-Filme in Siliziumoxidschichten umzuwandeln. Die SiOCN-Filme und die resultierenden Siliziumoxidschichten weisen eine gute Oxidationsbeständigkeit auf, und können die Halbleiterstege zwischen den STI-Gebieten davor schützen, dass sie oxidiert werden. Das Konzept der offenbarten Ausführungsformen kann auch auf die Struktur und die Verarbeitung anderer Strukturen angewendet werden, einschließlich jeglicher anderer spaltfüllender Prozesse, in denen Siliziumoxid eingefüllt werden soll, und jeglicher anderer Prozesse, in denen eine Siliziumoxidschicht ausgebildet werden kann, aber nicht darauf beschränkt. Ausführungsformen, die hier besprochen werden, sollen Beispiele bereitstellen, um ein Fertigen oder Verwenden des Gegenstands dieser Offenbarung zu ermöglichen, und ein Durchschnittsfachmann wird Modifikationen leicht verstehen, die vorgenommen werden können, während der betrachtete Umfang verschiedener Ausführungsformen erhalten bleibt. Gleiche Bezugsnummern und -zeichen in den nachstehenden Figuren beziehen sich auf gleiche Komponenten. Obwohl Ausführungsformen von Verfahren derart besprochen werden, dass sie in einer bestimmten Reihenfolge durchgeführt werden, können andere Ausführungsformen von Verfahren in einer beliebigen logischen Reihenfolge durchgeführt werden.
  • 1, 2, 3A, 3B, 4, 5A, 5B, 6A, 6B, 6C, 7 bis 12, 13A, 13B und 13C zeigen die perspektivischen Ansichten und Querschnittsansichten von Zwischenstufen beim Ausbilden von STI-Gebieten und Teilen eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Prozesse sind auch schematisch in dem in 30 dargestellten Prozessablauf 200 wiedergegeben.
  • 1 zeigt eine perspektivische Ansicht einer Anfangsstruktur. Die Anfangsstruktur weist einen Wafer 10 auf, der ein Substrat 20 aufweist. Das Substrat 20 kann ferner ein Substrat (einen Substratabschnitt) 20-1 aufweisen. Das Substrat 20-1 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Siliziumgermaniumsubstrat oder ein aus anderen Halbleitermaterialien ausgebildetes Substrat sein kann. Das Substrat 20-1 kann auch ein Bulk-Substrat oder ein SOI-Substrat (Halbleiter auf einem Isolator) sein.
  • Gemäß anderen Ausführungsformen der vorliegenden Offenbarung ist das dargestellte Gebiet ein p-Typ-Vorrichtungsgebiet, in dem ein p-Kanal-Transistor, wie z.B. ein p-Kanal-Finnen-Feldeffekttransistor (FinFET), ausgebildet werden soll. Eine epitaktische Halbleiterschicht 20-2 kann auf einer Oberseite des Substrats 20-1 epitaktisch aufgewachsen werden. Der entsprechende Prozess ist als Prozess 202 in dem in 30 dargestellten Prozessablauf 200 gezeigt. In der gesamten Beschreibung werden die epitaktische Halbleiterschicht 20-2 und das Substrat 20-1 gemeinsam als Substrat 20 bezeichnet. Die epitaktische Halbleiterschicht 20-2 kann aus Siliziumgermanium (SiGe) oder Germanium (ohne Silizium darin) ausgebildet werden. Der Germaniumatomprozentsatz in der epitaktischen Halbleiterschicht 20-2 kann höher sein als der Germaniumatomprozentsatz (falls vorhanden) im Substratabschnitt 20-1. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt der Atomprozentsatz in der epitaktischen Halbleiterschicht 20-2 (wenn aus SiGe ausgebildet) im Bereich zwischen ungefähr 30 Prozent und 100 Prozent. Die epitaktische Halbleiterschicht 20-2 kann außerdem aus SiP, SiC, SiPC, SiGeB oder einem III-Verbindungshalbleiter, wie z.B. InP, GaAs, AlAs, InAs, InAlAs, InGaAs, oder dergleichen, ausgebildet werden oder diese aufweisen. Die epitaktische Halbleiterschicht 20-2 kann außerdem im Wesentlichen frei von Silizium sein, zum Beispiel mit einem Siliziumprozentsatz, der niedriger ist als ungefähr 1 Prozent.
  • Gemäß anderen Ausführungsformen der vorliegenden Offenbarung ist das dargestellte Vorrichtungsgebiet ein p-Typ-Vorrichtungsgebiet, in dem ein p-Kanal-Transistor, wie z.B. ein p-Kanal-FinFET ausgebildet werden soll. Dementsprechend kann die epitaktische Halbleiterschicht 20-2 ausgebildet werden. Auf demselben Wafer und im selben Vorrichtungs-Die können n-Kanal-FinFETs ausgebildet werden, und das jeweilige Vorrichtungsgebiet zum Ausbilden der n-Kanal-FinFETs weist die darin ausgebildete epitaktische Schicht 20-2 möglicherweise nicht auf.
  • Eine Pad-Schicht 22 und eine Maskenschicht 24 können auf dem Halbleitersubstrat 20 ausgebildet werden. Die Pad-Schicht 22 kann ein dünner Film sein, der aus Siliziumoxid gebildet wird. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Pad-Oxidschicht 22 in einem thermischen Oxidationsprozess ausgebildet, wobei eine obere Flächenschicht des Halbleitersubstrats 20 oxidiert wird. Die Pad-Schicht 22 wirkt als eine Haftschicht zwischen dem Halbleitersubstrat 20 und der Maskenschicht 24. Die Pad-Schicht 22 kann auch als eine Ätzstoppschicht zum Ätzen der Maskenschicht 24 wirken. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Maskenschicht 24 aus Siliziumnitrid, zum Beispiel unter Verwendung einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD) ausgebildet. Gemäß andren Ausführungsformen der vorliegenden Offenbarung wird die Maskenschicht 24 mithilfe einer Plasma-unterstützten chemischen Gasphasenabscheidung (PECVD) oder gleicher Verfahren ausgebildet. Die Maskenschicht 24 wird während anschließender fotolithografischer Prozesse als eine Hartmaske verwendet.
  • Unter Bezugnahme auf 2 werden die Maskenschicht 24 und die Pad-Schicht 22 geätzt, wodurch das darunterliegende Halbleitersubstrat 20 freigelegt wird. Das freigelegte Halbleitersubstrat 20 wird dann geätzt, wodurch Gräben 31 ausgebildet werden. Der entsprechende Prozess ist als Prozess 204 in dem in 30 dargestellten Prozessablauf 200 gezeigt. Die Abschnitte des Halbleitersubstrats 20 zwischen benachbarten Gräben 31 werden nachstehend als Halbleiterstege 30 (oder als Halbleiterstreifen 30) bezeichnet, die darüberliegend mit dem darunterliegenden Bulk-Abschnitt des Halbleitersubstrats 20 verknüpft sind. Die Gräben 31 können (bei Betrachtung in der Draufsicht auf den Wafer 10) die Form von Stegen aufweisen, die zueinander parallel sind. Obwohl ein Halbleitersteg 30 in 2 dargestellt ist, können mehrere Halbleiterstege 30 (siehe 3B) derart ausgebildet werden, dass sie zueinander parallel sind, wobei die Gräben 31 die mehreren Halbleiterstege 30 voneinander trennen. Gemäß einigen Ausführungsformen, in denen die epitaktische Halbleiterschicht 20-2 ausgebildet wird, können die Unterseiten der Gräben 31 niedriger sein als die Grenzfläche 23 zwischen dem Substratabschnitt 20-1 und der epitaktischen Halbleiterschicht 20-2.
  • Unter Bezugnahme auf 3A und 3B wird gemäß einigen Ausführungsformen eine Siliziumschicht 32 abgeschieden. Der entsprechende Prozess ist als Prozess 205 in dem in 30 dargestellten Prozessablauf 200 gezeigt. Gemäß anderen Ausführungsformen wird der Schritt des Abscheidens der Siliziumschicht 32 weggelassen. Die Abscheidung kann mithilfe eines konformen Abscheidungsprozesses, wie z.B. einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD), einer chemischen Gasphasenabscheidung (CVD) oder dergleichen, durchgeführt werden. Die Siliziumschicht 32 kann frei oder im Wesentlichen frei von anderen Elementen sein, wie z.B. Germanium, Kohlenstoff oder dergleichen. Zum Beispiel kann der Atomprozentsatz von Silizium in der Siliziumschicht 32 höher sein als ungefähr 95 Prozent. Die Siliziumschicht 32 kann als eine kristalline Siliziumschicht oder eine Polysiliziumschicht ausgebildet werden, die zum Beispiel durch Anpassen der Temperatur und der Wachstumsrate im Abscheidungsprozess erzielt werden kann. Die Dicke der Siliziumschicht 32 kann im Bereich von zwischen ungefähr 10 Å und ungefähr 25 Å liegen.
  • Wenn die epitaktische Schicht 20-2 in vorherigen Schritten ausgebildet wurde, wird die Siliziumschicht 32 ausgebildet. Im Gebiet, in dem die epitaktische Schicht 20-2 nicht ausgebildet wird und eine Gesamtheit des Halbleiterstegs 30 aus Silizium ausgebildet wird, wird die Siliziumschicht 32 möglicherweise nicht ausgebildet. In 3A wird die Siliziumschicht 32 unter Verwendung gestrichelter Linien dargestellt, um anzuzeigen, dass sie gemäß verschiedenen Ausführungsformen vorhanden sein kann oder nicht.
  • 3A und 3B zeigen außerdem jeweils eine perspektivische Ansicht bzw. eine Querschnittsansicht in einer Zwischenstufe beim Wachsen/Abscheiden der dielektrischen Schicht 34. Der entsprechende Prozess ist als Prozess 206 in dem in 30 dargestellten Prozessablauf 200 gezeigt. Der Wafer 10 wird in einer Atomlagenabscheidungskammer (ALS-Kammer) (nicht dargestellt) angeordnet, in der ALD-Zyklen durchgeführt werden, um die dielektrische Schicht 34 aufzuwachsen. Der ALD-Prozess ist ein konformer Abscheidungsprozess. Dementsprechend ist die Dicke T1 (3B) der horizontalen Abschnitte der dielektrischen Schicht 34 gleich der Dicke T2 der vertikalen Abschnitte der dielektrischen Schicht 34. Die Dicken T1 und T2 können gemäß einigen Ausführungsformen im Bereich zwischen ungefähr 15 Å und ungefähr 50 Å liegen.
  • 3B zeigt eine Querschnittsansicht des Referenzquerschnitts 3B-3B in 3A, wobei mehrere nah einander angeordnete Halbleiterstege 30 als eine Gruppe ausgebildet sind und voneinander durch schmale Gräben 31A getrennt sind. Gemäß einigen Ausführungsformen weisen die schmalen Gräben 31A eine kleine Breite W1 auf, die kleiner sein kann als ungefähr 160 Å, oder im Bereich zwischen ungefähr 100 Å und ungefähr 250 Å. Es können außerdem breite Gräben 31B zum Beispiel auf den gegenüberliegenden äußeren Seiten der Gruppe der nah aneinander angeordneten Halbleiterstege 30 vorhanden sein. Die Breite W2 der breiten Gräben 31B ist größer als die Breite Wi, wobei das Verhältnis W2/W1 zum Beispiel größer ist als ungefähr 2,0. Die Breite W2 kann auch größer sein als ungefähr 150 Å. Die Gräben 31A und 31B werden gemeinsam als Gräben 31 bezeichnet.
  • Die chemischen Zwischenstrukturen der dielektrischen Schicht 34 (wie in 3A und 3B dargestellt) während ihrer Ausbildung sind in 14 und 15 gezeigt. 14 zeigt einen ersten ALD-Prozess zum Abscheiden der dielektrischen Schicht 34. Die in 14 dargestellten Zwischenstrukturen werden unter Verwendung von Bezugszeichen 112, 114, 116 und 118 identifiziert, um die durch verschiedene Schritte erzeugten Strukturen voneinander zu unterscheiden. Der Wafer 10 weist eine Basisschicht 110 auf, die die freigelegten Merkmale repräsentieren kann, welche das Substrat 20, die Halbleiterstege 30 und die Siliziumschicht 32 (oder die Pad-Schicht 22 und die Hartmasken 24, falls die Siliziumschicht 32 nicht ausgebildet wird) in 3A und 3B aufweisen. Die Anfangsstruktur in 14 wird als Struktur 112 bezeichnet. Im dargestellten Beispiel ist die Basisschicht 110 derart gezeigt, dass sie Silizium aufweist, das in Form von kristallinem Silizium, amorphem Silizium, Polysilizium oder dergleichen sein kann. Die Basisschicht 110 kann auch andere Typen von siliziumhaltigen Zusammensetzungen aufweisen, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxikarbid, Siliziumoxinitrid oder dergleichen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden aufgrund der Bildung eines nativen Oxids und der Einwirkung von Feuchtigkeit Si-OH-Bindungen an der Oberfläche der siliziumhaltigen Basisschicht 110 ausgebildet.
  • Unter erneuter Bezugnahme auf 14 wird im Prozess 130 Hexachlordisilan (HCD) in die ALD-Kammer, in der der Wafer 10 (3A und 3B) angeordnet ist, eingeführt/pulsierend geströmt. Der entsprechende Prozess ist als Prozess 208 in dem in 30 dargestellten Prozessablauf 200 gezeigt. HCD weist die chemische Formel von (SiCl3)2 auf und 18 zeigt eine chemische Formel eines HCD-Moleküls. Die chemische Formel zeigt, dass das HCD-Molekül Chloratome aufweist, die an zwei aneinander gebundene Siliziumatome gebunden sind. Wenn HCD in die ALD-Kammer pulsierend geströmt wird, kann der Wafer 10 zum Beispiel auf eine Temperatur im Bereich zwischen ungefähr 550 °C und ungefähr 670 °C erwärmt werden. Die OH-Bindungen, wie in Struktur 112 gezeigt, werden gebrochen, und Siliziumatome werden zusammen mit den an sie gebundenen Chloratomen an Sauerstoffatome gebunden, um O-Si-Cl-Bindungen zu bilden. Die resultierende Struktur wird als Struktur 114 bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird kein Plasma eingeschaltet, wenn HCD eingeführt wird. Das HCD-Gas kann in der ALD-Kammer für eine Zeitdauer zwischen ungefähr 20 Sekunden und ungefähr 25 Sekunden gehalten werden. Der Druck der ALD-Kammer kann gemäß einigen Ausführungsformen im Bereich zwischen ungefähr 100 Pa und ungefähr 150 Pa liegen.
  • Als Nächstes wird HCD aus der ALD-Kammer gespült. Der entsprechende Spülprozess ist auch als Prozess 208 in dem in 30 dargestellten Prozessablauf 200 gezeigt. Im Prozess 132 kann ein Prozessgas, das ein mit Alkylgruppen gebundenes Stickstoffatom aufweist, in die ALD-Kammer pulsierend geströmt werden. Zum Beispiel kann Triethylamin pulsierend geströmt werden. Der entsprechende Prozess ist als Prozess 210 in dem in 30 dargestellten Prozessablauf 200 gezeigt. Triethylamin kann eine chemische Formel von N(CH2CH3)3 aufweisen, die ein an drei Ethylgruppen (CH2CH3) gebundenes Stickstoffatom aufweist. 19 zeigt ein Symbol von Triethylamin gemäß einigen Ausführungsformen. Das Symbol zeigt, dass Triethylamin ein an drei Ethylgruppen gebundenes Stickstoffatom aufweist, wobei jedes der mit dem Stickstoffatom (N) verbundenen „<“-Symbole eine Ethylgruppe (CH2CH3, oder ein an ein CH3-Molekül gebundenes CH2-Molekül) repräsentiert. Beim Einführen/pulsierenden Strömen von Triethylamin wird die Temperatur des Wafers 10 auch erhöht gehalten, zum Beispiel im Bereich zwischen ungefähr 550 °C und ungefähr 670 °C. Die Temperatur kann auch gleich wie im Prozess zum pulsierenden Strömen von HCD gehalten werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird kein Plasma eingeschaltet, wenn Triethylamin eingeführt wird. Beim pulsierenden Strömen von Triethylamin kann die ALD-Kammer einen Druck im Bereich zwischen ungefähr 800 Pa und ungefähr 1.000 Pa aufweisen.
  • Die Struktur 114 reagiert mit Triethylamin. Die resultierende Struktur in 14 wird als Struktur 116 bezeichnet, wie in 14 dargestellt. Während der Reaktion werden die Si-Cl-Bindungen in der Struktur 114 gebrochen, so dass Stickstoffatome (zum Beispiel in Triethylamin) an Siliziumatome gebunden werden können. Ein Siliziumatom kann an drei Strickstoffatome gebunden werden, wobei jedes der Stickstoffatome ferner an zwei Ethylgruppen gebunden wird. Das Triethylamin kann in der ALD-Kammer für eine Zeitdauer im Bereich zwischen ungefähr 5 Sekunden und ungefähr 15 Sekunden gehalten werden und wird dann aus der ALD-Kammer gespült. Der entsprechende Spülprozess ist auch als Prozess 210 in dem in 30 dargestellten Prozessablauf 200 gezeigt.
  • Als Nächstes wird, wie als Prozess 134 in 14 dargestellt, Sauerstoff (O2) in die ALD-Kammer pulsierend geströmt. Der entsprechende Prozess ist als Prozess 212 in dem in 30 dargestellten Prozessablauf 200 gezeigt. Beim Prozess 212 reagiert die Struktur 116 mit Sauerstoff, um eine Struktur 118 zu erzeugen. Die Alkylgruppen, wie z.B. die Ethylgruppen, in der Struktur 116 helfen dabei, die Si-N-Bindungen in Si-O-Bindungen umzuwandeln, wobei zum Beispiel einige der Si-N-Bindungen in der Struktur 116 gebrochen werden, und Siliziumatome an Sauerstoffatome gebunden werden. Einige der Stickstoffatome zusammen mit den bindenden Ethylgruppen können auch verbleiben, um mit Siliziumatomen gebunden zu werden. Einige Sauerstoffatome können an zwei Siliziumatome gebunden werden, um Vernetzungen zwischen einigen der Siliziumatome zu erzeugen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird kein Plasma eingeschaltet, wenn Sauerstoff eingeführt wird. Beim pulsierenden Strömen von Sauerstoff kann die ALD-Kammer einen Druck im Bereich zwischen ungefähr 800 Pa und ungefähr 1.000 Pa aufweisen. Sauerstoff kann in der ALD-Kammer für eine Zeitdauer zwischen ungefähr 5 Sekunden und ungefähr 15 Sekunden gehalten werden und wird dann aus der ALD-Kammer gespült. Der entsprechende Spülprozess ist auch als Prozess 212 in dem in 30 dargestellten Prozessablauf 200 gezeigt.
  • In vorstehend besprochenen Prozessen können die Prozesse 130 und 132 in Kombination als ein ALD-Zyklus 136 bezeichnet werden, wobei der ALD-Zyklus 136 zum Wachstum einer Atomlage führt, die Siliziumatome und die entsprechenden gebundenen Stickstoffatome und Ethylgruppen aufweist. Außerdem können die Prozesse130, 132 und 134 in Kombination auch als ein ALD-Zyklus 138 bezeichnet werden, wobei der ALD-Zyklus 138 zum Wachstum einer Atomlage führt, die Siliziumatome und die entsprechenden gebundenen Stickstoffatome und Ethylgruppen und die bindenden Sauerstoffatome aufweist. Gemäß einigen Ausführungsformen weist eine aus einem ALD-Zyklus 138 resultierende Atomlage eine Dicke von ungefähr 1 Å auf.
  • Nachdem der Prozess 134 beendet wurde, wird der ALD-Zyklus 138 wiederholt, so dass mehrere Atomlagen abgeschieden werden, um die dielektrische Schicht 34 zu bilden, wie in 3A und 3B dargestellt. In anschließenden ALD-Zyklen können die Si-O-Bindungen und die Si-N-Bindungen, die in einem vorherigen ALD-Zyklus ausgebildet wurden, gebrochen werden, und Si-Cl-Bindungen können aufgrund des pulsierenden Strömens von HCD gebildet werden. Die Si-Cl-Bindungen können dann durch die Si-N-Bindungen und die entsprechenden Ethylgruppen ersetzt werden. Sauerstoff kann dann verwendet werden, um Si-O-Bindungen zu bilden, die einige Si-N-Bindungen ersetzen. 15 zeigt die chemische Struktur der resultierenden dielektrischen Schicht 34.
  • Der ALD-Zyklus 138 wird wiederholt, bis die resultierende dielektrische Schicht 34 eine gewünschte Dicke aufweist. Es versteht sich, dass in Abhängigkeit von der gewünschten Dicke der dielektrischen Schicht 34 viele Atomlagen abgeschieden werden können. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann die Dicke der dielektrischen Schicht 34 zum Beispiel im Bereich zwischen ungefähr 15 Å und ungefähr 50 Å liegen. Die dielektrische Schicht 34 ist nach dem Abscheiden eine SiNOC-Schicht, die auch aufgrund des Vorhandenseins von Wasserstoff in den Alkylgruppen eine SiNOCH-Schicht ist.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist nach den ALD-Zyklen 138 die resultierende dielektrische Schicht 34 einen Kohlenstoff(-atom-)prozentsatz im Bereich zwischen ungefähr 1 Prozent und ungefähr 15 Prozent auf. Der Stickstoffatomprozentsatz in der dielektrischen Schicht 34 kann nicht zu hoch oder zu niedrig sein. Wenn der Stickstoffatomprozentsatz zu hoch ist, können die Halbleiterstege 30 in anschließenden Prozessen gebogen werden. Wenn der Stickstoffatomprozentsatz zu niedrig ist, weisen die resultierende dielektrische Schicht 34 und die resultierende Siliziumoxidschicht keine geeignete Oxidationsbeständigkeit auf, und sie können nicht auf eine geeignete Weise die Halbleiterstege 30 vor einer Oxidation während anschließender Ausheilungsprozesse schützen. Zum Beispiel kann der Stickstoff(atom)prozentsatz in der dielektrischen Schicht 34 im Bereich von zwischen ungefähr 5 Prozent und ungefähr 20 Prozent liegen. Der Großteil der übrigen Elemente in der dielektrischen Schicht 34 stellen Silizium und Sauerstoff dar, die ein Atomverhältnis von Silizium zu Sauerstoff von ungefähr 1,5:2 bis ungefähr 1:2,5, und zum Beispiel ungefähr 1:2, aufweisen können. Zum Beispiel kann der Atomprozentsatz von Silizium im Bereich von zwischen ungefähr 20 Prozent und ungefähr 40 Prozent liegen. Der zweite Atomprozentsatz von Sauerstoff kann im Bereich von zwischen ungefähr 50 Prozent und ungefähr 70 Prozent liegen.
  • Nach der Abscheidung (dem Aufwachsen) der dielektrischen Schicht 34 wird ein Ausheilungsprozess durchgeführt. Der entsprechende Prozess ist als Prozess 214 in dem in 30 dargestellten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist der Ausheilungsprozess einen Nassausheilungsprozess bei niedriger Temperatur, einen Nassausheilungsprozess bei hoher Temperatur und einen Trockenausheilungsprozess auf. Der Niedertemperaturprozess und der Nassausheilungsprozess bei hoher Temperatur können unter Verwendung von Dampf (H2O) als dem Prozessgas durchgeführt werden. Der Trockenausheilungsprozess kann unter Verwendung von Stickstoff (N2), Argon oder dergleichen als Trägergase durchgeführt werden. Die Ausheilungsprozesse werden nachstehend unter Bezugnahme auf 16 und 17 besprochen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird zuerst der Nassausheilungsprozess bei niedriger Temperatur durchgeführt. Der entsprechende Prozess ist als Prozess 216 in dem in 30 dargestellten Prozessablauf 200 gezeigt. Der Nassausheilungsprozess bei niedriger Temperatur wird bei einer verhältnismäßig niedrigen Temperatur, zum Beispiel im Bereich zwischen ungefähr 300 °C und ungefähr 450 °C durchgeführt. Der Nassausheilungsprozess bei niedriger Temperatur kann eine Zeitdauer im Bereich zwischen ungefähr 3 Stunden und ungefähr 5 Stunden andauern. Der Druck während der Niedertemperaturausheilung kann ungefähr 1 Atmosphäre betragen. Der Nassausheilungsprozess bei niedriger Temperatur weist zwei Funktionen auf. Die erste Funktion besteht darin, die Wasser-/Dampfmoleküle (H2O-Moleküle) anzutreiben, so dass sie in die dielektrische Schicht 34 eindringen. Die zweite Funktion besteht darin, die Si-N-C-Bindungen, Si-CH3-Bindungen und Si-N-Si-Bindungen in der dielektrischen Schicht 34 teilweise in Si-OH-Bindungen umzuwandeln. Die Temperatur wird derart gesteuert, dass sie hinreichend hoch ist, um eine zumindest teilweise Umwandlung zu veranlassen. Andererseits kann die Temperatur der Niedertemperaturausheilung nicht zu hoch sein. Andererseits wird sich eine Oberflächenschicht der dielektrischen Schicht 34 erweitern und verhindern, dass Wassermoleküle in Innenabschnitte der dielektrischen Schicht 34 eindringen. Dementsprechend wird der Temperaturbereich in Übereinstimmung mit experimentellen Ergebnissen zwischen ungefähr 300 °C und ungefähr 450°C gewählt.
  • Nach dem Nassausheilungsprozess bei niedriger Temperatur wird ein Nassausheilungsprozess bei hoher Temperatur durchgeführt. Der entsprechende Prozess ist als Prozess 218 in dem in 30 dargestellten Prozessablauf 200 gezeigt. Der Nassausheilungsprozess bei hoher Temperatur wird bei einer verhältnismäßig hohen Temperatur durchgeführt, die höher ist als die Temperatur des Nassausheilungsprozesses bei niedriger Temperatur. Zum Beispiel kann die Temperatur des Nassausheilungsprozesses bei hoher Temperatur im Bereich zwischen ungefähr 450°C und ungefähr 650°C liegen. Der Nassausheilungsprozess bei hoher Temperatur kann eine Zeitdauer im Bereich zwischen ungefähr 1,5 Stunden und ungefähr 2,5 Stunden andauern. Der Druck des Niedertemperaturausheilungsprozesses kann ungefähr 1 Atmosphäre betragen. Die Temperatur ist hinreichend hoch, um die Si-C-N-Bindungen in der dielektrischen Schicht 34 effizient in Si-OH-Bindungen umzuwandeln, wie schematisch in 16 dargestellt. Andererseits kann die Temperatur nicht zu hoch sein, um eine übermäßige Oxidation der Halbleitermaterialien zu verursachen. Wenn zum Beispiel die Halbleiterstege 30 SiGe aufweisen, sollte die Temperatur des Hochtemperaturausheilungsprozesses niedriger sein als ungefähr 650 °C. Ansonsten kann SiGe oxidiert werden. Silizium kann bei Temperaturen oxidiert werden, die höher sind als ungefähr 650 °C, obwohl mit einer niedrigeren Rate. Dementsprechend kann die Temperatur des Nassausheilungsprozesses bei hoher Temperatur für eine hohe Umwandlungsrate und immer noch mit einer gewissen Prozesstoleranz im Bereich zwischen ungefähr 500 °C und ungefähr 650 °C, oder zwischen ungefähr 500 °C und ungefähr 600 °C, liegen.
  • Der Nassausheilungsprozess bei hoher Temperatur führt dazu, dass die Si-N-Bindungen und Si-O-Bindungen gebrochen werden. Die an die N-Atome gebundenen Alkylgruppen werden zusammen mit den Stickstoffatomen ebenfalls gebrochen. OH-Gruppen werden an die gebrochenen Bindungen gebunden. Die resultierende chemische Struktur kann schematisch in 16 dargestellt sein. Während des Nassausheilungsprozesses bei hoher Temperatur erweitert sich die dielektrische Schicht 34 und die Erweiterungsrate im Volumen kann bis zu ungefähr 10 Prozent betragen.
  • Nach dem Nassausheilungsprozess bei hoher Temperatur wird ein Trockenausheilungsprozess durchgeführt, um Siliziumoxid zu bilden. Der entsprechende Prozess ist als Prozess 220 in dem in 30 dargestellten Prozessablauf 200 gezeigt. Ein sauerstofffreies Prozessgas, wie z.B. Stickstoff (N2 ), Argon oder dergleichen, kann als die Prozessgase verwendet werden. Die Trockenausheilungstemperatur kann nicht zu hoch oder zu niedrig sein. Wenn die Temperatur zu niedrig ist, werden die OH-Bindungen möglicherweise nicht geeignet gebrochen und die Umwandlungsrate von Si-OH in Si-O-Si ist niedrig. Wenn die Temperatur zu hoch ist, können sich die Halbleiterstege 30 (wie z.B. SiGe) mit den umgebenden Materialien vermischen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird der Trockenausheilungsprozess bei einer Temperatur im Bereich zwischen ungefähr 600°C und ungefähr 800°C durchgeführt. Der Trockenausheilungsprozess kann eine Zeitdauer im Bereich zwischen ungefähr 0,5 Stunden und ungefähr 1,5 Stunden andauern. Der Druck kann ungefähr 1 Atmosphäre betragen. Ein Trägergas kann verwendet werden, um den erzeugten H2O-Dampf abzuführen. Das Trägergas kann Stickstoff, Argon oder dergleichen sein.
  • Im Trockenausheilungsprozess werden die OH-Bindungen und die Si-O-Bindungen (16) gebrochen und die gebrochenen H und OH kombinieren, um H2O-Moleküle zu bilden. Die Sauerstoffatome, deren Bindungen aufgrund des Verlustes von H-Atomen ungesättigt werden, können mit Si eine Bindung eingehen, um Si-O-Si-Bindungen zu bilden, und Siliziumoxid (SiO2) wird gebildet. Die resultierende dielektrische Schicht wird nachstehend als Siliziumoxidschicht 34' bezeichnet, die in 4 dargestellt ist. Nachdem der Trockenausheilungsprozess beendet wurde, kann ein kleiner Prozentsatz von Kohlenstoff- und Stickstoffatomen in der Siliziumoxidschicht 34' verbleiben, wobei der Atomprozentsatz jedes von dem Kohlenstoff und dem Stockstoff kleiner ist als ungefähr 1 Prozent, und möglicherweise zwischen ungefähr 0,5 Prozent und ungefähr 1,0 Prozent liegt. Dies ist von den mithilfe herkömmlicher Verfahren ausgebildeten STI-Gebieten verschieden, in denen Kohlenstoff möglicherweise nicht vorhanden ist. Da die Kohlenstoff- und Stickstoffatome die Rückstandsatome der abgeschiedenen dielektrischen Schicht 34 sind, kann außerdem die Verteilung der Kohlenstoff- und Stickstoffatome im Wesentlichen plan sein. Da das HCD Chloratome aufweist, weist außerdem die dielektrische Schicht 34 Chloratome auf, und daher kann die Siliziumoxidschicht 34' ebenfalls eine kleine Menge an Chloratomen darin aufweisen, zum Beispiel kleiner als ungefähr 1 Prozent, und möglicherweise zwischen ungefähr 0,5 Prozent und ungefähr 1,0 Prozent.
  • Unter Bezugnahme auf 5A und 5B werden die verbleibenden Gräben 31 mit einer dielektrischen Schicht (Gebiet) 40 gefüllt. Der entsprechende Prozess ist als Prozess 222 in dem in 30 dargestellten Prozessablauf 200 gezeigt. Die dielektrische Schicht 40 kann eine abgeschiedene Siliziumnitridschicht, ein kohlenstoffhaltiges Dielektrikum oder dergleichen sein, das zum Beispiel unter Verwendung einer ALD, einer chemischen Gasphasenabscheidung unter Verwendung von hochdichtem Plasma (HDPCVD) oder einer chemischen Gasphasenabscheidung (CVD) ausgebildet wird. Die dielektrische Schicht 40 kann auch unter Verwendung einer fließfähigen chemischen Gasphasenabscheidung (FCVD), einer Spin-on-Beschichtung oder dergleichen ausgebildet werden. Die dielektrische Schicht 40 wird bis zu einer Höhe abgeschieden, die höher ist als die obere Fläche der Siliziumoxidschicht 34'. Die dielektrische Schicht 40 kann frei von Kohlenstoff darin, frei von Chlor darin sein und kann Stickstoffatome darin aufweisen oder nicht. Wenn sie Stickstoff aufweist, ist der Atomprozentsatz von Stickstoff höher als der Atomprozentsatz von Stickstoff in der Siliziumoxidschicht 34'. Zum Beispiel kann der Atomprozentsatz von Stickstoff im dielektrischen Gebiet 40 höher sein als ungefähr 30 Prozent. Außerdem kann aufgrund des Ausbildungsverfahrens das dielektrische Gebiet 40 eine Dichte aufweisen, die kleiner ist als die Dichte der Siliziumoxidschicht 34'.
  • Das Ausbilden der dielektrischen Schicht 40 kann Ausheilungsprozesse aufweisen, die auch zum Beispiel eine Nassausheilung aufweisen können, die Wasserdampf verwendet. Während der vorstehend besprochenen Ausheilungsprozesse, die die Ausheilungsprozesse zum Umwandeln der dielektrischen Schicht 34 in die Siliziumoxidschicht 34' aufweisen, weisen die SiOCN-Schicht 34 und die resultierende, umgewandelte Siliziumoxidschicht 34' eine gute Fähigkeit auf, die Oxidation der Halbleiterstege 30 zu verhindern. Die Fähigkeit wird als Oxidationsbeständigkeit bezeichnet.
  • Ein Planarisierungsprozess, wie z.B. ein chemisch-mechanischer Polierprozess (CMP) oder ein mechanischer Schleifprozess, wird dann durchgeführt, um überschüssige Abschnitte der dielektrischen Materialien, die die Siliziumoxidschicht 34' und die dielektrische Schicht 40 aufweisen, zu entfernen. Der entsprechende Prozess ist auch als Prozess 222 in dem in 30 dargestellten Prozessablauf 200 gezeigt. Die verbleibenden Abschnitte des dielektrischen Materials (Materialien) stellen STI-Gebiete dar. Der Planarisierungsprozess kann unter Verwendung von Hartmasken 30 als einer CMP-Stoppschicht durchgeführt werden.
  • In einem anschließenden Prozess werden, wie in 6A, 6B und 6C dargestellt, die in vorherigen Prozessen ausgebildeten STI-Gebiete 42 ausgespart, so dass die oberen Abschnitte der Halbleiterstege 30 höher herausragen als die oberen Flächen 34S (6B und 6C) der Siliziumoxidschicht 34', um herausragende Finnen 44 auszubilden. Der entsprechende Prozess ist als Prozess 224 in dem in 30 dargestellten Prozessablauf 200 gezeigt. Das Aussparen der dielektrischen Gebiete kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, in dem HF3 und NH3 als die Ätzgase verwendet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das Aussparen der dielektrischen Schicht 34 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann zum Beispiel eine HF-Lösung umfassen. Die Hartmasken 24 und die Pad-Oxidschichten 22 (5A und 5B) werden auch entfernt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Unterseiten der herausragenden Finnen 44 auf einer Höhe, die höher ist als die untere Fläche 23 der epitaktischen Schicht 20-2 (falls ausgebildet).
  • Gemäß einigen Ausführungsformen werden sowohl die Siliziumoxidschicht 34' als auch die dielektrischen Gebiete 40 ausgespart, wie in 6B dargestellt. Gemäß alternativen Ausführungsformen wird, wie in 6C dargestellt, die Siliziumoxidschicht 34' ausgespart, und die dielektrischen Gebiete 40 werden nicht geätzt, was dazu führt, dass dielektrische Dummy-Finnen 45 höher herausragen als die oberen Flächen 34S der verbleibenden Abschnitte der Siliziumoxidschicht 34'. Die dielektrischen Dummy-Finnen 45 können ausgebildet werden, wenn die Siliziumoxidschicht 34' hinreichend dick ist, um zu ermöglichen, dass anschließend ausgebildete Gatestapel und Gatespacer Räume zwischen den herausragenden Halbleiterfinnen 44 und dielektrischen Dummy-Finnen 45 füllen. Gemäß diesen Ausführungsformen kann die Dicke T3 der Siliziumoxidschicht 34' erhöht werden, zum Beispiel auf größer als ungefähr 30 Å, und kann im Bereich zwischen ungefähr 10 Å nm und ungefähr 100 Å liegen. Aufgrund der konformen Abscheidung der dielektrischen Schicht 34 werden die breiten Gräben 31B (2B) nicht vollständig gefüllt, wenn die schmalen Gräben 31A durch die dielektrische Schicht 34 gefüllt werden. Dies ermöglicht das Füllen der dielektrischen Schicht 40, wenn die Siliziumoxidschicht 34' dick ist, und ermöglicht das Ausbilden der dielektrischen Dummy-Finnen 45. Die Erzeugung der Dummy-Finnen hilft dabei, die Vorrichtungsleistungsfähigkeit der FinFETs zu verbessern, wenn die Abmessungen von FinFETs sehr klein sind.
  • In vorstehend dargestellten Ausführungsformen können Halbleiterfinnen durch ein beliebiges geeignetes Verfahren ausgebildet werden. Zum Beispiel können die Halbleiterfinnen unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer, oder Dorne, können dann zum Strukturieren der Finnen verwendet werden.
  • Unter Bezugnahme auf 7 werden Dummy-Gatestapel 46 derart ausgebildet, dass sie die herausragenden Finnen 44 kreuzen. Die Dummy-Gatestapel 46 können Dummy-Gatedielektrika 48 und Dummy-Gateelektroden 50 über den Dummy-Gatedielektrika 48 aufweisen. Die Dummy-Gatedielektrika 48 können aus Siliziumoxid oder anderen dielektrischen Materialien ausgebildet werden. Die Dummy-Gateelektroden 50 können zum Beispiel unter Verwendung von Polysilizium oder amorphem Silizium ausgebildet werden, und andere Materialien können ebenfalls verwendet werden. Jeder der Dummy-Gatestapel 46 kann außerdem eine (oder mehrere) Hartmaskenschicht 52 über der Dummy-Gateelektrode 50 aufweisen. Die Hartmaskenschichten 52 können aus Siliziumnitrid, Siliziumoxid, Siliziumkohlenstoffnitrid oder Mehrfachschichten davon ausgebildet werden. Die Dummy-Gatestapel 46 können eine einzelne oder mehrere der herausragenden Finnen 44' und/oder STI-Gebiete 42 überschneiden. Die Dummy-Gatestapel 46 weisen außerdem Längsrichtungen auf, die senkrecht zu den Längsrichtungen der herausragenden Finnen 44' sind. Das Ausbilden der Dummy-Gatestapel 46 kann aufweisen: Abscheiden einer Dummy-Gatedielektrikumsschicht, Abscheiden einer Gateelektrodenschicht über der Dummy-Gatedielektrikumsschicht, Abscheiden einer Hartmaskenschicht, und Strukturieren der Stapelschichten, um Dummy-Gatestapel 46 auszubilden.
  • Als Nächstes werden unter Bezugnahme auf 8 Gatespacer 54 auf den Seitenwänden der Dummy-Gatestapel 46 ausgebildet. Das Ausbilden der Gatespacer 54 kann aufweisen: Abscheiden einer flächendeckenden dielektrischen Schicht, und Durchführen eines anisotropen Ätzens, um die horizontalen Abschnitte der dielektrischen Schicht zu entfernen, wodurch die Gatespacer 54 derart belassen werden, dass sie sich auf den Seitenwänden der Dummy-Gatestapel 46 befinden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden Gatespacer 54 aus einem sauerstoffhaltigen dielektrischen Material (einem Oxid), wie z.B. SiO2, SiOC, SiOCN oder dergleichen, ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können die Gatespacer 54 auch ein dielektrisches Nicht-Oxidmaterial, wie z.B. Siliziumnitrid, aufweisen.
  • Ein Ätzprozess wird dann durchgeführt, um die Abschnitte der herausragenden Finnen 44 zu ätzen, die nicht mit den Dummy-Gatestapeln 46 und den Gatespacern 54 abgedeckt sind, was zu der in 9 dargestellten Struktur führt. Das Aussparen der herausragenden Finnen 44 kann mithilfe eines anisotropen Ätzprozesses durchgeführt werden, und daher werden die Abschnitte der herausragenden Finnen 44, die direkt unter den Dummy-Gatestapeln 46 und den Gatespacern 54 liegen, geschützt, und sie werden nicht geätzt. Die oberen Flächen der ausgesparten Halbleiterstege 30 können gemäß einigen Ausführungsformen niedriger sein als die oberen Flächen 42A der STI-Gebiete 42. Die Räume, die vorher durch die geätzten Abschnitte der herausragenden Finnen 44 beleget waren, werden nachstehend als Aussparungen 60 bezeichnet. Die Aussparungen 50 weisen einige Abschnitte zwischen den STI-Gebieten 42 (wie in 9 dargestellt) und einige Abschnitte, die höher sind als die STI-Gebiete 42 und sich zwischen den Gatestapeln 46 befinden, auf. Im Aussparungsprozess werden die Abschnitte der Siliziumschicht 32, die höher sind als die unteren Flächen 60A der Aussparungen 60, ebenfalls geätzt, weswegen die Seitenwände der Siliziumoxidschicht 34' freigelegt werden können. Wenn die Siliziumoxidschicht 34' sehr dünn ist, können die freigelegten Abschnitte der Siliziumoxidschicht 34' ebenfalls beim Ausbilden der Aussparungen 60 aufgebraucht werden. Die unteren Flächen 60A können ebenfalls höher, gleich hoch oder niedriger sein als die Grenzfläche 23. Dementsprechend können verbleibende Abschnitte der epitaktischen Halbleiterschicht 20-2, die direkt unter den Aussparungen 60 liegen, vorhanden sein oder nicht.
  • Als Nächstes werden epitaktische Gebiete (Source-/Draingebiete) 62 ausgebildet, indem ein Halbleitermaterial aus den Aussparungen 60 selektiv aufgewachsen wird, was zu der Struktur in 10 führt. Gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung weisen die epitaktischen Gebiete 62 Siliziumgermanium, Silizium, oder Siliziumkohlenstoff auf. Je nachdem, ob der resultierende FinFET ein p-Kanal-FinFET oder ein n-Kanal-FinFET ist, kann eine p-Typ- oder eine n-Typ-Verunreinigung mit dem Fortschreiten der Epitaxie in-situ dotiert werden. Wenn zum Beispiel der resultierende FinFET ein p-Kanal-FinFET ist, kann Siliziumgermanium-Bor (SiGeB), GeB oder dergleichen, aufgewachsen werden. Wenn, umgekehrt, der resultierende FinFET ein n-Kanal-FinFET ist, kann Silizium-Phosphor (SiP), Silizium-Kohlenstoff-Phosphor (SiCP) oder dergleichen, aufgewachsen werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden epitaktische Gebiete 62 aus einem III-V-Verbindungshalbleiter, wie z.B. GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon, ausgebildet. Nachdem die epitaktischen Gebiete 62 die Aussparungen 60 vollständig füllen, beginnen die epitaktischen Gebiete 62 sich horizontal zu erweitern und es können Flächen gebildet werden.
  • Nach dem epitaktischen Prozess kann eine p-Typ- oder eine n-Typ-Verunreinigung in die epitaktischen Gebiete 62 implantiert werden, um Source- und Draingebiete zu bilden, die auch unter Verwendung des Bezugszeichens 62 gekennzeichnet sind. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird der Implantationsprozess übersprungen, wenn die epitaktischen Gebiete 62 in-situ mit der p-Typ- oder n-Typ-Verunreinigung während der Epitaxie dotiert werden.
  • 11 zeigt eine perspektivische Ansicht der Struktur nach dem Ausbilden einer Kontakt-Ätzstoppschicht (CESL) 66 und einer dielektrischen Zwischenschicht (ILD) 68. Die CESL 162 kann aus Siliziumnitrid, Siliziumkarbonitrid oder dergleichen ausgebildet werden. Die CESL 66 kann unter Verwendung eines konformen Abscheidungsverfahrens, wie zum Beispiel einer ALD oder einer CVD, ausgebildet werden. Die ILD 68 kann ein dielektrisches Material aufweisen, das zum Beispiel unter Verwendung einer FCDV, einer Spin-on-Beschichtung, einer CVD oder anderer Abscheidungsverfahren ausgebildet wird. Die ILD 68 kann außerdem aus einem sauerstoffhaltigen dielektrischen Material ausgebildet werden, das ein Siliziumoxid-basiertes Material sein kann, wie z.B. ein Tetraethylorthosilikatoxid (TEOS-Oxid), ein PECVD-Oxid (SiO2) (Plasma-unterstützte CVD), ein Phosphorsilikatglas (PSG), ein Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG) oder dergleichen. Ein Planarisierungsprozess, wie z.B. ein chemisch-mechanischer Polierprozess (CMP) oder ein mechanischer Schleifprozess, wird dann durchgeführt, um die oberen Flächen der ILD 68, der Dummy-Gatestapel 46 und der Gatespacer 53 miteinander zu ebenen. Beim Ausbilden der ILD 68 kann ein Ausheilungsprozess verwendet werden.
  • Als Nächstes werden die Dummy-Gatestapel 46, die die Hartmaskenschichten 52, die Dummy-Gateelektroden 50 und die Dummy-Gatedielektrika 48 aufweisen, in einem oder in mehreren Ätzprozessen geätzt, was zu Gräben 70 führt, die zwischen gegenüberliegenden Abschnitten der Gatespacer 54 auszubilden sind, wie in 12 dargestellt. Der Ätzprozess kann zum Beispiel unter Verwendung eines Trockenätzens durchgeführt werden.
  • Als Nächstes werden unter Bezugnahme auf 13A (Ersatz)-Gatestapel 72 ausgebildet, die Gatedielektrika 74 und (Ersatzmetall-)Gateelektroden 76 aufweisen. Das Ausbilden der Gatestapel 72 weist ein Ausbilden/Abscheiden mehrerer Schichten und anschließendes Durchführen eines Planarisierungsprozesses, wie z.B. eines CMP-Prozesses oder eines mechanisches Schleifprozesses, auf. Die Gatedielektrika 74 erstrecken sich in die Gräben 70 (12). Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weisen die Gatedielektrika 74 Grenzflächenschichten (ILs) als ihre unteren Abschnitte auf. Die ILs werden auf den freigelegten Flächen der herausragenden Finne 44 ausgebildet. Die ILs können eine Oxidschicht, wie z.B. eine Siliziumoxidschicht, aufweisen. Die Gatedielektrika 74 können auch High-k-Dielektrikumsschichten aufweisen, die über den ILs ausgebildet werden. Die High-k-Dielektrikumsschichten können ein High-k-Dielektrikumsmaterial aufweisen, wie z.B. HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, Siliziumnitrid oder dergleichen. Die Gateelektroden 76 weisen mehrere Schichten auf, die eine Titan-Siliziumnitrid-(TSN)-Schicht, eine Tantalnitrid-(TaN)-Schicht, eine Titannitrid- (TiN)-Schicht, eine Titanaluminium-(TiAl)-Schicht, eine zusätzliche TiN- und/oder TaN-Schicht und ein Füllmetall aufweisen, sind aber nicht darauf beschränkt. Einige dieser Schichten definieren die Austrittsarbeit des jeweiligen FinFET. Außerdem können die Metallschichten eines p-Kanal-FinFET und die Metallschichten eines n-Kanal-FinFET voneinander unterschiedlich sein, so dass die Austrittsarbeiten der Metallschichten für die jeweiligen p-Kanal- oder n-Kanal-FinFETs geeignet sind. Das Füllmetall kann Aluminium, Kupfer oder Kobalt aufweisen. Ein FinFET 80 wird auf diese Weise ausgebildet.
  • 13B zeigt eine Querschnittsansicht von FinFETs 80, wobei die Gatestapel 72, die die Gatedielektrika 74 und Gateelektroden 75 aufweisen, die STI-Gebiete 42 überlappen, und mit der oberen Fläche 34S der Siliziumoxidschicht 34' in Kontakt stehen. 13C zeigt eine Querschnittsansicht von FinFETs 80, wobei die Gatestapel 72, die die Gatedielektrika 74 und Gateelektroden 76 aufweisen, die STI-Gebiete 42 und die dielektrischen Dummy-Finnen 45 überlappen, und mit der oberen Fläche 34S der Siliziumoxidschicht 34' in Kontakt stehen.
  • 20 bis 22 zeigen die Querschnittsansichten von Zwischenstufen im Ausbilden der STI-Gebiete und eines FinFET gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen in den vorigen, in 1, 2, 3A, 3B, 4, 5A, 5B, 6A, 6B, 6C, 7 bis 12, 13A, 13B und 13C dargestellten Ausführungsformen ähnlich, mit der Ausnahme, dass die gesamten STI-Gebiete aus der dielektrischen Schicht 34' ausgebildet werden und kein Isolationsliner ausgebildet wird. Wenn nicht anders angegeben, sind die Materialien und die Prozesse zum Ausbilden der Komponenten in diesen Ausführungsformen im Wesentlichen mit den gleichen Komponenten identisch, die mit gleichen Bezugszeichen in den vorigen Ausführungsformen gekennzeichnet sind. Die Einzelheiten bezüglich des Ausbildungsprozesses und der Materialien der Komponenten, die in 20 bis 22 (und 23 bis 26) dargestellt sind, können daher in der Diskussion der vorigen Ausführungsformen gefunden werden.
  • Die Anfangsschritte dieser Ausführungsformen sind im Wesentlichen gleich wie in 1, 2, 3A und 3B dargestellt, in denen ein Abschnitt der dielektrischen Schicht 34 ausgebildet wurde. Das Ausbilden wird fortgesetzt, bis Gräben 31 vollständig mit der dielektrischen Schicht 34 gefüllt wurden. Als Nächstes wird ein Ausheilungsprozess (Prozess 214 in 30) durchgeführt, so dass die abgeschiedene dielektrische Schicht 34 in die Siliziumoxidschicht 34' umgewandelt wird, wie in 20 dargestellt. Der Ausbildungsprozess der Siliziumoxidschicht 34' ist im Wesentlichen gleich wie in vorigen Ausführungsformen besprochen, und wird hier nicht wiederholt. Die Siliziumoxidschicht 34' füllt die Gesamtheit der Gräben 31 (2, 3A und 3B). Wie in 20 dargestellt, sind die oberen Flächen 34S' der Siliziumoxidschicht 34' höher als die obere Fläche der Hartmaske 24. Bei der Ausbildung der Siliziumoxidschicht 34' kann der Niedertemperatur-Ausheilungsprozess erlauben, dass Wassermoleküle tief in die dielektrische Schicht 34 eindringen, und der Hochtemperatur-Ausheilungsprozess bewirkt, dass sich die resultierende dielektrische Schicht 34 erweitert. Da die dielektrische Schicht 34 die Gräben vollständig (3B) füllt, kontaktieren die Abschnitte der dielektrischen Schicht 34, die aus benachbarten Halbleiterstegen 30 aufgewachsen werden, letztendlich einander, und eine Naht kann sich dazwischen bilden. Der Hochtemperatur-Ausheilungsprozess erlaubt, dass die Abschnitte der dielektrischen Schicht 34, die aus benachbarten herausragenden Halbleiterfinnen aufgewachsen werden, einander eng kontaktieren, wenn sich die dielektrische Schicht 34 erweitert. Im anschließenden Trockenausheilungsprozess wird eine Vernetzung wirksamer gebildet, um die aus benachbarten herausragenden Halbleiterfinnen aufgewachsenen Abschnitte der dielektrischen Schicht 34 zu vernetzen. Dementsprechend sind in den resultierenden Abschnitten der Siliziumoxidschicht 34' in den Gräben 31 im Wesentlichen keine Naht und kein Hohlraum vorhanden.
  • Als Nächstes wird ein Planarisierungsprozess an der in 20 dargestellten Struktur durchgeführt, und STI-Gebiete 42 werden ausgebildet. Dementsprechend werden die Entitäten der STI-Gebiete 42 aus der Siliziumoxidschicht 34' ausgebildet. Die STI-Gebiete 42 können dann ausgespart werden und die oberen Abschnitte der Halbleiterstege 30 bilden herausragende Finnen 44, wie in 21 dargestellt. 22 zeigt das Ausbilden von Gatestapeln 46. Die anschließenden Prozesse sind im Wesentlichen gleich wie jene, die in 8 bis12, 13A, 13B und 13C dargestellt wurden, und werden hier nicht wiederholt. Die resultierende Struktur ist auch jener ähnlich, die in 13A, 13B und 13C dargestellt ist, mit der Ausnahme, dass die gesamten STI-Gebiete 42 aus einem homogenen Siliziumoxid 34' mit einer kleinen Menge von Kohlenstoff darin (zum Beispiel niedriger als ungefähr 1 Atomprozent) ausgebildet werden.
  • 23 bis 26 zeigen die Querschnittsansichten von Zwischenstufen im Ausbilden der STI-Gebiete und eines FinFET gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen in den vorigen, in 1, 2, 3A, 3B, 4, 5A, 5B, 6A, 6B, 6C, 7 bis 12, 13A, 13B und 13C dargestellten Ausführungsformen ähnlich, mit der Ausnahme, dass ein Isolationsliner mithilfe einer Abscheidung ausgebildet wird, und die dielektrische Schicht 34' über dem Isolationsliner ausgebildet wird. Die Anfangsschritte dieser Ausführungsformen sind im Wesentlichen gleich, wie in 1 und 2 dargestellt. Als Nächstes kann, wie in 23 dargestellt, die Siliziumschicht 32 ausgebildet werden (oder nicht). Ein Isolationsliner 35 wird dann ausgebildet. Der Isolationsliner 35 kann aus Siliziumoxid unter Verwendung einer ALD, einer CVD, einer LPCVD oder dergleichen ausgebildet werden. Der Isolationsliner 45 kann aus Siliziumoxid (wie abgeschieden) ohne die Prozesse zum Umwandeln und Ausheilen ausgebildet werden. Der Isolationsliner 35 kann auch aus anderen Materialien, wie z.B. Siliziumnitrid, ausgebildet werden.
  • Als Nächstes wird, wie in 24 dargestellt, eine Siliziumoxidschicht 34' über dem Isolationsliner 35 ausgebildet. Der Ausbildungsprozess ist im Wesentlichen gleich wie in den vorigen Ausführungsformen besprochen, und wird hier nicht wiederholt. Die Siliziumoxidschicht 34' füllt die Gesamtheit der verbleibenden Gräben 31 (23). Wie in 24 dargestellt, sind die oberen Flächen 34S' der Siliziumoxidschicht 34' höher als die obere Fläche der Hartmaske 24. Bei der Ausbildung der Siliziumoxidschicht 34' kann der Niedertemperatur-Ausheilungsprozess auch erlauben, dass Wassermoleküle in die dielektrische Schicht 34 eindringen, und der Hochtemperatur-Ausheilungsprozess bewirkt, dass sich die resultierende dielektrische Schicht 34erweitert. Dies erlaubt es, dass die konforme dielektrische Schicht 34, die aus benachbarten herausragenden Halbleiterfinnen aufgewachsen wird, eng einander kontaktiert, und gestaltet das Vernetzen im anschließenden Trockenausheilungsprozess wirksamer. Dementsprechend sind in den resultierenden STI-Gebieten 42, die die Siliziumoxidschicht 34' und die dielektrische Schicht 35 aufweisen, keine Naht und kein Hohlraum vorhanden.
  • Als Nächstes wird ein Planarisierungsprozess an der in 24 dargestellten Struktur durchgeführt, und STI-Gebiete 42 werden ausgebildet. Die STI-Gebiete 42 können dann ausgespart werden und die oberen Abschnitte der Halbleiterstege bilden herausragende Finnen 44, wie in 25 dargestellt. 26 zeigt das Ausbilden von Gatestapeln 46. Die anschließenden Prozesse sind im Wesentlichen gleich wie jene, die in 8 bis12, 13A, 13B und 13C dargestellt wurden, und werden hier nicht wiederholt. Die resultierende Struktur ist auch der ähnlich, die in 13A, 13B und 13C gezeigt ist, mit der Ausnahme dass die STI-Gebiete 42 den dielektrischen Isolationsliner 35 und die darüberliegende Siliziumoxidschicht 34' aufweisen. Außerdem kann die Siliziumoxidschicht 34' eine kleine Menge an Kohlenstoff darin (zum Beispiel niedriger als ungefähr 1 Atomprozent) aufweisen.
  • 27, 28 und 29 sind experimentelle Ergebnisse, die aus Beispielwafern erzielt wurden, wobei die Y-Achse die Signalstärke (Betrag) von Elementen Si, Ge, O, N und C repräsentiert, die jeweils durch Linien 150, 152, 154, 156 bzw. 158, gezeigt sind. Die X-Achse repräsentiert verschiedene Gebiete in den Proben. Die Proben werden nach dem FCVD-Prozess und dem Ausheilungsprozess zum Ausbilden des dielektrischen Gebiets 40 (5B) gemessen. 27 zeigt die Ergebnisse, die von einer erster Probe erzielt wurden, die eine 17-Å-Siliziumschicht 32, welche unter Verwendung einer LPCVD abgeschieden wurde, und eine 30-Å-Siliziumoxidschicht, die unter Verwendung einer herkömmlichen LPCVD ausgebildet wurde, aufweist. Die markierten Gebiete 140, 142 und 144 entsprechen jeweils den Halbleiterstegen 36 (zum Beispiel 3B), der Siliziumschicht 32 bzw. der abgeschiedenen Siliziumoxidschicht. 28 zeigt die Ergebnisse, die von einer zweiten Probe erzielt wurden, die eine 17-Å-Siliziumschicht 32, welche unter Verwendung einer LPCVD abgeschieden wurde, und eine 30-Å-SiOCN-Schicht 34, die unter Verwendung von Prozessen 206 in 30 (die ALD-Zyklen aufweisen, aber ohne Ausheilungsprozesse) ausgebildet wurde, aufweist. Die markierten Gebiete 140, 142 und 146 entsprechen jeweils den Halbleiterstegen 36 (zum Beispiel 3B), der Siliziumschicht 32 bzw. der SiOCN-Schicht 34 (3A). 29 zeigt die Ergebnisse, die von einer dritten Probe erzielt wurden, die eine 17-Å-Siliziumschicht 32, welche unter Verwendung einer LPCVD abgeschieden wurde, und eine 30-Å-Siliziumoxidschicht 34', die gemäß einigen Ausführungsformen der vorliegenden Offenbarung (einschließlich von ALD-Zyklen und Ausheilungsprozessen) ausgebildet wurde, aufweist. Die markierten Gebiete 140, 142 und 148 entsprechen jeweils den Halbleiterstegen 36 (zum Beispiel 3B), der Siliziumschicht 32 bzw. dem Siliziumoxid 34' (5A). Die zweite Probe wird nach dem Ausbilden der SiOCN-Schicht 34 und vor den Ausheilungsprozessen erzielt, um sie in die Siliziumoxidschicht 34' umzuwandeln, während die dritte Probe nach den Ausheilungsprozessen erzielt wurde.
  • Die Dicken der Siliziumschichten in 27, 28 und 29 sind jeweils als T4, T5 bzw. T6 gekennzeichnet. Es wird festgestellt, dass die Dicke T5 gleich T6 ist, was anzeigt, dass die Dicke der Siliziumschicht 32 im Ausheilungsprozess und der anschließenden FCVD nicht reduziert wird. Dies beweist, dass die SiOCN-Schicht 34 und die umgewandelte Siliziumoxidschicht 34' eine gute Oxidationsbeständigkeit aufweisen und verhindern können, dass die Siliziumschicht 32 und die darunterliegenden Halbleiterstege 36 (zum Beispiel SiGe, 3B) oxidiert werden. Als ein Vergleich ist die Dicke T4 (27) kleiner als die Dicke T6, was anzeigt, dass die Oxidationsbeständigkeit der Siliziumoxidschicht, die unter Verwendung einer herkömmlichen LPCVD ausgebildet wird, nicht genauso gut ist wie Schichten 34 und 34' der Ausführungsformen der vorliegenden Offenbarung.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. In den Ausführungsformen der vorliegenden Offenbarung werden STI-Gebiete durch Ausbilden einer SiOCN-Schicht (die auch eine SiOCNH-Schicht ist) und Umwandeln der SiOCN-Schicht in eine Siliziumoxidschicht ausgebildet. Die SiOCN-Schicht und die resultierende Siliziumoxidschicht, die gemäß Ausführungsformen der vorliegenden Offenbarung ausgebildet werden, sind dicht, und weisen eine ausgezeichnete Fähigkeit der Oxidationsbeständigkeit auf. Dementsprechend kann die unerwünschte Oxidation der Halbleiterstege, die durch das Ausbilden von STI-Gebieten verursacht wird, eliminiert oder zumindest reduziert werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist eine integrierte Schaltung-Struktur auf: ein Bulk-Halbleitergebiet; einen ersten Halbleitersteg über dem Bulk-Halbleitergebiet und mit ihm verbunden; eine dielektrische Schicht, die Siliziumoxid aufweist, wobei das Siliziumoxid mit Kohlenstoffatomen dotiert werden, und wobei die dielektrische Schicht aufweist: einen horizontalen Abschnitt über einer oberen Fläche des Bulk-Halbleitergebiets und sie kontaktierend; und einen vertikalen Abschnitt, der mit einem Ende des horizontalen Abschnitts verbunden ist, wobei der vertikale Abschnitt eine Seitenwand eines unteren Abschnitts des ersten Halbleiterstegs kontaktiert, wobei ein oberer Abschnitt des ersten Halbleiterstegs höher herausragt als eine obere Fläche des vertikalen Abschnitts, um eine Halbleiterfinne auszubilden, und der horizontale Abschnitt und der vertikale Abschnitt eine gleiche Dicke aufweisen; und einen Gatestapel, der sich auf einer Seitenwand und einer oberen Fläche der Halbleiterfinne erstreckt. In einer Ausführungsform weist die integrierte Schaltung-Struktur einen Kohlenstoffatomprozentsatz in der dielektrischen Schicht auf, der niedriger ist als ungefähr 1 Prozent. In einer Ausführungsform weist die integrierte Schaltung-Struktur die dielektrische Schicht auf, die ferner Chlor darin aufweist. In einer Ausführungsform weist die integrierte Schaltung-Struktur ferner ein dielektrisches Gebiet auf, das den horizontalen Abschnitt überlappt und kontaktiert, wobei das dielektrische Gebiet Siliziumoxid aufweist und frei von Kohlenstoff darin ist. In einer Ausführungsform weist die integrierte Schaltung-Struktur einen oberen Abschnitt des dielektrischen Gebiets auf, der höher herausragt als die obere Fläche des vertikalen Abschnitts, um eine dielektrische Dummy-Finne auszubilden, und wobei sich der Gatestapel ferner auf einer Seitenwand und einer oberen Fläche der dielektrischen Dummy-Finne erstreckt. In einer Ausführungsform weist die integrierte Schaltung-Struktur ferner auf: einen zweiten Halbleitersteg und einen dritten Halbleitersteg über dem Bulk-Halbleitergebiet und mit ihm verbunden; und ein Isolationsgebiet zwischen dem zweiten Halbleitersteg und dem dritten Halbleitersteg und beide kontaktierend, wobei eine Gesamtheit des Isolationsgebiets aus einem homogenen dielektrischen Material ausgebildet wird, das gleich der dielektrischen Schicht ist, und wobei das Isolationsgebiet frei von Nähten darin ist.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist eine integrierte Schaltung-Struktur auf: ein Bulk-Halbleitersubstrat; und ein Isolationsgebiet über dem Bulk-Halbleitersubstrat und es kontaktierend, wobei das Isolationsgebiet aufweist: einen dielektrischen Liner, der Siliziumoxid aufweist, wobei das Siliziumoxid mit Kohlenstoffatomen dotiert werden; und ein dielektrisches Gebiet, das ein Gebiet zwischen gegenüberliegenden vertikalen Abschnitten des dielektrischen Liners füllt, wobei das dielektrische Gebiet Siliziumoxid aufweist und frei von Kohlenstoff darin ist. In einer Ausführungsform weist die integrierte Schaltung-Struktur das dielektrische Gebiet auf, das ferner Atome aufweist, die aus der Gruppe ausgewählt werden, die aus Stickstoffatomen, Chloratomen und Kombinationen davon besteht. In einer Ausführungsform weist die integrierte Schaltung-Struktur ferner einen Halbleitersteg auf, der eine Seitenwand aufweist, die eine Seitenwand des dielektrischen Liners kontaktiert, wobei ein oberer Abschnitt des Halbleiterstegs höher herausragt als eine obere Fläche des Isolationsgebiets, um eine Halbleiterfinne auszubilden. In einer Ausführungsform weist die integrierte Schaltung-Struktur das Isolationsgebiet auf, das ferner einen herausragenden Abschnitt über dem dielektrischen Gebiet und mit ihm verknüpft aufweist, und wobei der herausragende Abschnitt und das dielektrische Gebiet aus einem gleichen dielektrischen Material ausgebildet werden. In einer Ausführungsform weist die integrierte Schaltung-Struktur ferner eine Halbleiterfinne auf einer Seite des Isolationsgebiets auf, wobei eine obere Fläche des herausragenden Abschnitts im Wesentlichen komplanar mit einer oberen Fläche der Halbleiterfinne ist. In einer Ausführungsform weist die integrierte Schaltung-Struktur ferner eine Kontakt-Ätzstoppschicht über dem herausragenden Abschnitt und diesen kontaktierend; und eine dielektrische Zwischenschicht, die die Kontakt-Ätzstoppschicht überlappt und kontaktiert, auf.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist ein Verfahren auf: Ätzen eines Halbleitersubstrats, um einen Graben auszubilden; Ausbilden einer ersten dielektrischen Schicht mithilfe eines ALD-Zyklus, wobei sich die erste dielektrische Schicht in den Graben erstreckt, und wobei der ALD-Zyklus aufweist: pulsierendes Strömen von HCD an das Halbleitersubstrat; Spülen des HCD; nach dem Spülen des HCD, pulsierendes Strömen von Triethylamin an das Halbleitersubstrat; und Spülen des Triethylamins; Durchführen eines Ausheilungsprozesses an der ersten dielektrischen Schicht; und Durchführen eines Planarisierungsprozess an der ersten dielektrischen Schicht, wobei ein verbleibender Abschnitt der ersten dielektrischen Schicht einen Abschnitt eines Isolationsgebiets bildet. In einer Ausführungsform weist der ALD-Zyklus auf: nachdem das Triethylamin gespült wurde, pulsierendes Strömen von Sauerstoff (O2) an das Halbleitersubstrat; und Spülen des Sauerstoffs. In einer Ausführungsform weist das Verfahren ferner ein Wiederholen des ALD-Zyklus auf, der das pulsierende Strömen von Sauerstoff aufweist. In einer Ausführungsform weist der Ausheilungsprozess auf: einen Nassausheilungsprozess bei niedriger Temperatur, der bei einer ersten Temperatur durchgeführt wird; einen Nassausheilungsprozess bei hoher Temperatur, der bei einer zweiten Temperatur, die höher ist als die erste Temperatur, durchgeführt wird; und einen Trockenausheilungsprozess, der bei einer dritten Temperatur durchgeführt wird, die höher ist als die erste Temperatur. In einer Ausführungsform weist das Verfahren ferner auf: Ausbilden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht, wobei das Ausbilden der zweiten dielektrischen Schicht unter Verwendung eines Verfahrens durchgeführt wird, das von einem Verfahren zum Ausbilden der ersten dielektrischen Schicht verschieden ist. In einer Ausführungsform wird das Ausbilden der zweiten dielektrischen Schicht unter Verwendung einer fließfähigen chemischen Gasphasenabscheidung durchgeführt. In einer Ausführungsform weist das Verfahren ferner auf: bevor die erste dielektrische Schicht abgeschieden wird, Abscheiden eines Isolationsliners, der sich in den Graben erstreckt, unter Verwendung eines Verfahrens, das von einem Verfahren zum Ausbilden der ersten dielektrischen Schicht verschieden ist. In einer Ausführungsform füllt die erste dielektrische Schicht eine Gesamtheit des Grabens.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Integrierte Schaltung-Struktur aufweisend: ein Bulk-Halbleitergebiet; einen ersten Halbleitersteg über dem Bulk-Halbleitergebiet und verbunden mit dem Bulk-Halbleitergebiet; eine dielektrische Schicht, die Siliziumoxid aufweist, wobei Kohlenstoffatome in dem Siliziumoxid dotiert sind, wobei die dielektrische Schicht aufweist: - einen horizontalen Abschnitt über und in Kontakt mit einer oberen Fläche des Bulk-Halbleitergebiets; und - einen vertikalen Abschnitt, der mit einem Ende des horizontalen Abschnitts verbunden ist, wobei der vertikale Abschnitt eine Seitenwand eines unteren Abschnitts des ersten Halbleiterstegs kontaktiert, wobei ein oberer Abschnitt des ersten Halbleiterstegs höher herausragt als eine obere Fläche des vertikalen Abschnitts, um eine Halbleiterfinne auszubilden, und der horizontale Abschnitt und der vertikale Abschnitt eine gleiche Dicke aufweisen, und einen Gatestapel, der sich auf einer Seitenwand und einer oberen Fläche der Halbleiterfinne erstreckt.
  2. Integrierte Schaltung-Struktur nach Anspruch 1, wobei ein Kohlenstoffatomprozentsatz in der dielektrischen Schicht niedriger ist als ungefähr 1 Prozent.
  3. Integrierte Schaltung-Struktur nach Anspruch 1 oder 2, wobei die dielektrische Schicht ferner Chlor darin aufweist.
  4. Integrierte Schaltung-Struktur nach einem der vorhergehenden Ansprüche, die ferner ein dielektrisches Gebiet aufweist, das den horizontalen Abschnitt überlappt und kontaktiert, wobei das dielektrische Gebiet Siliziumoxid aufweist und frei von Kohlenstoff darin ist.
  5. Integrierte Schaltung-Struktur nach Anspruch 4, wobei ein oberer Abschnitt des dielektrischen Gebiets höher herausragt als die obere Fläche des vertikalen Abschnitts, um eine dielektrische Dummy-Finne auszubilden, und wobei sich der Gatestapel ferner auf einer Seitenwand und einer oberen Fläche der dielektrischen Dummy-Finne erstreckt.
  6. Integrierte Schaltung-Struktur nach einem der vorhergehenden Ansprüche, ferner aufweisend: einen zweiten Halbleitersteg und einen dritten Halbleitersteg über dem Bulk-Halbleitergebiet und mit ihm verbunden, und ein Isolationsgebiet zwischen dem zweiten Halbleitersteg und dem dritten Halbleitersteg und beide kontaktierend, wobei eine Gesamtheit des Isolationsgebiets aus einem homogenen dielektrischen Material ausgebildet wird, das gleich der dielektrischen Schicht ist, und wobei das Isolationsgebiet frei von Nähten darin ist.
  7. Integrierte Schaltung-Struktur, aufweisend: ein Bulk-Halbleitersubstrat, und ein Isolationsgebiet über dem Bulk-Halbleitersubstrat und dieses kontaktierend, wobei das Isolationsgebiet aufweist: einen dielektrischen Liner, der Siliziumoxid aufweist, wobei Kohlenstoffatome in dem Siliziumoxid dotiert sind, und ein dielektrisches Gebiet, das ein Gebiet zwischen gegenüberliegenden vertikalen Abschnitten des dielektrischen Liners füllt, wobei das dielektrische Gebiet Siliziumoxid aufweist und frei von Kohlenstoff darin ist.
  8. Integrierte Schaltung-Struktur nach Anspruch 7, wobei das dielektrische Gebiet ferner Atome aufweist, die aus der Gruppe ausgewählt werden, die aus Stickstoffatomen, Chloratomen und Kombinationen davon besteht.
  9. Integrierte Schaltung-Struktur nach Anspruch 7 oder 8, die ferner einen Halbleitersteg aufweist, der eine Seitenwand aufweist, die eine Seitenwand des dielektrischen Liners kontaktiert, wobei ein oberer Abschnitt des Halbleiterstegs höher herausragt als eine obere Fläche des Isolationsgebiets, um eine Halbleiterfinne auszubilden.
  10. Integrierte Schaltung-Struktur nach einem der vorhergehenden Ansprüche 7 bis 9, wobei das Isolationsgebiet ferner einen herausragenden Abschnitt über dem dielektrischen Gebiet und mit ihm verknüpft aufweist, und wobei der herausragende Abschnitt und das dielektrische Gebiet aus einem gleichen dielektrischen Material ausgebildet sind.
  11. Integrierte Schaltung-Struktur nach Anspruch 10, die ferner eine Halbleiterfinne auf einer Seite des Isolationsgebiets aufweist, wobei eine obere Fläche des herausragenden Abschnitts im Wesentlichen komplanar mit einer oberen Fläche der Halbleiterfinne ist.
  12. Integrierte Schaltung-Struktur nach Anspruch 10 oder 11, ferner aufweisend: eine Kontakt-Ätzstoppschicht über dem herausragenden Abschnitt und diesen kontaktierend, und eine dielektrische Zwischenschicht, die die Kontakt-Ätzstoppschicht überlappt und kontaktiert.
  13. Verfahren, aufweisend: Ätzen eines Halbleitersubstrats, um einen Graben auszubilden, Ausbilden einer ersten dielektrischen Schicht mithilfe eines Atomlagenabscheidungszyklus (ALD-Zyklus), wobei sich die erste dielektrische Schicht in den Graben erstreckt, und wobei der ALD-Zyklus aufweist: pulsierendes Strömen von Hexachlordisilan (HCD) an das Halbleitersubstrat, Spülen des HCD, nach dem Spülen des HCD, pulsierendes Strömen von Triethylamin an das Halbleitersubstrat, und Spülen des Triethylamins, Durchführen eines Ausheilungsprozesses an der ersten dielektrischen Schicht, und Durchführen eines Planarisierungsprozesses an der ersten dielektrischen Schicht, wobei ein verbleibender Abschnitt der ausgeheilten ersten dielektrischen Schicht einen Abschnitt eines Isolationsgebiets bildet.
  14. Verfahren nach Anspruch 13, wobei der ALD-Zyklus ferner aufweist: nachdem das Triethylamin gespült wurde, pulsierendes Strömen von Sauerstoff (O2) an das Halbleitersubstrat, und Spülen des Sauerstoffs.
  15. Verfahren nach Anspruch 14, das ferner ein Wiederholen des ALD-Zyklus aufweist, der das pulsierende Strömen von Sauerstoff aufweist.
  16. Verfahren nach einem der vorhergehenden Ansprüche 13 bis 15, wobei der Ausheilungsprozess aufweist: einen Nassausheilungsprozess bei niedriger Temperatur, der bei einer ersten Temperatur durchgeführt wird, einen Nassausheilungsprozess bei hoher Temperatur, der bei einer zweiten Temperatur, die höher ist als die erste Temperatur, durchgeführt wird, und einen Trockenausheilungsprozess, der bei einer dritten Temperatur, die höher ist als die erste Temperatur, durchgeführt wird.
  17. Verfahren nach einem der vorhergehenden Ansprüche 13 bis 16, das ferner ein Ausbilden einer zweiten dielektrischen Schicht über der ausgeheilten ersten dielektrischen Schicht aufweist, wobei das Ausbilden der zweiten dielektrischen Schicht unter Verwendung eines Verfahrens durchgeführt wird, das von einem Verfahren zum Ausbilden der ersten dielektrischen Schicht verschieden ist.
  18. Verfahren nach Anspruch 17, wobei das Ausbilden der zweiten dielektrischen Schicht unter Verwendung einer fließfähigen chemischen Gasphasenabscheidung durchgeführt wird.
  19. Verfahren nach einem der vorhergehenden Ansprüche 13 bis 18, das ferner aufweist: bevor die erste dielektrische Schicht abgeschieden wird, Abscheiden eines Isolationsliners, der sich in den Graben erstreckt, unter Verwendung eines Verfahrens, das von einem Verfahren zum Ausbilden der ersten dielektrischen Schicht verschieden ist.
  20. Verfahren nach einem der vorhergehenden Ansprüche 13 bis 19, wobei die erste dielektrische Schicht eine Gesamtheit des Grabens füllt.
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